CN113838807A - 集成电路的形成方法 - Google Patents

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CN
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substrate
gate
layer
drain
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English (en)
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杨建勋
张克正
杨建伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明说明形成具有电源轨的堆叠半导体装置的方法和集成电路的形成方法。方法包括形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。方法亦包括蚀刻基板的第二表面与第一源极/漏极区或第二源极/漏极区的一部分以形成开口。第二表面与第一表面对向。方法亦包括形成介电阻障层于开口中，以及形成源极/漏极接点于开口中。

Description

集成电路的形成方法
技术领域
本发明实施例关于集成电路的形成方法，更特别关于具有电源轨的堆叠半导体装置的形成方法。
背景技术
随着半导体技术的进展，对更高存储能力、更快处理系统、更高效能、与更低成本的需求也增加。为符合这些需求，半导体产业持续缩小半导体装置如金属氧化物半导体场效晶体管(含平面金属氧化物半导体场效晶体管与鳍状场效晶体管)的尺寸。尺寸缩小亦增加半导体制造工艺的复杂度。
发明内容
在一些实施例中，集成电路的形成方法包括形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。方法还包括蚀刻基板的第二表面与第一源极/漏极区或第二源极/漏极区的一部分以形成开口。第二表面与第一表面对向。方法还包括形成介电阻障层于开口中；以及形成源极/漏极接点于开口中。
在一些实施例中，集成电路的形成方法包括形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。方法还包括蚀刻基板的第二表面与第一源极/漏极区的一部分以形成第一开口。第二表面与第一表面对向。方法还包括形成第一介电阻障层于第一开口中；形成第一源极/漏极接点于第一开口中；蚀刻基板的第二表面与第二源极/漏极区的一部分以形成第二开口；形成第二介电阻障层于第二开口中；以及形成第二源极/漏极接点于第二开口中。
在一些实施例中，集成电路包括堆叠半导体装置，位于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。集成电路还包括源极/漏极接点，位于基板的第二表面上并连接至第一源极/漏极区或第二源极/漏极区；以及介电阻障层，围绕源极/漏极接点。第二表面与第一表面对向，且介电阻障层包括氮化硅。
附图说明
图1A及图1B是一些实施例中，具有底部电源轨的垂直的堆叠半导体装置枝等角图与部分剖视图。
图1C、图1D、及图1E是一些实施例中，具有底部电源轨的交会的堆叠半导体装置的等角图、部分剖视图、与布局图。
图2是一些实施例中，制作具有底部电源轨的交会的堆叠半导体装置的方法的流程图。
图3A至图9A是一些实施例中，具有底部电源轨的交会的堆叠半导体装置于制作工艺的多种阶段的部分等角图。
图3B至图9B是一些实施例中，具有底部电源轨的交会的堆叠半导体装置于制作工艺的多种阶段的部分剖视图。
图10A及图10B是一些实施例中，具有多种底部电源轨的交会的堆叠半导体装置的部分剖视图。
其中，附图标记说明如下：
B-B：剖线
DN：n型场效晶体管的漏极
DP：p型场效晶体管的漏极
GN：n型场效晶体管的栅极
GP：p型场效晶体管的栅极
SN：n型场效晶体管的源极
SP：p型场效晶体管的源极
100-1,100-2,100-3,100-4：堆叠半导体装置
101：栅极接点
102A：p型场效晶体管
102B：n型场效晶体管
103,105,1003,1005：源极/漏极接点
104A,104B：鳍状结构
106：基板
106S1：第一表面
106S2：第二表面
108A,108B：堆叠鳍状物部分
110A,110B：外延鳍状物区
111：栅极内连线
112,112A.112B：栅极结构
113,115,1013,1015：源极/漏极内连线
114A.114B：栅极介电层
116A,116B：内侧间隔物结构
118：浅沟槽隔离区
120：隔离结构
120t,122At,122Bt,126t,128t,130t,132t,136t,352At,352Bt：厚度
122A,122B,128：半导体层
122As,122Bs：空间
126：掺杂层
127：基板层
130：外延层
132：接合层
134：载板
136：介电阻障层
138：介电层
140A,140B：硅化物层
142A,142B：金属接点
144A,144B：接点层
146A,146B：阻挡结构
148A,148B：盖结构
200：方法
210,220,230,240：步骤
352A,352B：停止层
654：硬遮罩层
656,756：开口
具体实施方式
搭配附图的详细说明有利于理解本发明实施例。实施例将搭配附图说明。在附图中，类似标号通常指的是相同、功能类似、及/或结构类似的单元。
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
应注意说明书中“一个实施例”、“实施例”、“示例实施例”表示所述实施例可包括特定结构或特性，但每一实施例不一定都包括特定的结构或特性。此外，这些用语不一定表示相同实施例。此外，当实施例描述特定的结构或特性时，本技术领域中技术人员能结合其他实施例以实现这些结构或特性，无论是否明确说明。
应理解的是，此处的措词或用语的目的为说明而非限制，因此本技术领域中技术人员可依此处说明解释下述说明的措词或用语。
用语“基本上”指的是在产品或工艺的设计阶段中，用于构件或工艺操作的特性或参数的期望值或目标值，以及高于及/或低于所需值的数值。数值范围通常来自于工艺或公差中的细微变化。
此处所述的用语“基板”指的是后续材料层添加其上的材料。基板本身可图案化或维持未图案化，且添加其顶部上的材料亦可图案化。此外，“基板”可为任何半导体材料如硅、锗、砷化镓、磷化铟、或类似物。在其他实施例中，基板可为非导体如玻璃或蓝宝石晶圆。
此处采用的用语“高k”指的是高介电常数。在半导体装置结构与其工艺的领域中，高介电常数为大于氧化硅的介电常数的介电常数(比如大于3.9)。
此处采用的用语“低k”指的是低介电常数。在半导体装置结构与其工艺的领域中，低介电常数为小于氧化硅的介电常数的介电常数(比如小于3.9)。
此处采用的用语“p型”定义的结构、层状物、及/或区域掺杂p型掺质如硼。
此处采用的用语“n型”定义的结构、层状物、及/或区域掺杂n型掺质如磷。
此处采用的用语“垂直”指的是大致垂直于基板表面。
此处采用的用语“交会”指的是沿着交会于一点的方向的结构。
在一些实施例中，用语“大约”和“基本上”指的是在5％的内变化的给定数值(比如数值±1％、±2％、±3％、±4％、或±5％)。这些数值仅用于举例而非局限本发明实施例。用语“大约”和“基本上”指的数值％可由本技术领域中技术人员依此处启示的内容变化。
此处公开的鳍状结构的图案化方法可为任何合适方法。举例来说，鳍状结构的图案化方法可采用一道或多道光刻工艺，包括双重图案化工艺或多重图案化工艺。双重图案化工艺或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，并可采用保留之间隔物以图案化鳍状结构。
随着半导体技术进展，已导入多栅极装置以增加栅极-通道耦合、减少关闭状态电流、并减少短通道效应，进而改善栅极控制。多栅极装置之一为全绕式栅极鳍状场效晶体管。全绕式栅极鳍状场效晶体管装置提供堆叠的纳米片或纳米线设置中的通道。全绕式栅极鳍状场效晶体管装置如其名，其栅极结构可延伸于通道周围，并由通道的两侧或四侧提供栅极控制。全绕式栅极鳍状场效晶体管装置可与金属氧化物半导体场效晶体管制造工艺相容，且可在缩小结构时维持栅极控制并缓解短通道效应。
随着对低能耗、高效能、与小面积的半导体装置的需求增加，全绕式栅极鳍状场效晶体管装置面临挑战。举例来说，堆叠的纳米片或纳米线在每一层之间具有不想要的寄生电容，其可负面影响全绕式栅极鳍状场效晶体管装置的装置效能。此外，与连续的鳍状通道相较，堆叠的纳米片或纳米线具有缩小的主动通道面积，且堆叠的纳米片或纳米线层的数目增加会增加全绕式栅极鳍状场效晶体管装置的寄生电容与寄生电阻。
此外，自纳米片或纳米线的相同堆叠制作且在相同平面中的全绕式栅极鳍状场效晶体管装置占据大面积，特别是全绕式栅极鳍状场效晶体管装置的金属内连线连接的源极/漏极接点与栅极接点位于相同侧的平面上。
本发明多种实施例提供具有电源轨的堆叠半导体装置的形成方法。在一些实施例中，堆叠半导体装置可包含具有第一鳍状结构的第一全绕式栅极鳍状场效晶体管，其垂直地堆叠于具有第二鳍状结构的第二全绕式栅极鳍状场效晶体管的顶部上。在一些实施例中，第一鳍状结构与第二鳍状结构可沿着相同方向延伸(可视作垂直的堆叠)。在一些实施例中，第一鳍状结构的延伸方向与第二鳍状结构的延伸方向之间的角度可为90度，因此可视作交会堆叠。交会堆叠的全绕式栅极鳍状场效晶体管可减少寄生电容与电阻，因此可改善装置效能。
在一些实施例中，第一全绕式栅极鳍状场效晶体管可具有第一源极/漏极接点，而第二全绕式栅极鳍状场效晶体管可具有第二源极/漏极接点。第一源极/漏极接点与第二源极/漏极接点均可连接至基板的第二表面(如下表面)上的源极/漏极电源线(亦可视作“底部电源轨”)，而与第二表面对向的基板的第一表面(如上表面)可包含第一全绕式栅极鳍状场效晶体管与第二全绕式栅极鳍状场效晶体管以及栅极接点连接至栅极电源线。在一些实施例中，第一源极/漏极接点或第二源极/漏极接点可连接至基板的第二表面(如下表面)上的源极/漏极电源线，而与第二表面对向的基板的第一表面(如上表面)可包含第一全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B以及栅极接点以连接至栅极电源线。在一些实施例中，具有底部电源轨的交会的堆叠全绕式栅极鳍状场效晶体管可减少约30％至约50％的装置面积。由于底部电源轨减少面积并缩短金属内连线，可降低寄生电容与寄生电阻以改善装置效能。如此一来，可减少金属内连线上约30％至约50％的压降。在一些实施例中，具有底部电源轨的交会的堆叠全绕式栅极鳍状场效晶体管可改善全绕式栅极鳍状场效晶体管的整体效能如低能耗、高效能、与小面积。
图1A是一些实施例中，具有底部电源轨的垂直的堆叠半导体装置100-1的等角图。全绕式栅极鳍状场效晶体管如n型场效晶体管102B可垂直地堆叠于全绕式栅极鳍状场效晶体管如p型场效晶体管102A上，且全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B连接至底部电源轨。图1B是一些实施例中，垂直的堆叠半导体装置100-1沿着剖线B-B的部分剖视图。在一些实施例中，图1A及图1B显示集成电路布局的一部分，其中鳍状结构的尺寸与栅极结构的尺寸可与图1A及图1B所示的尺寸类似或不同。
如图1A及图1B所示，垂直的堆叠半导体装置100-1可包含全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B、源极/漏极内连线113及115以连接至全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B的个别源极/漏极接点103及105、栅极结构112、与栅极接点101以连接至栅极内连线111。全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B亦可包含鳍状结构104A及104B、栅极结构112A及112B、内侧间隔物结构116A及116B、隔离结构120、掺杂层126、半导体层128、与外延层130。
在一些实施例中，全绕式栅极鳍状场效晶体管可均为p型鳍状场效晶体管、均为n型鳍状场效晶体管、或一者为p型鳍状场效晶体管而另一者为n型鳍状场效晶体管。在一些实施例中，全绕式栅极鳍状场效晶体管可为p型场效晶体管102A及n型场效晶体管102B，而垂直的堆叠半导体装置100-1可为反向逻辑装置。虽然图1A及图1B显示两个全绕式栅极鳍状场效晶体管，垂直的堆叠半导体装置100-1可具有任何数目的全绕式栅极鳍状场效晶体管。虽然图1A及图1B显示一个栅极结构112，垂直的堆叠半导体装置100-1可具有额外的栅极结构，其与栅极结构112平行且类似。此外，可采用其他结构构件如接点、导电通孔、导电线路、介电层、与钝化层将垂直的堆叠半导体装置100-1结合至集成电路中，且未图示其他结构构件以简化附图。全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B中具有相同标号的单元的内容可共用，除非另外说明。
如图1A所示，p型场效晶体管102A可形成于基板106上。基板106可为半导体材料如硅。在一些实施例中，基板106可包含结晶硅基板如晶圆。在一些实施例中，基板106可包含(i)半导体元素如锗；(ii)半导体化合物如碳化硅、砷化硅、砷化镓、磷化镓、砷化铟、锑化铟、及/或III-V族半导体材料；(iii)半导体合金如硅锗、碳化硅锗、锗锡、硅锗锡、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟、及/或砷化铝镓；(iv)绝缘层上硅结构；(v)绝缘层上硅锗结构；(vi)绝缘层上锗结构；或(vii)上述的组合。此外，可掺杂基板106，端式设计需求(如p型基板或n型基板)而定。在一些实施例中，基板106可掺杂p型掺质(如硼、铟、铝、或镓)或n型掺质(如磷或砷)。
如图1A及图1B所示，垂直的堆叠半导体装置100-1可包含鳍状结构104A及104B分别沿着X方向延伸穿过p型场效晶体管102A与n型场效晶体管102B。在一些实施例中，鳍状结构104A及104B可各自包括堆叠鳍状物部分108A及108B与外延鳍状物区110A及110B。每一堆叠鳍状物部分108A及108B可包含半导体层122A及122B的堆叠，其可为纳米片或纳米线。每一半导体层122A及122B可分别形成通道层于p型场效晶体管102A与n型场效晶体管102B的栅极结构112A及112B之下。
在一些实施例中，半导体层122A及122B包含的半导体材料可与基板106类似或不同。在一些实施例中，每一半导体层122A及122B可包含硅锗(其锗为5原子％至50原子％，而其他原子％为硅)，或包含硅而实质上无锗。半导体层122A及122B的半导体材料可未掺杂，或在外延成长工艺时采用(i)p型掺质如硼、铟、或镓；及/或(ii)n型掺质如磷或砷进行原位掺杂。半导体层122A及122B分别具有沿着Z轴的厚度122At及122Bt，其各自为约5nm至约12nm。在一些实施例中，厚度122At与厚度122Bt可相同或不同。半导体层122A之间与半导体层122B之间可分别具有沿着Z轴的个别空间122As及122Bs，其各自为约6nm至约16nm。在一些实施例中，空间122As与空间122Bs可相同或不同。虽然每一p型场效晶体管102A与n型场效晶体管102B所用的半导体层122A及122B在图1A及图1B中为三层，p型场效晶体管102A与n型场效晶体管102B可各自具有任何数目的半导体层122A及122B。
如图1A及图1B所示，外延鳍状物区110A及110B可分别与堆叠鳍状物部分108A及108B相邻。在一些实施例中，外延鳍状物区110A及110B可具有任何几何形状，比如多边形、椭圆形、或圆形。外延鳍状物区110A及110B可包含外延成长的半导体材料。在一些实施例中，外延成长的半导体材料为与基板106相同的材料。在一些实施例中，外延成长的半导体材料包括与基板106不同的材料。在一些实施例中，外延鳍状物区110A及110B所用的外延成长的半导体材料可彼此相同或不同。外延成长的半导体材料可包含(i)半导体材料如锗或硅；(ii)半导体化合物材料如砷化镓或砷化铝镓；或(iii)半导体合金如硅锗或磷砷化镓。
在一些实施例中，外延鳍状物区110A可为p型(亦可视作p型外延鳍状物区)以用于p型场效晶体管102A，而外延鳍状物区110B可为n型(亦可视作n型外延鳍状物区)以用于n型场效晶体管102B。在一些实施例中，p型的外延鳍状物区110A可包含硅锗且可在外延成长工艺时采用p型掺质如硼、铟、或镓以进行原位掺杂。在一些实施例中，p型的外延鳍状物区110A可具有多个彼此不同的n型外延鳍状物子区，比如掺杂浓度、外延成长工艺条件、及/或锗相对于硅的浓度不同的子区。
在一些实施例中，n型的外延鳍状物区110B可包含硅且可在外延成长工艺时采用n型掺质如磷或砷镓以进行原位掺杂。在一些实施例中，n型的外延鳍状物区110B可具有多个彼此不同的n型外延鳍状物子区，比如掺杂浓度及/或外延成长工艺条件不同的子区。
如图1A及图1B所示，堆叠的鳍状结构104A及104B可为个别p型场效晶体管102A与n型场效晶体管102B所用的载流结构。p型场效晶体管102A与n型场效晶体管102B的通道区可形成于栅极结构112A及112B之下的个别堆叠的鳍状结构104A及104B的部分中。外延鳍状物区110A及110B可作为个别p型场效晶体管102A与n型场效晶体管102B的源极/漏极区。
在一些实施例中，鳍状结构104B可堆叠于鳍状结构104A上并隔有隔离结构120，如图1A及图1B所示。在一些实施例中，堆叠的鳍状结构104A及104B可分别独立控制半导体层122A及122B的尺寸与空间。在一些实施例中，隔离结构120可隔离p型场效晶体管102A与n型场效晶体管102B。在一些实施例中，堆叠的鳍状结构104A及104B之间的额外隔离结构可进一步改善隔离。在一些实施中，隔离结构120可包含绝缘材料如氧化硅、氮化硅、低介电常数的材料、其他合适的绝缘材料、或上述的组合。在一些实施例中，隔离结构120可包含堆叠鳍状物部分108A上的第一部分，与外延鳍状物区110A上的第二部分。在一些实施例中，隔离结构120沿着Z轴的垂直尺寸(如厚度120t)可为约5nm至约10nm。
如图1A及图1B所示，n型场效晶体管102B可形成于p型场效晶体管102A上的外延层130、半导体层128、与掺杂层126上。在一些实施例中，半导体层128与掺杂层126可作为n型场效晶体管102B所用的基板层127。掺杂层126可接触p型场效晶体管102A上的隔离结构120，并包含与基板106类似或不同的半导体材料。在一些实施例中，掺杂层126可包含硅。在一些实施例中，可采用与半导体层122A及122B类似的外延成长工艺，以原位掺杂掺杂层126的半导体材料。掺杂层126沿着Z轴的厚度126t可为约5nm至约10nm。在一些实施例中，掺杂层126可与基板106掺杂不同的导电形态，比如p型的掺杂层126与n型的基板106。在一些实施例中，掺杂层126可作为n型场效晶体管102B所用的布植井。
半导体层128可位于掺杂层126上，并包括与掺杂层126类似或不同的半导体材料。在一些实施例中，半导体层128可包含硅。半导体层128的半导体材料可未掺杂，或采用与掺杂层126类似的外延成长工艺以进行原位掺杂。半导体层128沿着Z轴的厚度128t可为约12nm至约20nm。在一些实施例中，半导体层128有助于后续成长外延层130与鳍状结构104B。
外延层130可位于顶部半导体层128与隔离结构120上。在一些实施例中，外延层130可外延成长于半导体层128上，并合并于外延鳍状物区110A上的隔离结构120的部分上。在一些实施例中，外延层130有助于后续成长鳍状结构104B。在一些实施例中，外延层130包括硅而实质上无锗。在一些实施例中，外延层130沿着Z轴的厚度130t可为约10nm至约20nm。
如图1A及图1B所示，栅极结构112A及112B可为多层结构，且可包覆堆叠鳍状物部分108A及108B。在一些实施例中，栅极结构112A及112B之一或栅极结构112A及112B之一的一层或多层可分别包覆堆叠鳍状物部分108A及108B的每一半导体层122A及122B，因此栅极结构112A及112B可视作“全绕式栅极结构”或“水平的全绕式栅极结构”，而鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B可视作“全绕式栅极场效晶体管”或“全绕式栅极鳍状场效晶体管”。
在一些实施例中，栅极结构112A及112B可包含单层或堆叠的栅极层以分别包覆半导体层122A及122B。在一些实施例中，p型场效晶体管102A可包含p型功函数材料钇用于栅极结构112A的栅极。在一些实施例中，n型场效晶体管102B可包含n型功函数材料以用于栅极结构112B的栅极。在一些实施例中，栅极结构112A及112B的栅极可包含铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、银、金属合金、或上述的组合。
在一些实施例中，栅极介电层114A及114B可分别位于半导体层122A及122B与栅极结构112A及112B之间。在一些实施例中，栅极介电层114A及114B可包含(i)氧化硅、氮化硅、及/或钽氧化硅的层状物，(ii)高介电常数的介电材料如氧化铪，(iii)掺杂铝、钆、硅、锶、钪、钇、锆、或镧的负电容介电材料，或(iv)上述的组合。在一些实施例中，栅极介电层114A及114B可包含绝缘材料层的单层或堆叠。
在一些实施例中，栅极介电层114A及114B可包含具有铁电特性的负电容介电材料，比如氧化铪、氧化铪铝、硅酸铪、氧化铪锆、或类似物。栅极介电层114A及114B的介电材料的铁电特性受到多种因素影响，包括但不限于介电材料的原子元素、原子元素的原子％、及/或介电材料的结晶结构相。形成介电材料所用的沉积工艺条件与沉积后处理条件亦影响结晶结构相。因此与栅极介电层114A及114B的介电材料具有相同原子元素及/或相同原子元素的原子％的介电材料不一定具有负电容特性，因此不可视作负电容介电材料。
在一些实施例中，栅极介电层114A及114B可包含斜方晶是的高介电常数的介电材料(比如斜方晶是的高介电常数的氧化铪)及/或经一种或多种方法如掺杂、应力、或热退火处理后的高介电常数的介电材料。在一些实施例中，栅极介电层114A及114B可包含稳定的斜方晶是的负电容介电材料，其形成方法可为掺杂及/或热退火氧化铪与金属(如铝、钆、硅、钇、锆、或上述的组合)。栅极介电层114A及114B的负电容介电材料的其他材料与形成方法亦属本发明实施例的范围与构思。
栅极介电层114A及114B中的负电容介电材料可由内部电压加大机制减少次临界摆幅，并增加全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B的通道开关电流比，进而降低能耗并加快装置操作速度。在一些实施例中，可减少约30％至约50％的能耗。在一些实施例中，鳍状结构104A及104B可各自具有一个或多个负电容层于个别的半导体层122A及122B之间，以减少全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B的寄生电容。
如图1A及图1B所示的一些实施例，内侧间隔物结构116A及116B可位于外延鳍状物区110A及110B与栅极结构112A及112B的部分之间。内侧间隔物结构116A及116B可包含介电材料如碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硅、氧化硅、氮氧化硅、或上述的组合。在一些实施例中，内侧间隔物结构116A及116B可包含单层或多层的绝缘材料。在一些实施例中，内侧间隔物结构116A及116B可隔离栅极结构112A及112B与外延鳍状物区110A及110B。
如图1A及图1B所示，栅极内连线111可连接至栅极电源线，而源极/漏极内连线113及115可连接至源极/漏极电源线与地线。在一些实施例中，栅极内连线111可连接至基板106的第一表面上的p型场效晶体管102A与n型场效晶体管102B上的栅极电源线。而源极/漏极内连线113及115可连接至基板106的第二表面上的p型场效晶体管102A与n型场效晶体管102B之下的源极/漏极电源线与地线(此处亦视作底部电源轨)。第一表面可与第二表面对向。举例来说，p型场效晶体管102A的漏极侧可连接至埋置的漏极电压电源线，而n型场效晶体管102B的源极侧可连接至埋至的源极电压电源线。底部电源轨可减少装置面积与内连线，进而减少能耗。与不具有堆叠鳍状结构与底部电源轨的全绕式鳍状场效晶体管相较，一些实施例中具有电源轨的垂直的堆叠全绕式栅极鳍状场效晶体管可减少约30％至约50％的装置面积并减少约30％至约50％的能耗。
在一些实施例中，栅极内连线111可经由栅极接点101连接至栅极结构112A及112B。在一些实施例中，源极/漏极内连线113及115可经由源极/漏极接点103及105分别连接至p型场效晶体管102A与n型场效晶体管102B的源极/漏极区。在一些实施例中，栅极接点101与源极/漏极接点103及105可包含硅化物层与金属接点。形成硅化物层的金属例子可采用钴、钛、或镍。在一些实施例中，金属接点可包含钨、钴、铝、铜、钛、钽、氮化钛、氮化钽、镍硅化物、银、钌、碳化钽、氮化钽硅、碳氮化钽、钛铝、氮化钛铝、氮化钨、金属合金、或上述的组合。
在一些实施例中，堆叠半导体装置100-1可进一步包括浅沟槽隔离区、栅极介电层、层间介电层、蚀刻停止层、与其他合适的层状物与结构，但未图示以简化附图。
图1C及图1D分别显示一些实施例中，具有底部电源轨的交会的堆叠半导体装置100-2的等角图与部分剖视图。为了说明目的，图1D中的n型场效晶体管102B的剖视图旋转90度，以与p型场效晶体管102A的剖面图一起显示。p型场效晶体管102A与栅极内连线111之间的点状物指的是两者之间的一层或多层，但不详述于此。图1C及图1D中与图1A及图1B中的单元具有相同标号的单元已说明如上。如图1C所示，p型场效晶体管102A的鳍状结构的延伸方向与n型场效晶体管102B的鳍状结构的延伸方向成约90度。在一些实施例中，栅极接点101与栅极内连线111可制作于基板106的第一表面上以连接至n型场效晶体管102B的栅极结构112B。栅极内连线中的点状物可表示闸及内连线111中的一层或多层(如一个或多个金属线路及/或金属通孔)。在一些实施例中，具有p型场效晶体管102A与n型场效晶体管102B的基板106可由第一表面上的接合层132(比如在p型场效晶体管102A与n型场效晶体管102B的相同侧上)接合至载板134。在一些实施例中，载板134包含的半导体材料可与基板106类似或不同。在一些实施例中，载板134可包含硅。在一些实施例中，接合层132可包含氧化硅或其他合适材料，以接合载板134至基板106。在一些实施例中，接合层132沿着Z轴的厚度132t可为约20nm至约50nm。
在一些实施例中，可制作源极/漏极接点103及105、源极/漏极内连线113及115、与底部电源轨于基板106连接至p型场效晶体管102A及n型场效晶体管102B的源极/漏极区的第二表面上(比如p型场效晶体管102A与n型场效晶体管102B的对向侧上)。第二表面与第一表面对向。在一些实施例中，交会的堆叠半导体装置100-2可进一步减少装置面积与寄生电容。与无堆叠的鳍状结构与底部电源轨的全绕式栅极鳍状场效晶体管相较，一些实施例中具有底部电源轨的交会的堆叠全绕式栅极鳍状场效晶体管可改善装置效能，且可减少约30％至约50％的装置面积，并减少约30％至约50％的能耗。
如图1D所示，交会的堆叠半导体装置100-2可进一步包含浅沟槽隔离区118、介电阻障层136、介电层138、接点层144A及144B、阻挡结构146A及146B、与盖结构148A及148B。n型场效晶体管102B的源极/漏极接点103可包含硅化物层140B与金属接点142B。p型场效晶体管102A的源极/漏极接点105可包含硅化物层140A与金属接点142A。
浅沟槽隔离区118可使p型场效晶体管102A及n型场效晶体管102B彼此隔离，并使上述场效晶体管与具有不同鳍状结构(未图示)位于基板106上及/或相邻的主动单元与被动单元(未图示)整合或沉积于基板106上的全绕式栅极鳍状场效晶体管隔离。浅沟槽隔离区118的组成可为介电材料。在一些实施例中，浅沟槽隔离区118可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或其他合适的绝缘材料。
介电层138与浅沟槽隔离区118可包含相同的绝缘材料。在一些实施例中，介电层138可改善相邻的源极/漏极接点之间的隔离。介电阻障层136可包含介电材料以隔离源极/漏极接点103及105与周围结构。在一些实施例中，介电阻障层136可包含氮化硅。若制作源极/漏极接点于基板106的相同表面上(如栅极结构112A及112B)，接点层144A及144B可分别连接外延鳍状物区110A及110B至源极/漏极接点。在一些实施例中，接点层144A及144B可包含硅化物、金属、与其他合适的导电材料。阻挡结构146A及146B可阻挡源极/漏极区(如外延鳍状物区110A及110B)的连接物内连线于基板106的相同表面上(如栅极结构112A及112B)。在一些实施例中，阻挡结构146A及146B可包含氧化硅的介电材料。盖结构148A及148B可阻挡源极/漏极区(如外延鳍状物区110A及110B)的连接物内连线于基板106的相同表面上(如栅极结构112A及112B)。在一些实施例中，盖结构148A及148B可包含氮化硅的介电材料。
图1E是一些实施例中，具有底部电源轨的交会的堆叠半导体装置100-2的布局图。举例来说，布局图中具有p型场效晶体管与n型场效晶体管。p型场效晶体管具有p型场效晶体管的源极SP、p型场效晶体管的栅极GP、与p型场效晶体管的漏极DP。n型场效晶体管具有n型场效晶体管的源极SN、n型场效晶体管的栅极GN、与n型场效晶体管的漏极DN。与不具有底部电源轨的半导体装置相较，由于底部电源轨的存在，金属内连线更易于放置及设计线路。如图1E所示，与无堆叠的鳍状结构及底部电源轨的全绕式栅极鳍状场效晶体管相较，上述布局图可更紧密且减少约30％至约50％的装置面积。
图2是一些实施例中，制作具有底部电源轨的交会的堆叠半导体装置100-2的方法200的流程图。可在方法200的多种步骤之间进行额外制作步骤，且可省略额外制作步骤的内容以清楚并简化说明。此外，可同时进行一些步骤，或以不同于图2所示的顺序进行一些步骤。综上所述，可在方法200之前、之中、及/或之后提供额外工艺，且这些额外工艺可简述于此。为了说明目的，图2所示的步骤可由制作交会的堆叠半导体装置100-2所用的制作工艺说明，如图3A至图10B所示。图3A至图9A是一些实施例中，图1C的堆叠半导体装置100-2于制作的多种阶段的等角图。图3B至图9B、图10A及图10B是一些实施例中，图1C的堆叠半导体装置100-2于制作的多种阶段的部分剖视图。虽然图3A至图10B显示具有底部电源轨的交会的堆叠半导体装置100-2的制作工艺，方法200可用于具有底部电源轨的垂直的堆叠半导体装置100-1与其他半导体装置。图3A至图10B中与图1A至图1E中具有相同标号的单元如上所述。
如图2所示的方法200，一开始的步骤210形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包含第一鳍状结构、隔离结构位于第一鳍状结构上、以及第二鳍状结构位于第一鳍状结构上并接触隔离结构。第一鳍状结构包括第一源极/漏极区，而第二鳍状结构包括第二源极/漏极区。以图3A及图3B为例，交会的堆叠半导体装置100-2可形成于基板106的第一表面106S1上。图3A及图3B显示一些实施例中，交会的堆叠半导体装置100-2的部分等角图与部分剖视图。与图1D类似，图3B中的n型场效晶体管102B的剖视图与后续剖视图将旋转90度以方便说明。交会的堆叠半导体装置100-2可包含鳍状结构104A、隔离结构120于鳍状结构104A上、与鳍状结构104B位于鳍状结构104A上并接触隔离结构120。鳍状结构104A及104B可分别包含外延鳍状物区110A及110B。栅极接点101与栅极内连线111(比如金属线路如第零金属线路、第一金属线路、第n金属线路，与通孔如第零通孔、第一通孔、与第n通孔，其中n为整数)可连接栅极结构112B及112A至栅极电源线。
交会的堆叠半导体装置100-2的形成方法，可包括形成鳍状结构104A于基板106的第一表面106S1上、形成隔离结构120于鳍状结构104A上、并形成鳍状结构104B于隔离结构120上。形成鳍状结构104A的方法，可包含外延成长半导体层的堆叠于基板106上。半导体层包含的半导体材料，可具有彼此不同的氧化速率及/或蚀刻选择性。外延鳍状物区110A可与半导体层相邻。半导体层的子组可置换为包覆鳍状结构104A的栅极结构。可外延成长牺牲半导体层于鳍状结构上，之后可将牺牲半导体层置换成隔离结构120。基板层127与外延层130可形成于隔离结构上，以利外延成长半导体层的额外堆叠，其之后可形成鳍状结构104B。外延鳍状物区110B可与额外半导体层相邻。额外半导体层的子组可置换成包覆鳍状结构104B的栅极结构112B。
在一些实施例中，外延鳍状物区110A及110B可分别包含与第二表面106S2相邻的停止层352A及352B。在一些实施例中，可各自外延成长并以停止掺质原位掺杂停止层352A及352B。在一些实施例中，停止层352A的厚度352At与停止层352B的厚度352Bt可各自为约3nm至约5nm。在一些实施例中，停止层352A及352B中的停止掺质浓度可为约10原子％至约50原子％。
停止层352A及352B中的停止掺质可停止后续进行于外延鳍状物区110A及110B上的基板的蚀刻工艺。若厚度352At及352Bt小于约3nm，蚀刻工艺可能无法止于外延鳍状物区110A及110B的停止层352A及352B上。若厚度352At及352Bt大于约5nm，停止层352A及352B可能具有缺陷与应力而负面影响外延鳍状物区110A及110B的电性。若停止掺质的浓度小于约10原子％，则基板与停止层之间的蚀刻选择性可能不足以使蚀刻工艺止于停止层352A及352B。若停止掺质的浓度高于约50原子％，停止层352A及352B可能具有缺陷与应力而负面影响外延鳍状物区110A及110B的电性。
形成交会的堆叠半导体装置100-2之后可形成接合层132，如图3A及图3B所示。在一些实施例中，接合层132可包含氧化硅的介电材料，其沉积方法可为高密度等离子体沉积工艺。在一些实施例中，接合层132可包含其他合适材料，以接合载板至接合层132。在一些实施例中，接合层132沿着Z轴的厚度132t可为约20nm至约50nm。
形成接合层132之后可将载板134接合至接合层132，如图4A及图4B所示。在一些实施例中，载板134与接合层132接合在一起的方法可为压力接合工艺。在一些实施例中，压力接合工艺的压力可为约30mbar至约80mbar，且退火温度可为约300℃至约350℃。接合力可为约3N至约5N，而此接合工艺中形成的氧化物对氧化物接合的接合强度可为约1.5J/m2至约1.7J/m2。
接合载板134至接合层132之后，可翻转载板134上的基板106并在基板106的第二表面106S2上进行基板研磨工艺，如图4A及图4B所示。第二表面106S2可为基板106的下表面，其与具有交会的堆叠半导体装置100-2的基板106的第一表面106S1对向。在一些实施例中，基板研磨工艺可包含研磨工艺、修整工艺、薄化工艺、与化学机械研磨工艺。在研磨工艺之后，基板106沿着Z轴的厚度可为约70μm至约100μm。在研磨工艺之后，基板106的第二表面106S2可能粗糙。修整工艺可移除边缘上的颗粒，以保护第一表面106S1上的半导体装置。可由较小程度的薄化工艺持续移除基板106，使其具有较平化的第二表面106S2并避免过度研磨。在一些实施例中，薄化工艺之后的基板106沿着Z轴的厚度可为约5μm至约25μm。在化学机械研磨工艺之后，基板106沿着Z轴的厚度可为约100nm至约1μm。在化学机械研磨工艺之后，第二表面106S2可更平滑且透明。一些实施例在化学机械研磨工艺之后，可由第二表面106S2显示交会的堆叠半导体装置100-2。在一些实施例中，可在基板106的第二表面106S2上进行图案化工艺，以形成源极/漏极接点于p型场效晶体管102A与n型场效晶体管102B的源极/漏极区上。
图5A是一些实施例中，交会的堆叠半导体装置100-2的部分等角图。图5A显示p型场效晶体管102A与n型场效晶体管102B的鳍状结构的交会的堆叠。图5B显示化学机械平坦化工艺之后，交会的堆叠半导体装置100-2的部分剖视图。
图2的步骤220蚀刻基板的第二表面与第一源极/漏极区或第二源极/漏极区的一部分，以形成开口。第二表面与第一表面对向。以图6A及图6B为例，可沉积硬遮罩层654于基板106的第二表面106S2上，并图案化硬遮罩层654以露出p型场效晶体管102A的源极/漏极区上的第二表面106S2的部分。可由方向性蚀刻工艺蚀刻基板106的第二表面106S2的露出部分，与p型场效晶体管102A的源极/漏极区(如外延鳍状物区110A)的部分。在一些实施例中，方向性蚀刻工艺可包含反应性离子蚀刻工艺。在一些实施例中，外延鳍状物区110A中的停止层352A可停止方向性蚀刻工艺。在方向性蚀刻工艺之后，可形成开口656于基板106与外延鳍状物区110A中。
图2的步骤230可形成介电阻障层于开口中。以图6A及图6B为例，可形成介电阻障层136于开口656中。在一些实施例中，形成介电阻障层136的方法可包含沉积介电阻障层，并蚀刻外延鳍状物区110A上的介电阻障层的一部分。在一些实施例中，沉积工艺可包含毯覆性沉积介电阻障层于开口656之中与硬遮罩层654之上，其可采用化学气相沉积、原子层沉积、或其他合适的沉积工艺。在一些实施例中，介电阻障层可包含氮化硅。在一些实施例中，介电阻障层可隔离后续形成的源极/漏极接点结构与周围结构(如基板106)。在一些实施例中，介电阻障层的厚度136t可为约3nm至约5nm。若厚度136t小于约3nm，介电阻障层136可能无法隔离后续形成的源极/漏极接点结构与周围结构。若厚度136t大于约5nm，则开口656的直径减少而无法形成源极/漏极接点结构于开口656中。
毯覆性沉积介电阻障层之后，可蚀刻外延鳍状物区110A上的介电阻障层的一部分。在一些实施例中，蚀刻工艺可包含方向性蚀刻硬遮罩层654与外延鳍状物区110A上的毯覆性沉积的介电阻障层。在一些实施例中，方向性蚀刻工艺可包含反应性离子蚀刻工艺。在方向性蚀刻工艺之后，可露出外延鳍状物区110A以用于形成源极/漏极接点。
如图2所示，步骤240可形成源极/漏极接点于开口中。以图7B为例，可形成源极/漏极接点105于图6B所示的开口656中。形成源极/漏极接点105的方法可包含形成硅化物层140A与形成金属接点142A。硅化物层140A可提供低电阻界面于外延鳍状物区110A与金属接点142A之间。在一些实施例中，形成硅化物层140A的方法可包含沉积金属层，并退火金属层以形成硅化物层。在一些实施例中，硅化物层140A可包含钴、镍、钛、钨、钼、钛、镍钴合金、铂、镍铂合金、铱、铂铱合金、铒、镱、钯、铑、铌、氮化钛硅、其他耐火金属、或上述的组合。
形成硅化物层140A之后，可形成金属接点142A。在一些实施例中，形成金属接点142A的步骤可包含毯覆性沉积接点金属层，以及研磨毯覆性沉积的接点金属。在一些实施例中，金属接点142A可包含导电材料如钌、铱、镍、锇、铑、铝、钼、钨、钴、铝、或铜、在一些实施例中，金属接点142A可包含低电阻的导电材料。在一些实施例中，源极/漏极接点105可包含衬垫层于硅化物层140A与金属接点142A之间。
形成源极/漏极接点105之后可形成源极/漏极接点103于n型场效晶体管102B的源极/漏极区上。形成源极/漏极接点103的方法可包含形成开口756、形成介电阻障层136于开口756中、以及形成硅化物层140B与金属接点142B，如图7A、图7B、图8A、及图8B所示。形成源极/漏极接点103的工艺可与上述形成源极/漏极接点105的工艺类似。
形成源极/漏极接点103及105之后，可将基板106置换成介电层138，如图9A及图9B所示。在一些实施例中，将基板106置换为介电层138的方法可包含移除基板106与形成介电层138。在一些实施例中，基板106的移除方法可为蚀刻工艺。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、或其他合适的蚀刻工艺以移除基板106。
移除基板106之后，可形成介电层138以围绕源极/漏极接点103及105。在一些实施例中，形成介电层138的方法可包含毯覆性沉积介电层138，与研磨毯覆性沉积的介电层138。在一些实施例中，介电层138可包含氧化硅。在一些实施例中，将基板106置换成介电层138可改善源极/漏极接点103及105之间的隔离。
将基板106置换成介电层138之后，可形成源极/漏极内连线113及115，如图1C及图1D所示。在一些实施例中，源极/漏极内连线113可连接至地线(如0V)。源极/漏极内连线113可连接至地线(如0V)。在一些实施例中，源极/漏极内连线115可连接至电源线(如0.5V)。如图1A至图1D与图3至图9B所示，堆叠半导体装置100-1及100-2、栅极接点101、栅极内连线111、与栅极电源线可形成于基板106的第一表面106S1(如上表面)上。源极/漏极接点103及105、源极/漏极内连线113及115、与源极/漏极电源线可形成于基板106的第二表面106S2(如下表面)上。此处所述的堆叠半导体装置100-1及100-2可具有底部电源轨。
在一些实施例中，与无堆叠的鳍状结构及底部电源轨的全绕式栅极鳍状场效晶体管相较，具有底部电源轨的堆叠的全绕式栅极鳍状场效晶体管如p型场效晶体管102A与n型场效晶体管102B可改善装置效能如减少寄生电容与电阻、减少约30％至约50％的装置面积、以及减少约30％至约50％的能耗。
图10A及图10B显示一些实施例中，具有底部电源轨设置的交会的堆叠半导体装置100-3及100-4的部分剖视图。如图10A所示，可制作n型场效晶体管102B所用的源极/漏极接点1003与源极/漏极内连线1013于基板的第二表面(如下表面)上，且可制作p型场效晶体管102A的源极/漏极接点与内连线以及p型场效晶体管102A与n型场效晶体管102B的栅极内连线111与栅极内连线于基板的第一表面(如上表面)上。此处的交会的堆叠半导体装置100-3具有底部源极接点。
如图10B所示，可制作p型场效晶体管102A所用的源极/漏极接点1005与源极/漏极内连线1015于基板的第二表面(如下表面)上，且可制作n型场效晶体管102B的源极/漏极接点与内连线以及p型场效晶体管102A与n型场效晶体管102B的栅极内连线111与栅极内连线于基板的第一表面(如上表面)上。此处的交会的堆叠半导体装置100-4具有底部漏极接点。
本发明多种实施例提供形成具有底部电源轨的堆叠半导体装置(如100-1、100-2、100-3、及100-4)的方法。在一些实施例中，堆叠半导体装置100-1可包括具有鳍状结构104B的全绕式栅极鳍状场效晶体管如n型场效晶体管102B，垂直地堆叠于具有鳍状结构104A的全绕式栅极鳍状场效晶体管如p型场效晶体管102A上。在一些实施例中，鳍状结构104B与鳍状结构104A沿着X方向延伸(可视作垂直的堆叠)。在一些实施例中，鳍状结构104A的延伸方向(如Y轴)与鳍状结构104B的延伸方向(如X轴)成90度(可视作交会的堆叠)。交会的堆叠全绕式栅极鳍状场效晶体管如堆叠半导体装置100-2、100-3、及100-4可降低寄生电容与寄生电阻，进而改善装置效能。
在一些实施例中，全绕式栅极鳍状场效晶体管如n型场效晶体管102B的源极/漏极接点103与全绕式栅极鳍状场效晶体管如p型场效晶体管102A的源极/漏极接点105均可连接至基板106的第二表面106S2(如下表面)上的源极/漏极电源线(视作底部电源轨)，与第二表面106S2对向的基板106的第一表面106S1(如上表面)可包含全绕式栅极鳍状场效晶体管如p型场效晶体管102A与全绕式栅极鳍状场效晶体管如n型场效晶体管102B以及栅极接点101连接至栅极电源线。在一些实施例中，源极/漏极接点103或源极/漏极接点105可连接至基板106的第二表面106S2(如下表面)上的源极/漏极电源线(视作底部电源轨)，与第二表面106S2对向的基板106的第一表面106S1(如上表面)可包含全绕式栅极鳍状场效晶体管如p型场效晶体管102A与全绕式栅极鳍状场效晶体管如n型场效晶体管102B以及栅极接点101连接至栅极电源线。在一些实施例中，具有底部电源轨的交会的堆叠全绕式栅极鳍状场效晶体管，可减少约30％至约50％的装置面积。由于底部电源轨可减少面积并缩短金属内连线，可降低寄生电容与寄生电阻，进而改善装置效能。如此一来，金属内连线的压降可减少约30％至约50％。在一些实施例中，交会的堆叠的全绕式栅极鳍状场效晶体管具有底部电源轨，可改善全绕式栅极鳍状场效晶体管的整体效能如低能耗、高效能、与小面积。
在一些实施例中，集成电路的形成方法包括形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。方法还包括蚀刻基板的第二表面与第一源极/漏极区或第二源极/漏极区的一部分以形成开口。第二表面与第一表面对向。方法还包括形成介电阻障层于开口中；以及形成源极/漏极接点于开口中。
在一些实施例中，方法还包括：将基板置换成介电层；形成内连线于介电层中，以连接至源极/漏极接点；以及连接内连线至电源。
在一些实施例中，置换基板的步骤包括：移除基板；以及形成介电层，其中介电层包括氧化硅。
在一些实施例中，方法还包括：将基板置换成介电层；形成内连线以连接至源极/漏极接点；以及连接内连线至地线。
在一些实施例中，方法还包括：形成接合层于基板的第一表面上；接合另一基板至接合层；翻转基板至另一基板的顶部上；以及移除基板的一部分。
在一些实施例中，形成介电阻障层的步骤包括：沉积介电层于开口中；以及蚀刻第一源极/漏极区或第二源极/漏极区上的介电层的一部分。
在一些实施例中，形成源极/漏极接点的步骤包括：形成硅化物层于第一源极/漏极区或第二源极/漏极区上；以及形成金属接点于硅化物层上。
在一些实施例中，第一源极/漏极区或第二源极/漏极区的部分包括外延停止层。
在一些实施例中，集成电路的形成方法包括形成堆叠半导体装置于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。方法还包括蚀刻基板的第二表面与第一源极/漏极区的一部分以形成第一开口。第二表面与第一表面对向。方法还包括形成第一介电阻障层于第一开口中；形成第一源极/漏极接点于第一开口中；蚀刻基板的第二表面与第二源极/漏极区的一部分以形成第二开口；形成第二介电阻障层于第二开口中；以及形成第二源极/漏极接点于第二开口中。
在一些实施例中，方法还包括：将基板置换成介电层；形成第一内连线以连接至第一源极/漏极接点，并形成第二内连线以连接至第二源极/漏极接点；以及连接第一内连线至电源并连接第二内连线至地线。
在一些实施例中，置换基板的步骤包括：移除基板；以及形成介电层，其中介电层包括氧化硅。
在一些实施例中，方法还包括：形成接合层于基板的第一表面上；接合另一基板至接合层；翻转基板至另一基板的顶部上；以及移除基板的一部分。
在一些实施例中，形成第一介电阻障层的步骤包括：沉积毯覆性介电层于开口中；以及蚀刻第一源极/漏极区上的毯覆性介电层的一部分。
在一些实施例中，形成源极/漏极接点的步骤包括：形成硅化物层于第一源极/漏极区上；以及形成金属接点于硅化物层上。
在一些实施例中，第一源极/漏极区的部分包括外延停止层，而第二源极/漏极区的部分包括另一外延停止层。
在一些实施例中，第一介电阻障层与第二介电阻障层包括氮化硅。
在一些实施例中，集成电路包括堆叠半导体装置，位于基板的第一表面上。堆叠半导体装置包括第一鳍状结构；隔离结构，位于第一鳍状结构上；以及第二鳍状结构，位于第一鳍状结构上并接触隔离结构。第一鳍状结构包含第一源极/漏极区，而第二鳍状结构包含第二源极/漏极区。集成电路还包括源极/漏极接点，位于基板的第二表面上并连接至第一源极/漏极区或第二源极/漏极区；以及介电阻障层，围绕源极/漏极接点。第二表面与第一表面对向，且介电阻障层包括氮化硅。
在一些实施例中，集成电路还包括另一基板；以及接合层，接合基板的第一表面与另一基板。
在一些实施例中，集成电路还包括介电层于源极/漏极接点周围，其中介电层包括氧化硅。
在一些实施例中，源极/漏极接点包括硅化物层与金属接点。
应理解的是，实施方式(非摘要)用于说明请求项。摘要可提及一个或多个但非所有可能的本发明实施例，因此并非用以局限所附的请求项。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种集成电路的形成方法，包括：
形成一堆叠半导体装置于一基板的一第一表面上，其中该堆叠半导体装置包括：
一第一鳍状结构，包含一第一源极/漏极区；
一隔离结构，位于该第一鳍状结构上；以及
一第二鳍状结构，位于该第一鳍状结构上并接触该隔离结构，其中该第二鳍状结构包含一第二源极/漏极区；
蚀刻该基板的一第二表面与该第一源极/漏极区或该第二源极/漏极区的一部分以形成一开口，其中该第二表面与该第一表面对向；
形成一介电阻障层于该开口中；以及
形成一源极/漏极接点于该开口中。
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