JP2019161067A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】電気特性の劣化を抑制する。【解決手段】半導体装置は、基板１０と、前記基板の上方に設けられ、各間に絶縁層７２を介して積層された複数の導電層７０を含む積層体１００と、前記積層体内を前記積層体の積層方向に延びる第１半導体層２０と、前記第１半導体層と前記複数の導電層との間に設けられたメモリ層３０と、前記第１半導体層の上端部に接する第２半導体層６０と、を具備する。前記第２半導体層は、リンを含む第３半導体層６２と、炭素を含みかつ前記第１半導体層と前記第３半導体層との間に設けられる第４半導体層６１とを備える。【選択図】 図２

Description

実施形態は、半導体装置およびその製造方法に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１０−２２５９４６号公報
電気特性の劣化を抑制する半導体装置およびその製造方法を提供する。
実施形態による半導体装置は、基板と、前記基板の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、前記積層体内を前記積層体の積層方向に延びる第１半導体層と、前記第１半導体層と前記複数の導電層との間に設けられたメモリ層と、前記第１半導体層の上端部に接する第２半導体層と、を具備する。前記第２半導体層は、リンを含む第３半導体層と、炭素を含みかつ前記第１半導体層と前記第３半導体層との間に設けられる第４半導体層とを備える。
実施形態に係る半導体装置におけるメモリセルアレイを示す斜視図。 実施形態に係る半導体装置におけるメモリセルアレイを示す断面図。 実施形態に係る半導体装置における積層体および柱状部を示す一部拡大断面図。 実施形態に係る半導体装置における積層体および柱状部を示す一部拡大断面図。 実施形態に係る半導体装置における積層体および柱状部を示す一部拡大断面図。 実施形態に係る半導体装置における柱状部の炭素濃度を示す図。 実施形態に係る半導体装置における柱状部の炭素濃度を示す図。 実施形態に係る半導体装置における柱状部の炭素濃度を示す図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 各実施形態のメモリセルアレイ１の他の例を示す斜視図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜実施形態＞
以下に図１乃至図２２を用いて、実施形態に係る半導体装置について説明する。ここでは、半導体装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。
［実施形態の構造］
図１は、実施形態に係る半導体装置におけるメモリセルアレイ１を示す斜視図である。
以下の説明において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とする。また、Ｘ方向およびＹ方向に対して直交する方向をＺ方向（積層方向）とする。また、Ｚ方向のうち、基板１０から積層体１００に向かう方向を「上」ともいい、積層体１００から基板１０に向かう方向を「下」ともいうが、この表記は便宜的なものであり、重力の方向とは無関係である。
図１に示すように、メモリセルアレイ１は、基板１０、基板１０の上方に設けられた積層体１００、複数の柱状部ＣＬ、複数の分離部８０、および積層体１００の上方に設けられた上層配線を含む。図１では、上層配線として、例えばビット線ＢＬおよびソース線ＳＬが示される。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成される。複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、例えば千鳥配列される。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、正方格子配列されてもよい。
分離部８０は、積層体１００をＹ方向に複数のブロック（またはフィンガー部）に分離する。分離部８０は、Ｘ方向およびＺ方向に拡がる配線部ＬＩを含む。図示はしないが、配線部ＬＩと積層体１００との間には絶縁層が設けられる。
配線部ＬＩは、コンタクトＣｓを介してソース線ＳＬに接続される。
積層体１００の上方に、複数のビット線ＢＬおよびソース線ＳＬが設けられる。複数のビット線ＢＬおよびソース線ＳＬは、例えば金属層であり、Ｙ方向に延びる。複数のビット線ＢＬは、Ｘ方向に互いに離間して設けられる。
柱状部ＣＬの後述する半導体層６０の上端部は、コンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続される。コンタクトＣｂおよびコンタクトＶ１は、例えばタングステンを含む金属層である。
複数の柱状部ＣＬは、共通の１本のビット線ＢＬに接続される。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部８０によってＹ方向に分離されたそれぞれのブロックから１つずつ選択された柱状部ＣＬを含む。
積層体１００の上層部には、ドレイン側選択トランジスタＳＴＤが設けられる。積層体１００の下層部には、ソース側選択トランジスタＳＴＳが設けられる。
積層体１００の複数の導電層７０のうち少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。積層体１００の複数の導電層７０のうち少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。後述する基板１０の第２部分１０ｂが、ソース側選択トランジスタＳＴＳのチャネルとなる。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられる。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体層２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に三次元的に設けられる。
図２は、実施形態に係る半導体装置におけるメモリセルアレイ１を示す断面図である。
図２に示すように、基板１０は、第１部分１０ａおよび第２部分１０ｂを含む。基板１０は、半導体基板であり、例えば主にシリコンを含むシリコン基板である。
第１部分１０ａは、基板１０の表面側に設けられたＰ型シリコン領域（Ｐ型ウェル）である。第２部分１０ｂは、第１部分１０ａの上面よりも上方に突出する。第２部分１０ｂは、柱状部ＣＬの下に設けられ、柱状部ＣＬに対応するように柱状に設けられる。
後述するように、第２部分１０ｂは、第１部分１０ａからエピタキシャル成長された結晶層である。第１部分１０ａと第２部分１０ｂとは、一体の単結晶領域であり、実質的に同一の結晶方位を有する。また、第２部分１０ｂは、第１部分１０ａと同様に、Ｐ型シリコン領域である。第１部分１０ａおよび第２部分１０ｂは、Ｐ型不純物として例えばボロンを含む。
第１部分１０ａ上、および第２部分１０ｂの周囲には絶縁層４１が設けられる。
積層体１００は、基板１０上に絶縁層４１を介して設けられる。積層体１００は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層（絶縁体）７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。
導電層７０は、例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
柱状部ＣＬは、積層体１００および絶縁層４２内を積層方向（Ｚ方向）に延びる。柱状部ＣＬは、中心から順に設けられたコア層５０、半導体層２０、およびメモリ層３０を含む。また、柱状部ＣＬは、キャップ層として、コア層５０上に設けられた半導体層６０を含む。
コア層５０は、柱状部ＣＬにおいて、中心部として設けられる。コア層５０は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
半導体層２０は、柱状部ＣＬにおいて、コア層５０の周囲に設けられる。すなわち、半導体層２０は、コア層５０とメモリ層３０との間に設けられる。半導体層２０は、コア層５０の周囲に設けられたボディ層２０ｂ、およびボディ層２０ｂの周囲に設けられたカバー層２０ａを含む。ボディ層２０ｂの下端は、基板１０の第２部分１０ｂに接する。半導体層２０は、例えばボロンを含む（ボロンがドーピングされた）ポリシリコン層、またはボロンを含むアモルファスシリコン層である。
メモリ層３０は、柱状部ＣＬにおいて、半導体層２０の周囲に設けられる。すなわち、メモリ層３０は、半導体層２０と積層体１００との間に設けられる。
図３は、実施形態に係る半導体装置における積層体１００および柱状部ＣＬを示す一部拡大断面図である。図３では、主に柱状部ＣＬのメモリセルＭＣ部分が示されている。
図３に示すように、メモリ層３０は、トンネル絶縁層３１、電荷蓄積層３２、およびブロック絶縁層３３を含む。
トンネル絶縁層３１は、半導体層２０と電荷蓄積層３２との間に設けられる。電荷蓄積層３２は、トンネル絶縁層３１とブロック絶縁層３３との間に設けられる。ブロック絶縁層３３は、電荷蓄積層３２と導電層７０（および絶縁層７２）との間に設けられる。
半導体層２０、メモリ層３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体層２０の周囲を、メモリ層３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。積層体１００に、複数のメモリセルＭＣが設けられる。
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体層２０はチャネルとして機能し、導電層７０はコントロールゲート（ワード線）として機能する。電荷蓄積層３２は、半導体層２０から注入される電荷を蓄積するデータ記憶層として機能する。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積層３２は、絶縁性の層中に電荷を捕獲するトラップサイトを多数有する。また、電荷蓄積層３２は、例えば、窒化シリコンを主成分として含むシリコン窒化層である。または、電荷蓄積層３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁層３１は、半導体層２０から電荷蓄積層３２に電荷が注入される際、または電荷蓄積層３２に蓄積された電荷が半導体層２０に放出される際に電位障壁となる。トンネル絶縁層３１は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
ブロック絶縁層３３は、電荷蓄積層３２に蓄積された電荷が導電層７０へ放出されることを防止する。また、ブロック絶縁層３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁層３３は、例えば酸化シリコンを主成分として含むシリコン酸化層である。また、ブロック絶縁層３３は、シリコン酸化層と金属酸化層との積層構造であってもよい。この場合、シリコン酸化層は電荷蓄積層３２と金属酸化層との間に設けられ、金属酸化層はシリコン酸化層と導電層７０との間に設けられる。金属酸化層として、例えば、酸化アルミニウムを主成分として含むアルミニウム酸化層、酸化ジルコニウムを主成分として含むジルコニウム酸化層、酸化ハフニウムを主成分として含むハフニウム酸化層が挙げられる。
図４は、実施形態に係る半導体装置における積層体１００および柱状部ＣＬを示す一部拡大断面図である。図４では、主に柱状部ＣＬの上端部、すなわち、半導体層６０部分が示されている。ここで、柱状部ＣＬの上端部とは、柱状部ＣＬの絶縁層４２に対応する部分を示す。
図４に示すように、半導体層６０は、柱状部ＣＬの上端部においてコア層５０上に設けられる。半導体層６０の下端（下面）は、最上層の導電層７０の上端（上面）よりも高い位置にある。半導体層６０は、コア層５０の上端部の一部を除去した領域に設けられる。このため、半導体層６０はコア層５０と同様に柱状部ＣＬの中心部として設けられ、その周囲は半導体層２０に覆われる。したがって、半導体層６０は、半導体層２０の上端部に接する。半導体層６０の上端には、図１に示すコンタクトＣｂが接続される。半導体層６０は、キャップ層となり、半導体層２０とコンタクトＣｂとの間の電気的な整合性を図る。
半導体層６０は、第１半導体層６１および第２半導体層６２を含む。第２半導体層６２は、柱状部ＣＬの中心部として設けられる。第１半導体層６１は、第２半導体層６２の周囲（側面および底面）を覆うように設けられる。すなわち、第１半導体層６１は、第２半導体層６２と半導体層２０との間、および第２半導体層６２とコア層５０との間に設けられる。これにより、第２半導体層６２と半導体層２０とは接触しない。
第１半導体層６１は、例えば、炭素を含む（炭素がドーピングされた）ポリシリコン層、または、炭素を含むアモルファスシリコン層である。第２半導体層６２は、リンを含む（リンがドーピングされた）ポリシリコン層、または、リンを含むアモルファスシリコン層である。
図５は、実施形態に係る半導体装置における積層体１００および柱状部ＣＬを示す一部拡大断面図であり、図４に示す半導体層６０の変形例である。
図５に示すように、変形例では、半導体層６０は、柱状部ＣＬの上端部においてコア層５０上、および半導体層２０上に設けられる。半導体層６０の下端（下面）は、最上層の導電層７０の上端（上面）よりも高い位置にある。半導体層６０は、コア層５０の上端部の一部を除去した領域に設けられる。また、第１半導体層６１は、半導体層２０の上端部の一部と一体化している。これは、製造プロセスにおいて、第１半導体層６１および半導体層２０をアニールする際に、これらが同様にポリシリコン化することによる。このとき、一体化した半導体層２０（第１半導体層６１）は、炭素を含む。第１半導体層６１の周囲は、メモリ層３０に覆われる。
図６は、実施形態に係る半導体装置における柱状部ＣＬの炭素濃度を示す図である。図６では、半導体層２０の上端部付近におけるＺ方向の炭素濃度分布を示している。
図６に示すように、半導体層２０は、第１半導体層６１から拡散された炭素を含む。半導体層２０における炭素濃度は、第１半導体層６１の炭素濃度よりも低い。半導体層２０は、第２半導体層６２の底面に設けられた第１半導体層６１に対応するＺ方向の位置（第１位置と称す）において、最も高い炭素濃度を有する。そして、半導体層２０における炭素濃度は、第１位置から下側に向かって単調減少する。また、半導体層２０における炭素濃度は、第１位置から上側に向かって単調減少する。すなわち、半導体層２０における炭素濃度は、Ｚ方向において第１位置から遠くなるほど減少する。
これは、製造プロセスに適宜行われるアニールによって第２半導体層６２の底面に設けられた第１半導体層６１から半導体層２０に炭素が拡散したことによる。また、半導体層２０における炭素濃度は、第１位置から上側のほうが下側よりも高い。これは、第１位置よりも上側の半導体層２０には、第２半導体層６２の底面に設けられた第１半導体層６１からだけではなく、第２半導体層６２の側面に設けられた第１半導体層６１からも炭素が拡散したことによる。
図７は、実施形態に係る半導体装置における柱状部ＣＬの炭素濃度を示す図である。図７では、半導体層６０におけるＺ方向の炭素濃度分布を示している。
図７に示すように、半導体層６０は、第１位置に対応する第２半導体層６２において、最も高い炭素濃度を有する。そして、半導体層６０における炭素濃度は、第１位置（第１半導体層６１）から上側（第２半導体層６２側）に向かって単調減少する。すなわち、半導体層６０における炭素濃度は、Ｚ方向において第１位置から遠くなるほど減少する。
これは、図６に示す半導体層２０と同様、製造プロセスに適宜行われるアニールによって第１位置に対応する第１半導体層６１から第２半導体層６２に炭素が拡散したことによる。
図８は、実施形態に係る半導体装置における柱状部ＣＬの炭素濃度を示す図である。図８では、半導体層６０におけるＹ方向の炭素濃度分布を示している。
図８に示すように、半導体層６０は、第２半導体層６２の両側面に設けられた第１半導体層６１に対応するＹ方向の位置（第２位置と称す）において、最も高い炭素濃度を有する。すなわち、半導体層６０は、Ｙ方向の端部において最も高い炭素濃度を有する。そして、半導体層６０における炭素濃度は、第２位置（第２半導体層６２）からＹ方向中央部（第３位置と称す）に向かって単調減少する。すなわち、半導体層６０における炭素濃度は、Ｙ方向において第２位置から遠くなるほど減少する。
これは、図６に示す半導体層２０と同様、製造プロセスに適宜行われるアニールによって第２位置に対応する第１半導体層６１から第２半導体層６２に炭素が拡散したことによる。
［実施形態の製造方法］
図９乃至図２１は、実施形態に係る半導体装置におけるメモリセルアレイ１の製造工程を示す断面図である。
まず、図９に示すように、基板１０の第１部分１０ａ上に、絶縁層４１が形成される。その絶縁層４１上に、第１層としての犠牲層７１と第２層としての絶縁層７２とが交互に積層される。この犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２とを有する積層体１００が形成される。さらに、積層体１００上に、絶縁層４２が形成される。
例えば、犠牲層７１はシリコン窒化層であり、絶縁層４１，４２，７２はシリコン酸化層である。
次に、図１０に示すように、絶縁層４１，４２および積層体１００に、Ｚ方向に延びる複数のメモリホールＭＨが形成される。メモリホールＭＨは、例えば、図示しないマスク層を用いたreactive ion etching（ＲＩＥ）により形成される。メモリホールＭＨは、絶縁層４１，４２および積層体１００を貫通し、基板１０（第１部分１０ａ）に達する。
次に、図１１に示すように、メモリホールＭＨのボトムの第１部分１０ａの露出部からシリコンがエピタキシャル成長される。これにより、メモリホールＭＨのボトムにシリコンの結晶層として第２部分１０ｂが形成される。第２部分１０ｂは、その上面が積層体１００における最下層の犠牲層７１の上面と同程度の高さまで成長される。
次に、図１２に示すように、メモリホールＭＨ内における積層体１００および絶縁層４２の内側には、メモリ層３０が形成される。メモリ層３０は、メモリホールＭＨにおける積層体１００および絶縁層４２の側面およびメモリホールＭＨ内における基板１０のボトムに沿ってコンフォーマルに形成される。また、メモリ層３０は、絶縁層４２上にも形成される。このとき、メモリホールＭＨ内に、図３に示すブロック絶縁層３３、電荷蓄積層３２、およびトンネル絶縁層３１が順に形成される。
その後、メモリホールＭＨ内におけるメモリ層３０の内側には、カバー層２０ａが形成される。カバー層２０ａは、メモリホールＭＨ内におけるメモリ層３０の側面およびボトムに沿ってコンフォーマルに形成される。また、カバー層２０ａは、絶縁層４２上のメモリ層３０上にも形成される。
次に、図１３に示すように、図示しないマスク層を使ったＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバー層２０ａおよびメモリ層３０が除去される。このとき、メモリホールＭＨの側面に形成されたメモリ層３０は、カバー層２０ａで覆われて保護されているため、ＲＩＥのダメージを受けない。
次に、図１４に示すように、メモリホールＭＨ内におけるカバー層２０ａの内側には、ボディ層２０ｂが形成される。ボディ層２０ｂは、メモリホールＭＨ内におけるカバー層２０ａの側面、およびメモリホールＭＨにおけるボトムに露出した基板１０上にコンフォーマルに形成される。ボディ層２０ｂの下端部は、基板１０に接する。また、ボディ層２０ｂは、絶縁層４２上のカバー層２０ａ上にも形成される。
カバー層２０ａおよびボディ層２０ｂは、例えばアモルファスシリコン層として形成された後、熱処理（アニール）により多結晶シリコン（ポリシリコン）層に結晶化され、半導体層２０を構成する。
次に、図１５に示すように、メモリホールＭＨ内におけるボディ層２０ｂの内側には、コア層５０が形成される。これにより、メモリホールＭＨが埋め込まれる。コア層５０は、絶縁層４２上のボディ層２０ｂ上にも形成される。
次に、図１６に示すように、例えば、Chemical Mechanical Polishing（ＣＭＰ）法により、絶縁層４２上のコア層５０、ボディ層２０ｂ、カバー層２０ａ、およびメモリ層３０が除去される。
その後、図示しないマスク層を使ったＲＩＥ法により、メモリホールＭＨ内の上端部におけるコア層５０の一部が除去される。これにより、メモリホールＭＨ内におけるコア層５０が除去された部分に、ホールＨが形成される。このとき、コア層５０の上面は、最上層の犠牲層７１の上面よりも高い位置にある。
次に、図１７に示すように、ホールＨ内に、半導体層６０が形成される。このようにして、メモリ層３０、半導体層２０，６０、およびコア層５０を含む複数の柱状部ＣＬが、積層体１００内に形成される。以下に、半導体層６０の形成方法について詳説する。
まず、図１８に示すように、ホールＨ内における半導体層２０の内側には、第１半導体層６１が形成される。第１半導体層６１は、ホールＨ内におけるボディ層２０ｂの側面、およびホールＨにおけるボトムに露出したコア層５０上にコンフォーマルに形成される。すなわち、第１半導体層６１は、ボディ層２０ｂの上端部に接するように形成される。また、第１半導体層６１は、絶縁層４１上にも形成される。
第１半導体層６１は、例えば炭素のインサイチュドーピングによるChemical Vapor Deposition（ＣＶＤ）法によって形成される。これにより、第１半導体層６１は、炭素を含むアモルファスシリコン層として形成される。なお、第１半導体層６１は、ＣＶＤ法によって形成された後、イオン注入法により炭素が注入されてもよい。
次に、図１９に示すように、ホールＨ内における第１半導体層６１の内側には、例えばＣＶＤ法によって第２半導体層６２が形成される。これにより、ホールＨが埋め込まれる。第２半導体層６２は、絶縁層４２上の第１半導体層６１上にも形成される。第２半導体層６２は、アモルファスシリコン層として形成される。
次に、図２０に示すように、例えば、ＣＭＰ法により、絶縁層４２上の第２半導体層６２および第１半導体層６１が除去される。
次に、イオン注入法により、第２半導体層６２に不純物としてリンが注入される。これにより、第２半導体層６２は、リンを含むアモルファスシリコン層として形成される。
さらに、イオン注入法により、半導体層２０に不純物としてボロンが注入されてもよい。このとき、半導体層２０へのボロンのイオン注入は、第２半導体層６２へのリンのイオン注入よりも、加速を大きくする。
そして、第１半導体層６１および第２半導体層６２は、アニールによりポリシリコン層に結晶化され、半導体層６０を構成する。このとき、図５に示すように、半導体層６０とこれに隣接する半導体層２０とが一体化したポリシリコン層として形成されてもよい。
次に、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１００に複数のスリットが形成される。スリットは、積層体１００を貫通し、基板１０に達する。
そして、図２１に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層７２の間に空隙４４が形成される。空隙４４は、絶縁層４１と積層体１００の最下層の絶縁層７２との間、および絶縁層４２と積層体１００の最上層の絶縁層７２との間にも形成される。
積層体１００の複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙４４が保たれる。
次に、図２に示すように、例えば熱酸化法により、積層体１００の最下層の空隙４４から露出した第２部分１０ｂの側面が酸化される。これにより、第２部分１０ｂの側面に、絶縁層４１と一体化した絶縁層が形成される。
そして、例えばＣＶＤ法により、空隙４４に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙４４に供給される。
その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。さらに、スリットのボトムに形成された絶縁層をＲＩＥ法で除去した後、スリット内における絶縁層の内側に配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、基板１０に接する。
このようにして、実施形態における半導体装置が形成される。
［実施形態の効果］
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリにおいて、積層体内にメモリセルを構成する柱状部が形成される。そして、柱状部の上端には、コンタクトが接続される。ここで、柱状部とコンタクトとの電気的整合性を図るために、柱状部の上端部にキャップ層が設けられる。キャップ層は、例えば不純物としてヒ素を含む半導体層である。しかし、半導体層にヒ素をイオン注入する際、加速したヒ素によって半導体層および周囲の層にダメージが与えられてしまう。
これに対し、キャップ層として、ヒ素の代わりにリンを含む半導体層が設けられる。半導体層にリンをイオン注入することで、ヒ素の場合よりも半導体層および周囲の層へのダメージを軽減することができる。しかし、リンを用いる場合、製造プロセスのアニールによって、リンが柱状部のチャネルを形成する半導体層に拡散されてしまう。その結果、特に上層部に位置するドレイン側選択トランジスタの閾値電圧が小さくなり、電気特性が劣化してしまう。
上記問題を解決するために、本実施形態によれば、キャップ層として、第１半導体層６１および第２半導体層６２が設けられる。第１半導体層６１は、第２半導体層６２の側面および底面を覆うように形成される。第２半導体層６２はリンを含むシリコン層（アモルファスシリコン層またはポリシリコン層）であり、第１半導体層６１は炭素を含むシリコン層である。すなわち、リンを含む第２半導体層６２とチャネルとなる半導体層２０との間に、炭素を含む第１半導体層６１が設けられる。これにより、製造プロセスにおいてアニールが行われたとしても、第１半導体層６１によって第２半導体層６２から半導体層２０へのリンの拡散を抑制することができる。その結果、特に上層部に位置するドレイン側選択トランジスタＳＴＤの閾値電圧の低下を抑制することができ、電気特性の劣化を抑制することができる。
＜適用例＞
図２２は、各実施形態のメモリセルアレイ１の他の例を示す斜視図である。
図２２に示すように、メモリセルアレイ１の他の例では、基板１０と第１積層体１００ａとの間に第１下地層１１と第２下地層１２が設けられる。第１下地層１１は基板１０と第２下地層１２との間に設けられ、第２下地層１２は第１下地層１１と第１積層体１００ａとの間に設けられる。
第２下地層１２は、半導体層または導電層である。または、第２下地層１２は、半導体層と導電層との積層体を含んでもよい。第１下地層１１は、制御回路を形成するトランジスタおよび配線を含む。
柱状部ＣＬの半導体層２０の下端は第２下地層１２に接し、第２下地層１２は制御回路と接続される。したがって、柱状部ＣＬの半導体層２０の下端は、第２下地層１２を介して制御回路と電気的に接続される。すなわち、第２下地層１２はソース層として用いることができる。
積層体１００は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー部
）に分離される。分離部１６０は、絶縁層であり、配線を含まない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、２０，６０…半導体層、３０…メモリ層、６１…第１半導体層、６２…第２半導体層、７０…導電層、７１…犠牲層、７２…絶縁層、１００…積層体、ＣＬ…柱状部、Ｃｂ…コンタクト、ＭＨ…メモリホール。

Claims (10)

  1. 基板と、
    前記基板の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、
    前記積層体内を前記積層体の積層方向に延びる第１半導体層と、
    前記第１半導体層と前記複数の導電層との間に設けられたメモリ層と、
    前記第１半導体層の上端部に接する第２半導体層と、
    を具備し、
    前記第２半導体層は、リンを含む第３半導体層と、炭素を含みかつ前記第１半導体層と前記第３半導体層との間に設けられる第４半導体層とを備える
    半導体装置。
  2. 前記第１半導体層は、炭素を含み、
    前記第１半導体層における炭素濃度は、前記第４半導体層における炭素濃度よりも低い、
    請求項１の半導体装置。
  3. 前記第１半導体層における炭素濃度は、前記第４半導体層から遠くなるほど減少する請求項２の半導体装置。
  4. 前記第３半導体層は、炭素を含み、
    前記第３半導体層における炭素濃度は、前記第４半導体層における炭素濃度よりも低い、
    請求項１の半導体装置。
  5. 前記第３半導体層における炭素濃度は、前記第４半導体層から遠くなるほど減少する請求項４の半導体装置。
  6. 前記第２半導体層上の上端に接するコンタクトをさらに具備する請求項１の半導体装置。
  7. 前記第２半導体層の下面は、前記積層体のうちの最上層の導電層の上面よりも高い請求項１の半導体装置。
  8. 基板の上方に、各間に絶縁層を介して積層された複数の犠牲層を含む積層体を形成し、
    前記積層体内に、前記積層体の積層方向に延びるホールを形成し、
    前記ホール内における前記積層体の内側にメモリ層を形成し、
    前記ホール内における前記メモリ層の内側に第１半導体層を形成し、
    前記ホール内における前記第１半導体層の上端部に接するように炭素を含む第２半導体層を形成し、
    前記ホール内における前記第２半導体層の内側にリンを含む第３半導体層を形成する、
    半導体装置の製造方法。
  9. 前記第２半導体層は、炭素のインサイチュドーピングによるＣＶＤ法によって形成される請求項８の半導体装置の製造方法。
  10. 前記第３半導体層は、ＣＶＤ法によって形成された後、イオン注入法によってリンが注入される請求項８の半導体装置の製造方法。
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