TW201824521A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201824521A
TW201824521A TW106107692A TW106107692A TW201824521A TW 201824521 A TW201824521 A TW 201824521A TW 106107692 A TW106107692 A TW 106107692A TW 106107692 A TW106107692 A TW 106107692A TW 201824521 A TW201824521 A TW 201824521A
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
semiconductor device
layers
composition ratio
Prior art date
Application number
TW106107692A
Other languages
English (en)
Other versions
TWI653745B (zh
Inventor
葉末俊介
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201824521A publication Critical patent/TW201824521A/zh
Application granted granted Critical
Publication of TWI653745B publication Critical patent/TWI653745B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

根據實施形態，半導體裝置具備基底層、積層體、及絕緣層。上述積層體設置於上述基底層上，且具有隔著絕緣體而積層之複數個電極層。上述積層體具有第1積層部及第2積層部。上述第2積層部之上述複數個電極層具有於第1方向形成階差而階梯狀地排列之複數個階面部。上述絕緣層設置於上述複數個階面部之上，且包含氧化矽作為主成分。上述絕緣層具有上層部及下層部。上述上層部之氧組成比低於上述下層部之氧組成比。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
為了使三維記憶體裝置之複數個電極層與控制電路連接，提出有複數個電極層之階梯狀接觸構造。將具有複數個電極層(或置換為電極層之犧牲層)與複數個絕緣層之積層體之一部分加工為階梯狀之後，於該階梯部上形成絕緣層。接觸部貫通該絕緣層而到達階梯部。又，於製程上，或為了電性分離，亦提出有將積層體與階梯部上之絕緣層一次蝕刻而形成狹縫。
實施形態提供一種接觸構造中之佈局之自由度較高之半導體裝置及其製造方法。 實施形態之半導體裝置具備基底層、積層體、及絕緣層。上述積層體設置於上述基底層上，且具有隔著絕緣體而積層之複數個電極層。上述積層體具有第1積層部及第2積層部。上述第2積層部之上述複數個電極層具有於第1方向形成階差而階梯狀地排列之複數個階面部。上述絕緣層設置於上述複數個階面部之上，且包含氧化矽作為主成分。上述絕緣層具有上層部及下層部。上述上層部之氧組成比低於上述下層部之氧組成比。
以下，參照圖式對實施形態進行說明。再者，於各圖式中，對相同之要素標註相同之符號。 於實施形態中，作為半導體裝置，例如對具有三維構造之記憶胞陣列之半導體記憶裝置進行說明。 圖1係實施形態之半導體裝置之模式俯視方塊圖。 圖2係實施形態之半導體裝置之模式俯視圖。 實施形態之半導體裝置具有記憶體區域MA及階面區域(或階梯區域)TA。於記憶體區域MA設置有記憶胞陣列1。於階面區域TA設置有階梯部2。記憶胞陣列1及階梯部2設置於相同之基板上。 圖3係實施形態之記憶胞陣列1之模式立體圖。 圖4係圖2中之A-A'剖視圖。 於圖3中，將相對於基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(積層方向)。其他圖所示之X方向、Y方向、及Z方向分別與圖3之X方向、Y方向、及Z方向對應。 記憶胞陣列1具有基板10、設置於基板10上之積層體100、複數個第1柱狀部CL1、複數個分離部60、及設置於積層體100之上方之上層配線。於圖3中，作為上層配線，例如表示位元線BL及源極線SL。 基板10設置於記憶體區域MA與階面區域TA，積層體100亦設置於記憶體區域MA與階面區域TA。將積層體100中之設置於記憶體區域MA之部分設為第1積層部100a，將設置於階面區域TA之部分設為第2積層部100b。 於記憶體區域MA配置有複數個第1柱狀部CL1。第1柱狀部CL1形成為於第1積層部100a內沿著其積層方向(Z方向)延伸之大致圓柱狀。 如圖2所示，複數個第1柱狀部CL1例如鋸齒排列。或者，複數個第1柱狀部CL1亦可沿著X方向及Y方向而正方格子排列。 如圖2所示，分離部60沿著X方向於記憶體區域MA及階面區域TA延伸而將積層體100於Y方向分離為複數個區塊(或指形部)200。 如圖3所示，於第1積層部100a之上方設置有複數個位元線BL。複數個位元線BL為沿著Y方向延伸之例如金屬膜。複數個位元線BL於X方向相互分離。 第1柱狀部CL1之下述半導體主體20之上端部隔著圖3所示之接點Cb及接點V1而與位元線BL連接。 複數個第1柱狀部CL1與共通之1根位元線BL連接。與該共通之位元線BL連接之複數個第1柱狀部CL1包含自藉由分離部60而於Y方向分離之各個區塊200逐一選擇之第1柱狀部CL1。 如圖4所示，第1積層部100a具有積層於基板10上之複數個電極層70。複數個電極層70隔著絕緣層(絕緣體)72而積層於相對於基板10之主面垂直之方向(Z方向)。電極層70為金屬層。電極層70例如為包含鎢作為主成分之鎢層、或包含鉬作為主成分之鉬層。絕緣層72為包含氧化矽作為主成分之氧化矽層。 基板10例如為矽基板，於該基板10之表面側設置有有效區域10a。有效區域10a例如為P型矽區域(P型井)。 於有效區域10a之表面設置有絕緣層41。於絕緣層41上設置有最下層之電極層70。於最上層之電極層70上設置有絕緣層42，於該絕緣層42上設置有絕緣層43。絕緣層43覆蓋第1柱狀部CL1之上端。 圖5A係圖4中之一部分之放大剖視圖。 圖5B係圖5A中之D-D'剖視圖。 第1柱狀部CL1具有積層膜(記憶體膜)30、半導體主體20、及絕緣性之核心膜50。 半導體主體20於第1積層部100a內沿著積層方向(Z方向)以管狀連續延伸。積層膜30設置於電極層70與半導體主體20之間，且自外周側包圍半導體主體20。核心膜50設置於管狀之半導體主體20之內側。半導體主體20之上端部隔著圖3所示之接點Cb及接點V1而與位元線BL連接。如圖4所示，半導體主體20之下端部與有效區域10a相接。 如圖5A及圖5B所示，積層膜30具有隧道絕緣膜31、電荷儲存膜(電荷儲存部)32、及阻擋絕緣膜33。 隧道絕緣膜31設置於半導體主體20與電荷儲存膜32之間。電荷儲存膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。阻擋絕緣膜33設置於電荷儲存膜32與電極層70之間。 半導體主體20、積層膜30、及電極層70構成記憶胞MC。記憶胞MC具有由電極層70隔著積層膜30而包圍半導體主體20之周圍之立式電晶體構造。 於該立式電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層70作為控制閘極而發揮功能。電荷儲存膜32作為儲存自半導體主體20注入之電荷之資料記憶層而發揮功能。 實施形態之半導體記憶裝置為非揮發性半導體記憶裝置，其可電性自由地進行資料之刪除、寫入，即便切斷電源亦可保持記憶內容。 記憶胞MC例如為電荷捕獲型之記憶胞。電荷儲存膜32為於絕緣性之膜中具有複數個捕獲電荷之陷阱點者，例如，包含氮化矽膜。或者，電荷儲存膜32亦可為由絕緣體包圍周圍且具有導電性之浮動閘極。 隧道絕緣膜31於將電荷自半導體主體20注入至電荷儲存膜32時，或者於將儲存於電荷儲存膜32中之電荷釋放至半導體主體20時成為電位障壁。隧道絕緣膜31例如包含氧化矽膜。 阻擋絕緣膜33防止儲存於電荷儲存膜32中之電荷向電極層70釋放。又，阻擋絕緣膜33防止電荷自電極層70向第1柱狀部CL1反向穿隧。 阻擋絕緣膜33具有第1阻擋膜34及第2阻擋膜35。第1阻擋膜34例如為氧化矽膜。第2阻擋膜35為介電常數較該氧化矽膜高之金屬氧化膜。作為該金屬氧化膜，例如可列舉氧化鋁膜、氧化鋯膜、氧化鉿膜。 第1阻擋膜34設置於電荷儲存膜32與第2阻擋膜35之間。第2阻擋膜35設置於第1阻擋膜34與電極層70之間。 隧道絕緣膜31、電荷儲存膜32、及第1阻擋膜34沿著積層體100之積層方向(Z方向)連續延伸。 第2阻擋膜35亦設置於電極層70與絕緣層72之間。第2阻擋膜35沿著電極層70之上表面、下表面、及積層膜30側之側面連續形成。第2阻擋膜35於積層體100之積層方向不連續，而為分離。 或者，亦可不於電極層70與絕緣層72之間形成第2阻擋膜35，而沿著積層方向連續地形成第2阻擋膜35。或者，阻擋絕緣膜33亦可為沿著積層方向連續之單層膜。 亦可於第2阻擋膜35與電極層70之間、或者絕緣層72與電極層70之間形成金屬氮化膜。該金屬氮化膜例如為氮化鈦膜，可作為阻隔金屬、密接層、電極層70之晶種金屬而發揮功能。 如圖3所示，於第1積層部100a之上層部(第1柱狀部CL1之上端部)設置有汲極側選擇電晶體STD。於第1積層部100a之下層部(第1柱狀部CL1之下端部)設置有源極側選擇電晶體STS。 至少最上層之電極層70作為汲極側選擇電晶體STD之控制閘極而發揮功能。至少最下層之電極層70作為源極側選擇電晶體STS之控制閘極而發揮功能。 於汲極側選擇電晶體STD與源極側選擇電晶體STS之間設置有複數個記憶胞MC。複數個記憶胞MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS經由第1柱狀部CL1之半導體主體20串聯連接而構成1個記憶體串。該記憶體串於相對於XY面平行之面方向例如錯位配置，複數個記憶胞MC三維地設置於X方向、Y方向及Z方向。 其次，對分離部60進行說明。 如圖2及圖4所示，分離部60具有配線部LI及絕緣膜63。再者，於圖3中省略了絕緣膜63之圖示。 配線部LI為於X方向及Z方向擴展之例如包含金屬之膜。於該配線部LI之側面設置有絕緣膜63。如圖4所示，絕緣膜63設置於第1積層部100a與配線部LI之間。 如圖4所示，於有效區域10a之表面形成有複數個半導體區域81。配線部LI之下端部與半導體區域81相接。與複數個配線部LI對應而設置有複數個半導體區域81。複數個半導體區域81包含N型之半導體區域81。複數個配線部LI包含與N型之半導體區域81連接之配線部LI。與N型之半導體區域81連接之配線部LI之上端經由圖3所示之接點Cs而與源極線SL連接。 可藉由賦予至最下層之電極層70之電位控制，而於N型之半導體區域81與半導體主體20之下端部之間之P型之有效區域10a之表面誘發N通道(反轉層)，於N型之半導體區域81與半導體主體20之下端部之間流通電流。最下層之電極層70作為用來於有效區域10a之表面誘發通道之控制閘極而發揮功能，絕緣層41作為閘極絕緣膜而發揮功能。於讀出動作時，自配線部LI經由N型之半導體區域81及N通道向半導體主體20供給電子。 其次，對階面區域TA進行說明。 圖6係圖2中之B-B'剖視圖。 圖7係圖2中之C-C'剖視圖。 積層體100及分離部60於X方向自記憶體區域MA延伸至階面區域TA為止。包含有效區域10a之基板10亦設置於階面區域TA。 分離部60將階面區域TA之第2積層部100b於Y方向分離為複數個區塊(或指形部)200。 如圖6所示，第2積層部100b之複數個電極層70具有沿著X方向形成階差而階梯狀地排列之複數個階面部70a。利用複數個階面部70a形成階梯部2。 將階面部70a之上方之所有電極層70及絕緣層72去除而不殘留。其他層之電極層70不重疊於各階面部70a之上方。 第2積層部100b之複數個絕緣層72亦加工為階梯狀，複數個絕緣層72具有沿著X方向形成階差而階梯狀地排列之複數個階面部72a。電極層70之階面部70a積層於絕緣層72之階面部72a之上。 於階梯部2之上設置有絕緣層45。絕緣層45填埋階梯部2之階差，消除或緩和第2積層部100b與第1積層部100a之間之階差。於絕緣層45上設置有絕緣層43。 於階面區域TA配置有複數個第2柱狀部CL2。第2柱狀部CL2形成為於絕緣層45內、及絕緣層45之下之第2積層部100b內沿著積層方向(Z方向)延伸之大致圓柱狀。 如圖6所示，第2柱狀部CL2貫通絕緣層43、絕緣層45、及第2積層部100b到達基板10。第2柱狀部CL2貫通階面部70a。 於1個階面部70a配置有至少1個第2柱狀部CL2。於圖2所示之例中，於1個階面部70a配置有例如4個第2柱狀部CL2。 如圖2所示，記憶體區域MA之複數個第1柱狀部CL1較階面區域TA之複數個第2柱狀部CL2更密地配置。 例如，第2柱狀部CL2與形成第1柱狀部CL1時同時地形成，且與第1柱狀部CL1相同地，如圖6所示具有積層膜(絕緣膜)30、半導體主體20、及核心膜50。 第2柱狀部CL2之半導體主體20之上端部不與上層配線連接而未與任何部分電連接。第2柱狀部CL2不作為記憶胞及選擇電晶體之要素發揮功能，於形成有下述之空隙時作為支撐複數個絕緣層72之單純之柱而發揮功能。 如圖2及圖7所示，於階面部70a上設置有接觸部91。於1個階面部70a配置有至少1個接觸部91。與複數個階面部70a對應而於階梯部2上設置複數個接觸部91。 接觸部91為大致圓柱狀之導電體。接觸部91為金屬體，例如包含鎢或鉬作為主成分。接觸部91之直徑大於第1柱狀部CL1之直徑、及第2柱狀部CL2之直徑。 接觸部91於絕緣層45內沿著積層體100之積層方向延伸，且與階面部70a相接。接觸部91之周圍由絕緣層45包圍。 接觸部91與未圖示之上層配線連接。該上層配線例如與形成於基板10之表面之控制電路電連接。經由接觸部91及階面部70a而控制記憶胞陣列1之電極層70之電位。 圖27B係階梯部2之沿著X方向之剖視圖。 設置於包含複數個階面部70a之階梯部2之上之絕緣層45為包含氧化矽作為主成分之氧化矽層。 該絕緣層45中之氧組成比(atomic percent)於絕緣層45之厚度方向上並不均勻，絕緣層45於厚度方向具有氧組成比之梯度。絕緣層45之上層部46之氧組成比低於下層部47之氧組成比。此處，上層部46包含絕緣層45之較厚度方向之一半之位置靠上方之區域。 例如，絕緣層45之上層部46之包含上表面之區域46a之氧組成比低於其之下之區域46b之氧組成比，該區域46b之氧組成比低於其之下之區域46c之氧組成比。 於圖27B中，利用虛線模式性地表示區域46a與區域46b之交界、區域46b與區域46c之交界、及區域46c與下層部47之交界。 絕緣層45之下表面具有沿著階梯部2之階差之階差。絕緣層45之上表面平坦化。因此，絕緣層45之厚度隨著自階梯部2之上段側朝向下段側而階梯性地變厚。 氧組成比相較於下層部47低之上層部46之厚度，隨著自階梯部2之上段側朝向下段側而階梯性地或連續地變厚。即，下段側之階面部70a之上之上層部46之厚度，相對厚於上段側之階面部70a之上之上層部46之厚度。 絕緣層45例如利用使用包含四乙基正矽酸(tetra ethyl ortho silicate，TEOS)之氣體之化學氣相沈積(chemical vapor deposition，CVD)法來形成。然後，對絕緣層45之上層部46利用例如離子注入法來注入碳或氮。 因此，絕緣層45中之上層部46之碳濃度(每單位體積之碳原子數)高於下層部47之碳濃度。或者，絕緣層45之上層部46之氮濃度(每單位體積之氮原子數)高於下層部47之氮濃度。藉由向上層部46導入碳或氮，而使上層部46之氧組成比變得相對低於下層部47之氧組成比。 其次，對實施形態之半導體裝置之製造方法進行說明。 首先，參照圖8～圖18說明針對記憶體區域MA之第1積層部100a之製程。圖8～圖18係與圖2中之A-A'剖面對應之剖視圖。 如圖8所示，於基板10之有效區域10a上形成絕緣層41。於該絕緣層41上，作為第1層之犧牲層71與作為第2層之絕緣層72交替地積層。重複交替地積層犧牲層71與絕緣層72之步驟，於基板10上形成複數個犧牲層71與複數個絕緣層72。於最上層之犧牲層71上形成絕緣層42。例如，犧牲層71為氮化矽層，絕緣層72為氧化矽層。 於包含複數個犧牲層71及複數個絕緣層72之第1積層部100a，如圖9所示形成複數個記憶體孔MH。記憶體孔MH利用使用未圖示之遮罩層之反應性離子蝕刻(reactive ion etching，RIE)法來形成。記憶體孔MH貫通絕緣層42、複數個犧牲層71、複數個絕緣層72、及絕緣層41到達有效區域10a。 於記憶體孔MH內，如圖10所示形成積層膜30a。積層膜30a沿著記憶體孔MH之側面及底部共形地形成。積層膜30a例如包含圖5A及圖5B所示之積層膜30中之隧道絕緣膜31、電荷儲存膜32、及第1阻擋膜34。於記憶體孔MH內依次形成第1阻擋膜34、電荷儲存膜32、及隧道絕緣膜31。 於積層膜30a之內側如圖11所示形成蓋矽20a。蓋矽20a沿著記憶體孔MH之側面及底部共形地形成。 而且，如圖12所示，於絕緣層42上形成遮罩層55，利用RIE法將沈積於記憶體孔MH之底部之蓋矽20a及積層膜30a去除。於該RIE時，形成於記憶體孔MH之側面之積層膜30a由蓋矽20a覆蓋保護，不受RIE之損傷。 於將遮罩層55去除之後，如圖13所示，於記憶體孔MH內形成矽主體20b。矽主體20b形成於蓋矽20a之側面、及記憶體孔MH之底部之有效區域10a上。矽主體20b之下端部與有效區域10a相接。 蓋矽20a及矽主體20b例如作為非晶矽膜形成之後，利用熱處理結晶化為多晶矽膜。 於矽主體20b之內側，如圖14所示形成核心膜50。包含積層膜30a、半導體主體20、及核心膜50之複數個第1柱狀部CL1形成於第1積層部100a內。 沈積於圖14所示之絕緣層42上之膜利用化學機械研磨(chemical mechanical polishing，CMP)或回蝕來去除。 然後，如圖15所示，於絕緣層42上形成絕緣層43。絕緣層43覆蓋第1柱狀部CL1之上端。 而且，利用使用未圖示之遮罩層之RIE法，於第1積層部100a形成複數個狹縫ST。狹縫ST貫通絕緣層43、絕緣層42、複數個犧牲層71、複數個絕緣層72、及絕緣層41到達有效區域10a。狹縫ST沿著X方向延伸，且亦形成於階面區域TA之第2積層部100b及第2積層部100b之上之絕緣層45。 於露出至狹縫ST之底部之有效區域10a，利用離子注入法注入雜質，於狹縫ST之底部之有效區域10a之表面形成N型之半導體區域81。 其次，利用經由狹縫ST而供給之蝕刻液體或蝕刻氣體將犧牲層71去除。例如，利用包含磷酸之蝕刻液體，將作為氮化矽層之犧牲層71去除。 將犧牲層71去除，如圖16所示，於上下相鄰之絕緣層72之間形成空隙44。空隙44亦形成於絕緣層41與最下層之絕緣層72之間、及最上層之絕緣層72與絕緣層42之間。 第1積層部100a之複數個絕緣層72以包圍複數個第1柱狀部CL1之側面之方式與第1柱狀部CL1之側面相接。複數個絕緣層72藉由與此種複數個第1柱狀部CL1之物理性結合而被支撐，從而保持絕緣層72間之空隙44。 於空隙44，隔著圖5A所示之第2阻擋膜35而形成圖17所示之電極層70。例如利用CVD法形成第2阻擋膜35及電極層70。經由狹縫ST將源氣體供給至空隙44。將形成於狹縫ST之側面之電極層70去除。 然後，於狹縫ST之側面及底部，如圖18所示形成絕緣膜63。於利用RIE法將形成於狹縫ST之底部之絕緣膜63去除之後，於狹縫ST內之絕緣膜63之內側，如圖4所示埋入配線部LI。配線部LI之下端部隔著半導體區域81而與有效區域10a相接。 其次，參照圖19A～圖28B，說明針對階面區域TA之第2積層部100b之製程。 圖19B、圖20B、圖21B、圖22B、及圖23B分別為圖19A、圖20A、圖21A、圖22A、及圖23A中之E-E'剖視圖。 如圖19A及圖19B所示，亦於階面區域之基板10上，形成包含複數個第1層71與複數個第2層72之積層體100(第2積層部100b)。於該第2積層部100b之一部分，如圖20A及圖20B所示形成階梯部2。 例如，重複進行將未圖示之抗蝕膜用於遮罩之RIE與抗蝕膜之平面尺寸之縮小，將複數個犧牲層71及複數個絕緣層72沿著X方向加工為階梯狀。於階梯部2之最上表面露出複數個犧牲層71之複數個階面部71a。複數個階面部71a具有階差地排列於X方向。於該階面部71a之下積層有絕緣層72之階面部72a。 於階梯部2之上，如圖21A及圖21B所示形成絕緣層45。例如，利用使用包含TEOS之氣體之CVD法，形成包含氧化矽作為主成分之絕緣層(氧化矽層)45。絕緣層45填埋階梯部2之階差，且絕緣層45之上表面經平坦化。 於絕緣層45及積層體100之上，如圖22A及圖22B所示，例如利用抗蝕劑形成遮罩層56。 於絕緣層45上之遮罩層56形成階梯部57。例如，利用控制對於遮罩層56之曝光量之所謂灰階微影法形成階梯部57。 遮罩層56之階梯部57具有與第2積層部100b之階梯部2相同之沿著X方向之階差。階梯部2之上段側之相對較薄之絕緣層45之上之階梯部57之厚度，厚於階梯部2之下段側之相對較厚之絕緣層45之上之階梯部57之厚度。亦可不於階梯部2之下段側之較厚之絕緣層45之上形成遮罩層56。 階梯部57之階差並不限定於以與階梯部2之階差相同之級數變化。亦可為階梯部2每變化複數級，則遮罩層56之厚度變化1級。絕緣層45較薄之部分之上之遮罩層56之厚度，只要相對性地厚於絕緣層45較厚之部分之上之遮罩層56之厚度即可。積層體100之上之遮罩層56具有階梯部57之厚度以上之厚度。 而且，利用使用該遮罩層56之離子注入法，如圖23A及圖23B所示，對絕緣層45之上層部46注入例如碳或氮，作為用來使絕緣層45之氧組成比相對性地降低之雜質。 雜質之加速電壓不會因X方向之位置(區域)而改變。因此，遮罩層56較薄、或未形成遮罩層56之區域之下之絕緣層45中所注入之雜質之注入深度，相對性地深於遮罩層56較厚之區域之下之絕緣層45中所注入之雜質之注入深度。 於絕緣層45之厚度較厚之部分，將雜質注入至較絕緣層45之厚度較薄之部分更深之位置為止。於絕緣層45之厚度較厚之部分，可注入較絕緣層45之厚度較薄之部分更多之雜質。 注入有該雜質之絕緣層45之上層部46之氧組成比變得低於未導入雜質之下層部47之氧組成比。絕緣層45較厚之部分之上層部46之厚度，相對性地厚於絕緣層45較薄之部分之上層部46之厚度。 於厚度根據階梯部2之階差而沿著X方向階梯狀地變化之絕緣層45中，於X方向之所有區域中，可使較厚度之一半靠上方之上層部46之氧組成比低於下層部47之氧組成比。 於使絕緣層45具有如上所述之氧組成比之變化(梯度)時，並不限定於使用具有上述階梯部57之遮罩層56。例如，藉由根據X方向之位置(區域)控制雜質之加速電壓或注入量，亦可於絕緣層45較厚之部分形成相對性較厚之上層部(低氧組成比部)46。 於形成絕緣層45之後且注入上述雜質之前或注入雜質之後，於記憶體區域之第1積層部100a形成第1柱狀部CL1，於階面區域之第2積層部100b形成第2柱狀部CL2。第1柱狀部CL1與第2柱狀部CL2例如同時形成。 如圖24所示，於絕緣層45及絕緣層45之下之第2積層部100b形成複數個孔h。孔h與形成圖9所示之記憶體孔MH時同時地形成。即，複數個記憶體孔MH及複數個孔h利用RIE法同時地形成。孔h於絕緣層45內及第2積層部100b內沿著Z方向延伸到達基板10。於孔h內亦形成與記憶體孔MH內之第1柱狀部CL1相同之膜構造之第2柱狀部CL2。 然後，於包含記憶體區域MA之第1積層部100a、及階面區域TA之絕緣層45及第2積層部100b之積層體，形成沿著X方向延伸之狹縫ST。 圖25A表示形成於階面區域TA之狹縫ST。 圖25B係圖25A中之F-F'剖視圖。 圖26A係圖25A中之G-G'剖視圖。 圖26B係圖25A中之H-H'剖視圖。 狹縫ST例如利用使用遮罩層85之RIE法來形成。例如利用使用CF系氣體之RIE法，將包含第1層71及第2層72之積層體100與絕緣層45一次蝕刻。 使用CF系氣體之RIE中，於狹縫ST之側壁形成CF系聚合物之膜作為抑制側蝕刻之保護膜。一般而言，若利用使用CF系氣體之RIE蝕刻氧化膜，則膜中之氧與蝕刻氣體之碳容易結合而揮發，側壁保護之CF系聚合物膜容易變得不充分。尤其，於作為氧化膜之單層膜之絕緣層45中，與積層體100相比側蝕刻容易進展，形成於絕緣層45之狹縫ST之剖面形狀容易成為所謂彎曲(bowing)形狀。於狹縫ST中於比深度方向之一半之位置靠上方之部分容易產生彎曲。即，於狹縫ST中於較深度方向之一半之位置靠上方容易產生狹縫寬度成為最大之部分。 根據實施形態，如圖23B所示，於絕緣層45中使容易產生彎曲之上層部46之氧組成比相較於下層部47更加下降。於絕緣層45較厚之下段側中，使上層部(低氧組成比部)46之厚度(體積)較絕緣層45較薄之部分(上段側)增加絕緣層45變厚之量。 藉由使絕緣層45之上層部46中之相對於所有元素之氧組成比降低，而於形成狹縫ST之RIE中減少來自絕緣層45之上層部46之氧脫離量，可抑制側蝕刻。因此，可抑制絕緣層45之彎曲形狀，從而可抑制形成於記憶體區域MA之包含積層體100之所有區域之狹縫ST之寬度之不均。 狹縫ST之寬度控制性之提高可縮小圖2所示之階面部70a之面積，此將帶來晶片尺寸之縮小。 於形成狹縫ST之後，如上所述使用經由該狹縫ST供給之例如包含磷酸之蝕刻液體，將第1積層部100a及第2積層部100b之犧牲層71去除。將犧牲層71去除，亦於第2積層部100b如圖27A所示形成空隙44。 第2積層部100b之複數個絕緣層72以包圍形成於階面區域TA之上述複數個第2柱狀部CL2之側面之方式，與第2柱狀部CL2之側面相接。複數個絕緣層72藉由與此種複數個第2柱狀部CL2之物理性結合而被支撐，從而保持絕緣層72間之空隙44。 而且，與於第1積層部100a之空隙44形成電極層70時同時地，亦於第2積層部100b之空隙44如圖27B所示形成電極層70。 然後，亦於階面區域TA之狹縫ST內隔著絕緣膜63形成配線部LI。 然後，如圖28A所示，於絕緣層45內形成接觸孔90。接觸孔90於絕緣層45內沿著Z方向延伸到達電極層70之階面部70a。 於接觸孔90內，如圖28B所示埋入包含金屬之導電材而形成接觸部91。 接觸孔90亦與形成狹縫ST時同樣地，例如利用使用CF系氣體之RIE法來形成。於形成該接觸孔90之RIE中，亦可抑制由氧自絕緣層45之上層部46脫離所導致之側蝕刻。因此，可抑制接觸孔90之彎曲形狀。 同樣地，形成第2柱狀部CL2之圖24所示之孔h例如亦利用使用CF系氣體之RIE法來形成。於形成該孔h之RIE中，亦可抑制由氧自絕緣層45之上層部46脫離所導致之側蝕刻。因此，可抑制絕緣層45中之孔h之彎曲形狀。 抑制接觸孔90或孔h之彎曲形狀可提高其等於階面部內之佈局之自由度。 圖29係實施形態之記憶胞陣列之其他例之模式立體圖。 於基板10與積層體100(第1積層部100a)之間設置有第1基底層11與第2基底層12。第1基底層11設置於基板10與第2基底層12之間，第2基底層12設置於第1基底層11與積層體100之間。 第2基底層12為半導體層或導電層。或者，第2基底層12亦可包含半導體層與導電層之積層膜。第1基底層11包含形成控制電路之電晶體及配線。 第1柱狀部CL1之半導體主體20之下端與第2基底層12相接，第2基底層12與控制電路連接。因此，第1柱狀部CL1之半導體主體20之下端經由第2基底層12而與控制電路電連接。即，第2基底層12可用作源極層。 積層體100被分離部160於Y方向分離為複數個區塊(或指形部)200。分離部160為絕緣膜，不包含配線。 於上述實施形態中，作為第1層71例示了氮化矽層，但亦可使用金屬層(例如鎢層或鉬層)作為第1層71。於該情形時，由於第1層71直接成為電極層70，故而不需要將第1層71置換為電極層之製程。 又，亦可利用經由狹縫ST之蝕刻將第2層72去除，使上下相鄰之電極層70之間為空隙。 對幾個實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。 [相關申請案] 本申請案享有以美國臨時專利申請案62/393,708號(申請日：2016年9月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1‧‧‧記憶胞陣列
2‧‧‧階梯部
10‧‧‧基板
10a‧‧‧有效區域
11‧‧‧第1基底層
12‧‧‧第2基底層
20‧‧‧半導體主體
20a‧‧‧蓋矽
20b‧‧‧矽主體
30‧‧‧積層膜
30a‧‧‧積層膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜(電荷儲存部)
33‧‧‧阻擋絕緣膜
34‧‧‧第1阻擋膜
35‧‧‧第2阻擋膜
41‧‧‧絕緣層
42‧‧‧絕緣層
43‧‧‧絕緣層
44‧‧‧空隙
45‧‧‧絕緣層
46‧‧‧上層部
46a‧‧‧區域
46b‧‧‧區域
46c‧‧‧區域
47‧‧‧下層部
50‧‧‧核心膜
55‧‧‧遮罩層
56‧‧‧遮罩層
57‧‧‧階梯部
60‧‧‧分離部
63‧‧‧絕緣膜
70‧‧‧電極層
70a‧‧‧階面部
71‧‧‧犧牲層
71a‧‧‧階面部
72‧‧‧絕緣層
72a‧‧‧階面部
81‧‧‧半導體區域
85‧‧‧遮罩層
90‧‧‧接觸孔
91‧‧‧接觸部
100‧‧‧積層體
100a‧‧‧第1積層部
100b‧‧‧第2積層部
160‧‧‧分離部
200‧‧‧區塊(或指形部)
BL‧‧‧位元線
CL1‧‧‧第1柱狀部
CL2‧‧‧第2柱狀部
Cb‧‧‧接點
Cs‧‧‧接點
h‧‧‧孔
LI‧‧‧配線部
MA‧‧‧記憶體區域
MC‧‧‧記憶胞
MH‧‧‧記憶體孔
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
TA‧‧‧階面區域(或階梯區域)
V1‧‧‧接點
圖1係實施形態之半導體裝置之模式俯視方塊圖。 圖2係實施形態之半導體裝置之模式俯視圖。 圖3係實施形態之半導體裝置之記憶胞陣列之模式立體圖。 圖4係圖2中之A-A'剖視圖。 圖5A係圖4中之一部分之放大剖視圖，圖5B係圖5A中之D-D'剖視圖。 圖6係圖2中之B-B'剖視圖。 圖7係圖2中之C-C'剖視圖。 圖8～28B係表示實施形態之半導體裝置之製造方法之模式圖。 圖29係實施形態之半導體裝置之記憶胞陣列之模式立體圖。

Claims (20)

  1. 一種半導體裝置，其具備： 基底層； 積層體，其設置於上述基底層上，具有隔著絕緣體而積層之複數個電極層，且具有第1積層部及第2積層部，上述第2積層部之上述複數個電極層具有於第1方向形成階差而階梯狀地排列之複數個階面部；以及 絕緣層，其設置於上述複數個階面部之上，包含氧化矽作為主成分； 上述絕緣層具有上層部及下層部，上述上層部之氧組成比低於上述下層部之氧組成比。
  2. 如請求項1之半導體裝置，其中上述上層部之碳濃度高於上述下層部之碳濃度。
  3. 如請求項1之半導體裝置，其中上述上層部之氮濃度高於上述下層部之氮濃度。
  4. 如請求項1之半導體裝置，其中上述階梯狀地排列之複數個階面部中之下段側之階面部之上之上述上層部之厚度，厚於上段側之階面部之上之上述上層部之厚度。
  5. 如請求項1之半導體裝置，其進而具備複數個接觸部，該等接觸部於上述絕緣層內沿著上述積層體之積層方向延伸，且與上述複數個階面部相接。
  6. 如請求項1之半導體裝置，其進而具備第1柱狀部，該第1柱狀部於上述第1積層部內沿著上述積層體之積層方向延伸，且具有：半導體主體，其與上述基底層相接；以及電荷儲存部，其設置於上述半導體主體與上述電極層之間。
  7. 如請求項1之半導體裝置，其進而具備第2柱狀部，該第2柱狀部於上述絕緣層內及上述第2積層部內沿著上述積層體之積層方向延伸。
  8. 如請求項1之半導體裝置，其進而具備分離部，該分離部沿著上述第1方向延伸，且將上述第1積層部、上述絕緣層及上述第2積層部於相對於上述第1方向交叉之第2方向分離。
  9. 如請求項8之半導體裝置，其中上述分離部具有與上述基底層相接之配線部。
  10. 如請求項1之半導體裝置，其進而具備： 複數個第1柱狀部，其等於上述第1積層部內沿著上述積層體之積層方向延伸，且具有：半導體主體，其與上述基底層相接；及電荷儲存部，其設置於上述半導體主體與上述電極層之間；以及 複數個第2柱狀部，其等於上述絕緣層內及上述第2積層部內沿著上述積層方向延伸；且 上述複數個第1柱狀部較上述複數個上述第2柱狀部更密地配置。
  11. 一種半導體裝置之製造方法，其具備如下步驟： 於基底層上形成積層體，該積層體具有包含交替地積層之第1層及第2層之複數個第1層及複數個第2層； 於上述積層體之一部分，以具有上述複數個第1層於第1方向形成階差而階梯狀地排列之複數個階面部之方式形成階梯部； 於上述階梯部上形成絕緣層，該絕緣層包含氧化矽作為主成分，且具有上層部及下層部，上述上層部之氧組成比低於上述下層部之氧組成比；以及 於上述積層體及上述絕緣層形成狹縫。
  12. 如請求項11之半導體裝置之製造方法，其中對上述絕緣層之上述上層部導入碳或氮，使上述上層部之氧組成比低於上述下層部之氧組成比。
  13. 如請求項11之半導體裝置之製造方法，其中上述狹縫沿著上述第1方向延伸，且將上述積層體及上述絕緣層於相對於上述第1方向交叉之第2方向分離。
  14. 如請求項11之半導體裝置之製造方法，其進而具備形成複數個接觸部之步驟，該等接觸部於上述絕緣層內沿著上述積層體之積層方向延伸，且與上述複數個階面部相接。
  15. 一種半導體裝置之製造方法，其具備如下步驟： 於基底層上形成積層體，該積層體具有包含交替地積層之第1層及第2層之複數個第1層及複數個第2層； 於上述積層體之一部分，以具有上述複數個第1層於第1方向形成階差而階梯狀地排列之複數個階面部之方式形成階梯部； 於上述階梯部上形成絕緣層，該絕緣層包含氧化矽作為主成分，且具有上層部及下層部，上述上層部之氧組成比低於上述下層部之氧組成比；以及 於上述絕緣層形成孔。
  16. 如請求項15之半導體裝置之製造方法，其中對上述絕緣層之上述上層部導入碳或氮，而使上述上層部之氧組成比低於上述下層部之氧組成比。
  17. 如請求項15之半導體裝置之製造方法，其中形成上述孔之步驟具有如下步驟： 形成複數個接觸孔，該等接觸孔於上述絕緣層內沿著上述積層體之積層方向延伸，到達上述複數個階面部。
  18. 如請求項15之半導體裝置之製造方法，其中形成上述孔之步驟具有如下步驟： 形成複數個第1孔，該等第1孔於上述絕緣層內、及上述絕緣層之下之上述積層體內沿著上述積層體之積層方向延伸，到達上述基底層。
  19. 如請求項18之半導體裝置之製造方法，其進而具備如下步驟：於上述第1孔內形成柱狀部之後，形成沿著上述第1方向延伸、且將上述積層體及上述絕緣層於相對於上述第1方向交叉之第2方向分離之狹縫。
  20. 如請求項19之半導體裝置之製造方法，其進而具備如下步驟： 藉由經由上述狹縫之蝕刻將上述複數個第1層去除，而於上述複數個第2層之間形成空隙；以及 於上述空隙形成電極層。
TW106107692A 2016-09-13 2017-03-09 Semiconductor device and method of manufacturing same TWI653745B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662393708P 2016-09-13 2016-09-13
US62/393,708 2016-09-13

Publications (2)

Publication Number Publication Date
TW201824521A true TW201824521A (zh) 2018-07-01
TWI653745B TWI653745B (zh) 2019-03-11

Family

ID=61560755

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107692A TWI653745B (zh) 2016-09-13 2017-03-09 Semiconductor device and method of manufacturing same

Country Status (3)

Country Link
US (1) US9929041B1 (zh)
CN (1) CN107833888B (zh)
TW (1) TWI653745B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706540B (zh) * 2018-09-04 2020-10-01 日商東芝記憶體股份有限公司 半導體記憶體裝置
TWI714210B (zh) * 2019-02-26 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI715105B (zh) * 2019-02-21 2021-01-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI803813B (zh) * 2020-03-18 2023-06-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI812974B (zh) * 2020-09-04 2023-08-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483207B2 (en) * 2016-08-03 2019-11-19 Toshiba Memory Corporation Semiconductor device
JP2019114745A (ja) * 2017-12-26 2019-07-11 東芝メモリ株式会社 半導体装置
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021048297A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
CN112599416B (zh) * 2020-12-15 2021-10-15 长江存储科技有限责任公司 一种3d nand存储器件的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100948078B1 (ko) * 2008-05-21 2010-03-16 주식회사 하이닉스반도체 반도체 장치의 제조방법
KR101524824B1 (ko) * 2009-01-21 2015-06-03 삼성전자주식회사 패턴 구조체 형성 방법
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101549690B1 (ko) * 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2011166061A (ja) 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
WO2011125806A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
EP2731110B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
JP2013084715A (ja) * 2011-10-07 2013-05-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2013187200A (ja) 2012-03-05 2013-09-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN103531464B (zh) * 2012-07-03 2017-03-22 中国科学院微电子研究所 氮化硅高深宽比孔的刻蚀方法
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2016046439A (ja) 2014-08-25 2016-04-04 株式会社東芝 半導体装置およびその製造方法
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
CN104319259B (zh) * 2014-10-29 2019-01-18 上海集成电路研发中心有限公司 一种超低介电常数薄膜的制作方法
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9704801B1 (en) * 2016-02-17 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706540B (zh) * 2018-09-04 2020-10-01 日商東芝記憶體股份有限公司 半導體記憶體裝置
TWI715105B (zh) * 2019-02-21 2021-01-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI714210B (zh) * 2019-02-26 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI803813B (zh) * 2020-03-18 2023-06-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI812974B (zh) * 2020-09-04 2023-08-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN107833888A (zh) 2018-03-23
US9929041B1 (en) 2018-03-27
TWI653745B (zh) 2019-03-11
CN107833888B (zh) 2022-03-04
US20180076085A1 (en) 2018-03-15

Similar Documents

Publication Publication Date Title
TWI653745B (zh) Semiconductor device and method of manufacturing same
TWI635598B (zh) 半導體裝置及其製造方法
CN106469735B (zh) 半导体装置及半导体装置的制造方法
JP5647840B2 (ja) 垂直形不揮発性メモリ装置の製造方法
CN108573977B (zh) 半导体装置及其制造方法
US9646989B1 (en) Three-dimensional memory device
KR20210030434A (ko) 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
CN107180834B (zh) 半导体存储装置及其制造方法
JP6434877B2 (ja) 半導体装置
CN108735748B (zh) 三维半导体器件
TWI647792B (zh) Semiconductor memory device
JP2011151316A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2010027870A (ja) 半導体記憶装置及びその製造方法
JP2010114113A (ja) 半導体記憶装置
JP2018163963A (ja) 半導体装置及びその製造方法
US9960046B2 (en) Methods of manufacturing semiconductor device having a blocking insulation layer
JP2018137299A (ja) 半導体装置
JP2019041061A (ja) 半導体装置の製造方法及び半導体装置
US11069702B2 (en) Semiconductor device and manufacturing method thereof
JP2019009382A (ja) 半導体装置
JP2010021191A (ja) 半導体記憶装置及びその製造方法
US9853052B1 (en) Semiconductor device and method for manufacturing same
US20210091204A1 (en) Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
TW201826506A (zh) 半導體記憶裝置
JP2019201028A (ja) 半導体装置