TWI812974B - 半導體記憶裝置 - Google Patents

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TWI812974B
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黒田寿文
嶋田裕介
永嶋賢史
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日商鎧俠股份有限公司
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Abstract

實施形態，係提供一種合適地動作之半導體記憶裝置。  　　實施形態之半導體記憶裝置，係具備有：第1導電層以及第2導電層，係於第1方向上而並排；和複數之第1半導體層，係在第1導電層以及第2導電層之間而與第1導電層相對向，並在與第1方向相交叉之第2方向上被並排地作設置；和第1電荷積蓄層，係在第1方向上而被設置於複數之第1半導體層以及第1導電層之間，並涵蓋複數之第1半導體層與第1導電層之間之複數之區域地而於第2方向上延伸；和第1絕緣層，係在第1方向上而被設置於複數之第1半導體層以及第1電荷積蓄層之間。第1絕緣層，係具備有：第1區域，係於第1方向上，與第1半導體層之在第2方向上的其中一端部相對向；和第2區域，係於第1方向上，與第1半導體層之在第2方向上的另外一端部相對向；和第3區域，係於第2方向上，被設置在第1區域以及第2區域之間。在第1區域以及第2區域中之氮的濃度，係較在第3區域中之氮的濃度而更低。

Description

半導體記憶裝置
以下所記載之實施形態，係有關於半導體記憶裝置。
[關連申請案]
本申請案，係享受以日本專利申請2020-149398號(申請日：2020年9月4日)以及美國專利申請17/190865(申請日：2021年3月3日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
周知有下述一般之半導體記憶裝置，其係具備有基板、和在與基板之表面相交叉之方向上而被作了層積的複數之導電層、和於此些之複數之導電層之層積方向上延伸並與此些之複數之導電層相對向之半導體層、以及被設置於導電層及半導體層之間之閘極絕緣膜。閘極絕緣膜，例如，係具備有氮化矽膜(SiN)或浮動閘極等之能夠記憶資料之記憶體部。
本發明所欲解決之課題，係在於提供一種能夠合適地動作之半導體記憶裝置。
其中一個實施形態之半導體記憶裝置，係具備有：第1導電層以及第2導電層，係於第1方向上而並排；和複數之第1半導體層，係在第1導電層以及第2導電層之間而與第1導電層相對向，並在與第1方向相交叉之第2方向上被並排地作設置；和第1電荷積蓄層，係在第1方向上而被設置於複數之第1半導體層以及第1導電層之間，並涵蓋複數之第1半導體層與第1導電層之間之複數之區域地而於第2方向上延伸；和第1絕緣層，係在第1方向上而被設置於複數之第1半導體層以及第1電荷積蓄層之間。第1絕緣層，係具備有：第1區域，係於第1方向上，與第1半導體層之在第2方向上的其中一端部相對向；和第2區域，係於第1方向上，與第1半導體層之在第2方向上的另外一端部相對向；和第3區域，係於第2方向上，被設置在第1區域以及第2區域之間。在第1區域以及第2區域中之氮的濃度，係較在第3區域中之氮的濃度而更低。
110:基板
120:導電層
120a:第1導電層
120b:第2導電層
130:半導體層
130a:第1半導體層
130b:第2半導體層
140a:第1閘極絕緣層
140b:第2閘極絕緣層
141:絕緣層
141a:第1絕緣層
141a_1:第1區域
141a_2:第2區域
141a_3:第3區域
141b:第2絕緣層
141b_4:第4區域
141b_5:第5區域
141b_6:第6區域
142:電荷積蓄層
142a:第1電荷積蓄層
142a”:第1電荷積蓄層
142a”_7:第7區域
142a”_8:第8區域
142a”_9:第9區域
142b:第2電荷積蓄層
142b”:第2電荷積蓄層
142b”_10:第10區域
142b”_11:第11區域
142b”_12:第12區域
143:阻隔絕緣層
143a:第1阻隔絕緣層
150:絕緣層
160:配線層
IMUS:記憶體單元間構造
LS:層積體構造
LSa:層積體構造
LSb:層積體構造
MT:記憶體溝渠構造
MUS:記憶體單元構造
[第1圖]係為第1實施形態之半導體記憶裝置的示意性之等價電路圖。
[第2圖]係為該半導體記憶裝置之示意性的立體圖。
[第3圖](a)係為對應於第2圖之以A-A’線所示之部分的剖面之示意性之平面圖，(b)係為對應於(a)之以B-B’線所示之部分的剖面之示意性之剖面圖。
[第4圖]係為對應於第3圖(a)之記憶體單元構造MUS及其近旁的部分之示意性之擴大圖。
[第5圖]係為對於該半導體記憶裝置的製造方法作展示之示意性的平面圖以及剖面圖。
[第6圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第7圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第8圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第9圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第10圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第11圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第12圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第13圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第14圖]係為對於該製造方法作展示之示意性的平面 圖以及剖面圖。
[第15圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第16圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第17圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第18圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第19圖]係為對於該製造方法作展示之示意性的平面圖以及剖面圖。
[第20圖]係為對於比較例之半導體記憶裝置的一部分之構成作展示之示意性的平面圖。
[第21圖]係為對於變形例之半導體記憶裝置的一部分之構成作展示之示意性的平面圖。
接著，參照圖面，對實施形態之半導體記憶裝置作詳細說明。另外，此些之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。
又，各圖面，係為示意性者，而會有將一部分之構成等作省略的情況。又，針對在各實施形態中而為共通的部分，係附加相同之元件符號，並會有省略其說明的情況。
又，在本說明書中，係將相對於基板之表面而為平行的特定之方向稱作X方向，並將相對於基板之表面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之表面而為垂直之方向稱作Z方向。
又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將與此沿著特定之面之第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相互對應，亦可並未相互對應。
又，在本說明書中，「上」或「下」等之表現，係設為以基板作為基準。例如，若是將沿著上述第1方向而從基板遠離之方向稱作上，則係將沿著第1方向而接近基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之基板側之面或端部，當提到上面或上端的情況時，係指此構成之與基板相反側之面或端部。又，係將與第2方向或第3方向相交叉之面稱作側面等。
又，在本說明書中，當針對構成、構件等，而提到特定方向之「寬幅」或「厚度」的情況時，係會有代表在藉由SEM(Scanning electron microscopy)或TEM(Transmission electron microscopy)等所觀察到的剖面等處之寬幅或厚度的情形。
[第1實施形態]
[構成]
第1圖，係為第1實施形態之半導體記憶裝置的示意性之等價電路圖。
本實施形態之半導體記憶裝置，係具備有記憶體胞陣列MCA、和對於記憶體胞陣列MCA作控制之周邊電路PC。
記憶體胞陣列MCA，係具備有複數之記憶體單元MU。此些之複數之記憶體單元MU，係分別具備有電性上相互獨立之2個的記憶體串MSa、MSb。此些之記憶體串MSa、MSb之其中一端，係分別被與汲極側選擇電晶體STD作連接，並經由此些而被與共通之位元線BL作連接。記憶體串MSa、MSb之另外一端，係被與共通之源極側選擇電晶體STS作連接，並經由此些而被與共通之源極線SL作連接。
記憶體串MSa、MSb，係分別具備有被串聯地作了連接的複數之記憶體胞MC。記憶體胞MC，係身為具備有半導體層和閘極絕緣膜以及閘極電極之場效型之電晶體。半導體層，係作為通道區域而起作用。閘極絕緣膜，係具備有能夠記憶資料之電荷積蓄層。記憶體胞MC之臨限值電壓，係因應於電荷積蓄層中之電荷量而改變。閘極電極，係為字元線WL之一部分。
選擇電晶體(STD、STS)，係身為具備有半導體層和閘極絕緣膜以及閘極電極之場效型之電晶體。半 導體層，係作為通道區域而起作用。汲極側選擇電晶體STD之閘極電極，係身為汲極側選擇閘極線SGD之一部分。源極側選擇電晶體STS之閘極電極，係身為源極側選擇閘極線SGS之一部分。
周邊電路PC，例如，係產生在讀出動作、寫入動作、刪除動作中所需要的電壓，並施加於位元線BL、源極線SL、字元線WL以及選擇閘極線(SGD、SGS)處。周邊電路PC，例如，係包含有行解碼器、感測放大器模組、電壓產生電路、序列器以及各種暫存器等之電路。周邊電路PC，例如，係由被設置在半導體基板上之複數之電晶體以及配線所構成。
接著，參照第2圖以及第3圖，針對本實施形態之半導體記憶裝置之示意性之構成例作說明。第2圖，係為該半導體記憶裝置之示意性的立體圖。第3圖(a)，係為對應於第2圖之以A-A’線所示之部分的剖面之示意性之平面圖。第3圖(b)，係為對應於第3圖(a)之以B-B’線所示之部分的剖面之示意性之剖面圖。在第2圖以及第3圖中，係將一部分之構成省略。
例如如同第2圖中所示一般，本實施形態之半導體記憶裝置，係具備有基板110、和被設置在基板110之上方處的記憶體胞陣列MCA。
基板110，例如係為單晶矽(Si)等之半導體基板。基板110，例如，係具備有「在半導體基板之上面具有n型之雜質層，並進而在此n型之雜質層中具有p型之雜 質層」的雙重井構造。另外，在基板110之表面處，例如，係亦可被設置有構成周邊電路PC之電晶體或配線等。
記憶體胞陣列MCA，係具備有在Y方向上被作了配設的複數之層積體構造LS。層積體構造LS，係具備有在Z方向上被作了層積的複數之導電層120。在此些之層積體構造LS之間，係被設置有記憶體溝渠構造MT。層積體構造LS以及記憶體溝渠構造MT，係在Y方向上被交互作配設。記憶體溝渠構造MT，例如係如同在第3圖(a)中所示一般，具備有被配設在X方向上之複數之記憶體單元構造MUS以及記憶體單元間構造IMUS。記憶體單元構造MUS，係具備有半導體層130、閘極絕緣層140之一部分以及絕緣層150之一部分。記憶體單元間構造IMUS，係具備有閘極絕緣層140之一部分以及絕緣層150之一部分。又，例如如同第2圖中所示一般，半導體層130之下端，係被與配線層160作連接。
導電層120，係身為在X方向上而延伸之略板狀之導電層，並例如身為氮化鈦(TiN)與鎢(W)之層積膜或被植入有雜質之多晶矽(p-Si)等之導電層。此些之導電層120，係分別作為字元線WL以及記憶體胞MC(第1圖)之閘極電極而起作用。
在複數之導電層120之下方，係被設置有例如包含與導電層120相同之材料的導電層121(第2圖)。導電層121，係作為源極側選擇閘極線SGS以及源極側選擇 電晶體STS(第1圖)之閘極電極而起作用。
在複數之導電層120之間、最下層之導電層120以及導電層121之間、導電層121以及配線層160之間，係被設置有氧化矽(SiO2)等之絕緣層122。
另外，在以下之說明中，係會有將在Y方向上而並排之2個的層積體構造LS之中之其中一者稱作層積體構造LSa並將另外一者稱作層積體構造LSb的情況。又，係會有將被包含於層積體構造LSa中之導電層120稱作第1導電層120a，並將被包含於層積體構造LSb中之導電層120稱作第2導電層120b的情況。
半導體層130，例如係如同第3圖(a)中所示一般，與在X方向上而並排之複數之記憶體單元構造MUS相對應地而在X方向上並排。半導體層130，例如，係身為無摻雜(non dope)之多晶矽(Si)等之半導體層。半導體層130，例如係如同第2圖中所示一般，具備有被設置在層積體構造LSa以及絕緣層150之間之第1半導體層130a、和被設置在層積體構造LSb以及絕緣層150之間之第2半導體層130b、和被設置在第1半導體體層130a以及第2半導體層130b之下端處之第3半導體層130c、和被設置在第1半導體層130a以及第2半導體層130b之上端處之第4半導體層130d。
第1半導體層130a，係在X方向上複數並排地被作設置，並分別於Z方向上延伸而與複數之第1導電層120a相對向。第1半導體層130a，係作為在記憶體串MSa (第1圖)中所包含之複數之記憶體胞MC之通道區域而起作用。
第2半導體層130b，係在X方向上複數並排地被作設置，並分別於Z方向上延伸而與複數之第2導電層120b相對向。第2半導體層130b，係作為在記憶體串MSb(第1圖)中所包含之複數之記憶體胞MC之通道區域而起作用。
第4半導體層130d，例如係如同第2圖中所示一般，被與第1半導體層130a以及第2半導體層130b作連接。第4半導體層130d，係被與鎢(W)等之位元線接點BLC、銅(Cu)等之位元線BL作連接。
又，例如如同在第2圖中所例示一般，在半導體層130之下方處，係被設置有半導體層133。半導體層133，係被與第3半導體層130c作連接。半導體層133，係被設置於在Y方向上而相鄰之2個的導電層121之間，並與此些之2個的導電層121相對向。半導體層133，係身為多晶矽(p-Si)等之半導體層，並作為源極側選擇電晶體STS(第1圖)之通道區域而起作用。在半導體層133以及導電層121之間，係被設置有氧化矽(SiO2)等之絕緣層135。
閘極絕緣層140，係具備有第1閘極絕緣層140a、和第2閘極絕緣層140b。
第1閘極絕緣層140a，係在第1半導體層130a與在Z方向上而並排之複數之第1導電層120a之間，而被設置於層積體構造LS之Y方向之其中一側之側面處，並於Z 方向上延伸。又，第1閘極絕緣層140a，係涵蓋複數之第1半導體層130a與第1導電層120a之間之複數之區域地，而於X方向上延伸。第1閘極絕緣層140a，例如，係如同第3圖(a)中所示一般，具備有第1絕緣層141a和第1電荷積蓄層142a以及第1阻隔絕緣層143a。
第2閘極絕緣層140b，係在第2半導體層130b與在Z方向上而並排之複數之第2導電層120b之間，而被設置於層積體構造LS之Y方向之另外一側之側面處，並於Z方向上延伸。又，第2閘極絕緣層140b，係涵蓋複數之第2半導體層130b與第2導電層120b之間之複數之區域地，而於X方向上延伸。第2閘極絕緣層140b，例如，係如同第3圖(a)中所示一般，包含有第2絕緣層141b和第2電荷積蓄層142b以及第2阻隔絕緣層143b。
第1絕緣層141a以及第2絕緣層141b，例如係包含氧氮化矽(SiON)等之絕緣層。第1電荷積蓄層142a以及第2電荷積蓄層142b，例如係包含氮化矽(SiN)等之絕緣層。第1阻隔絕緣層143a以及第2阻隔絕緣層143b，例如係包含氧化矽(SiO2)等之絕緣層。
在此，針對第1絕緣層141a以及第2絕緣層141b，使用第4圖來作詳細說明。第4圖，係為對應於第3圖(a)之記憶體單元構造MUS及其近旁的部分之示意性之擴大圖。
第1絕緣層141a，係具備有與在X方向上而並排之複數之記憶體單元構造MUS相對應地而被作設置之複 數之高氮濃度區域、和與在X方向上而並排之複數之記憶體單元間構造IMUS相對應地而被作設置之複數之低氮濃度區域。例如，在第4圖中，作為與在X方向上而相鄰之2個的記憶體單元間構造IMUS相對應之2個的低氮濃度區域，係例示有第1區域141a_1和第2區域141a_2。又，作為被設置於此些之間之高氮濃度區域，係例示有第3區域141a_3。各高氮濃度區域之在X方向上的寬幅X141a_3，係較第1半導體層130a之在X方向上的寬幅X130a而更小。又，各低氮濃度區域之在X方向上之端部，係與在X方向上而相鄰之2個的第1半導體層130a之於Y方向上之側面相對向。例如，在第4圖所例示之記憶體單元構造MUS中，第1區域141a_1之於X方向上之端部，係與第1半導體層130a之於X方向上的其中一端部之在Y方向上的側面相接。又，第2區域141a_2之於X方向上之位置，係與第1半導體層130a之於X方向上的另外一端部之在Y方向上的側面相接。在低氮濃度區域(例如，第1區域141a_1以及第2區域141a_2)中的氮之濃度，係較在高氮濃度區域(例如，第3區域141a_3)中的氮之濃度而更低。
低氮濃度區域(例如，第1區域141a_1以及第2區域141a_2)，係亦可包含有相較於高氮濃度區域(例如，第3區域141a_3)而氮含量為更低的氧氮化矽(SiON)。又，低氮濃度區域(例如，第1區域141a_1以及第2區域141a_2)，係亦可包含有氧化矽(SiO2)。
第2絕緣層141b，係具備有與在X方向上而並 排之複數之記憶體單元構造MUS相對應地而被作設置之複數之高氮濃度區域、和與在X方向上而並排之複數之記憶體單元間構造IMUS相對應地而被作設置之複數之低氮濃度區域。例如，在第4圖中，作為與在X方向上而相鄰之2個的記憶體單元間構造IMUS相對應之2個的低氮濃度區域，係例示有第4區域141b_4和第5區域141b_5。又，作為被設置於此些之間之高氮濃度區域，係例示有第6區域141b_6。各高氮濃度區域之在X方向上的寬幅X141b_6，係較第2半導體層130b之在X方向上的寬幅X130b而更小。又，各低氮濃度區域之在X方向上之端部，係與在X方向上而相鄰之2個的第2半導體層130b之於Y方向上之側面相對向。例如，在第4圖所例示之記憶體單元構造MUS中，第4區域141b_4之於X方向上之端部，係與第2半導體層130b之於X方向上的其中一端部之在Y方向上的側面相接。又，第5區域141b_5之於X方向上之位置，係與第2半導體層130b之於X方向上的另外一端部之在Y方向上的側面相接。在低氮濃度區域(例如，第4區域141b_4以及第5區域141b_5)中的氮之濃度，係較在高氮濃度區域(例如，第6區域141b_6)中的氮之濃度而更低。
低氮濃度區域(例如，第4區域141b_4以及第5區域141b_5)，係亦可包含有相較於高氮濃度區域(例如，第6區域141b_6)而氮含量為更低的氧氮化矽(SiON)。又，低氮濃度區域(例如，第4區域141b_4以及第5區域141b_5)，係亦可包含有氧化矽(SiO2)。
另外，高氮濃度區域以及低氮濃度區域之位置、範圍還有在此些之區域之中的氮濃度，係可藉由利用EDS(能量色散X射線譜，Energy Dispersive X-ray Spectroscopy)法等並對於其之組成進行分析，來測定之。
絕緣層150，係被設置在記憶體溝渠構造MT之於Y方向上的中央部處，並於X方向以及Z方向上延伸。例如，如同第3圖(b)中所示一般，絕緣層150之中之被包含於記憶體單元構造MUS之中的部分之於Y方向上之寬幅，係較絕緣層150之中之被包含於記憶體單元間構造IMUS之中的部分之於Y方向上之寬幅而更小。絕緣層150，例如，係身為氧化矽(SiO2)等之絕緣層。
配線層160(第2圖)，係身為於X方向以及Y方向上而延伸之板狀之導電層。配線層160，例如係身為被植入有雜質之多晶矽(Si)等之導電層，並作為源極線SL(第1圖)而起作用。另外，源極線SL之構造係可適當作變更。例如，源極線SL，係亦可身為基板110之表面的一部分。又，源極線SL，係亦可包含有氮化鈦(TiN)以及鎢(W)等之金屬層。又，源極線SL，係亦可被與半導體層130之下端作連接，亦可被與半導體層130之Y方向之側面作連接。
[製造方法]
接著，參照第5圖~第19圖，針對本實施形態之半導體記憶裝置之製造方法作說明。第5圖~第19圖中之(a)，係為用以對於該製造方法作說明之示意性的平面圖。第5 圖~第19圖中之(b)，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與在第5圖~第19圖中之(a)處的D-D’線相對應的剖面。
另外，在以下之說明中，係會有將第1絕緣層141a以及第2絕緣層141b稱作絕緣層141的情況。又，係會有將第1電荷積蓄層142a以及第2電荷積蓄層142b稱作電荷積蓄層142的情況。又，係會有將第1阻隔絕緣層143a以及第2阻隔絕緣層143b稱作阻隔絕緣層143的情況。
在該製造方法中，如同第5圖中所示一般，係在未圖示之基板之上方處，形成配線層160。又，係在配線層160之上面，交互層積複數之絕緣層122以及犧牲層120A。又，係在最上層之犧牲層120A之上面，形成絕緣層152。犧牲層120A，例如係由氮化矽(SiN)等所成。絕緣層152，例如係為由氧化矽(SiO2)等所成。配線層160、絕緣層122、犧牲層120A以及絕緣層152之成膜，例如，係藉由CVD(化學氣相沉積，Chemical Vapor Deposition)等來進行。
接著，如同第6圖中所示一般，在絕緣層122、犧牲層120A以及絕緣層152處，形成開口MTa。開口MTa，例如，係在第5圖中所示之構造的上面，形成於與開口MTa相對應之部分處具有開口的絕緣層，並以此作為遮罩而藉由進行RIE(反應離子蝕刻，Reactive Ion Etching：RIE)等，來形成之。
開口MTa，係於Z方向上延伸，而將絕緣層 122、犧牲層120A以及絕緣層152在Y方向上作分斷，並使配線層160之上面露出。
接著，如同第7圖中所示一般，在開口MTa之底面處，形成半導體層133。半導體層133，例如係經由磊晶成長等來形成。
接著，如同第8圖中所示一般，在絕緣層152之上面和開口MTa之底面以及側面處，成膜阻隔絕緣層143、電荷積蓄層142、絕緣層141以及非晶質矽膜130A。此工程，例如，係藉由CVD等之方法來進行。
接著，如同第9圖中所示一般，將阻隔絕緣層143、電荷積蓄層142、絕緣層141以及非晶質矽膜130A之中之被設置在開口MTa之底面部處的部分去除，而使半導體層133露出。此工程，例如，係藉由RIE等來進行。
接著，如同第10圖中所示一般，在半導體層133之上面和非晶質矽膜130A之側面以及上面處，成膜非晶質矽膜。此工程，例如，係藉由CVD等之方法來進行。接著，進行熱處理等，來使非晶質矽膜130A之結晶構造改質，並形成多晶矽(Si)等之半導體層130B。
接著，如同第11圖中所示一般，在開口MTa之內部形成碳膜200，之後，在碳膜200之上面，形成氧化膜等之硬遮罩HM，並在硬遮罩HM處形成開口AH。碳膜200之形成，例如，係藉由塗布型碳膜材料之旋轉塗布等來進行。硬遮罩HM之形成，例如，係藉由CVD等來進行。開口AH之形成，例如，係藉由光微影以及濕蝕刻等 之方法來進行。
接著，如同第12圖中所示一般，將碳膜200中之被設置在與開口AH相對應之位置處之部分去除。此工程，例如，係藉由RIE等來進行。另外，在此工程中，半導體層130B之一部分、絕緣層141之一部分、電荷積蓄層142之一部分以及阻隔絕緣層143之一部分亦被去除，絕緣層152之一部分係露出。
接著，如同第13圖中所示一般，將半導體層130B中之於開口AH處而露出的部分去除。此工程，例如，係藉由以RIE所致之等向性蝕刻等來進行。藉由此工程，半導體層130B之被設置在開口MTa內的部分，係於X方向上被作分斷，並形成在X方向上而並排的第1半導體層130a以及第2半導體層130b。
接著，如同第14圖中所示一般，使絕緣層141中之於開口AH處而露出的露出部分以及並未於開口AH處而露出的一部分之非露出部分氧化。此工程，例如，係經由開口AH來導入氧化劑，並藉由氧化處理等來進行。另外，此氧化，係從絕緣層141中之於開口AH處而露出的露出部分起開始，並進而進行至並未於開口AH處而露出的非露出部分處。在此工程中而進行有氧化的區域，係成為低氮濃度區域(例如，參照第4圖所作了說明的第1區域141a_1、第2區域141a_2、第4區域141b_4以及第5區域141b_5)。又，在此工程中而並未進行有氧化的區域，係成為高氮濃度區域(例如，參照第4圖所作了說明的第3區 域141a_3以及第6區域141b_6)。
接著，如同第15圖中所示一般，在將硬遮罩HM及碳膜200去除，並在開口MTa內部形成絕緣層150，而將開口部作填埋。硬遮罩HM之去除，例如，係藉由濕蝕刻等來進行。碳膜200之去除，例如，係藉由灰化等來進行。絕緣層150之形成，例如，係藉由CVD等來進行。
接著，如同第16圖中所示一般，從第15圖中所示之構造之上面起，而將絕緣層150、第1半導體層130a以及第2半導體層130b、絕緣層141、電荷積蓄層142以及阻隔絕緣層143之一部分去除，之後，於構造之上面形成絕緣層153。此去除工程，例如，係藉由RIE等來進行。絕緣層153之形成，例如，係藉由CVD等來進行。
接著，如同第17圖中所示一般，經由未圖示之開口，而將複數之犧牲層120A去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，如同第18圖中所示一般，經由未圖示之開口，而在半導體層133之側面處形成絕緣層135。此工程，例如，係藉由氧化處理等來進行。
接著，如同第19圖中所示一般，經由未圖示之開口，而於在Z方向上並排之絕緣層122之間，形成導電層120以及導電層121。此工程，例如，係藉由CVD以及濕蝕刻等來進行。
之後，將第1半導體層130a以及第2半導體層130b之上端去除，並在進行了去除的部分處形成第4半導 體層130d，之後，形成鎢(W)等之位元線接點BLC、銅(Cu)等之位元線BL。藉由此，參照第2圖所作了說明一般之構成係被形成。
[效果]
於第20圖中，對於比較例之半導體記憶裝置的構成作展示。比較例之半導體記憶裝置，係替代記憶體溝渠構造MT，而具備有記憶體溝渠構造MT’。記憶體溝渠構造MT’，係具備有被配設在X方向上之複數之記憶體單元構造MUS’以及記憶體單元間構造IMUS’。記憶體單元構造MUS’，係替代第1半導體層130a、第2半導體層130b、閘極絕緣層140之一部分以及絕緣層150之一部分，而具備有第1半導體層130a’、第2半導體層130b’、閘極絕緣層140’以及絕緣層150’。記憶體單元間構造IMUS’，係替代閘極絕緣層140之一部分以及絕緣層150之一部分，而具備有絕緣層151’。
閘極絕緣層140’，係具備有第1閘極絕緣層140a’和第2閘極絕緣層140b’。
在此，第1實施形態之第1閘極絕緣層140a，係涵蓋複數之第1半導體層130a與第1導電層120a之間之複數之區域地，而於X方向上延伸。另一方面，比較例之第1閘極絕緣層140a’，係個別被設置於複數之第1半導體層130a’與第1導電層120a之間之複數之區域中，並隔著記憶體單元間構造IMUS’而相互分離。
又，第1實施形態之第2閘極絕緣層140b，係涵蓋複數之第2半導體層130b與第2導電層120b之間之複數之區域地，而於X方向上延伸。另一方面，比較例之第2閘極絕緣層140b’，係個別被設置於複數之第2半導體層130b’與第2導電層120b之間之複數之區域中，並隔著記憶體單元間構造IMUS’而相互分離。
又，第1閘極絕緣層140a’以及第2閘極絕緣層140b’，係分別替代第1絕緣層141a以及第2絕緣層141b，而具備有第1絕緣層141a’以及第2絕緣層141b’。第1絕緣層141a’之在X方向上的寬幅X141a’，係與第1半導體層130a’之在X方向上的寬幅X130a’為同等程度。第2絕緣層141b’之在X方向上的寬幅X141b’，係與第2半導體層130b’之在X方向上的寬幅X130b’為同等程度。
絕緣層150’，係個別被設置於在X方向上而並排之複數之記憶體單元構造MUS’處，並隔著記憶體單元間構造IMUS’而相互分離。
絕緣層151’，係個別被設置於在X方向上而並排之複數之記憶體單元間構造IMUS’處，並隔著記憶體單元構造MUS’而相互分離。又，絕緣層151’之在Y方向上的寬幅Y151’，係較記憶體單元構造MUS’之在Y方向上的寬幅YMUS’而更大。
在製造比較例之半導體記憶裝置時，例如，係在參照第10圖而作了說明之工程之後，於開口MTa內形成絕緣層150’。又，係於此構造之上面，形成被形成有開 口AH之硬遮罩HM(第11圖)。又，係藉由使用有此硬遮罩HM之RIE等之手段，來在與開口AH相對應之部分處形成貫通孔，並將開口MTa內之半導體層130B、絕緣層141、電荷積蓄層142、阻隔絕緣層143以及絕緣層150’在X方向上作分斷。又，係在上述貫通孔內形成絕緣層151’。
若依據此種構造，則係能夠在記憶體溝渠構造MT內形成電性相互獨立之2個的記憶體串MS，而能夠提供記憶容量為大之半導體記憶裝置。
然而，在此種構造之製造時，於進行開口AH之圖案化時，係會有產生Y方向之對位偏移的情形。如同第20圖中所示一般，在產生有Y方向之對位偏移的情況時，例如，相對於第1半導體層130a’之在X方向上的寬幅X130a’，第2半導體層130b’之在X方向上的寬幅X130b’係變短，形成於記憶體溝渠構造MT之兩側面處之2個的記憶體串MS之特性係會相異，並成為導致記憶體特性有所參差的重要因素。
又，若是對於此種開口AH之相對於記憶體溝渠構造MT的Y方向之對位偏移之餘裕(margin)作考慮，則係並無法將相鄰接之記憶體溝渠構造MT的分離距離設計為短。故而，在比較例一般之構造中，記憶體構造之微細化、高積體化係為困難。
因此，在第1實施形態之半導體記憶裝置之製造時，係於參照第13圖而作了說明之工程中，並不將閘極絕緣層140在X方向上作分斷，而僅將半導體層130選擇 性地分斷。在此種構造中，由於係並不需要對於相對於記憶體溝渠構造MT的Y方向之對位偏移之餘裕作考慮，因此，係能夠將在Y方向上而相鄰接之記憶體溝渠構造MT的分離距離設計為小，而能夠達成記憶體胞尺寸的微細化。
又，在如同本實施形態一般之使第1半導體層130a以及第2半導體層130b朝向X方向而作了分斷之構造的情況中，若是對於第1導電層120a以及第2導電層120b施加閘極電壓，則高強度的電場會集中於第1半導體層130a以及第2半導體層130b之X方向兩端部處，而會有導致此些之兩端部成為所謂的寄生電晶體的情況。亦即是，係會有「對應於X方向兩端部之寄生電晶體之臨限值電壓」成為較「對應於其以外之部分的電晶體之臨限值電壓」而更低的情況。於此種情況，「對應於X方向兩端部之寄生電晶體」係會以較「對應於其以外之部分的電晶體」而更低的電壓來成為ON，起因於此，係會有導致「相對於記憶體胞MC之閘極電壓施加的ON特性成為2階段化」的問題。
因此，在本實施形態中，如同在第4圖中所示一般，係將在第1絕緣層141a以及第2絕緣層141b之與「第1半導體層130a以及第2半導體層130b之在X方向上的兩端部」之間的對向部分(包含第1區域141a_1、第2區域141a_2、第4區域141b_4以及第5區域141b_5之高氮濃度區域)中的氮濃度，形成為較在第1絕緣層141a以及第2絕緣層141b之與「第1半導體層130a以及第2半導體層130b之其他之部分」之間的對向部分(包含第3區域141a_3以及第6 區域141b_6之低氮濃度區域)而更低。
低氮濃度區域之電子植入效率，係較高氮濃度區域之電子植入效率而更小。故而，若依據第1實施形態之半導體記憶裝置，則係能夠避免高強度之電場集中於第1半導體層130a以及第2半導體層130b之在X方向上之兩端部處的情形，而能夠對於寄生電晶體之動作作抑制。藉由此，來抑制記憶體胞MC之相對於電壓的2階段特性化，而能夠提供一種合適地動作之半導體記憶裝置。
[第1實施形態之變形例]
在第21圖中，對於第1實施形態的構成之變形例作展示。第21圖，係為對於本變形例之半導體記憶裝置的一部分之構成作例示之示意性的平面圖。
本變形例之記憶體單元構造MUS以及記憶體單元間構造IMUS，基本上係與第1實施形態相同地而被構成。但是，本變形例之半導體記憶裝置，係替代第1電荷積蓄層142a以及第2電荷積蓄層142b，而具備有第1電荷積蓄層142a”以及第2電荷積蓄層142b”。
第1電荷積蓄層142a”，係具備有與在X方向上而並排之複數之記憶體單元構造MUS相對應地而被作設置之複數之高氮濃度區域、和與在X方向上而並排之複數之記憶體單元間構造IMUS相對應地而被作設置之複數之低氮濃度區域。例如，在第21圖中，作為與在X方向上而相鄰之2個的記憶體單元間構造IMUS相對應之2個的低氮 濃度區域，係例示有第7區域142a”_7和第8區域142a”_8。又，作為被設置於此些之間之高氮濃度區域，係例示有第9區域142a”_9。各高氮濃度區域之在X方向上的寬幅X142a”_9，係較第1半導體層130a之在X方向上的寬幅X130a而更小。又，各低氮濃度區域之在X方向上之端部，係與在X方向上而相鄰之2個的第1半導體層130a之於Y方向上之側面相對向。例如，在第21圖所例示之記憶體單元構造MUS中，第7區域142a”_7之於X方向上之端部，係與第1半導體層130a之於X方向上的其中一端部之在Y方向上的側面相對向。又，第8區域142a”_8之於X方向上之位置，係與第1半導體層130a之於X方向上的另外一端部之在Y方向上的側面相對向。在低氮濃度區域(例如，第7區域142a”_7以及第8區域142a”_8)中的氮之濃度，係較在高氮濃度區域(例如，第9區域142a”_9)中的氮之濃度而更低。
低氮濃度區域(例如，第7區域142a”_7以及第8區域142a”_8)，係亦可包含有相較於高氮濃度區域(例如，第9區域142a”_9)而氮含量為更低的氧氮化矽(SiON)。又，低氮濃度區域(例如，第7區域142a”_7以及第8區域142a”_8)，係亦可包含有氧化矽(SiO2)。
第2電荷積蓄層142b”，係具備有與在X方向上而並排之複數之記憶體單元構造MUS相對應地而被作設置之複數之高氮濃度區域、和與在X方向上而並排之複數之記憶體單元間構造IMUS相對應地而被作設置之複數之低氮濃度區域。例如，在第21圖中，作為與在X方向 上而相鄰之2個的記憶體單元間構造IMUS相對應之2個的低氮濃度區域，係例示有第10區域142b”_10和第11區域142b”_11。又，作為被設置於此些之間之高氮濃度區域，係例示有第12區域142b”_12。各高氮濃度區域之在X方向上的寬幅X142b”_12，係較第2半導體層130b之在X方向上的寬幅X130b而更小。又，各低氮濃度區域之在X方向上之端部，係與在X方向上而相鄰之2個的第2半導體層130b之於Y方向上之側面相對向。例如，在第21圖所例示之記憶體單元構造MUS中，第10區域142b”_10之於X方向上之端部，係與第2半導體層130b之於X方向上的其中一端部之在Y方向上的側面相對向。又，第11區域142b”_11之於X方向上之位置，係與第2半導體層130b之於X方向上的另外一端部之在Y方向上的側面相對向。在低氮濃度區域(例如，第10區域142b”_10以及第11區域142b”_11)中的氮之濃度，係較在高氮濃度區域(例如，第12區域142b”_12)中的氮之濃度而更低。
低氮濃度區域(例如，第10區域142b”_10以及第11區域142b”_11)，係亦可包含有相較於高氮濃度區域(例如，第12區域142b”_12)而氮含量為更低的氧氮化矽(SiON)。又，低氮濃度區域(例如，第10區域142b”_10以及第11區域142b”_11)，係亦可包含有氧化矽(SiO2)。
[其他實施形態]
以上，係針對第1實施形態之半導體記憶裝置而作了 例示。然而，以上之構成，係僅為例示，而可對於具體性之構成等適當作調整。
例如，在第1實施形態及其變形例中，係針對「在第4圖以及第21圖中所示之低氮濃度區域(第1區域141a_1、第2區域141a_2、第4區域141b_4以及第5區域141b_5)」為在參照第14圖所作了說明之工程中，藉由經由開口AH所進行的氧化處理來形成之例，而作了展示。然而，實行用以形成低氮濃度區域之氧化處理的時序，係可適當作調整。例如，係亦可將參照第14圖所作了說明的工程省略，並在較第14圖中所示之工程而更之後的工程中，進行用以形成低氮濃度區域之氧化處理。
又，例如，在第1實施形態及其變形例中，係針對「於參照第14圖所作了說明之工程中，藉由經由開口AH所進行之氧化處理，來形成低氮濃度區域(第1區域141a_1、第2區域141a_2、第4區域141b_4以及第5區域141b_5)」之例，而作了展示。然而，係亦可將低氮濃度區域藉由氧化處理以外之方法來形成。例如，係亦可在實行參照第13圖所作了說明的工程之後，藉由經由開口AH所進行之濕蝕刻等之方法，來將絕緣層141之一部分去除。又，係亦可藉由CVD等之方法，來在對應於低氮濃度區域(第1區域141a_1、第2區域141a_2、第4區域141b_4以及第5區域141b_5)之位置處，埋入氮濃度為較在高氮濃度區域(第3區域141a_3以及第6區域141b_6)中的氮濃度而更低的材料。
[其他]
雖然是針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
120:導電層
120a:第1導電層
120b:第2導電層
130a:第1半導體層
130b:第2半導體層
140a:第1閘極絕緣層
140b:第2閘極絕緣層
141a:第1絕緣層
141a_1:第1區域
141a_2:第2區域
141a_3:第3區域
141b:第2絕緣層
141b_4:第4區域
141b_5:第5區域
141b_6:第6區域
142a:第1電荷積蓄層
142b:第2電荷積蓄層
143a:第1阻隔絕緣層
143b:第2阻隔絕緣層
150:絕緣層
LS:層積體構造
LSa:層積體構造
LSb:層積體構造
MT:記憶體溝渠構造
IMUS:記憶體單元間構造
MUS:記憶體單元構造

Claims (10)

  1. 一種半導體記憶裝置，係具備有：  　　第1導電層以及第2導電層，係於第1方向上而並排；和  　　複數之第1半導體層，係在前述第1導電層以及前述第2導電層之間而與前述第1導電層相對向，並在與前述第1方向相交叉之第2方向上被並排地作設置；和  　　第1電荷積蓄層，係在前述第1方向上而被設置於前述複數之第1半導體層以及前述第1導電層之間，並涵蓋前述複數之第1半導體層與前述第1導電層之間之複數之區域地而於前述第2方向上延伸；和  　　第1絕緣層，係在前述第1方向上而被設置於前述複數之第1半導體層以及前述第1電荷積蓄層之間，  　　前述第1絕緣層，係具備有：  　　第1區域，係於前述第1方向上，與前述第1半導體層之在前述第2方向上的其中一端部相對向；和  　　第2區域，係於前述第1方向上，與前述第1半導體層之在前述第2方向上的另外一端部相對向；和  　　第3區域，係於前述第2方向上，被設置在前述第1區域以及前述第2區域之間，  　　在前述第1區域以及前述第2區域中之氮的濃度，係較在前述第3區域中之氮的濃度而更低。
  2. 如請求項1所記載之半導體記憶裝置，其中，  　　係具備有基板，  　　前述第1導電層，係在與前述基板之表面相交叉並且與前述第1方向以及前述第2方向相交叉之第3方向上，被作複數並排設置。
  3. 如請求項2所記載之半導體記憶裝置，其中，  　　係具備有基板，  　　前述第1半導體層，係在與前述基板之表面相交叉並且與前述第1方向以及前述第2方向相交叉之第3方向上延伸，並在前述第1方向上而與複數之前述第1導電層相對向。
  4. 如請求項3所記載之半導體記憶裝置，其中，  　　前述第1絕緣層，係包含氧氮化矽(SiON)。
  5. 如請求項4所記載之半導體記憶裝置，其中，  　　前述第1電荷積蓄層，係包含氮化矽(SiN)。
  6. 如請求項1～5中之任一項所記載之半導體記憶裝置，其中，係具備有：  　　複數之第2半導體層，係在前述複數之第1半導體層以及前述第2導電層之間而與前述第2導電層相對向，並在前述第2方向上被並排地作設置；和  　　第2電荷積蓄層，係在前述第1方向上而被設置於前述複數之第2半導體層以及前述第2導電層之間，並涵蓋前述複數之第2半導體層與前述第2導電層之間之複數之區域地而於前述第2方向上延伸；和  　　第2絕緣層，係在前述第1方向上而被設置於前述複數之第2半導體層以及前述第2電荷積蓄層之間，  　　前述第2絕緣層，係具備有：  　　第4區域，係於前述第1方向上，與前述第2半導體層之在前述第2方向上的其中一端部相對向；和  　　第5區域，係於前述第1方向上，與前述第2半導體層之在前述第2方向上的另外一端部相對向；和  　　第6區域，係於前述第2方向上，被設置在前述第4區域以及前述第5區域之間，  　　在前述第4區域以及前述第5區域中之氮的濃度，係較在前述第6區域中之氮的濃度而更低。
  7. 如請求項6所記載之半導體記憶裝置，其中，  　　係具備有基板，  　　前述第2導電層，係在與前述基板之表面相交叉並且與前述第1方向以及前述第2方向相交叉之第3方向上，被作複數並排設置。
  8. 如請求項7所記載之半導體記憶裝置，其中，  　　係具備有基板，  　　前述第2半導體層，係在與前述基板之表面相交叉並且與前述第1方向以及前述第2方向相交叉之第3方向上延伸，並在前述第1方向上而與複數之前述第2導電層相對向。
  9. 如請求項8所記載之半導體記憶裝置，其中，  　　前述第2絕緣層，係包含氧氮化矽(SiON)。
  10. 如請求項9所記載之半導體記憶裝置，其中，  　　前述第2電荷積蓄層，係包含氮化矽(SiN)。
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