TWI748595B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種能夠適當地製造之半導體記憶裝置。 實施方式之半導體記憶裝置具備：基板；複數個第1導電層，其等排列於第1方向上，且於第2方向上延伸；複數個第2導電層，其等於第3方向上與複數個第1導電層相隔而排列於第1方向上，且於第2方向上延伸；及第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於第1方向上延伸，且與複數個第1導電層對向，該第2部分於第1方向上延伸，且與複數個第2導電層對向，該第3部分與第1部分及第2部分連接。若將於第2方向及第3方向上延伸且包含第3部分之至少一部分之剖面設為第1剖面，於第3部分中，將第1剖面中之第3方向之假想中心線之一側及另一側設為第1區域、第2區域，將第3部分之第1區域及第2區域中之第2方向之最大寬度設為第1及第2寬度，將第3部分之假想中心線上之第2方向之寬度設為第3寬度，則第3寬度較第1及第2寬度小。

Description

半導體記憶裝置
以下記載之實施方式係關於一種半導體記憶裝置。
眾所周知的是如下半導體記憶裝置，其具備：基板；複數個導電層，其等積層於與基板表面交叉之第1方向上；半導體層，其於第1方向上延伸，且與該等複數個導電層對向；及閘極絕緣膜，其設置於導電層與半導體層之間。閘極絕緣膜具備例如氮化矽膜(SiN)或浮動閘極等能夠記憶資料之記憶體部。
實施方式提供一種能夠適當地製造之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：基板；及第1記憶體層，其於與基板表面交叉之第1方向上設置於基板上方。第1記憶體層具備：複數個第1導電層，其等排列於第1方向上，且於與第1方向交叉之第2方向上延伸；複數個第1絕緣層，其等設置於複數個第1導電層各者之間；複數個第2導電層，其等於與第1方向及第2方向交叉之第3方向上與複數個第1導電層相隔，並且排列於第1方向上，且於第2方向上延伸；複數個第2絕緣層，其等設置於複數個第2導電層各者之間；及第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於第1方向上延伸，且與複數個第1導電層及複數個第1絕緣層對向，該第2部分於第1方向上延伸，且與複數個第2導電層及複數個第2絕緣層對向，該第3部分與第1部分及第2部分連接，且位於較第1部分及第2部分更遠離基板之位置。將於第2方向及第3方向上延伸且包含第3部分之至少一部分之剖面設為第1剖面，於第3部分中，將第1剖面中之第3方向的較第1假想中心線更靠第3方向之一側之區域設為第1區域，將另一側之區域設為第2區域，第1假想中心線係通過第1剖面中之第3部分之第3方向之寬度最大的部分之寬度之一半之位置，且於第2方向上延伸之假想線，於第1剖面中，若將第3部分之第1區域中之第2方向之最大寬度設為第1寬度，將第3部分之第2區域中之第2方向之最大寬度設為第2寬度，將第3部分之第1假想中心線上之第2方向之寬度設為第3寬度，則第3寬度較第1寬度小，且第3寬度較第2寬度小。
一實施方式之半導體記憶裝置具備：基板；第1記憶體層，其於與基板表面交叉之第1方向上設置於基板上方；及第2記憶體層，其設置於第1記憶體層上。第1記憶體層具備：複數個第1導電層，其等排列於第1方向上，且於與第1方向交叉之第2方向上延伸；複數個第1絕緣層，其等設置於複數個第1導電層各者之間；複數個第2導電層，其等於與第1方向及第2方向交叉之第3方向上與複數個第1導電層相隔，並且排列於第1方向上，且於第2方向上延伸；複數個第2絕緣層，其等設置於複數個第2導電層各者之間；及第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於第1方向上延伸，且與複數個第1導電層及複數個第1絕緣層對向，該第2部分於第1方向上延伸，且與複數個第2導電層及複數個第2絕緣層對向，該第3部分與第1部分及第2部分連接。若將第1部分之第3方向上之一側之面與第3方向上之另一側之面的第3方向上之距離設為第1距離，將第2部分之第3方向上之一側之面與第3方向上之另一側之面的第3方向上之距離設為第2距離，則第3部分之第3方向之寬度較第1距離與第2距離之和大。
一實施方式之半導體記憶裝置具備：基板；第1記憶體層，其於與基板表面交叉之第1方向上設置於基板上方；及第2記憶體層，其於第1方向上設置於第1記憶體層上。第1記憶體層具備：複數個第1導電層，其等排列於第1方向上，且於與第1方向交叉之第2方向上延伸；複數個第1絕緣層，其等設置於複數個第1導電層各者之間；複數個第2導電層，其等於與第1方向及第2方向交叉之第3方向上與複數個第1導電層相隔，並且排列於第1方向上，且於第2方向上延伸；複數個第2絕緣層，其等設置於複數個第2導電層各者之間；第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於第1方向上延伸，且與複數個第1導電層及複數個第1絕緣層對向，該第2部分於第1方向上延伸，且與複數個第2導電層及複數個第2絕緣層對向，該第3部分與第1部分及第2部分連接；及第3絕緣層，其設置於第1部分與第2部分之間，且於第1方向及第2方向上延伸。第2記憶體層具備：複數個第3導電層，其等排列於第1方向上，且於第2方向上延伸；複數個第4絕緣層，其等設置於複數個第3導電層各者之間；複數個第4導電層，其等於第3方向上與複數個第3導電層相隔，並且排列於第1方向上，且於第2方向上延伸；複數個第5絕緣層，其等設置於複數個第4導電層各者之間；第2半導體層，其具備第4部分、第5部分及第6部分，該第4部分於第1方向上延伸，且與複數個第3導電層及複數個第4絕緣層對向，該第5部分於第1方向上延伸，且與複數個第4導電層及複數個第5絕緣層對向，該第6部分與第4部分及第5部分連接；及第6絕緣層，其設置於第4部分與第5部分之間，且於第1方向及第2方向上延伸。第6部分與第3部分連接。第6絕緣層具備：第7部分，其設置於較複數個第3導電層及複數個第4導電層更靠第1記憶體層側，且於第3方向上具備第1寬度；第8部分，其設置於較第7部分更靠第1記憶體層側，且於第3方向上具備第2寬度；及第9部分，其設置於較第8部分更靠第1記憶體層側，且於第3方向上具備第3寬度。第2寬度較第1寬度大，且第2寬度較第3寬度大。
接下來，參照附圖對實施方式之半導體記憶裝置進行詳細說明。再者，該等實施方式僅為一例，並未意圖限定本發明。
又，各附圖係模式性之圖，存在省略一部分構成等之情形。又，對各實施方式中共通之部分附上共通符號，存在省略說明之情形。
又，本說明書中，將與基板表面平行之特定方向稱為X方向，將與基板表面平行且與X方向垂直之方向設為Y方向，將與基板表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿特定面之方向稱為第1方向，將沿該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿上述Z方向自基板遠離之方向稱為上，將沿Z方向朝基板接近之方向稱為下。又，對於某構成，於言及下表面或下端之情形時，意味著該構成之基板側之面或端部，於言及上表面或上端之情形時，意味著該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，對於構成、構件等，於言及特定方向之「寬度」或「厚度」之情形時，有時意味著藉由SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察之剖面等中之寬度或厚度。
[第1實施方式] 圖1係第1實施方式之半導體記憶裝置之模式性之等效電路圖。
本實施方式之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體單元MU。該等複數個記憶體單元MU分別具備電性上獨立之2個記憶體串MSa、MSb。該等記憶體串MSa、MSb之一端分別與汲極側選擇電晶體STD連接，經由該等汲極側選擇電晶體STD與共通之位元線BL連接。記憶體串MSa、MSb之另一端與共通之源極側選擇電晶體STS連接，經由該源極側選擇電晶體STS與共通之源極線SL連接。
記憶體串MSa、MSb分別具備串聯連接之複數個記憶胞MC。記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜具備能夠記憶資料之電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。閘極電極為字元線WL之一部分。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。汲極側選擇電晶體STD之閘極電極為汲極側選擇閘極線SGD之一部分。源極側選擇電晶體STS之閘極電極為源極側選擇閘極線SGS之一部分。
周邊電路PC產生例如讀出動作、寫入動作、抹除動作所需之電壓，並將上述電壓施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。周邊電路PC包含例如列解碼器、感測放大器模組、電壓產生電路、定序器及各種暫存器等電路。周邊電路PC包含例如設置於與記憶胞陣列MCA不同之晶片上之複數個電晶體及配線。
[記憶胞陣列MCA] 其次，參照圖2～圖5B對本實施方式之半導體記憶裝置之模式性之構成例進行說明。圖2係上述半導體記憶裝置之模式性之立體圖。圖3A係與圖2之A-A'線對應之模式性之剖視圖。圖3B係與圖2之B-B'線對應之模式性之剖視圖。圖3C係與圖2之C-C'線對應之模式性之剖視圖。圖4係將圖2之一部分構成放大表示之模式性之剖視圖。圖5A及圖5B係將圖2之一部分構成放大表示之模式性之剖視圖。圖2～圖5B中省略一部分構成。
例如圖2所示，本實施方式之半導體記憶裝置具備基板110、及設置於基板110上方之記憶胞陣列MCA。又，記憶胞陣列MCA具備第1記憶體層ML1、及設置於較該第1記憶體層ML1更上方之第2記憶體層ML2。
[基板110] 基板110例如為單晶矽(Si)等半導體基板。基板110具備例如雙層井構造，即，於半導體基板之上表面具有n型雜質層，進而於該n型雜質層中具有p型雜質層。再者，亦可於基板110之表面設置例如構成周邊電路PC之電晶體或配線等。
[第1記憶體層ML1] 第1記憶體層ML1具備設置於Y方向上之複數個積層體構造LS1。積層體構造LS1具備積層於Z方向上之複數個導電層120。該等積層體構造LS1之間設置有記憶體溝槽構造MT1。積層體構造LS1及記憶體溝槽構造MT1交替設置於Y方向上。記憶體溝槽構造MT1例如圖3A所示，具備設置於X方向上之複數個記憶體單元構造MUS1及記憶體單元間構造IMUS1。記憶體單元構造MUS1具備半導體層130、閘極絕緣膜140之一部分、及絕緣層150之一部分。記憶體單元間構造IMUS1具備閘極絕緣膜140之一部分、及絕緣層150之一部分。又，例如圖2所示，半導體層130之下端與配線層160連接。
導電層120為於X方向上延伸之大致板狀之導電層，例如為氮化鈦(TiN)與鎢(W)之積層膜、或注入有雜質之多晶矽(p-Si)等導電層。該等導電層120分別作為字元線WL及記憶胞MC(圖1)之閘極電極發揮功能。
於複數個導電層120之下方，設置有例如包含與導電層120相同之材料之導電層121(圖2)。導電層121作為源極側選擇閘極線SGS及源極側選擇電晶體STS(圖1)之閘極電極發揮功能。
複數個導電層120之間、最下層之導電層120與導電層121之間、及導電層121與配線層160之間，設置有氧化矽(SiO 2)等絕緣層122。
再者，以下說明中，存在將排列於Y方向上之2個積層體構造LS1中之一者稱為積層體構造LS1a，將另一者稱為積層體構造LS1b之情形。又，存在將積層體構造LS1a中所含之導電層120稱為導電層120a，將積層體構造LS1b中所含之導電層120稱為導電層120b之情形。
半導體層130例如圖3A所示，與排列於X方向上之複數個記憶體單元構造MUS1對應而排列於X方向上。半導體層130例如為非摻雜多晶矽(Si)等半導體層。半導體層130例如圖2所示，具備：部分130a，其設置於積層體構造LS1a與絕緣層150之間；部分130b，其設置於積層體構造LS1b與絕緣層150之間；部分130c，其設置於部分130a及部分130b之下端；及部分130d，其設置於部分130a及部分130b之上端。
部分130a於Z方向上延伸，且於Y方向上與複數個導電層120a對向。部分130a作為記憶體串MSa(圖1)中所含之複數個記憶胞MC之通道區域發揮功能。
部分130b於Z方向上延伸，且於Y方向上與複數個導電層120b對向。部分130b作為記憶體串MSb(圖1)中所含之複數個記憶胞MC之通道區域發揮功能。
部分130d例如圖3B所示，具備與部分130a連接之部分130da、及與部分130b連接之部分130db。該等部分130da、130db分別具有於X方向上延伸之大致長圓狀之形狀，且相互連接。再者，圖3B中設定有通過部分130d之Y方向上之中心位置y1且於X方向上延伸之假想中心線ICL1。該情形時，上述部分130da、130db之連接部分例如可與該假想中心線ICL1大致一致。又，該等部分130da、130db例如亦可為位於較該假想中心線ICL1更靠Y方向之一側(例如，圖3B之例中為左側)之部分、及位於較該假想中心線ICL1更靠Y方向之另一側(例如，圖3B之例中為右側)之部分。
再者，該假想中心線ICL1例如亦可藉由以下方法設定。例如，於圖3B例示之剖面中，規定部分130d之Y方向之寬度成為最大寬度Y3的X方向之位置x1。其次，設定通過該位置x1於Y方向上延伸之假想線IL1。其次，設定該假想線IL1與部分130d和絕緣層152之邊界線相交之點p1、p2。其次，將自點p1沿假想線IL1向部分130d之中心側前進至寬度Y3之一半為止之位置(點p1、p2之中心位置)的Y方向上之位置設為部分130d之Y方向上之中心位置y1。其次，設定通過該中心位置y1於X方向上延伸之假想線，將該假想線設為假想中心線ICL1。
上述部分130da之Y方向之寬度Y1較部分130a之Y方向之寬度Y8大。又，上述部分130db之Y方向之寬度Y2較部分130b之Y方向之寬度Y9大。又，圖示例中，上述部分130da之X方向之寬度於自Z方向觀察與部分130a重疊之位置成為最大寬度X1。又，圖示例中，上述部分130db之X方向之寬度於自Z方向觀察與部分130b重疊之位置成為最大寬度X2。又，部分130d之X方向之寬度於上述部分130da、130db之連接部130dc成為極小寬度X3。寬度X3較寬度X1及寬度X2小。又，寬度X1及寬度X2較部分130a及部分130b之X方向之寬度大。再者，例如圖2例示，部分130a與部分130d之間不存在界面層。相同地，部分130b與部分130d之間不存在界面層。
又，例如圖2例示，於半導體層130之下方設置有半導體層133。半導體層133與半導體層130之部分130c連接。半導體層133與半導體層130之部分130c之連接部分存在界面層。半導體層133設置於Y方向上相鄰之2個導電層121之間，且與該等2個導電層121對向。半導體層133為多晶矽(p-Si)等半導體層，作為源極側選擇電晶體STS(圖1)之通道區域發揮功能。半導體層133與導電層121之間設置有氧化矽(SiO 2)等絕緣層135。
閘極絕緣膜140設置於積層體構造LS1之Y方向之兩側面，且沿該等側面於X方向及Z方向上延伸。閘極絕緣膜140例如圖5A所示，具備隧道絕緣膜141、電荷儲存膜142及阻擋絕緣膜143。隧道絕緣膜141及阻擋絕緣膜143例如為氧化矽(SiO 2)等絕緣膜。電荷儲存膜142例如為氮化矽(SiN)等絕緣膜。
再者，閘極絕緣膜140中所含之膜之一部分或全部亦可針對每一記憶胞MC來設置。例如，圖5B所示之例中，電荷儲存膜142與導電層120之間設置有氧化矽(SiO 2)等絕緣膜144、及氧化鋁(Al 2O 3)等絕緣膜145，該等絕緣膜144、145作為阻擋絕緣膜發揮功能。絕緣膜144對排列於Z方向上之複數個記憶胞MC共通地設置。絕緣膜145針對每一記憶胞MC來設置，覆蓋導電層120之上表面及下表面。
如圖2所示，閘極絕緣膜140之下端與半導體層133之上表面連接。又，閘極絕緣膜140之上端與半導體層130之部分130d之下表面連接。
絕緣層150設置於記憶體溝槽構造MT1之Y方向上之中央部，且於X方向及Z方向上延伸。例如圖3A所示，絕緣層150中包含於記憶體單元構造MUS1之部分之Y方向之寬度較絕緣層150中包含於記憶體單元間構造IMUS1之部分之Y方向之寬度小。絕緣層150例如為氧化矽(SiO 2)等絕緣層。
配線層160(圖2)為於X方向及Y方向上延伸之板狀之導電層。配線層160例如為注入有雜質之多晶矽(Si)等導電層，作為源極線SL(圖1)發揮功能。再者，源極線SL之構造能夠適當變更。例如，源極線SL亦可為基板110表面之一部分。又，源極線SL亦可包含氮化鈦(TiN)及鎢(W)等金屬層。又，源極線SL亦可與半導體層130之下端連接，亦可與半導體層130之Y方向之側面連接。
[第2記憶體層ML2] 第2記憶體層ML2例如圖2所示，具備設置於Y方向上之複數個積層體構造LS2。積層體構造LS2具備積層於Z方向上之複數個導電層120'。該等積層體構造LS2之間設置有記憶體溝槽構造MT2。積層體構造LS2及記憶體溝槽構造MT2交替設置於Y方向上。記憶體溝槽構造MT2具備設置於X方向上之複數個記憶體單元構造MUS2及記憶體單元間構造IMUS2。於記憶體單元構造MUS2設置有半導體層130'、閘極絕緣膜140'之一部分、及絕緣層150'之一部分。於記憶體單元間構造IMUS2設置有閘極絕緣膜140'之一部分、及絕緣層150'之一部分，但未設置半導體層130'。
導電層120'(圖2)基本上與導電層120相同地形成。導電層120'分別作為字元線WL及記憶胞MC(圖1)之閘極電極、以及汲極側選擇閘極線SGD及汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。
於複數個導電層120'之下方設置有半導體層121'(圖2)。半導體層121'例如為注入有磷(P)等N型雜質、或硼(B)等P型雜質之多晶矽(Si)等半導體層。例如圖4所示，半導體層121'之與半導體層130'之對向面121'_1構成為凹狀曲面。
例如圖2所示，複數個導電層120'之間、及最下層之導電層120'與半導體層121'之間設置有氧化矽(SiO 2)等絕緣層122。又，半導體層121'與第1記憶體層ML1之間設置有氧化矽(SiO 2)等絕緣層170。絕緣層170之上表面之一部分與半導體層121'之下表面連接，絕緣層170之上表面之一部分與閘極絕緣膜140'之下端連接。
再者，以下說明中，存在將排列於Y方向上之2個積層體構造LS2中之一者稱為積層體構造LS2a，將另一者稱為積層體構造LS2b之情形。又，存在將積層體構造LS2a中所含之導電層120'稱為導電層120a'，將積層體構造LS2b中所含之導電層120'稱為導電層120b'之情形。
半導體層130'與排列於X方向上之複數個記憶體單元構造MUS2對應而排列於X方向上。半導體層130'例如為非摻雜多晶矽(Si)等半導體層。半導體層130'具備：部分130a'，其設置於積層體構造LS2a與絕緣層150'之間；部分130b'，其設置於積層體構造LS2b與絕緣層150'之間；部分130c'，其設置於部分130a'及部分130b'之下端；及部分130d'，其設置於部分130a'及部分130b'之上端。
部分130a'於Z方向上延伸，且於Y方向上與複數個導電層120a'對向。部分130a'作為記憶體串MSa(圖1)中所含之複數個記憶胞MC之通道區域、及與此連接之汲極側選擇電晶體STD(圖1)之通道區域發揮功能。
部分130b'於Z方向上延伸，且於Y方向上與複數個導電層120b'對向。部分130b'作為記憶體串MSb(圖1)中所含之複數個記憶胞MC之通道區域、及與此連接之汲極側選擇電晶體STD(圖1)之通道區域發揮功能。
部分130c'例如圖4所示，具備與部分130a'及部分130b'之下端連接之部分130'_1。該部分130'_1沿半導體層121'之對向面121'_1形成為曲板狀。圖示例中，該部分130'_1之Y方向之寬度越向下方變得越大，於下端部分成為最大寬度Y4。該寬度Y4例如可較半導體層130之部分130d之Y方向之寬度Y3大。又，部分130c'具備與該部分130'_1連接之部分130'_2。該部分130'_2沿絕緣層170之上表面於Y方向上延伸。該部分130'_2之Y方向之一端部與上述部分130'_1之下端連接。又，部分130c'具備與該部分130'_2之Y方向之另一端部連接之部分130'_3。該部分130'_3與半導體層130之部分130d之上表面連接。該部分130'_3與半導體層130之連接部分存在界面層。另一方面，自該部分130'_3至部分130a為止之區域中不存在界面層。相同地，自該部分130'_3至部分130b為止之區域中不存在界面層。
部分130d'例如圖3C所示，具備與部分130a'連接之部分130da'、及與部分130b'連接之部分130db'。該等部分130da'、130db'分別具有於X方向上延伸之大致長圓狀之形狀，且相互連接。再者，圖3C中設定有通過部分130d'之Y方向上之中心位置y1'且於X方向上延伸之假想中心線ICL2。該情形時，上述部分130da'、130db'之連接部分例如可與該假想中心線ICL2大致一致。又，該等部分130da'、130db'例如亦可為位於較該假想中心線ICL2更靠Y方向之一側(例如，圖3C之例中為左側)之部分、及位於較該假想中心線ICL2更靠Y方向之另一側(例如，圖3C之例中為右側)之部分。
再者，該假想中心線ICL2例如亦可藉由以下方法設定。例如，於圖3C例示之剖面中，規定部分130d'之Y方向之寬度成為最大寬度Y3'的X方向之位置x1'。其次，設定通過該位置x1'且於Y方向上延伸之假想線IL2。其次，設定該假想線IL2與部分130d'和絕緣層152之邊界線相交之點p1'、p2'。其次，將自點p1'沿假想線IL2向部分130d'之中心側前進至寬度Y3'之一半為止之位置(點p1'、p2'之中心位置)的Y方向上之位置設為部分130d'之Y方向上之中心位置y1'。其次，設定通過該中心位置y1'於X方向上延伸之假想線，將該假想線設為假想中心線ICL2。
上述部分130da'之Y方向之寬度Y1'較部分130a'之Y方向之寬度Y8'大。又，上述部分130db'之Y方向之寬度Y2'較部分130b'之Y方向之寬度Y9'大。又，圖示例中，上述部分130da'之X方向之寬度於自Z方向觀察與部分130a'重疊之位置成為最大寬度X1'。又，圖示例中，上述部分130db'之X方向之寬度於自Z方向觀察與部分130b'重疊之位置成為最大寬度X2'。又，部分130d'之X方向之寬度於上述部分130da'、130db'之連接部130dc'成為極小寬度X3'。寬度X3'較寬度X1'及寬度X2'小。又，寬度X1'及寬度X2'較部分130a'及部分130b'之X方向之寬度大。再者，例如圖2例示，部分130a'與部分130d'之間不存在界面層。相同地，部分130b'與部分130d'之間不存在界面層。
閘極絕緣膜140'例如圖2例示，設置於積層體構造LS2之Y方向之兩側面，且沿該等側面於X方向及Z方向上延伸。閘極絕緣膜140'具備隧道絕緣膜141'、電荷儲存膜142'及阻擋絕緣膜143'。隧道絕緣膜141'及阻擋絕緣膜143'例如為氧化矽(SiO 2)等絕緣膜。電荷儲存膜142'例如為氮化矽(SiN)等絕緣膜。
再者，閘極絕緣膜140'中所含之膜之一部分或全部亦可針對每一記憶胞MC來設置。
又，例如圖4所示，閘極絕緣膜140'中設置於半導體層121'之對向面121'_1與半導體層130'之上述部分130'_1之間的部分沿半導體層121'之對向面121'_1形成為曲板狀。又，閘極絕緣膜140'中設置於絕緣層170之上表面與半導體層130'之上述部分130'_2之間的部分沿絕緣層170之上表面於Y方向上延伸。又，閘極絕緣膜140'之下端與半導體層130之部分130d之上表面連接。又，例如圖2所示，閘極絕緣膜140'之上端與半導體層130'之部分130d'之下表面連接。
絕緣層150'設置於記憶體溝槽構造MT2之Y方向上之中央部，且於X方向及Z方向上延伸。絕緣層150'中包含於記憶體單元構造MUS2之部分之Y方向之寬度較絕緣層150'中包含於記憶體單元間構造IMUS2之部分之Y方向之寬度小。絕緣層150'例如為氧化矽(SiO 2)等絕緣層。
又，例如圖4所示，絕緣層150'具備：部分150'_1，其設置於較導電層120'更靠下方；部分150'_2，其設置於較該部分150'_1更靠下方；及部分150'_3，其設置於較該部分150'_2更靠下方。圖示例中，上述部分150'_2之Y方向之寬度越向下方變得越大，於下端部分成為最大寬度Y6。該寬度Y6較上述部分150'_1之Y方向之寬度Y5、及上述部分150'_3之Y方向之寬度Y7大。又，上述部分150'_1之Y方向之寬度Y5可較上述部分150'_3之Y方向之寬度Y7大，亦可與其為相同程度。再者，上述部分150'_1之Y方向之寬度Y5、及上述部分150'_3之Y方向之寬度Y7較半導體層130之部分130d之Y方向之寬度Y3小。上述部分150'_2之Y方向之寬度Y6可較半導體層130之部分130d之Y方向之寬度Y3大，亦可較半導體層130之部分130d之Y方向之寬度Y3小。
[製造方法] 其次，參照圖6～圖36對本實施方式之半導體記憶裝置之製造方法進行說明。圖6～圖19中之(a)係用以對上述製造方法進行說明之模式性之俯視圖。圖6～圖19中之(b)係用以對上述製造方法進行說明之模式性之剖視圖，且表示與圖6～圖19中之(a)之D-D'線對應之剖面。圖20～圖36係製造步驟中之構造之模式性之剖視圖，且表示圖2所示之剖面。
如圖6所示，上述製造方法中，於未圖示之基板之上方形成配線層160。又，於配線層160之上表面交替積層複數個絕緣層122及犧牲層120A。又，於最上層之犧牲層120A之上表面形成絕緣層152。犧牲層120A例如包含氮化矽(SiN)等。絕緣層152例如包含氧化矽(SiO 2)等。配線層160、絕緣層122、犧牲層120A及絕緣層152之成膜例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等進行。
其次，如圖7所示，於絕緣層122、犧牲層120A及絕緣層152形成開口MTa。開口MTa例如藉由如下方法形成，即，將於與開口MTa對應之部分具有開口之絕緣層形成於圖6所示之構造之上表面，以其為遮罩進行RIE(Reactive Ion Etching，反應性離子蝕刻)等。
開口MTa於Z方向上延伸，將絕緣層122、犧牲層120A及絕緣層152於Y方向上分斷，使配線層160之上表面露出。
其次，如圖8所示，於開口MTa之底面形成半導體層133。半導體層133例如藉由磊晶生長等形成。
其次，如圖9所示，於絕緣層152之上表面、以及開口MTa之底面及側面，成膜阻擋絕緣膜143、電荷儲存膜142、隧道絕緣膜141及非晶形矽膜130A。該步驟例如藉由CVD等方法進行。
其次，如圖10所示，將阻擋絕緣膜143、電荷儲存膜142、隧道絕緣膜141及非晶形矽膜130A中設置於開口MTa底面部之部分去除，使半導體層133露出。該步驟例如藉由RIE等進行。
其次，如圖11所示，於半導體層133之上表面、以及非晶形矽膜130A之側面及上表面，成膜非晶形矽膜。該步驟例如藉由CVD等方法進行。其次，進行熱處理等，對非晶形矽膜130A之結晶構造進行改質，形成多晶矽(Si)等半導體層130B。
其次，如圖12所示，於開口MTa之內部形成碳膜200，其後，於碳膜200之上表面形成氧化膜等硬質遮罩HM。碳膜200之形成例如藉由塗佈型碳膜材料之旋轉塗佈等進行。硬質遮罩HM之形成例如藉由CVD等進行。
其次，如圖12所示，於硬質遮罩HM形成開口AH。開口AH設置於與記憶體單元間構造IMUS1(圖3)對應之位置。開口AH之形成例如藉由光微影及濕式蝕刻等方法進行。
其次，如圖13所示，將碳膜200中設置於與開口AH對應之位置之部分去除。該步驟例如藉由RIE等進行。再者，該步驟中，亦將半導體層130B之一部分、隧道絕緣膜141之一部分、電荷儲存膜142之一部分、及阻擋絕緣膜143之一部分去除，使絕緣層152之一部分露出。
其次，如圖14所示，將半導體層130B中於開口AH露出之部分去除。該步驟例如藉由利用RIE之等向性蝕刻等進行。藉由該步驟，將半導體層130B之設置於開口MTa內之部分於X方向上分斷。
其次，如圖15所示，將硬質遮罩HM及碳膜200去除，於開口MTa內部形成絕緣層150而填埋開口部。硬質遮罩HM之去除例如藉由濕式蝕刻等進行。碳膜200之去除例如藉由灰化等進行。絕緣層150之形成例如藉由CVD等進行。
其次，如圖16所示，將絕緣層150之一部分選擇性地去除。該步驟例如以絕緣層150之上表面較絕緣層152之上表面低之方式進行。該步驟例如藉由RIE等進行。
其次，如圖17所示，將半導體層130B之一部分選擇性地去除，使隧道絕緣膜141之上表面露出。該步驟例如藉由RIE等進行。
其次，如圖18所示，將隧道絕緣膜141、電荷儲存膜142、阻擋絕緣膜143及絕緣層150之一部分選擇性地去除，使絕緣層152之上表面露出。藉由該步驟，半導體層130B上端部之Y方向之兩側面露出。該步驟例如藉由濕式蝕刻等進行。
其次，如圖19所示，形成半導體層130之部分130d。該步驟例如藉由磊晶生長進行。於此，半導體層130a及130b之X方向之側面於參照圖14說明之步驟中，藉由RIE等方法受到加工。又，半導體層130a及130b之上表面於參照圖17說明之步驟中，藉由RIE等方法受到加工。因此，於半導體層130a及130b上端部之X方向之側面及上表面中，結晶構造混亂。該形態中，半導體層130a及130b上端部之X方向之側面及上表面難以作為磊晶生長之基準面發揮功能。另一方面，未對半導體層130a及130b之Y方向之側面進行利用RIE等方法之加工。因此，於半導體層130a及130b上端部之Y方向之側面中，結晶構造不混亂。該形態中，半導體層130a及130b上端部之Y方向之側面易於作為磊晶生長之基準面發揮功能。因此，若於該狀態下進行磊晶生長，則Y方向上之結晶生長之速度較X方向及Z方向上之結晶生長之速度大。因此，矽(Si)之結晶主要於Y方向上生長，形成如圖19所示之於Y方向上延伸之構造。
再者，於藉由該方法形成半導體層130之部分130d之情形時，部分130d與部分130a之間未形成界面層。相同地，部分130d與部分130b之間未形成界面層。
其次，如圖20所示，對圖15所示之構造之上表面進行平坦化處理。該步驟例如藉由利用RIE之回蝕等進行。又，於經平坦化之面形成絕緣層170及半導體層121A'。又，於半導體層121A'之上表面，交替積層複數個絕緣層122及犧牲層120A'。又，於最上層之犧牲層120A'之上表面形成絕緣層152。犧牲層120A'例如包含氮化矽(SiN)等。絕緣層152例如包含氧化矽(SiO 2)等。絕緣層170、半導體層121A'、絕緣層122、犧牲層120A'及絕緣層152之成膜例如藉由CVD等進行。
其次，如圖21所示，於絕緣層152、絕緣層122及犧牲層120A'形成開口MTb。該步驟與圖6所示之步驟相同地進行。
開口MTb於Z方向上延伸，將絕緣層122、犧牲層120A'及絕緣層152於Y方向上分斷，使半導體層121A'之上表面露出。
其次，如圖22所示，經由開口MTb將半導體層121A'之一部分選擇性地去除，使絕緣層170之上表面露出。藉由該步驟，開口MTb下部之Y方向之寬度擴大。該步驟例如藉由等向性乾式蝕刻等方法進行。
其次，如圖23所示，將絕緣層170中設置於開口MTb底面部之部分去除，使半導體層130之部分130d露出。該步驟例如藉由RIE等方法進行。
其次，如圖24所示，於絕緣層152之上表面、以及開口MTb之底面及側面，成膜阻擋絕緣膜143'、電荷儲存膜142'、隧道絕緣膜141'及非晶形矽膜130A'。該步驟例如藉由CVD等方法進行。
其次，如圖25所示，將阻擋絕緣膜143'、電荷儲存膜142'、隧道絕緣膜141'及非晶形矽膜130A'中設置於開口MTb底面部之部分去除，使半導體層130之部分130d露出。該步驟例如藉由RIE等進行。
其次，如圖26所示，於半導體層130之部分130d之上表面、以及非晶形矽膜130A'之側面及上表面，成膜非晶形矽膜。該步驟例如藉由CVD等方法進行。其次，進行熱處理等，對非晶形矽膜130A'之結晶構造進行改質，形成多晶矽(Si)等半導體層130B'。
其次，如圖27所示，於開口MTb之內部形成碳膜200'，其後，於碳膜200'之上表面形成氧化膜等硬質遮罩HM'。碳膜200'之形成例如藉由塗佈型碳膜材料之旋轉塗佈等進行。硬質遮罩HM'之形成例如藉由CVD等進行。
其次，如圖27所示，於硬質遮罩HM'形成開口AH'。開口AH'設置於與記憶體單元間構造IMUS2(圖2)對應之位置。開口AH'之形成例如藉由光微影及濕式蝕刻等方法進行。
其次，如圖28所示，將碳膜200'中設置於與開口AH'對應之位置之部分去除。該步驟例如藉由RIE等進行。再者，該步驟中，亦將半導體層130B'之一部分、隧道絕緣膜141'之一部分、電荷儲存膜142'之一部分、及阻擋絕緣膜143'之一部分去除，使絕緣層152之一部分露出。
其次，如圖29所示，將半導體層130B'中於開口AH'露出之部分去除。該步驟例如藉由利用RIE之等向性蝕刻等進行。藉由該步驟，將半導體層130B'之設置於開口MTb內之部分於X方向上分斷。
其次，如圖30所示，將硬質遮罩HM'及碳膜200'去除，於開口MTb內部形成絕緣層150'而填埋開口部。硬質遮罩HM'之去除例如藉由濕式蝕刻等進行。碳膜200'之去除例如藉由灰化等進行。絕緣層150'之形成例如藉由CVD等進行。
其次，如圖31所示，將絕緣層150'之一部分選擇性地去除。該步驟例如以絕緣層150'之上表面較絕緣層152之上表面低之方式進行。該步驟例如藉由RIE等進行。
其次，如圖32所示，將半導體層130B'之一部分選擇性地去除，使隧道絕緣膜141'之上表面露出。該步驟例如藉由RIE等進行。
其次，如圖33所示，將隧道絕緣膜141'、電荷儲存膜142'、阻擋絕緣膜143'及絕緣層150'之一部分選擇性地去除，使絕緣層152之上表面露出。藉由該步驟，半導體層130B'上端部之Y方向之兩側面露出。該步驟例如藉由濕式蝕刻等進行。
其次，如圖34所示，形成半導體層130'之部分130d'。該步驟例如藉由磊晶生長進行。
再者，於藉由該方法形成半導體層130'之部分130d'之情形時，部分130d'與部分130a'之間未形成界面層。相同地，部分130d'與部分130b'之間未形成界面層。
其次，經由未圖示之開口將複數個犧牲層120A及犧牲層120A'去除。該步驟例如藉由濕式蝕刻等進行。
其次，如圖35所示，經由未圖示之開口於半導體層133之側面形成絕緣層135。該步驟例如藉由氧化處理等進行。
其次，如圖35所示，經由未圖示之開口，於排列於Z方向上之絕緣層122之間，形成導電層121、導電層120及導電層120'。該步驟例如藉由CVD及濕式蝕刻等進行。
其後，例如圖36所示，於圖35所示之構造之上表面形成氧化矽(SiO 2)等絕緣層152'、銅(Cu)等位元線接點BLC、銅(Cu)等位元線BL、氧化矽(SiO 2)等絕緣層153等。藉此，形成參照圖2等說明之構造。
[效果] 本實施方式之半導體記憶裝置之製造方法中，於參照圖6說明之步驟中形成複數個犧牲層120A及絕緣層122，於參照圖7說明之步驟中於該等複數個犧牲層120A及絕緣層122形成開口MTa，於參照圖9～圖11說明之步驟中於開口MTa內形成半導體層130B及閘極絕緣膜140。又，於參照圖35說明之步驟中將犧牲層120A去除而形成導電層120。
於此，為了進行半導體記憶裝置之高積體化，例如考慮如下操作，即，於參照圖6說明之步驟中增加犧牲層120A及絕緣層122之積層數，於參照圖7說明之步驟中形成縱橫比較大之開口MTa。然而，存在不能容易地形成縱橫比較大之開口MTa之情形。
因此，本實施方式之半導體記憶裝置之製造方法中，參照圖9～圖11說明之步驟之後，於參照圖20說明之步驟中形成複數個犧牲層120A'及絕緣層122，於參照圖21說明之步驟中於該等複數個犧牲層120A'及絕緣層122形成開口MTb，於參照圖24～圖26說明之步驟中於開口MTb內形成半導體層130B'及閘極絕緣膜140'。
根據該方法，能夠於不形成縱橫比較大之開口MTa之情況下進行半導體記憶裝置之高積體化。然而，該方法中，存在如下情形，即，必須使開口MTa(圖8)之Y方向上之位置與開口MTb(圖21)之Y方向上之位置準確地對準，從而導致良率降低。
為了抑制該良率降低，例如為了將形成於開口MTa內之半導體層130與形成於開口MTb內之半導體層130'連接，而考慮於該等之間形成Y方向之寬度較大之半導體部分(以下，稱為「接頭半導體層」)等。然而，於藉由光微影等方法形成該接頭半導體層之情形時，存在如下情形，即，必須使半導體層130與接頭半導體層之位置對準且使接頭半導體層與半導體層130'之位置對準，從而無法較佳地抑制良率降低。
因此，本實施方式之製造方法中，於參照圖18說明之步驟中使半導體層130B之Y方向之側面露出，於圖19所示之步驟中藉由磊晶生長等方法形成半導體層130之部分130d。根據該方法，能夠使半導體層130之部分130d作為上述接頭半導體層發揮功能。又，該方法中，能夠自行對準地規定半導體層130之部分130d與其他部分之位置關係，無須進行半導體層130與接頭半導體層之位置對準。因此，能夠較佳地抑制良率降低。
又，根據該方法，半導體層130之部分130a與部分130d之間未形成界面層。相同地，半導體層130之部分130b與部分130d之間未形成界面層。因此，與藉由光微影等方法形成上述接頭半導體層之情形相比，能夠降低半導體層130之電阻值。
又，如上所述，本實施方式之製造方法中，於參照圖21說明之步驟中於複數個犧牲層120A'及絕緣層122形成開口MTb。該方法中，存在如下情形，即，開口MTb之下端之Y方向之寬度變小，難以使半導體層130之部分130d之上表面較佳地露出。因此，存在會導致良率降低之情形。
因此，本實施方式之製造方法中，於參照圖21說明之步驟中形成開口MTb，於參照圖22說明之步驟中使開口MTb下部之Y方向之寬度擴大，於參照圖23說明之步驟中將絕緣層170之一部分去除，其後，於圖24～圖26所示之步驟中於開口MTb之內部形成半導體層130B'。
根據該方法，於開口MTb之Y方向之寬度擴大之狀態下將絕緣層170去除，因此能夠使半導體層130之部分130d之上表面較佳地露出。藉此，能夠較佳地抑制良率降低。
[其他] 對本發明之幾個實施方式進行了說明，但該等實施方式係作為例子提示者，並未意圖限定發明範圍。該等新穎之實施方式能夠以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明範圍或主旨中，並且包含於申請專利範圍中記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2020-40138號(申請日：2020年3月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
110:基板 120:導電層 120':導電層 120A:犧牲層 120A':犧牲層 120a:導電層 120b:導電層 120a':導電層 120b':導電層 121:導電層 121':半導體層 121'_1:對向面 121A':半導體層 122:絕緣層 130:半導體層 130':半導體層 130'_1:部分 130'_2:部分 130'_3:部分 130a:部分 130b:部分 130c:部分 130d:部分 130a':部分 130b':部分 130c':部分 130d':部分 130da:部分 130db:部分 130dc:部分 130da':部分 130db':部分 130dc':部分 130A:非晶形矽膜 130A':非晶形矽膜 130B:半導體層 130B':半導體層 133:半導體層 135:絕緣層 140:閘極絕緣膜 140':閘極絕緣膜 141:隧道絕緣膜 141':隧道絕緣膜 142:電荷儲存膜 142':電荷儲存膜 143:阻擋絕緣膜 143':阻擋絕緣膜 144:絕緣膜 145:絕緣膜 150:絕緣層 150':絕緣層 150'_1:部分 150'_2:部分 150'_3:部分 152:絕緣層 160:配線層: 170:絕緣層: 200:碳膜 200':碳膜 AH:開口 AH':開口 A-A':線 B-B':線 BL:位元線 BLC:位元線接點 C-C':線 D-D':線 HM:硬質遮罩 HM':硬質遮罩 ICL1:假想中心線 ICL2:假想中心線 IL1:假想線 IL2:假想線 IMUS1:記憶體單元間構造 IMUS2:記憶體單元間構造 LS1:積層體構造 LS1a:積層體構造 LS1b:積層體構造 LS2:積層體構造 LS2a:積層體構造 LS2b:積層體構造 MC:記憶胞 MCA:記憶胞陣列 ML1:第1記憶體層 ML2:第2記憶體層 MSa:記憶體串 MSb:記憶體串 MU:記憶體單元 MUS1:記憶體單元構造 MUS2:記憶體單元構造 MT1:記憶體溝槽構造 MT2:記憶體溝槽構造 MTa:開口 MTb:開口 p1:點 p2:點 p1':點 p2':點 PC:周邊電路 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SL:源極線 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 WL:字元線 X:方向 X1:寬度 x1:位置 X1':寬度 x1':寬度 X2:寬度 X2':寬度 X3:寬度 X3':寬度 Y:方向 Y1:寬度 y1:中心位置 Y1':寬度 y1':中心位置 Y2:寬度 Y2':寬度 Y3:寬度 Y3':寬度 Y4:寬度 Y5:寬度 Y6:寬度 Y7:寬度 Y8:寬度 Y8':寬度 Y9:寬度 Y9':寬度 Z:方向
圖1係第1實施方式之半導體記憶裝置之模式性之等效電路圖。 圖2係上述半導體記憶裝置之模式性之立體圖。 圖3A係與圖2之A-A'線對應之模式性之剖視圖。 圖3B係與圖2之B-B'線對應之模式性之剖視圖。 圖3C係與圖2之C-C'線對應之模式性之剖視圖。 圖4係上述半導體記憶裝置之模式性之剖視圖。 圖5A係上述半導體記憶裝置之模式性之剖視圖。 圖5B係上述半導體記憶裝置之模式性之剖視圖。 圖6(a)～圖19(b)係表示上述半導體記憶裝置之製造方法之模式性之俯視圖及剖視圖。 圖20～圖36係表示上述製造方法之模式性之剖視圖。
110:基板 120:導電層 120':導電層 120a:導電層 120b:導電層 120a':導電層 120b':導電層 121:導電層 121':半導體層 122:絕緣層 130:半導體層 130':半導體層 130a:部分 130b:部分 130c:部分 130d:部分 130a':部分 130b':部分 130c':部分 130d':部分 133:半導體層 135:絕緣層 140:閘極絕緣膜 140':閘極絕緣膜 141:隧道絕緣膜 141':隧道絕緣膜 142:電荷儲存膜 142':電荷儲存膜 143:阻擋絕緣膜 143':阻擋絕緣膜 150:絕緣層 150':絕緣層 152:絕緣層 160:配線層: 170:絕緣層: A-A':線 B-B':線 C-C':線 IMUS2:記憶體單元間構造 LS1:積層體構造 LS1a:積層體構造 LS1b:積層體構造 LS2:積層體構造 LS2a:積層體構造 LS2b:積層體構造 MCA:記憶胞陣列 ML1:第1記憶體層 ML2:第2記憶體層 MUS2:記憶體單元構造 MT1:記憶體溝槽構造 MT2:記憶體溝槽構造 SGS:源極側選擇閘極線 WL:字元線 X:方向 Y:方向 Z:方向

Claims (6)

  1. 一種半導體記憶裝置，其具備： 基板；及 第1記憶體層，其於與上述基板之表面交叉之第1方向上設置於上述基板上方；且 上述第1記憶體層具備： 複數個第1導電層，其等排列於上述第1方向上，且於與上述第1方向交叉之第2方向上延伸； 複數個第1絕緣層，其等設置於上述複數個第1導電層各者之間； 複數個第2導電層，其等於與上述第1方向及上述第2方向交叉之第3方向上與上述複數個第1導電層相隔，並且排列於上述第1方向上，且於上述第2方向上延伸； 複數個第2絕緣層，其等設置於上述複數個第2導電層各者之間；及 第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於上述第1方向上延伸，且與上述複數個第1導電層及上述複數個第1絕緣層對向，該第2部分於上述第1方向上延伸，且與上述複數個第2導電層及上述複數個第2絕緣層對向，該第3部分與上述第1部分及上述第2部分連接，且位於較上述第1部分及上述第2部分更遠離上述基板之位置； 將於上述第2方向及上述第3方向上延伸且包含上述第3部分之至少一部分之剖面設為第1剖面， 於上述第3部分中，將上述第1剖面中之上述第3方向的較第1假想中心線更靠上述第3方向之一側之區域設為第1區域，將另一側之區域設為第2區域， 上述第1假想中心線係通過上述第1剖面中之上述第3部分之上述第3方向之寬度最大的部分之寬度之一半之位置，且於上述第2方向上延伸之假想線， 於上述第1剖面中， 若將上述第3部分之上述第1區域中之上述第2方向之最大寬度設為第1寬度， 將上述第3部分之上述第2區域中之上述第2方向之最大寬度設為第2寬度， 將上述第3部分之上述第1假想中心線上之上述第2方向之寬度設為第3寬度， 則上述第3寬度較上述第1寬度小，且 上述第3寬度較上述第2寬度小。
  2. 如請求項1之半導體記憶裝置，其具備：第2記憶體層，其於上述第1方向上設置於上述第1記憶體層上，且 上述第2記憶體層具備： 複數個第3導電層，其等排列於上述第1方向上，且於上述第2方向上延伸； 複數個第3絕緣層，其等設置於上述複數個第3導電層各者之間； 複數個第4導電層，其等於上述第3方向上與上述複數個第3導電層相隔，並且排列於上述第1方向上，且於上述第2方向上延伸； 複數個第4絕緣層，其等設置於上述複數個第4導電層各者之間；及 第2半導體層，其具備第4部分、第5部分及第6部分，該第4部分於上述第1方向上延伸，且與上述複數個第3導電層及上述複數個第3絕緣層對向，該第5部分於上述第1方向上延伸，且與上述複數個第4導電層及上述複數個第4絕緣層對向，該第6部分與上述第4部分及上述第5部分連接； 上述第6部分與上述第3部分相接。
  3. 如請求項2之半導體記憶裝置，其中 上述第2半導體層具備第7部分，該第7部分與上述第4部分及上述第5部分連接，且相對於上述第6部分而位於上述第1方向上， 將於上述第2方向及上述第3方向上延伸且包含上述第7部分之至少一部分之剖面設為第2剖面， 於上述第7部分中，將上述第2剖面中之上述第3方向的較第2假想中心線更靠上述第3方向之一側之區域設為第3區域，將另一側之區域設為第4區域， 上述第2假想中心線係通過上述第2剖面中之上述第7部分之上述第3方向之寬度最大的部分之寬度之一半之位置，且於上述第2方向上延伸之假想線， 於上述第2剖面中， 若將上述第7部分之上述第3區域中之上述第2方向之最大寬度設為第4寬度， 將上述第7部分之上述第4區域中之上述第2方向之最大寬度設為第5寬度， 將上述第7部分之上述第2假想中心線上之上述第2方向之寬度設為第6寬度， 則上述第6寬度較上述第4寬度小，且 上述第6寬度較上述第5寬度小。
  4. 一種半導體記憶裝置，其具備： 基板； 第1記憶體層，其於與上述基板之表面交叉之第1方向上設置於上述基板上方；及 第2記憶體層，其設置於上述第1記憶體層上；且 上述第1記憶體層具備： 複數個第1導電層，其等排列於上述第1方向上，且於與上述第1方向交叉之第2方向上延伸； 複數個第1絕緣層，其等設置於上述複數個第1導電層各者之間； 複數個第2導電層，其等於與上述第1方向及上述第2方向交叉之第3方向上與上述複數個第1導電層相隔，並且排列於上述第1方向上，且於上述第2方向上延伸； 複數個第2絕緣層，其等設置於上述複數個第2導電層各者之間；及 第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於上述第1方向上延伸，且與上述複數個第1導電層及上述複數個第1絕緣層對向，該第2部分於上述第1方向上延伸，且與上述複數個第2導電層及上述複數個第2絕緣層對向，該第3部分與上述第1部分及上述第2部分連接； 若將上述第1部分之上述第3方向上之一側之面與上述第3方向上之另一側之面的上述第3方向上之距離設為第1距離， 將上述第2部分之上述第3方向上之一側之面與上述第3方向上之另一側之面的上述第3方向上之距離設為第2距離， 則上述第3部分之上述第3方向之寬度較上述第1距離與上述第2距離之和大。
  5. 一種半導體記憶裝置，其具備： 基板； 第1記憶體層，其於與上述基板之表面交叉之第1方向上設置於上述基板上方；及 第2記憶體層，其於上述第1方向上設置於上述第1記憶體層上；且 上述第1記憶體層具備： 複數個第1導電層，其等排列於上述第1方向上，且於與上述第1方向交叉之第2方向上延伸； 複數個第1絕緣層，其等設置於上述複數個第1導電層各者之間； 複數個第2導電層，其等於與上述第1方向及上述第2方向交叉之第3方向上與上述複數個第1導電層相隔，並且排列於上述第1方向上，且於上述第2方向上延伸； 複數個第2絕緣層，其等設置於上述複數個第2導電層各者之間； 第1半導體層，其具備第1部分、第2部分及第3部分，該第1部分於上述第1方向上延伸，且與上述複數個第1導電層及上述複數個第1絕緣層對向，該第2部分於上述第1方向上延伸，且與上述複數個第2導電層及上述複數個第2絕緣層對向，該第3部分與上述第1部分及上述第2部分連接；及 第3絕緣層，其設置於上述第1部分與上述第2部分之間，且於上述第1方向及上述第2方向上延伸； 上述第2記憶體層具備： 複數個第3導電層，其等排列於上述第1方向上，且於上述第2方向上延伸； 複數個第4絕緣層，其等設置於上述複數個第3導電層各者之間； 複數個第4導電層，其等於上述第3方向上與上述複數個第3導電層相隔，並且排列於上述第1方向上，且於上述第2方向上延伸； 複數個第5絕緣層，其等設置於上述複數個第4導電層各者之間； 第2半導體層，其具備第4部分、第5部分及第6部分，該第4部分於上述第1方向上延伸，且與上述複數個第3導電層及上述複數個第4絕緣層對向，該第5部分於上述第1方向上延伸，且與上述複數個第4導電層及上述複數個第5絕緣層對向，該第6部分與上述第4部分及上述第5部分連接；及 第6絕緣層，其設置於上述第4部分與上述第5部分之間，且於上述第1方向及上述第2方向上延伸； 上述第6部分與上述第3部分連接， 上述第6絕緣層具備： 第7部分，其設置於較上述複數個第3導電層及上述複數個第4導電層更靠上述第1記憶體層側，且於上述第3方向上具備第1寬度； 第8部分，其設置於較上述第7部分更靠上述第1記憶體層側，且於上述第3方向上具備第2寬度；及 第9部分，其設置於較上述第8部分更靠上述第1記憶體層側，且於上述第3方向上具備第3寬度； 上述第2寬度較上述第1寬度大，且 上述第2寬度較上述第3寬度大。
  6. 如請求項5之半導體記憶裝置，其中 上述第2記憶體層還具備第3半導體層，其設置於較上述複數個第3導電層及上述複數個第4導電層更靠上述第1記憶體層側，且於上述第2方向上延伸， 若將上述第3半導體層之上述第1方向上之上述第1記憶體層側之面設為第1面， 將上述第3半導體層之上述第1方向上之與上述第1記憶體層為相反側之面設為第2面， 則上述第8部分較上述第2面更接近上述第1記憶體層，且較上述第1面更遠離上述第1記憶體層。
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