TWI802883B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態是在於提供一種適於動作的半導體記憶裝置。 實施形態的半導體記憶裝置，係具備： 延伸於第1方向的第1導電層； 在與第1方向交叉的第2方向，從第1導電層分離而配置，延伸於第1方向的第2導電層； 被設在第1導電層與第2導電層之間，排列於第1方向，具備與第1導電層對向的第1部分及與第2導電層對向的第2部分之複數的半導體層； 分別被設在第1導電層與複數的半導體層之間的複數的第1記憶格；及 分別被設在第2導電層與複數的半導體層之間的複數的第2記憶格， 在第1方向相鄰的2個的半導體層之間設有空隙。

Description

半導體記憶裝置
以下記載的實施形態是有關半導體記憶裝置。 [關聯申請案]
本案享有以日本專利申請案2020-155786號(申請日：2020年9月16日)作為基礎申請案的優先權。本案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
具備：導電層、與導電層對向的半導體層、及分別被設在導電層與半導體層之間的複數的記憶格之半導體記憶裝置為人所知。
本發明所欲解決的課題是在於提供一種適於動作的半導體記憶裝置。
一實施形態的半導體記憶裝置是具備： 延伸於第1方向的第1導電層； 在與第1方向交叉的第2方向，從第1導電層分離而配置，延伸於第1方向的第2導電層； 被設在第1導電層與第2導電層之間，排列於第1方向，具備與第1導電層對向的第1部分及與第2導電層對向的第2部分之複數的半導體層； 分別被設在第1導電層與複數的半導體層之間的複數的第1記憶格；及 分別被設在第2導電層與複數的半導體層之間的複數的第2記憶格。 在第1方向相鄰的2個的半導體層之間設有空隙。
參照圖面詳細說明實施形態的半導體記憶裝置。另外，該等的實施形態究竟只是一例，並非意圖限定本發明者。
又，各圖面是模式性者，有一部分的構成等被省略的情況。又，各實施形態中共通的部分是附上共通的符號，有省略說明的情況。
又，本說明書中，將對於基板的表面平行的預定的方向稱為X方向，將對於基板的表面平行且與X方向垂直的方向稱為Y方向，將對於基板的表面垂直的方向稱為Z方向。
又，本說明書中，有將沿著預定的面的方向稱為第1方向，將沿著此預定的面來與第1方向交叉的方向稱為第2方向，將與此預定的面交叉的方向稱為第3方向的情形。該等第1方向、第2方向及第3方向是亦可與X方向、Y方向及Z方向的任一對應，或亦可未對應。
又，本說明書中，「上」或「下」等的表現是以基板為基準。例如，將沿著上述第1方向來離開基板的方向稱為上，將沿著第1方向來接近基板的方向的方向稱為下。又，針對某構成，稱下面或下端時，是意思此構成的基板側的面或端部，稱上面或上端時，是意思此構成的與基板相反側的面或端部。並且，將與第2方向或第3方向交叉的面稱為側面等。
又、本說明書中，有關構成、構件等，稱預定方向的「寬度」或「厚度」時，是意思藉由SEM (Scanning electron microscopy)或TEM(Transmission electron microscopy)等所觀察的剖面等的寬度或厚度。
[第1實施形態] [構成] 圖1是第1實施形態的半導體記憶裝置的模式性的等效電路圖。
本實施形態的半導體記憶裝置是具備：記憶格陣列MCA，及控制記憶格陣列MCA的周邊電路PC。
記憶格陣列MCA是具備複數的記憶體單元MU。該等複數的記憶體單元MU是分別具備電性獨立的2個的記憶體串(Memory String)MSa，MSb。該等記憶體串MSa，MSb的一端是分別連接至汲極側選擇電晶體STD，經由該等來連接至共通的位元線BL。記憶體串MSa，MSb的另一端是被連接至共通的源極側選擇電晶體STS，經由此來連接至共通的源極線SL。
記憶體串MSa，MSb是分別具備串聯的複數的記憶格MC。記憶格MC是具備半導體層、閘極絕緣膜及閘極電極的場效型的電晶體。半導體層是作為通道區域機能。閘極絕緣膜是具備可記憶資料的電荷蓄積層。記憶格MC的臨界值電壓是按照電荷蓄積層中的電荷量而變化。閘極電極是字元線WL的一部分。
選擇電晶體(STD、STS)是具備半導體層、閘極絕緣膜及閘極電極的場效型的電晶體。半導體層是作為通道區域機能。汲極側選擇電晶體STD的閘極電極是汲極側選擇閘極線SGD的一部分。源極側選擇電晶體STS的閘極電極是源極側選擇閘極線SGS的一部分。
周邊電路PC是例如產生讀出動作、寫入動作、消去動作所必要的電壓，施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。周邊電路PC是例如包含行解碼器(Low decoder)、感測放大器模組、電壓產生電路、定序器(sequencer)及各種寄存器等的電路。周邊電路PC是例如由被設在半導體基板上的複數的電晶體及配線所構成。
其次，參照圖2及圖3來說明本實施形態的半導體記憶裝置的模式性的構成例。圖2是同半導體記憶裝置的模式性的立體圖。圖3(a)是對應於以圖2的A-A’線所示的部分的剖面之模式性的平面圖。圖3(b)是對應於以圖3(a)的B-B’線所示的部分的剖面之模式性的剖面圖。在圖2及圖3是省略一部分的構成。
例如圖2所示般，本實施形態的半導體記憶裝置是具備基板110及被設在基板110的上方的記憶格陣列MCA。
基板110是例如單結晶矽(Si)等的半導體基板。基板110是例如具備：在半導體基板的上面具有n型的雜質層，更在此n型的雜質層中具有p型的雜質層之2重阱構造。另外，在基板110的表面是例如亦可設有構成周邊電路PC的電晶體或配線等。
記憶格陣列MCA是具備配設於Y方向的複數的層疊體構造LS。層疊體構造LS是具備被層疊於Z方向的複數的導電層120。在該等層疊體構造LS之間是設有記憶體溝構造MT。層疊體構造LS及記憶體溝構造MT是被交替地配設於Y方向。記憶體溝構造MT是例如圖3(a)所示般，具備被配設於X方向的複數的記憶體單元構造MUS及記憶體單元間構造IMUS。記憶體單元構造MUS是具備半導體層130、閘極絕緣層140的一部分及絕緣層150。記憶體單元間構造IMUS是具備閘極絕緣層140的一部分及空隙160。又，例如圖2所示般，半導體層130的下方向的側壁部分是被連接至半導體層170。
導電層120是延伸於X方向的大略板狀的導電層，例如氮化鈦(TiN)與鎢(W)的層疊膜，會被注入雜質的多結晶矽(p-Si)等的導電層。該等複數的導電層120的其中的一部分是分別作為字元線WL及記憶格MC(圖1)的閘極電極機能。又，該等導電層120之中，位於比作為字元線WL等機能者更上方的一個或複數的導電層120是作為汲極側選擇閘極線SGD及汲極側選擇電晶體STD(圖1)的閘極電極機能。又，該等導電層120之中，位於比作為字元線WL等機能者更下方的一個或複數的導電層120是作為源極側選擇閘極線SGS及源極側選擇電晶體STS(圖1)的閘極電極機能。
在複數的導電層120之間、最下層的導電層120及半導體層172之間是設有氧化矽(SiO 2)等的絕緣層122。複數的導電層120之中，在最上層的導電層120的上面是設有氧化矽(SiO 2)等的絕緣層123。在絕緣層123的上面是設有氧化矽(SiO 2)等的絕緣層124。
另外，在以下的說明中，有將排列於Y方向的2個的層疊體構造LS的其中的一方稱為層疊體構造LSa，將另一方稱為層疊體構造LSb的情況。又，有將層疊體構造LSa中所含的導電層120稱為第1導電層120a，將層疊體構造LSb中所含的導電層120稱為第2導電層120b的情況。
半導體層130是例如圖3(a)所示般，對應於排列於X方向的複數的記憶體單元構造MUS來排列於X方向。半導體層130是具備：被設於層疊體構造LSa及絕緣層150之間的第1半導體層130a、被設於層疊體構造LSb及絕緣層150之間的第2半導體層130b。
第1半導體層130a是在X方向複數並排而設，分別延伸於Z方向而與複數的第1導電層120a對向。第1半導體層130a是例如無摻雜的多結晶矽(Si)等的半導體層。第1半導體層130a是作為記憶體串MSa(圖1)中所含的複數的記憶格MC的通道區域機能。
第2半導體層130b是在X方向複數並排而設，分別延伸於Z方向而與複數的第2導電層120b對向。第2半導體層130b是例如無摻雜的多結晶矽(Si)等的半導體層。第2半導體層130b是作為記憶體串MSb(圖1)中所含的複數的記憶格MC的通道區域機能。
又，例如圖2所示般，在第1半導體層130a及第2半導體層130b的上端面是連接半導體層131。半導體層131是例如含磷(P)等的N型的雜質的多結晶矽(Si)等的半導體層。半導體層131是被連接至鎢(W)等的位元線觸點BLC、銅(Cu)等的位元線BL。
閘極絕緣層140是具備第1閘極絕緣層140a及第2閘極絕緣層140b。
第1閘極絕緣層140a是在X方向並排的複數的第1半導體層130a與在Z方向並排的複數的第1導電層120a之間，被設於層疊體構造LS的Y方向的一方側的側面，延伸於X方向及Z方向。第1閘極絕緣層140a是例如圖3(a)所示般，具備第1絕緣層141a、第1電荷蓄積層142a及第1區塊絕緣層143a。
第2閘極絕緣層140b是在X方向並排的複數的第2半導體層130b與在Z方向並排的複數的第2導電層120b之間，被設於層疊體構造LS的Y方向的另一方側的側面，延伸於X方向及Z方向。第2閘極絕緣層140b是例如圖3(a)所示般，具備第2絕緣層141b、第2電荷蓄積層142b及第2區塊絕緣層143b。
第1絕緣層141a及第2絕緣層141b是分別對應於排列於X方向的複數的記憶體單元構造MUS而設。第1絕緣層141a及第2絕緣層141b是例如包含氧化矽(SiO 2)等的絕緣層。
第1電荷蓄積層142a是跨越第1導電層120a與複數的第1半導體層130a所對向的複數的區域而延伸於X方向，被設在第1導電層120a與複數的第1半導體層130a之間。第2電荷蓄積層142b是跨越第2導電層120b與複數的第2半導體層130b所對向的複數的區域而延伸於X方向，被設在第2導電層120b與複數的第2半導體層130b之間。第1電荷蓄積層142a及第2電荷蓄積層142b是例如包含氮化矽(SiN)等的絕緣層。
第1區塊絕緣層143a是跨越第1導電層120a與複數的第1半導體層130a所對向的複數的區域而延伸於X方向，被設在第1導電層120a與第1電荷蓄積層142a之間。第2區塊絕緣層143b是跨越第2導電層120b與複數的第2半導體層130b所對向的複數的區域而延伸於X方向，被設在第2導電層120b與第2電荷蓄積層142b之間。第1區塊絕緣層143a及第2區塊絕緣層143b是例如包含氧化矽(SiO 2)等的絕緣層。
絕緣層150是在記憶體單元構造MUS的中央部，被設在第1半導體層130a及第2半導體層130b之間，延伸於Z方向。絕緣層150是不設在記憶體單元間構造IMUS。絕緣層150是例如氧化矽(SiO 2)等的絕緣層。
空隙160是被設在記憶體單元間構造IMUS的中央部，延伸於Z方向。空隙160是指被被配置於有空隙160的部分的周圍的固體材料所包圍的所謂的空間，有空隙160的部分是哪個的固體材料也不含。空隙160是例如含由氮、氧及稀有氣體等的複數的氣體的混合物所組成的空氣等的空間。另外，空隙160是亦可被脱氣為哪個的氣體也不含。
在覆蓋空隙160的側面及下面的位置是設有絕緣層161。絕緣層161是例如氧化矽(SiO 2)等的絕緣層。
又，在部分覆蓋空隙160的上面的位置，例如圖3(b)所示般，設有絕緣層162。絕緣層162是被設為厚度會從記憶體溝構造MT的Y方向的兩側面部朝向Y方向的中央部而減少，在Y方向中央部，分別離開而具有間隙。絕緣層162是例如氧化矽(SiO 2)等的絕緣層。
又，在部分覆蓋絕緣層162間的間隙即空隙160的上面的位置，及覆蓋絕緣層162的上面部的位置，設有絕緣層124。絕緣層124是例如氧化矽(SiO 2)等的絕緣層。
半導體層170(圖2)是延伸於X向及Y方向的板狀的半導體層。半導體層170是例如注入雜質的多結晶矽(Si)等的導電層，作為源極線SL(圖1)的一部分機能。
又，在接觸於半導體層170的下面及上面的位置，設有延伸於X向及Y方向的半導體層171及半導體層172。半導體層171及半導體層172是例如被注入雜質的多結晶矽(Si)等的導電層，作為源極線SL(圖1)的一部分機能。另外，源極線SL的構造是可適當變更。例如，源極線SL的一部分是亦可包含基板110的表面的一部分。又，源極線SL是亦可包含氮化鈦(TiN)及鎢(W)等的金屬層。
其次，利用圖4來詳細說明有關空隙160及其附近的構造。圖4是對應於圖3(a)的記憶體單元構造MUS、記憶體單元間構造IMUS及其附近的部分的模式性的擴大圖。
空隙160是在X方向彼此相鄰的2個的記憶體單元構造MUS之中，被設在一方的記憶體單元構造MUS所具備的半導體層130(第1半導體層130a及第2半導體層130b)與另一方的記憶體單元構造MUS所具備的半導體層130(第1半導體層130a及第2半導體層130b)之間。
又，圖4是圖示：以通過在X方向相鄰的2個的第1半導體層130a之方式延伸於X方向的第1假想線L a1、及以通過在X方向相鄰的2個的第2半導體層130b之方式延伸於X方向的第2假想線L b1。如圖4所例示般，空隙160是亦可被設為第1假想線L a1及第2假想線L b1會通過空隙160的一部分。
又，如圖4所示般，第1導電層120a與空隙160之間的Y方向的距離Y a2是比第1導電層120a與第1半導體層130a之間的Y方向的距離Y a1更小。又，第2導電層120b與空隙160之間的Y方向的距離Y b2是比第2導電層120b與第2半導體層130b之間的Y方向的距離Y b1更大。
又，被設在空隙160與第1電荷蓄積層142a之間的絕緣層161a的Y方向的寬度Y a3是比被設在第1半導體層130a與第1電荷蓄積層142a之間的第1絕緣層141a的Y方向的寬度Y a4更小。同樣，被設在空隙160與第2電荷蓄積層142b之間的絕緣層161b的Y方向的寬度Y b3是比被設在第2半導體層130b與第2電荷蓄積層142b之間的第2絕緣層141b的Y方向的寬度Y b4更小。另外，絕緣層161a的寬度Y a3及絕緣層161b的寬度Y b3是亦可為零。
另外，在圖4所示的例子中，上述寬度Y a3比上述寬度Y a4更小。但，上述寬度Y a3是亦可比上述寬度Y a4更大。此情況，上述寬度Y a3是亦可比上述寬度Y a4及第1半導體層130a的Y方向的寬度的和更小，或亦可比如此的寬度的和更大。同樣，在圖4所示的例子中，上述寬度Y b3比上述寬度Y b4更小。但，上述寬度Y b3是亦可比上述寬度Y b4更大。此情況，上述寬度Y b3是亦可比上述寬度Y b4及第2半導體層130b的Y方向的寬度的和更小，亦可比如此的寬度的和更大。
又，圖4是顯示第1假想線L a1及第2假想線L b1通過空隙160的一部分的例子，但空隙160是亦可以第1假想線L a1及第2假想線L b1不會通過空隙160的一部分之方式，被設在第1假想線L a1及第2假想線L b1之間。
[製造方法] 其次，參照圖5~圖36來說明有關本實施形態的半導體記憶裝置的製造方法。圖5中的(a)是用以說明有關同製造方法的模式性的平面圖。圖5中的(b)是用以說明有關同製造方法的模式性的剖面圖，表示對應於圖5中的(a)的C-C’線的剖面。圖6是用以說明有關同製造方法的模式性的平面圖。
圖7、圖9~圖23、圖31、圖33、圖35及圖36中的(a)是用以說明有關同製造方法的模式性的平面圖，對應於圖6所示的區域R1的擴大圖。
圖7、圖9~圖23、圖31、圖33、圖35、及圖36中的(b)是用以說明有關同製造方法的模式性的剖面圖，表示對應於圖7、圖9~圖23、圖31、圖33、圖35及圖36中的(a)的D-D’線的剖面。
圖8、圖24~圖30、圖32、圖34中的(a)是用以說明有關同製造方法的模式性的平面圖，對應於圖6所示的區域R2的擴大圖。
圖8、圖24~圖26中的(b)是用以說明有關同製造方法的模式性的剖面圖，表示對應於圖8中的(a)的D2-D2’線、及圖24~圖26中的(a)的E-E’線的剖面。
圖27~圖30、圖32、圖34中的(b)及(c)是用以說明有關同製造方法的模式性的剖面圖，表示對應於圖27~圖30、圖32、圖34中的(a)的F-F’線及G-G’線的剖面。
另外，在以下的說明中，有將第1半導體層130a及第2半導體層130b稱為半導體層130的情況。又，有將第1絕緣層141a及第2絕緣層141b稱為絕緣層141的情況。又，有將第1電荷蓄積層142a及第2電荷蓄積層142b稱為電荷蓄積層142的情況。又，有將第1區塊絕緣層143a及第2區塊絕緣層143b稱為區塊絕緣層143的情況。
如圖5所示般，在同製造方法中，在未圖示的基板110的上方形成半導體層171。又，在半導體層171的上面形成絕緣層170A、絕緣層170B、絕緣層170C及半導體層172。絕緣層170A及絕緣層170C是例如由氧化矽(SiO 2)等所組成。絕緣層170B是例如由氮化矽(SiN)等所組成。又，在半導體層172的上面交替層疊複數的絕緣層122及犧牲層120A。又，在最上層的犧牲層120A的上面形成絕緣層123及半導體層180。犧牲層120A是例如由氮化矽(SiN)等所組成。絕緣層123是例如由氧化矽(SiO 2)等所組成。半導體層180是例如由非晶矽(Si)等所組成。半導體層171、絕緣層170A、絕緣層170B、絕緣層170C、半導體層172、絕緣層122、犧牲層120A、絕緣層123及半導體層180的成膜是例如藉由CVD(Chemical Vapor Deposition)等來進行。
其次，如圖6所示般，從圖5所示的構造的上面，形成在Y方向具有一定的寬度，延伸於X方向的複數的開口MTa’。複數的開口MTa’是被設為以預定的週期配列於X方向及Y方向。
開口MTa’是如圖7及圖8所示般，延伸於Z方向，將半導體層180、絕緣層123、犧牲層120A及絕緣層122、半導體層172、絕緣層170C、絕緣層170B及絕緣層170A部分地分斷於Y方向，使半導體層171的上面露出。在此工程中，如圖8所示般，被層疊於Z方向的複數的犧牲層120A等之中，在X方向相鄰的2個的開口MTa’之間所設的部分是在Y方向不被分斷。開口MTa’是例如將在對應於開口MTa’的部分具有開口的絕緣層形成於圖5(b)所示的構造的上面，以此作為遮罩進行RIE(Reactive Ion Etching： RIE)等而形成。
其次，如圖9所示般，將區塊絕緣層143、電荷蓄積層142、絕緣層141及半導體層130成膜於半導體層180的上面、開口MTa’的底面及側面。並且，將埋入開口MTa’的絕緣層150’成膜於半導體層130的上面，形成構造MTa。此工程是例如藉由CVD等的方法來進行。另外，亦可在半導體層130的形成時，將非晶矽層成膜，在此工程以後任一個的工程中進行熱處理等，將非晶矽層的結晶構造改質，而形成多結晶矽(Si)等的半導體層130。
其次，如圖10所示般，從圖9(b)所示的構造的上面除去絕緣層150’、半導體層130、絕緣層141、電荷蓄積層142及區塊絕緣層143的一部分。在此工程中，半導體層180會成為蝕刻阻擋層(stopper)，構造MTa部分是被除去至比半導體層180的上面更低的位置，在構造MTa內形成絕緣層150。此工程是例如藉由濕蝕刻等來進行。
其次，如圖11所示般，在圖10(b)所示的構造的上面形成氧化膜等的硬遮罩HM，在硬遮罩HM形成開口AH’。硬遮罩HM的形成是例如藉由CVD等來進行。開口AH’的形成是例如藉由微影製程(photolithography)及濕蝕刻等的方法來進行。
其次，如圖12所示般，除去絕緣層150之中，被設在對應於開口AH’的位置的部分，然後除去硬遮罩HM。此工程是例如藉由RIE等來進行。另外，在此工程中，半導體層130的一部分、絕緣層141的一部分、電荷蓄積層142的一部分、及區塊絕緣層143的一部分也同時被除去至比最上層的犧牲層120A更上的位置。另外，此工程是以半導體層180作為遮罩，因此與半導體層180同材料的半導體層130的蝕刻速率慢，半導體層130的上面位置是被形成比絕緣層141、電荷蓄積層142及區塊絕緣層143的上面位置更高。另外，在以下工程中，將有開口AH’的區域稱為區域AH。
其次，如圖13所示般，除去構造MTa的半導體層130及絕緣層141之中，在對應於區域AH的位置露出的部分。此工程是例如藉由利用RIE的各向同性蝕刻等來進行。藉由此工程，被設在半導體層130的構造MTa內的部分會在X方向被分斷，形成在X方向並排的第1半導體層130a及第2半導體層130b。
其次，如圖14所示般，在圖13所示的構造的上面、及對應於構造MTa的區域AH的位置的側壁面及底面形成絕緣層161。絕緣層161的厚度是被形成為比絕緣層141更薄。此工程是例如藉由CVD等來進行。
其次，如圖15所示般，在圖14所示的構造的上面、及對應於構造MTa的區域AH的位置形成碳膜200。碳膜200的形成是例如藉由塗佈型碳膜材料的旋轉塗佈等所進行。
其次，如圖16所示般，從圖15所示的構造的上面除去碳膜200的一部分，在對應於構造MTa的區域AH的位置被埋入的碳膜200的上面會被形成為比半導體層180的上面的位置更低。此工程是例如藉由RIE等來進行。
其次，如圖17所示般，從圖16所示的構造的上面除去絕緣層161的一部分及半導體層180。藉由此工程，構造MTa的上面的位置是形成比絕緣層123的上面更高。此工程是例如藉由濕蝕刻等來進行。
其次，如圖18所示般，在對應於構造MTa的區域AH的位置，除去碳膜200的一部分。藉由此工程，對應於構造MTa的區域AH的位置的碳膜200的上面的位置是形成比絕緣層123的上面更低。此工程是例如藉由RIE等來進行。
其次，如圖19所示般，在圖18所示的構造的上面形成絕緣層162’。絕緣層162’的形成是例如藉由CVD等來進行。
其次，如圖20所示般，從圖19所示的構造的上面除去絕緣層162’的一部分。藉由此工程，在對應於構造MTa的區域AH的位置，形成高度會從區域AH的外周部朝向中央部變低般，在中央具有間隙的絕緣層162(圖20(b)的剖面圖的絕緣層162a及絕緣層162b)。絕緣層162a及絕緣層162b是在構造MTa的Y方向中央部分離，在構造MTa的Y方向中央部是碳膜200會露出。此工程是例如藉由RIE等來進行。
其次，如圖21所示般，除去在對應於構造MTa的區域AH的位置被埋入的碳膜200。碳膜200的除去是經由被形成於絕緣層162a及絕緣層162b之間的間隙來進行。此工程是例如藉由灰化等來進行。
其次，如圖22所示般，在圖21所示的構造的上面，例如將氧化矽(SiO 2)等的絕緣層124成膜，在對應於構造MTa的區域AH的位置形成空隙160。在此工程中，絕緣層124的成膜是例如以成長速度快等、覆蓋(coverage)特性低的成膜條件來進行。因此，絕緣層124是只被形成於比絕緣層162a及絕緣層162b更上方，不經由絕緣層162a及絕緣層162b之間的間隙來進入至空隙160(在比絕緣層162a及絕緣層162b更下方是不被形成)。此工程是例如藉由CVD等來進行。
其次，如圖23所示般，在X方向相鄰的區域AH之間的部分，將絕緣層124除去至半導體層130的Z方向上端面，在該被除去部分形成半導體層131。絕緣層124的除去是例如藉由利用微影製程及RIE的圖案化來進行。半導體層131的形成是例如藉由利用CVD的成膜及回蝕等來進行。
將經過以上的工程時的區域R2(圖6)的構造顯示於圖24。在區域R2中，構造MTa是基本上與區域R1同樣地形成，但在X方向相鄰的2個的構造MTa之間是哪個的開口也不被形成。因此，被層疊於Z方向的複數的犧牲層120A等之中，在X方向相鄰的2個的開口MTa’之間所設的部分是在Y方向未被分斷。
其次，如圖25所示般，在包含構造MTa的X方向兩端的區域，分別形成開口STB’。開口STB’是形成為從Z方向看與位於構造MTa的X方向兩端的區域AH重疊。
開口STB’是如圖25(b)所示般，延伸於Z方向，將絕緣層124的一部分及絕緣層126部分地分斷於Y方向，使空隙160露出。並且，在開口STB’的形成時，同時除去包圍空隙160的側壁部分之絕緣層161、絕緣層123、絕緣層141、電荷蓄積層142及區塊絕緣層143的一部分，進一步，同時除去接觸於空隙160的底面部分之絕緣層141、電荷蓄積層142及區塊絕緣層143的一部分，使半導體層171露出。開口STB’是例如將在對應於開口STB’的部分具有開口的絕緣層形成於圖24所示的構造的上面，以此作為遮罩進行RIE等而形成。
其次，如圖26所示般，將氧化矽(SiO 2)等的絕緣層190成膜於開口STB’的內部。藉由此工程，對應於開口STB’的區域的空隙160會被除去，形成構造STB”。此工程是例如藉由CVD等來進行。
其次，如圖27所示般，在包含：在X方向相鄰的2個的構造MTa之間的部分、及在X方向相鄰的2個的構造STB”的一部分的部分，之區域，形成開口STH’。
如圖27(b)所示般，開口STH’之中由Z方向看與構造STB”重疊的F-F’剖面的部分是延伸於Z方向，將絕緣層124、絕緣層123、犧牲層120A及絕緣層122、半導體層172、絕緣層170C、絕緣層170B及絕緣層170A部分地分斷於Y方向，使半導體層171露出。
如圖27(c)所示般，開口STH’之中由Z方向看不與構造STB”重疊的G-G’剖面的部分是延伸於Z方向，將絕緣層124、絕緣層123、犧牲層120A及絕緣層122部分地分斷於Y方向，使半導體層172露出。
另外，如圖27所示般，構造STB”之中，由Z方向看不與開口STH’重疊的部分是成為埋入絕緣層190的構造STB。亦即，開口STH’是在X方向相鄰的2個的構造STB之間設置。開口STH’是例如將在對應於開口STH’的部分具有開口的絕緣層形成於圖26所示的構造的上面，以此作為遮罩進行RIE等而形成。又，RIE是例如以氧化矽(SiO 2)比矽(Si)更容易被除去的條件實行。
其次，如圖28所示般，在絕緣層124的上面、以及開口STH’底面及側面形成非晶矽(Si)等的保護層210。保護層210的形成是例如藉由CVD等來進行。
其次，如圖29所示般，保護層210之中，除去被設在開口STH’內的底面部的部分，使半導體層171露出。此工程是例如藉由RIE等來進行。
其次，如圖30及圖31所示般，經由開口STH’來除去絕緣層170A、絕緣層170B及絕緣層170C。藉由此工程，如圖31所示般，使構造MTa的半導體層130側壁的一部分露出。在此工程中，由與絕緣層170B同種類的材料所組成的犧牲層120A是藉由保護層210來保護，因此不同時被蝕刻。此工程是例如藉由濕蝕刻等的方法來進行。
其次，如圖32及圖33所示般，經由開口STH’，在半導體層130的側面、半導體層171的上面、及半導體層172的下面，形成多晶矽(Si)等的半導體層170。此工程是例如藉由磊晶成長等來進行。
其次，如圖32所示般，除去開口STH’內壁部的保護層210。此工程是例如藉由濕蝕刻等的方法來進行。
其次，如圖34及圖35所示般，經由開口STH’來除去複數的犧牲層120A，而形成複數的空洞CA。此工程是例如藉由濕蝕刻等的方法來進行。
其次，如圖36所示般，在除去犧牲層120A而形成的空洞CA形成複數的導電層120。導電層120的形成是例如藉由CVD等的方法來進行。
其次，在開口STH’形成氧化膜等的絕緣層而形成構造STH，藉由分別在半導體層131的上部設置位元線觸點BLC，在位元線觸點BLC的上部設置位元線BL，形成參照圖3說明的構成。
[讀出動作] 其次，參照圖37(a)說明有關本實施形態的半導體記憶裝置的讀出動作。圖37(a)是用以說明有關同讀出動作的模式性的剖面圖。另外，在圖37(a)中，說明有關對於記憶體串MSa中所含的預定的記憶格MC實行讀出動作的例子。
如圖37(a)所示般，在讀出動作中，將讀出電壓V CGXR供給至作為選擇字元線WL機能的第1導電層120a，將讀出路徑電壓V READ供給至作為非選擇字元線WL機能的第1導電層120a，將電壓V SG供給至作為汲極側選擇閘極線SGD機能的第1導電層120a，將讀出遮斷電壓V OFF供給至作為字元線WL機能的複數的第2導電層120b，將接地電壓V SS供給至作為汲極側選擇閘極線SGD機能的第2導電層120b，將電壓V SG供給至作為源極側選擇閘極線SGS機能的導電層120，將源極電壓V SRC供給至半導體層170。
讀出電壓V CGXR是按照被記錄於記憶格MC的資料，記憶格MC成為ON狀態或OFF狀態的程度的電壓。例如，記憶格MC的臨界值電壓被控制成n(n是2以上的整數)種的狀態時，讀出電壓V CGXR是被控制成至少n-1種的大小。讀出路徑電壓V READ是不拘被記錄於記憶格MC的資料，記憶格MC成為ON狀態的程度的電壓，比讀出電壓V CGXR的最大值更大。讀出遮斷電壓V OFF是不拘被記錄於記憶格MC的資料，記憶格MC成為OFF狀態的程度的電壓，比讀出電壓V CGXR的最小值更小。讀出遮斷電壓V OFF是例如亦可比接地電壓V SS更小。亦即，讀出遮斷電壓V OFF是亦可具有負的極性。電壓V SG是汲極側選擇電晶體STD及源極側選擇電晶體STS成為ON狀態的程度的電壓，比接地電壓V SS更大。源極電壓V SRC是與接地電壓V SS同程度的大小的電壓，比接地電壓V SS更大。
藉此，在半導體層130形成使位元線BL與選擇記憶格MC的通道區域導通之電子的通道、及使源極線SL與選擇記憶格MC的通道區域導通之電子的通道。並且，按照被積蓄於選擇記憶格MC的電荷蓄積層142的電荷量，選擇記憶格MC成為ON狀態或OFF狀態。周邊電路PC(圖1)是例如藉由檢測出位元線BL的電壓的高低或流至位元線BL的電流的大小，判定被記錄於記憶格MC的資料。
另外，在圖37(a)中，在作為字元線WL機能的全部的第2導電層120b供給讀出遮斷電壓V OFF。然而，如此的方法是只不過例示，具體的方法是可適當調整。例如，亦可只在作為選擇字元線WL機能的第1導電層120a與在Y方向相鄰的第2導電層120b供給讀出遮斷電壓V OFF，在作為字元線WL機能以外的第2導電層120b供給接地電壓V SS、讀出路徑電壓V READ或其他的電壓。
[寫入動作] 其次，參照圖37(b)說明有關本實施形態的半導體記憶裝置的寫入動作。圖37(b)是用以說明有關同寫入動作的模式性的剖面圖。另外，在圖37(b)中，說明有關對於記憶體串MSa中所含的預定的記憶格MC實行寫入動作的例子。
在寫入動作中，在作為選擇字元線WL機能的第1導電層120a供給程式電壓(program voltage)V PGM，在作為非選擇字元線WL機能的第1導電層120a，第2導電層120b供給寫入路徑電壓V PASS，在作為汲極側選擇閘極線SGD機能的第1導電層120a，第2導電層120b供給電壓V SGD，在作為源極側選擇閘極線SGS機能的第1導電層120a，第2導電層120b供給接地電壓V SS。
程式電壓V PGM是使電子蓄積於選擇記憶格MC的電荷蓄積層142的程度的電壓，比上述的讀出路徑電壓V READ更大。寫入路徑電壓V PASS是不拘被記錄於記憶格MC的資料，記憶格MC成為ON狀態的程度的電壓，與上述的讀出路徑電壓V READ相同或更大，比程式電壓V PGM更小。電壓V SGD是當源極電壓V SRC被供給至位元線BL時，汲極側選擇電晶體STD成為ON狀態，當預定的驅動電壓被供給至位元線BL時，汲極側選擇電晶體STD成為OFF狀態的程度的電壓。電壓V SGD是比接地電壓V SS更大，比上述的電壓V SG更小。
藉此，在第1半導體層130a形成使位元線BL與選擇記憶格MC的通道區域導通之電子的通道。又，選擇記憶格MC的通道區域的電子會通過第1絕緣層141a而被蓄積於第1電荷蓄積層142a。
若對於參照圖2及圖3說明般的半導體記憶裝置實行複數次上述的寫入動作，則電荷會慢慢地被蓄積於電荷蓄積層142，記憶格MC的臨界值電壓慢慢地增大。在本實施形態中，藉由如此的方法，將記憶格MC的臨界值電壓控制成2種以上的狀態，藉此記憶資料。
[效果] 將比較例的半導體記憶裝置的構成顯示於圖38。比較例的半導體記憶裝置是取代第1絕緣層141a及第2絕緣層141b，而具備第1絕緣層141a’及第2絕緣層141b’。
第1絕緣層141a’是對應於在X方向交替並排的複數的記憶體單元構造MUS及複數的記憶體單元間構造IMUS的雙方，延伸於X方向，被設在第1導電層120a與複數的第1半導體層130a之間。
第2絕緣層141b’是對應於在X方向交替並排的複數的記憶體單元構造MUS及複數的記憶體單元間構造IMUS的雙方，延伸於X方向，被設在第2導電層120b與複數的第2半導體層130b之間。
並且，在比較例的半導體記憶裝置中，記憶體單元間構造IMUS是取代空隙160而具備絕緣層151。絕緣層151是被設在記憶體單元間構造IMUS的中央部，延伸於Z方向。絕緣層151是例如氧化矽(SiO 2)等的絕緣層。
在此，例如，不像本實施形態那樣配置空隙160，而設置絕緣層151的比較例中，對於上述那樣的寫入動作，有記憶格MC的臨界值電壓不適宜地增大的情況。這可思考是起因於其次般的現象。亦即，在寫入動作的實行後實行上述的讀出動作，電流流至位元線BL時，被判定成記憶格MC的臨界值電壓未到達目標值。又，電流未流至位元線BL時，被判定成記憶格MC的臨界值電壓到達目標值。在此，若在比較例的半導體記憶裝置中實行寫入動作，則會有充分的電荷量的電子不被蓄積於對向於半導體層130的X方向的兩端附近之電荷蓄積層142的部分P11的情況。這是因為在位於比對向於半導體層130的X方向的兩端部的部分P11更外側的電荷蓄積層142的部分P12施加強的電場。因此，若在寫入動作的實行後實行讀出動作，則會有在半導體層130的X方向兩端附近的部分P13形成電子的通道，此成為洩漏路徑而電流流動的情況。如此的情況，即使假設在寫入動作中充分的電荷量的電子被蓄積於選擇記憶格MC的電荷蓄積層142時，也會有記憶格MC的臨界值電壓不到達目標值的情況。
於是，在本實施形態中，例如圖3及圖4所示般，在X方向相鄰的半導體層130之間配置比介電常數低的區域即空隙160。藉此，在導電層120與半導體層130之間施加程式電壓時，抑制在對向於比半導體層130的X方向的兩端部更外側的電荷蓄積層142的部分施加強的電場，對於與半導體層130對向的電荷蓄積層142的部分，可使比較均一的電場產生於X方向全域。藉此，可在X方向均一地使電荷蓄積於與半導體層130對向的電荷蓄積層142的部分。藉此，可提供一種在讀出動作中，抑制在半導體層130的X方向兩端附近形成洩漏路徑，適宜地控制記憶格MC的臨界值電壓，適宜地動作的半導體記憶裝置。
[第2實施形態] 其次，參照圖39及圖40說明有關第2實施形態的半導體記憶裝置的構成。圖39(a)是第2實施形態的半導體記憶裝置的模式性的平面圖。圖39(b)是對應於以圖39(a)的H-H’線所示的部分的剖面之模式性的剖面圖。圖40是對應於圖39(a)的記憶體單元構造MUS及其附近的部分的模式性的擴大圖。在圖39及圖40是省略一部分的構成。
第2實施形態的記憶體單元構造MUS及記憶體單元間構造IMUS是基本上與第1實施形態同樣地構成。但，本實施形態的半導體記憶裝置是取代第1絕緣層141a及第2絕緣層141b而具備第1絕緣層141_2a及第2絕緣層141_2b，取代第1電荷蓄積層142a及第2電荷蓄積層142b而具備第1電荷蓄積層142_2a及第2電荷蓄積層142_2b，取代第1區塊絕緣層143a及第2區塊絕緣層143b而具備第1區塊絕緣層143_2a及第2區塊絕緣層143_2b，取代空隙160而具備空隙160_2，取代絕緣層161而具備絕緣層161_2。
第1絕緣層141a與第1絕緣層141_2a是基本上同樣地構成。第2絕緣層141b與第2絕緣層141_2b是基本上同樣地構成。第1電荷蓄積層142a與第1電荷蓄積層142_2a是基本上同樣地構成。第2電荷蓄積層142b與第2電荷蓄積層142_2b是基本上同樣地構成。第1區塊絕緣層143a與第1區塊絕緣層143_2a是基本上同樣地構成。第2區塊絕緣層143b與第2區塊絕緣層143_2b是基本上同樣地構成。
但，如圖39及圖40所示般，在本實施形態中，不僅第1絕緣層141_2a及第2絕緣層141_2b，連第1電荷蓄積層142_2a及第2電荷蓄積層142_2b、第1區塊絕緣層143_2a及第2區塊絕緣層143_2b也對應於在X方向並排的複數的記憶體單元構造MUS而設，在X方向被分斷。
空隙160_2是在X方向彼此相鄰的2個的記憶體單元構造MUS之中，被設在一方的記憶體單元構造MUS所具備的半導體層130(第1半導體層130a及第2半導體層130b)與另一方的記憶體單元構造MUS所具備的半導體層130(第1半導體層130a及第2半導體層130b)之間，具備與空隙160同樣的構成的空間。但，在覆蓋空隙160_2的側面及下面的位置是設有氧化矽(SiO 2)等的絕緣層161_2。
又，圖40是圖示：以通過在X方向相鄰的2個的第1半導體層130a之方式延伸於X方向的第1假想線L a11、及以通過在X方向相鄰的2個的第2半導體層130b之方式延伸於X方向的第2假想線L b11。如圖40所例示般，空隙160_2是被設為第1假想線L a1及第2假想線L b1會通過空隙160_2的一部分。
又，如圖40所例示般，第1導電層120a與空隙160_2之間的Y方向的距離Y a12是比第1導電層120a與第1半導體層130a之間的Y方向的距離Y a11更小。又，第2導電層120b與空隙160_2之間的Y方向的距離Y b12是比第2導電層120b與第2半導體層130b之間的Y方向的距離Y b11更小。
[製造方法] 其次，參照圖41~圖44來說明有關本實施形態的半導體記憶裝置的製造方法。圖41~圖44中的(a)是用以說明有關同製造方法的模式性的平面圖。圖41~圖44中的(b)是用以說明有關同製造方法的模式性的剖面圖，顯示對應於圖41~圖44中的(a)的I-I’線的剖面。
另外，在以下的說明中，有將第1絕緣層141_2a及第2絕緣層141_2b稱為絕緣層141_2的情況。又，有將第1電荷蓄積層142_2a及第2電荷蓄積層142_2b稱為電荷蓄積層142_2的情況。又，有將第1區塊絕緣層143_2a及第2區塊絕緣層143_2b稱為區塊絕緣層143_2的情況。
首先，與參照圖5~圖11說明的工程同樣，形成圖11所示的構造。
其次，如圖41所示般，除去絕緣層150之中，被設在對應於區域AH的位置的部分，然後除去硬遮罩HM。此工程是例如藉由RIE等來進行。另外，在此工程中，半導體層130的一部分、絕緣層141_2的一部分、電荷蓄積層142_2的一部分、及區塊絕緣層143_2的一部分也同時除去至比最下層的絕緣層122更下方的位置。
其次，如圖42所示般，除去在對應於構造MTa的區域AH的位置露出的半導體層130，在構造的上面、及對應於構造MTa的區域AH的位置的側壁面及底面形成絕緣層161_2。絕緣層161_2的厚度是亦可比區塊絕緣層143_2更厚。除去半導體層130的工程是例如藉由利用RIE的各向同性蝕刻來進行。形成絕緣層161_2的工程是例如藉由CVD等來進行。
其次，如圖43所示般，在對應於構造MTa的區域AH的位置，碳膜200的上面的位置會形成為比絕緣層123的上面更低，同時除去絕緣層161_2的一部分、半導體層180。並且，在構造的上面形成絕緣層162”。此工程是與圖15~圖19所示的工程同樣地進行。
其次，如圖44所示般，形成絕緣層162(絕緣層162a及絕緣層162b)，除去被埋入的碳膜200，將絕緣層124成膜，而形成空隙160_2。並且，在X方向相鄰的區域AH之間的部分形成半導體層131。此工程是與圖20~圖23所示的工程同樣地進行。
其次，形成半導體層170以及導電層120，形成參照圖39及圖40說明的構造。此工程是與參照圖24~圖36說明的工程同樣地進行。
[第3實施形態] 其次，參照圖45說明有關第3實施形態的半導體記憶裝置的構成。圖45(a)是第3實施形態的半導體記憶裝置的模式性的平面圖。圖45(b)是對應於以圖45(a)的J-J’線所示的部分的剖面之模式性的剖面圖。在圖45是省略一部分的構成。
第3實施形態的記憶體單元構造MUS及記憶體單元間構造IMUS是基本上與第1實施形態同樣地構成。但，本實施形態的半導體記憶裝置是取代空隙160而具備空隙160_3，取代絕緣層161而具備絕緣層161_3。又，本實施形態的半導體記憶裝置是在記憶體單元構造MUS的Y方向中央部具備空隙163。
空隙160_3是具備與空隙160同樣的構成的空間。但，如圖45所示般，在覆蓋空隙160_3的Y方向側面及下面的位置是設有氧化矽(SiO 2)等的絕緣層161_3。
空隙163是經由絕緣層161_3來設於第1半導體層130a及第2半導體層130b的Y方向的之間的位置，延伸於Z方向。空隙163是具備與空隙160同樣的特性的空間。又，如圖45(b)所示般，在覆蓋空隙163的Y方向側面及下面的位置是設有絕緣層161_3。
另外，在圖45中是顯示在X方向鄰接的空隙163與空隙160_3會在X方向連接而設的例子。另一方面，空隙163與空隙160_3是亦可在X方向未連接。例如，亦可在空隙163與空隙160_3之間設有絕緣層等，空隙163與空隙160_3作為空間分離而設。
[製造方法] 其次，參照圖46~圖52說明有關本實施形態的半導體記憶裝置的製造方法。圖46~圖52中的(a)是用以說明有關同製造方法的模式性的平面圖。圖46~圖52中的(b)是用以說明有關同製造方法的模式性的剖面圖，表示對應於圖46~圖52中的(a)的K-K’線的剖面。
首先，與參照圖5~圖11說明的工程同樣，形成圖11所示的構造。但，在構造MTa內是取代絕緣層150而形成絕緣層152。絕緣層152是例如對於氫氟酸等蝕刻速率快，塗佈型的氧化矽(SiO 2)等。
其次，如圖46所示般，絕緣層152之中，除去被設在對應於區域AH的位置的部分，然後除去硬遮罩HM。此工程是例如藉由RIE等來進行。另外，在此工程中，半導體層130的一部分、絕緣層141的一部分、電荷蓄積層142的一部分、及區塊絕緣層143的一部分也同時被除去至比最上層的犧牲層120A更上的位置。
其次，如圖47所示般，構造MTa的半導體層130及絕緣層141之中，除去在對應於區域AH的位置露出的部分。並且，除去不對應於構造MTa的區域AH的位置的絕緣層152。除去半導體層130的工程是例如藉由利用RIE的各向同性蝕刻來進行。除去絕緣層141及絕緣層152的工程是例如藉由使用氫氟酸等的濕蝕刻來進行。另外，氫氟酸等對於絕緣層152的蝕刻速率是比對於絕緣層141的速率更快，因此絕緣層152會全部被除去，絕緣層141是亦可一部分殘留。
其次，如圖48所示般，在構造的上面、及構造MTa的側壁面及底面形成絕緣層161_3。形成絕緣層161_3的工程是例如藉由CVD等來進行。
其次，如圖49所示般，在對應於構造MTa的位置形成碳膜200_3。並且，以在對應於構造MTa的區域AH的位置，碳膜200_3的上面的位置會成為比絕緣層123的上面更低的位置，在不對應於構造MTa的區域AH的位置，碳膜200_3的上面的位置會成為與半導體層130的上面同程度的位置之方式，除去碳膜200_3的一部分。此工程是與圖15~圖18所示的工程同樣地進行。
其次，如圖50所示般，在構造的上面形成絕緣層162”’。此工程是與圖19所示的工程同樣地進行。
其次，如圖51所示般，從圖50所示的構造的上面除去絕緣層162”’的一部分。藉由此工程，在對應於構造MTa的區域AH的位置，形成絕緣層162(圖50(b)的剖面圖的絕緣層162a及絕緣層162b)。絕緣層162a及絕緣層162b是在構造MTa的Y方向中央部分離，在構造MTa的Y方向中央部是碳膜200_3會露出。此工程是例如藉由RIE等進行。
其次，如圖52所示般，除去被埋入至構造MTa的碳膜200_3，將絕緣層124成膜，而形成空隙160_3及空隙163。此工程是與圖21~圖22所示的工程同樣地進行。
其次，形成半導體層170及導電層120，形成參照圖45說明的構造。此工程是與參照圖25~圖36說明的工程同樣進行。
[第4實施形態] 其次，參照圖53，說明有關第4實施形態的半導體記憶裝置的構成。圖53(a)是第4實施形態的半導體記憶裝置的模式性的平面圖。圖53(b)是對應於以圖53(a)的L-L’線所示的部分的剖面之模式性的剖面圖。在圖53中省略一部分的構成。
第4實施形態的記憶體單元構造MUS及記憶體單元間構造IMUS是基本上與第2實施形態同樣地構成。但，本實施形態的半導體記憶裝置是取代空隙160_2而具備空隙160_4，取代絕緣層161_2而具備絕緣層161_4。又，本實施形態的半導體記憶裝置是在記憶體單元構造MUS的Y方向中央部具備空隙163_4。
空隙160_4是具備與空隙160_2同樣的構成的空間。但，如圖53所示般，在覆蓋空隙160_4的Y方向側面及下面的位置是設有氧化矽(SiO 2)等的絕緣層161_4。
空隙163_4是經由絕緣層161_4來設於第1半導體層130a及第2半導體層130b的Y方向之間的位置，延伸於Z方向。空隙163_4是具備與空隙160同樣的特性的空間。並且，在覆蓋空隙160_4的Y方向側面及下面的位置是設有絕緣層161_4。
另外，在圖53中是顯示鄰接的空隙163_4與空隙160_4會在X方向連接的例子。另一方面，空隙163_4與空隙160_4是亦可在X方向未連接。例如，亦可在空隙163_4與空隙160_4之間設有絕緣層等，空隙163_4與空隙160_4作為空間分離而設。
[其他的實施形態] 以上，舉例提示有關第1~第4實施形態的半導體記憶裝置。然而，以上的構成只不過是舉例提示者，具體的構成等是可適當調整。
[其他] 說明了本發明的幾個的實施形態，但該等的實施形態是舉例提示者，未意圖限定發明的範圍。該等實施形態是可以其他各種的形態實施，可在不脫離發明的要旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是若含在發明的範圍或主旨中，則同樣含在申請專利範圍記載的發明及其均等的範圍中。
110:基板 120:導電層 120a:第1導電層 120b:第2導電層 130:半導體層 130a:第1半導體層 130b:第2半導體層 141:絕緣層 141a:第1絕緣層 141b:第2絕緣層 142:電荷蓄積層 142a:第1電荷蓄積層 142b:第2電荷蓄積層 143:區塊絕緣層 150:絕緣層 160:空隙
[圖1]是第1實施形態的半導體記憶裝置的模式性的等效電路圖。 [圖2]是同半導體記憶裝置的模式性的立體圖。 [圖3](a)是對應於圖2的A-A’線所示的部分的剖面之模式性的平面圖，(b)是對應於(a)的B-B’線所示的部分的剖面之模式性的剖面圖。 [圖4]是對應於圖3(a)的記憶體單元構造MUS及其附近的部分的模式性的擴大圖。 [圖5]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖6]是表示同製造方法的模式性的平面圖。 [圖7]是表示同製造方法的模式性的平面圖及剖面圖。 [圖8]是表示同製造方法的模式性的平面圖及剖面圖。 [圖9]是表示同製造方法的模式性的平面圖及剖面圖。 [圖10]是表示同製造方法的模式性的平面圖及剖面圖。 [圖11]是表示同製造方法的模式性的平面圖及剖面圖。 [圖12]是表示同製造方法的模式性的平面圖及剖面圖。 [圖13]是表示同製造方法的模式性的平面圖及剖面圖。 [圖14]是表示同製造方法的模式性的平面圖及剖面圖。 [圖15]是表示同製造方法的模式性的平面圖及剖面圖。 [圖16]是表示同製造方法的模式性的平面圖及剖面圖。 [圖17]是表示同製造方法的模式性的平面圖及剖面圖。 [圖18]是表示同製造方法的模式性的平面圖及剖面圖。 [圖19]是表示同製造方法的模式性的平面圖及剖面圖。 [圖20]是表示同製造方法的模式性的平面圖及剖面圖。 [圖21]是表示同製造方法的模式性的平面圖及剖面圖。 [圖22]是表示同製造方法的模式性的平面圖及剖面圖。 [圖23]是表示同製造方法的模式性的平面圖及剖面圖。 [圖24]是表示同製造方法的模式性的平面圖及剖面圖。 [圖25]是表示同製造方法的模式性的平面圖及剖面圖。 [圖26]是表示同製造方法的模式性的平面圖及剖面圖。 [圖27]是表示同製造方法的模式性的平面圖及剖面圖。 [圖28]是表示同製造方法的模式性的平面圖及剖面圖。 [圖29]是表示同製造方法的模式性的平面圖及剖面圖。 [圖30]是表示同製造方法的模式性的平面圖及剖面圖。 [圖31]是表示同製造方法的模式性的平面圖及剖面圖。 [圖32]是表示同製造方法的模式性的平面圖及剖面圖。 [圖33]是表示同製造方法的模式性的平面圖及剖面圖。 [圖34]是表示同製造方法的模式性的平面圖及剖面圖。 [圖35]是表示同製造方法的模式性的平面圖及剖面圖。 [圖36]是表示同製造方法的模式性的平面圖及剖面圖。 [圖37]是用以說明有關第1實施形態的讀出動作及寫入動作的模式性的剖面圖。 [圖38]是表示比較例的半導體記憶裝置的一部分的構成的模式性的平面圖。 [圖39]是第2實施形態的半導體記憶裝置的模式性的平面圖及剖面圖。 [圖40]是對應於圖39(a)的記憶體單元構造MUS及其附近的部分的模式性的擴大圖。 [圖41]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖42]是表示同製造方法的模式性的平面圖及剖面圖。 [圖43]是表示同製造方法的模式性的平面圖及剖面圖。 [圖44]是表示同製造方法的模式性的平面圖及剖面圖。 [圖45]是第3實施形態的半導體記憶裝置的模式性的平面圖及剖面圖。 [圖46]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖47]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖48]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖49]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖50]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖51]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖52]是表示同半導體記憶裝置的製造方法的模式性的平面圖及剖面圖。 [圖53]是第4實施形態的半導體記憶裝置的模式性的平面圖及剖面圖。
120:導電層
120a:第1導電層
120b:第2導電層
130:半導體層
130a:第1半導體層
130b:第2半導體層
140a:第1閘極絕緣層
140b:第2閘極絕緣層
150,161a:絕緣層
141a:第1絕緣層
141b:第2絕緣層
142a:第1電荷蓄積層
142b:第2電荷蓄積層
143a:第1區塊絕緣層
143b:第2區塊絕緣層
160:空隙
161b:絕緣層
IMUS:記憶體單元間構造
LS,LSa,LSb:層疊體構造
MT:記憶體溝構造
MUS:記憶體單元構造

Claims (9)

  1. 一種半導體記憶裝置，其特徵係具備：延伸於第1方向的第1導電層；在與前述第1方向交叉的第2方向，從前述第1導電層分離而配置，延伸於前述第1方向的第2導電層；被設在前述第1導電層與前述第2導電層之間，排列於前述第1方向，具備與前述第1導電層對向的第1部分及與前述第2導電層對向的第2部分之複數的半導體層；跨越前述第1導電層與前述複數的半導體層所對向的複數的區域而延伸於前述第1方向，被設在前述第1導電層與前述複數的半導體層之間的第1電荷蓄積層；跨越前述第2導電層與前述複數的半導體層所對向的複數的區域而延伸於前述第1方向，被設在前述第2導電層與前述複數的半導體層之間的第2電荷蓄積層；分別被設在前述第1導電層與前述複數的半導體層的前述第1部分之間的複數的第1記憶格；及分別被設在前述第2導電層與前述複數的半導體層的前述第2部分之間的複數的第2記憶格，在前述第1方向相鄰的2個的前述半導體層的各前述第1部分之間及各前述第2部分之間設有空隙，第1電荷蓄積層係在前述第1導電層與前述空隙之間也設置，第2電荷蓄積層係在前述第2導電層與前述空隙之間也設置。
  2. 如請求項1記載的半導體記憶裝置，其中，前述第1導電層及前述第2導電層，係複數排列設於與前述第1方向及前述第2方向交叉的第3方向。
  3. 如請求項2記載的半導體記憶裝置，其中，前述第1部分係延伸於前述第3方向，在前述第2方向與複數的前述第1導電層對向，前述第2部分係延伸於前述第3方向，在前述第2方向與複數的前述第2導電層對向。
  4. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，在前述第1部分與前述第2部分之間設有空隙。
  5. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，在前述第1部分與前述第2部分之間設有第1絕緣層。
  6. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，具備：分別被設在前述第1導電層與前述複數的半導體層之間的複數的第1電荷蓄積層；及分別被設在前述第2導電層與前述複數的半導體層之間的複數的第2電荷蓄積層，在前述第1方向相鄰的2個的前述第1電荷蓄積層，係在前述第1方向分離，在前述第1方向相鄰的2個的前述第2電荷蓄積層，係 在前述第1方向分離。
  7. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，前述第1導電層與前述空隙之間的距離，係比前述第1導電層與前述第1部分之間的距離更小，前述第2導電層與前述空隙之間的距離，係比前述第2導電層與前述第2部分之間的距離更小。
  8. 如請求項1記載的半導體記憶裝置，其中，具備：被設在前述第1部分與前述第1電荷蓄積層之間的第2絕緣層；被設在前述第2部分與前述第2電荷蓄積層之間的第3絕緣層；被設在前述空隙與前述第1電荷蓄積層之間的第4絕緣層；及被設在前述空隙與前述第2電荷蓄積層之間的第5絕緣層，前述第4絕緣層的前述第2方向的寬度，係比前述第2絕緣層的前述第2方向的寬度更小，前述第4絕緣層的前述第2方向的寬度，係比前述第3絕緣層的前述第2方向的寬度更小。
  9. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，將延伸於前述第1方向及前述第2方向，且包含前述第1導電層及前述第2導電層的剖面設為第1剖 面，在前述第1剖面設定：通過在前述第1方向相鄰的2個的前述第1部分的至少一部分，延伸於前述第1方向的第1假想線；及通過在前述第1方向相鄰的2個的前述第2部分的至少一部分，延伸於前述第1方向的第2假想線時，前述第1假想線及前述第2假想線，係通過前述空隙的一部分。
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