JP2023045293A - 半導体記憶装置 - Google Patents
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Abstract
【課題】高集積化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1方向に並ぶメモリ領域及びフックアップ領域を備える基板と、第1方向と交差する第2方向に並ぶ複数のメモリ構造とを備える。複数のメモリ構造は、基板の表面と交差する第3方向に並び、メモリ領域及びフックアップ領域にわたって第1方向に延伸する複数の導電層と、フックアップ領域に設けられ、第3方向に延伸し、複数の導電層の一部によって囲われた外周面を備え、複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極とを備える。フックアップ領域は、第1方向に並ぶ第1領域と第2領域とを備える。第1領域は、第1コンタクト電極及び第2コンタクト電極を含み、第2領域は、第3コンタクト電極を含む。第3コンタクト電極の第3方向の長さは、第1コンタクト電極の第3方向の長さよりも長く、第2コンタクト電極の第3方向の長さよりも短い。【選択図】図2
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン(Si3N4)等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第1方向に並ぶメモリ領域及びフックアップ領域を備える基板と、第1方向と交差する第2方向に並ぶ複数のメモリ構造と、を備える。複数のメモリ構造は、それぞれ、基板の表面と交差する第3方向に並び、メモリ領域及びフックアップ領域にわたって第1方向に延伸する複数の導電層と、メモリ領域に設けられ、第3方向に延伸し、複数の導電層に対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積膜と、フックアップ領域に設けられ、第3方向に延伸し、複数の導電層の一部によって囲われた外周面を備え、複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と、を備える。フックアップ領域は、第1方向に並ぶ第1領域と第2領域とを備える。第1領域は、第1コンタクト電極及び第2コンタクト電極を含み、第2領域は、第3コンタクト電極を含む。第3コンタクト電極の第3方向の長さは、第1コンタクト電極の第3方向の長さよりも長く、第2コンタクト電極の第3方向の長さよりも短い。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、SEM(Scanning electron microscopy)やTEM(Transmission electron microscopy)等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
[第1実施形態]
[構成]
図1は、メモリダイMDの模式的な平面図である。図2は、図1のAで示した部分及びBで示した部分の模式的な拡大図である。図3は、図2のCで示した部分の模式的な拡大図である。図4は、図3に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のEで示した部分の模式的な拡大図である。図6は、図2に示す構造をF-F´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図2に示す構造をG-G´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図8は、図2で示したフックアップ領域の模式的な拡大図である。
[構成]
図1は、メモリダイMDの模式的な平面図である。図2は、図1のAで示した部分及びBで示した部分の模式的な拡大図である。図3は、図2のCで示した部分の模式的な拡大図である。図4は、図3に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のEで示した部分の模式的な拡大図である。図6は、図2に示す構造をF-F´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図2に示す構造をG-G´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図8は、図2で示したフックアップ領域の模式的な拡大図である。
例えば図1に示す様に、メモリダイMDは、半導体基板100を備える。半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。
また、メモリダイMDは、X方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCAを備える。メモリセルアレイ領域RMCAは、X方向に並ぶ2つのメモリホール領域RMH(メモリホール領域RMHをメモリ領域と呼ぶ場合もある。)と、これらメモリホール領域RMHの間に設けられたフックアップ領域RHUと、を備える。
メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。メモリブロックBLKは、例えば図2に示す様に、Y方向に並ぶ2つのフィンガー構造FS(フィンガー構造FSをメモリ構造と呼ぶ場合もある。)を備える。フィンガー構造FSは、例えば図2に示す様に、Y方向に並ぶ2つのストリングユニットSUを備える。
Y方向において隣り合う2つのフィンガー構造FSの間には、酸化シリコン(SiO2)等のブロック間絶縁層STが設けられる。また、例えば図2及び図3に示す様に、Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
メモリブロックBLKのメモリホール領域RMHは、例えば図4に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。尚、導電層110は、メモリセルのゲート電極及びワード線、又は、選択トランジスタのゲート電極及び選択ゲート線として機能する。
導電層110の下方には、半導体層112が設けられている。半導体層112は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層112及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。尚、半導体層112は、ソース線の一部として機能する。
半導体層120は、例えば図3に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、複数のメモリセル及び選択トランジスタのチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、例えば図4に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲まれており、導電層110と対向している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。図4の例では、半導体層120の上端部と不純物領域121の下端部との境界線を、破線によって示している。不純物領域121は、コンタクトCh及びコンタクトVy(図3)を介してビット線BLに接続される。
半導体層120の下端部は、半導体層112に接続されている。
ゲート絶縁膜130は、半導体層120の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜130は、例えば図5に示す様に、半導体層120及び導電層110の間に積層されたトンネル絶縁膜131、電荷蓄積膜132及びブロック絶縁膜133を備える。トンネル絶縁膜131及びブロック絶縁膜133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積膜132は、例えば、窒化シリコン(Si3N4)等の電荷を蓄積可能な膜である。トンネル絶縁膜131、電荷蓄積膜132、及び、ブロック絶縁膜133は略円筒状の形状を有し、半導体層120と半導体層112との接触部を除く半導体層120の外周面に沿ってZ方向に延伸する。
尚、図5には、ゲート絶縁膜130が窒化シリコン等の電荷蓄積膜132を備える例を示した。しかしながら、ゲート絶縁膜130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
メモリブロックBLKのフックアップ領域RHUは、例えば図2に示す様に、導電層110の一部と、X方向及びY方向のマトリクス状に並ぶ複数のコンタクト電極CCと、を備える。
尚、フックアップ領域RHUに配置される複数のコンタクト電極CCのうち、図2に示す複数のコンタクト電極CCについて、+Y方向から-Y方向に数えてa(aは1以上の整数)番目、-X方向から+X方向に数えてb(bは1以上の整数)番目のコンタクト電極CCを、コンタクト電極CCabと呼ぶ場合がある。例えば、+Y方向から-Y方向に数えて2番目、-X方向から+X方向に数えて4番目のコンタクト電極CCを、コンタクト電極CC24と呼ぶ場合がある。
X方向に並ぶ8つのコンタクト電極CCの列をコンタクト電極列CCGと呼ぶ場合がある。また、コンタクト電極列CCGに対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図2に示す様に、フックアップ領域RHUには、コンタクト電極列CCG(0),CCG(1)がY方向に交互に並んでいる。
複数のコンタクト電極CCは、図6及び図7に示す様に、Z方向に延伸し、下端において導電層110と接続されている。コンタクト電極CCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、コンタクト電極CCの外周面には、酸化シリコン(SiO2)等の絶縁層103が設けられている。
尚、以下の説明では、上方から数えてn(nは1以上の整数)番目の導電層110を、導電層110(n-1)と呼ぶ場合がある。また、複数のコンタクト電極CCのうち、導電層110(n)に接続されたものを、コンタクト電極CC(n)と呼ぶ場合がある。また、導電層110(n-1)を、第n層の導電層110と呼ぶ場合がある。図4、図6及び図7に示す様に、複数の導電層110(n)は、Z方向に等間隔で並んでいる。このため、コンタクト電極CC(n)のnは、コンタクト電極CCのZ方向の長さ(深さ)のレベルを表す。
図6に示す様に、コンタクト電極列CCG(0)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC11(0),CC12(1),CC13(2),CC14(3),CC15(4),CC16(5),CC17(6),CC18(7)を備えている。この様に、コンタクト電極列CCG(0)においては、メモリホール領域RMHから遠くなるごとに段階的にコンタクト電極CCの深さが深くなる(即ち、コンタクト電極CCのZ方向の長さが長くなる)。
図7に示す様に、コンタクト電極列CCG(1)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC21(7),CC22(6),CC23(5),CC24(4),CC25(3),CC26(2),CC27(1),CC28(0)を備えている。この様に、コンタクト電極列CCG(1)においては、メモリホール領域RMHから遠くなるごとに段階的にコンタクト電極CCの深さが浅くなる(即ち、コンタクト電極CCのZ方向の長さが短くなる)。
図8に示す様に、コンタクト電極列CCG(0)中の複数のコンタクト電極CC11(0),CC12(1),CC13(2),CC14(3),CC15(4),CC16(5),CC17(6),CC18(7)は、それぞれ、コンタクト電極列CCG(1)中の複数のコンタクト電極CC21(7),CC22(6),CC23(5),CC24(4),CC25(3),CC26(2),CC27(1),CC28(0)と、Y方向において並んでいる。
また、コンタクト電極列CCG(0)中の複数のコンタクト電極CC31(0),CC32(1),CC33(2),CC34(3),CC35(4),CC36(5),CC37(6),CC38(7)は、それぞれ、コンタクト電極列CCG(1)中の複数のコンタクト電極CC41(7),CC42(6),CC43(5),CC44(4),CC45(3),CC46(2),CC47(1),CC48(0)と、Y方向において並んでいる。
一定数m(mは2以上の整数)のコンタクト電極CCを含む領域を単位領域と呼ぶ場合がある。図8の例では、Y方向に並んだ2つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図8において、単位領域R11は、2つのコンタクト電極CC11(0),CC21(7)を含む領域である。単位領域R12は、2つのコンタクト電極CC12(1),CC22(6)を含む領域である。単位領域R13は、2つのコンタクト電極CC13(2),CC23(5)を含む領域である。単位領域R14は、2つのコンタクト電極CC14(3),CC24(4)を含む領域である。単位領域R15は、2つのコンタクト電極CC15(4),CC25(3)を含む領域である。単位領域R16は、2つのコンタクト電極CC16(5),CC26(2)を含む領域である。単位領域R17は、2つのコンタクト電極CC17(6),CC27(1)を含む領域である。単位領域R18は、2つのコンタクト電極CC18(7),CC28(0)を含む領域である。
また、単位領域R21は、2つのコンタクト電極CC31(0),CC41(7)を含む領域である。単位領域R22は、2つのコンタクト電極CC32(1),CC42(6)を含む領域である。単位領域R23は、2つのコンタクト電極CC33(2),CC43(5)を含む領域である。単位領域R24は、2つのコンタクト電極CC34(3),CC44(4)を含む領域である。単位領域R25は、2つのコンタクト電極CC35(4),CC45(3)を含む領域である。単位領域R26は、2つのコンタクト電極CC36(5),CC46(2)を含む領域である。単位領域R27は、2つのコンタクト電極CC37(6),CC47(1)を含む領域である。単位領域R28は、2つのコンタクト電極CC38(7),CC48(0)を含む領域である。
例えば、単位領域R11内に配置されたコンタクト電極CC11(0)の深さレベル「0」と、コンタクト電極CC11(7)の深さレベル「7」と、の平均値は、「3.5」である。同様に、単位領域R12~R18,R21~R28内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「3.5」である。即ち、全ての単位領域R11~R18,R21~R28内に配置された2つのコンタクト電極CCのZ方向の長さの平均値は、いずれも同一の値である。
尚、図2に示す様に、複数のコンタクト電極CCが配置されるフックアップ領域RHUは、X方向に並ぶ第1領域RHU1と第2領域RHU2とに分けられる。例えば、第1領域RHU1は、コンタクト電極CC11~CC14,CC21~CC24,・・・を含む領域であり、第2領域RHU2は、コンタクト電極CC15~CC18,CC25~CC28,・・・を含む領域である。
また、複数の単位領域に含まれるコンタクト電極CCの数をm(mは2以上の整数)とする。そして、複数のコンタクト電極CCのうち、Z方向の長さが1番目~m番目に大きいm個のコンタクト電極CCのZ方向の長さの平均値を「第1の長さ」とする。また、複数のコンタクト電極CCのうち、Z方向の長さが1番目~m番目に小さいm個のコンタクト電極CCのZ方向の長さの平均値を「第2の長さ」とする。
例えば、図8の例では、複数の単位領域に含まれるコンタクト電極CCの数mは「2」である。そして、Z方向の長さが1番目~2番目に大きい2個のコンタクト電極(例えば、コンタクト電極CC18(7),CC17(6))のZ方向の長さの平均値は、「6.5」である。従って、「第1の長さ」は、「6.5」となる。また、Z方向の長さが1番目~2番目に小さい2個のコンタクト電極(例えば、コンタクト電極CC11(0),CC12(1))のZ方向の長さの平均値は、「0.5」である。従って、「第2の長さ」は、「0.5」となる。
上述した様に、各単位領域R11~R18,R21~R28内における2個のコンタクト電極CCのZ方向の長さの各平均値(深さレベルの各平均値)は、「3.5」である。従って、各単位領域R11~R18,R21~R28内における2個のコンタクト電極CCのZ方向の長さの各平均値は、「第1の長さ」よりも小さく、「第2の長さ」よりも大きい。
[製造方法]
次に、図9~図42を参照して、メモリダイMDの製造方法について説明する。図11、図14、図23、図32、図39は、同製造方法について説明するための模式的な平面図であり、図2に対応する平面を示している。図9、図10、図12、図13、図15、図17、図19、図21、図24、図26、図28、図30、図33、図35、図37、図40~図42は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図9、図10、図16、図18、図20、図22、図25、図27、図29、図31、図34、図36、図38は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。
次に、図9~図42を参照して、メモリダイMDの製造方法について説明する。図11、図14、図23、図32、図39は、同製造方法について説明するための模式的な平面図であり、図2に対応する平面を示している。図9、図10、図12、図13、図15、図17、図19、図21、図24、図26、図28、図30、図33、図35、図37、図40~図42は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図9、図10、図16、図18、図20、図22、図25、図27、図29、図31、図34、図36、図38は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。
本実施形態に係るメモリダイMDの製造に際しては、例えば図9に示す様に、半導体層112を形成する。また、半導体層112の上方に、複数の絶縁層101及び複数の犠牲層111を交互に形成する。この工程は、例えば、CVD(Chemical Vapor Deposition)等の方法によって行われる。
次に、例えば図10に示す様に、複数の半導体層120等を形成する。この工程では、例えば、図9を参照して説明した構造の上面に、CVD等の方法によって、酸化シリコン(SiO2)等の絶縁層104を形成する。次に、RIE(Reactive Ion Etching)等の方法によって、絶縁層104、複数の絶縁層101及び複数の犠牲層111を貫通する貫通孔を形成する。また、CVD等の方法によって、この貫通孔の内周面にゲート絶縁膜130(図5)及び半導体層120を形成する。
次に、例えば図11及び図12に示す様に、コンタクト電極CCに対応する位置に、複数のコンタクトホールCH(0)を形成する。例えば、図10を参照して説明した構造の上面に、ハードマスク105を形成する。次に、RIE等の方法によって、ハードマスク105及び絶縁層104を貫通し、犠牲層111の上面を露出させる貫通孔を形成する。
尚、以下の説明では、上方から数えてn(nは1以上の整数)番目の犠牲層111を、犠牲層111(n-1)と呼ぶ場合がある。また、複数のコンタクトホールCHのうち、犠牲層111(n)の上面を露出させ、それよりも上方に設けられた全ての犠牲層111を貫通するものを、コンタクトホールCH(n)と呼ぶ場合がある。また、犠牲層111(n-1)を、第n層の犠牲層111と呼ぶ場合がある。図12等に示す様に、複数の犠牲層111(n)はZ方向に等間隔で並んでいる。このため、コンタクトホールCH(n)のnは、コンタクトホールCHのZ方向の長さ(深さ)のレベルを表す。
また、フックアップ領域RHUに配置される複数のコンタクトホールCHのうち、図11に示す複数のコンタクトホールCHについて、+Y方向から-Y方向に数えてa(aは1以上の整数)番目、-X方向から+X方向に数えてb(bは1以上の整数)番目のコンタクトホールCHを、コンタクトホールCHabと呼ぶ場合がある。
X方向に並ぶ8つのコンタクトホールCHの列をコンタクトホール列CHGと呼ぶ場合がある。図11に示す様に、フックアップ領域RHUには、2つのコンタクトホール列CHG(0),CHG(1)がY方向に交互に並んでいる。尚、コンタクトホール列CHG(0)は、コンタクト電極列CCG(0)と同じ位置に形成され、コンタクトホール列CHG(1)は、コンタクト電極列CCG(1)と同じ位置に形成される。
次に、リソグラフィ(PEP(Photo Engraving Process)と呼ぶ場合がある。)を用いて、コンタクトホールCHを加工するためのレジストパターンを生成する。
例えば図13に示す様に、図12を参照して説明した構造の上面に、レジスト151を塗布する。
尚、図12及び図13は、コンタクトホール列CHG(0)に対応する断面を示している。コンタクトホール列CHG(1)に対応する断面の構造も、図12及び図13に示す断面の構造と同様である。このため、コンタクトホール列CHG(1)に対応する断面図について図示を省略している。
次に、例えば図14~図16に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールCH12(0),CH14(0),CH16(0),CH18(0),CH21(0),CH23(0),CH25(0),CH27(0),CH32(0),CH34(0),CH36(0),CH38(0),CH41(0),CH43(0),CH45(0),CH47(0)の位置を露光する。
そして、レジスト151に応じた現像液で現像することで、コンタクトホールCH12(0),CH14(0),CH16(0),CH18(0),CH21(0),CH23(0),CH25(0),CH27(0),CH32(0),CH34(0),CH36(0),CH38(0),CH41(0),CH43(0),CH45(0),CH47(0)の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。
次に、例えば図17及び図18に示す様に、コンタクトホールCHのうち、開口しているコンタクトホールCH12(0),CH14(0),CH16(0),CH18(0),CH21(0),CH23(0),CH25(0),CH27(0)に対して、犠牲層111及び絶縁層101を1層ずつ除去する。これにより、第2層の犠牲層111(1)に達するコンタクトホールCH12(1),CH14(1),CH16(1),CH18(1),CH21(1),CH23(1),CH25(1),CH27(1)が形成される。この工程は、例えば、RIE等によって行われる。
尚、CH32(0),CH34(0),CH36(0),CH38(0),CH41(0),CH43(0),CH45(0),CH47(0)においても、犠牲層111及び絶縁層101が1層ずつ除去される。
そして、図19及び図20に示す様に、レジスト151を除去する。
次に、図21及び図22に示す様に、図19及び図20を参照して説明した構造の上面に、レジスト151を塗布する。
次に、例えば図23~図25に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールCH13(0),CH14(1),CH17(0),CH18(1),CH21(1),CH22(0),CH25(1),CH26(0),CH33(0),CH34(1),CH37(0),CH38(1),CH41(1),CH42(0),CH45(1),CH46(0)の位置を露光する。
そして、レジスト151に応じた現像液で現像することで、コンタクトホールCH13(0),CH14(1),CH17(0),CH18(1),CH21(1),CH22(0),CH25(1),CH26(0),CH33(0),CH34(1),CH37(0),CH38(1),CH41(1),CH42(0),CH45(1),CH46(0)の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。
次に、例えば図26及び図27に示す様に、コンタクトホールCHのうち、開口しているコンタクトホールCH13(0),CH14(1),CH17(0),CH18(1),CH21(1),CH22(0),CH25(1),CH26(0)に対して、犠牲層111及び絶縁層101を2層ずつ除去する。これにより、第3層及び第4層の犠牲層111(2),111(3)に達するコンタクトホールCH13(2),CH14(3),CH17(2),CH18(3),CH21(3),CH22(2),CH25(3),CH26(2)が形成される。この工程は、例えば、RIE等によって行われる。
尚、コンタクトホールCH33(0),CH34(1),CH37(0),CH38(1),CH41(1),CH42(0),CH45(1),CH26(0)においても、犠牲層111及び絶縁層101が2層ずつ除去される。
そして、図28及び図29に示す様に、レジスト151を除去する。
次に、図30及び図31に示す様に、図28及び図29を参照して説明した構造の上面に、レジスト151を塗布する。
次に、例えば図32~図34に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールCH15(0),CH16(1),CH17(2),CH18(3),CH21(3),CH22(2),CH23(1),CH24(0),CH35(0),CH36(1),CH37(2),CH38(3),CH41(3),CH42(2),CH43(1),CH44(0)の位置を露光する。
そして、レジスト151に応じた現像液で現像することで、コンタクトホールCH15(0),CH16(1),CH17(2),CH18(3),CH21(3),CH22(2),CH23(1),CH24(0),CH35(0),CH36(1),CH37(2),CH38(3),CH41(3),CH42(2),CH43(1),CH44(0)の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。
次に、例えば図35及び図36に示す様に、コンタクトホールCHのうち、開口しているコンタクトホールCH15(0),CH16(1),CH17(2),CH18(3),CH21(3),CH22(2),CH23(1),CH24(0)に対して、犠牲層111及び絶縁層101を4層ずつ除去する。これにより、第5層~第8層の犠牲層111(4)~111(7)に達するコンタクトホールCH15(4),CH16(5),CH17(6),CH18(7),CH21(7),CH22(6),CH23(5),CH24(4)が形成される。この工程は、例えば、RIE等によって行われる。
尚、コンタクトホールCH35(0),CH36(1),CH37(2),CH38(3),CH41(3),CH42(2),CH43(1),CH44(0)においても、犠牲層111及び絶縁層101が4層ずつ除去される。
そして、図37及び図38に示す様に、レジスト151を除去する。図39に示す様に、フックアップ領域RHUにおいては、コンタクトホール列CHG(0),CHG(1)が、Y方向に交互に並ぶ。そして、コンタクトホール列CHG(0)においては、メモリホール領域RMHから遠くなるごとに1層ずつコンタクトホールCHの深さが深くなっている。また、コンタクトホール列CHG(1)においては、メモリホール領域RMHから遠くなるごとに1層ずつコンタクトホールCHの深さが浅くなっている。
次に、例えば図40に示す様に、コンタクトホールCH11(0)~コンタクトホールCH18(7)の内部に、絶縁層103及び犠牲層106を形成する。この工程は、例えば、CVD等によって行われる。
次に、例えば図41に示す様に、導電層110を形成する。この工程では、例えば、RIE等の方法によって、ブロック間絶縁層ST(図2)に対応する位置に、複数の絶縁層101及び複数の犠牲層111を貫通する溝を形成する。次に、この溝を介したウェットエッチング等の方法によって、複数の犠牲層111を除去する。次に、CVD等の方法によって、複数の導電層110を形成する。
次に、例えば図42に示す様に、コンタクト電極CC11(0)~コンタクト電極CC18(7)を形成する。この工程では、例えば、犠牲層106を除去する。次に、RIE等の方法によって絶縁層103の一部を除去して、導電層110(0)~導電層110(7)の上面を露出させる。次に、CVD等の方法によってコンタクト電極CC11(0)~コンタクト電極CC18(7)を形成する。
その後、ビット線BL等を形成することにより、図1~図8を参照して説明した半導体記憶装置が形成される。
尚、図40~図42に基づき、コンタクトホール列CHG(0)からコンタクト電極列CCG(0)を形成する工程について説明した。しかしながら、コンタクトホール列CHG(1)からコンタクト電極列CCG(1)を形成する工程についても、図40~図42を参照して説明した内容と同様である。このため、コンタクトホール列CHG(1)及びコンタクト電極列CCG(1)に対応する断面図及びその説明を省略している。
[比較例]
[構成]
次に、図43及び図44を参照して、比較例に係る半導体記憶装置の構成について説明する。図43は、比較例に係る半導体記憶装置の模式的な平面図である。図44は、図43で示したフックアップ領域の模式的な拡大図である。
[構成]
次に、図43及び図44を参照して、比較例に係る半導体記憶装置の構成について説明する。図43は、比較例に係る半導体記憶装置の模式的な平面図である。図44は、図43で示したフックアップ領域の模式的な拡大図である。
尚、フックアップ領域RHUに配置される複数のコンタクト電極CCのうち、図43及び図44に示す複数のコンタクト電極CCについて、+Y方向から-Y方向に数えてa(aは1以上の整数)番目、-X方向から+X方向に数えてb(bは1以上の整数)番目のコンタクト電極CCを、コンタクト電極CCabと呼ぶ場合がある。
第1実施形態に係る半導体記憶装置においては、図2及び図8に示す様に、2つのコンタクト電極列CCG(0),CCG(1)がY方向に交互に並んでいる。一方、比較例に係る半導体記憶装置においては、図43及び図44に示す様に、コンタクト電極列CCG(0)だけがY方向に並んでいる。
複数のコンタクト電極列CCG(0)は、いずれも、メモリホール領域RMHに近いものから順に、コンタクト電極CC(0),CC(1),CC(2),CC(3),CC(4),CC(5),CC(6),CC(7)の順にX方向に並んでいる。即ち、複数のコンタクト電極列CCG(0)は、いずれも、メモリホール領域RMHから遠くなるごとに、1層ずつコンタクトホールCHの深さが深くなっている。
比較例において、一定数m(mは2以上の整数)のコンタクト電極CCを含む領域を単位領域と呼ぶ場合がある。図44の例では、Y方向に並んだ2つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図44において、単位領域R11は、2つのコンタクト電極CC11(0),CC21(0)を含む領域である。単位領域R12は、2つのコンタクト電極CC12(1),CC22(1)を含む領域である。単位領域R13は、2つのコンタクト電極CC13(2),CC23(2)を含む領域である。単位領域R14は、2つのコンタクト電極CC14(3),CC24(3)を含む領域である。単位領域R15は、2つのコンタクト電極CC15(4),CC25(4)を含む領域である。単位領域R16は、2つのコンタクト電極CC16(5),CC26(5)を含む領域である。単位領域R17は、2つのコンタクト電極CC17(6),CC27(6)を含む領域である。単位領域R18は、2つのコンタクト電極CC18(7),CC28(7)を含む領域である。
また、単位領域R21は、2つのコンタクト電極CC31(0),CC41(0)を含む領域である。単位領域R22は、2つのコンタクト電極CC32(1),CC42(1)を含む領域である。単位領域R23は、2つのコンタクト電極CC33(2),CC43(2)を含む領域である。単位領域R24は、2つのコンタクト電極CC34(3),CC44(3)を含む領域である。単位領域R25は、2つのコンタクト電極CC35(4),CC45(4)を含む領域である。単位領域R26は、2つのコンタクト電極CC36(5),CC46(5)を含む領域である。単位領域R27は、2つのコンタクト電極CC37(6),CC47(6)を含む領域である。単位領域R28は、2つのコンタクト電極CC38(7),CC48(7)を含む領域である。
単位領域R11,R21内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「0」である。単位領域R12,R22内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「1」である。単位領域R13,R23内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「2」である。単位領域R14,R24内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「3」である。
単位領域R15,R25内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「4」である。単位領域R16,R26内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「5」である。単位領域R17,R27内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「6」である。単位領域R18,R28内に配置された2つのコンタクト電極CCの深さのレベルnの平均値は、いずれも「7」である。
尚、比較例に係る半導体記憶装置においては、例えば図44に示す様に、複数の単位領域に含まれるコンタクト電極CCの数mが「2」である。そして、Z方向の長さが1番目~2番目に大きい2個のコンタクト電極(例えば、コンタクト電極CC18(7),CC17(6))のZ方向の長さの平均値は、「6.5」である。従って、「第1の長さ」は、「6.5」となる。また、Z方向の長さが1番目~2番目に小さい2個のコンタクト電極(例えば、コンタクト電極CC11(0),CC12(1))のZ方向の長さの平均値は、「0.5」である。従って、「第2の長さ」は、「0.5」となる。
上述した様に、各単位領域内における2個のコンタクト電極CCのZ方向の長さの各平均値(深さレベルの各平均値)の最大値は、単位領域R18,R28内における2個のコンタクト電極CC18,CC28,CC38,CC48のZ方向の長さの平均値「7」である。従って、単位領域R18,R28内における2個のコンタクト電極CC18,CC28,CC38,CC48のZ方向の長さの平均値は、「第1の長さ」である「6.5」よりも大きい。また、各単位領域内における2個のコンタクト電極CCのZ方向の長さの各平均値の最小値は、単位領域R11,R21内における2個のコンタクト電極CC11,CC21,CC31,CC41のZ方向の長さの平均値「0」である。従って、単位領域R11,R21内における2個のコンタクト電極CC11,CC21,CC31,CC41のZ方向の長さの平均値は、「第2の長さ」である「0.5」よりも小さい。
[製造方法]
次に、図45及び図46を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図45及び図46は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
次に、図45及び図46を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図45及び図46は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、図9を参照して説明した工程から、図42を参照して説明した工程のうち、コンタクトホール列CHG(0)及びコンタクト電極列CCG(0)を形成する工程と同様の工程を実行する。
図45及び図46に示す構造は、それぞれ、図30及び図33を参照して説明した構造と対応する。図30及び図33に例示したレジスト151は、フックアップ領域RHUにおいて、一定の膜厚(Z方向の厚み)を有し、平坦な上面を有する。一方、図45及び図46に例示するレジスト151は、フックアップ領域RHUにおいて、膜厚(Z方向の厚み)にバラツキがあり、上面には段差d3が生じている。
具体的には、例えば図45及び図46に示す構造では、メモリホール領域RMHにおけるレジスト151の膜厚はd1である。レジスト151の膜厚は、メモリホール領域RMHから遠ざかるにつれて徐々に薄くなる。コンタクトホールCH14(3)の上方のレジスト151の膜厚はd2である。レジスト151の膜厚は、コンタクトホールCH14(3)の上方からコンタクトホールCH15(0)の上方に向けて急激に厚くなる。そして、レジスト151の膜厚は、再び、メモリホール領域RMHから遠ざかるにつれて徐々に薄くなる。上記のようなレジスト151の膜厚の差として段差d3が生じる。
比較例に係る半導体記憶装置は、同じコンタクトホール列CHG(0)がY方向に並んでいる。従って、コンタクトホールCHの深さに偏りが生じている。即ち、ホールの深さの浅いコンタクトホールCHがメモリホール領域RMHに近い領域(例えば単位領域R11,R21,R15,R25)に配置され、ホールの深さの深いコンタクトホールCHがメモリホール領域RMHから遠い領域(例えば単位領域R14,R24,R18,R28)に配置されている。この場合、レジスト151が塗布される際に、ホールの深さの深いコンタクトホールCHは、ホールの深さの浅いコンタクトホールCHよりも、レジスト151の吸込量が大きい。その結果、ホールの深さの深いコンタクトホールCHの上方のレジスト151の膜厚は、ホールの浅いの深いコンタクトホールCHの上方のレジスト151の膜厚よりも薄くなる。
この様に、コンタクトホールCHの深さの偏りによって、レジスト151の膜厚にバラツキが生じるので、レジスト151の膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールCHが未開口となったり、コンタクトホールCHの寸法の均一性が低下するおそれがある。また、ホールの深さの深いコンタクトホールCHの個所において、レジスト151の膜厚が不足する可能性がある。特に、導電層110の層数が多くなるほど、コンタクトホールCHが深くなり、レジスト151の膜厚不足が起こりやすくなる。
これに対して、第1実施形態に係る半導体記憶装置は、メモリホール領域RMHから遠くなるごとに1層ずつコンタクトホールCHの深さが深くなるコンタクトホール列CHG(0)と、メモリホール領域RMHから遠くなるごとに1層ずつコンタクトホールCHの深さが浅くなるコンタクトホール列CHG(1)とが、Y方向に交互に並んでいる。従って、単位領域当たりのコンタクトホールCHの深さの偏りがなく、レジスト151の膜厚が均一になっている。
例えば図32に示す様に、全ての単位領域R11~R18,R21~R28(図8参照)内に配置された2つのコンタクトホールCHの深さのレベルnの平均値は、いずれも同一の値「1.5」である。また、全てのコンタクトホールCHの径は、同一又は略同一である。この場合、各単位領域R11~R18,R21~R28内に配置された2つのコンタクトホールCHのレジスト151の吸込量は、各単位領域R11~R18,R21~R28において同一又は略同一となる。その結果、フックアップ領域RHUにおいて、レジスト151の膜厚は、同一又は略同一となる。
従って、リソグラフィのプロセスマージンが低下することを回避することができる。その結果、未開口のコンタクトホールCHが発生したり、コンタクトホールCHの寸法の均一性が低下することを防止することができる。また、レジスト151の膜厚が不足することを防止することができる。
[第2実施形態]
[構成]
次に、図47~図51を参照して、第2実施形態に係る半導体記憶装置について説明する。図47は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図48は、図47に示す構造をH-H´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図49は、図47に示す構造をI-I´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図50は、図47に示す構造をJ-J´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図51は、図47で示したフックアップ領域の模式的な拡大図である。
[構成]
次に、図47~図51を参照して、第2実施形態に係る半導体記憶装置について説明する。図47は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図48は、図47に示す構造をH-H´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図49は、図47に示す構造をI-I´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図50は、図47に示す構造をJ-J´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図51は、図47で示したフックアップ領域の模式的な拡大図である。
第1実施形態に係る半導体記憶装置においては、図2及び図3を参照して説明した様に、ブロック間絶縁層STの間に、8つのコンタクト電極CCを備えるコンタクト電極列CCGが1列設けられていた。これに対して、第2実施形態に係る半導体記憶装置においては、図47に示す様に、ブロック間絶縁層STの間に、8つのコンタクト電極CCを備えるコンタクト電極列CCG2が3列設けられている。尚、Y方向に並ぶ複数のメモリブロックBLKは、ブロック間絶縁層STの間の領域として形成される。
また、第1実施形態に係る半導体記憶装置においては、図2、図4、図6等を参照して説明した様に、導電層110及び絶縁層101が8層形成されていた。これに対して、第2実施形態に係る半導体記憶装置においては、図48~図50に示す様に、導電層110及び絶縁層101が24層形成されている。
メモリブロックBLKのフックアップ領域RHUは、例えば図47に示す様に、導電層110の一部と、X方向及びY方向のマトリクス状に並ぶ複数のコンタクト電極CCと、を備える。
尚、フックアップ領域RHUに配置される複数のコンタクト電極CCのうち、図47に示す複数のコンタクト電極CCについて、+Y方向から-Y方向に数えてa(aは1以上の整数)番目、-X方向から+X方向に数えてb(bは1以上の整数)番目のコンタクト電極CCを、コンタクト電極CCabと呼ぶ場合がある。
X方向に並ぶ8つのコンタクト電極CCの列をコンタクト電極列CCG2と呼ぶ場合がある。また、コンタクト電極列CCG2に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図47に示す様に、フックアップ領域RHUのブロック間絶縁層STの間には、3つのコンタクト電極列CCG2(0),CCG2(1),CCG2(2)がY方向に並んでいる。
図48に示す様に、コンタクト電極列CCG2(0)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC11(0),CC12(12),CC13(3),CC14(15),CC15(6),CC16(18),CC17(9),CC18(21)を備えている。
図49に示す様に、コンタクト電極列CCG2(1)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC21(1),CC22(13),CC23(4),CC24(16),CC25(7),CC26(19),CC27(10),CC28(22)を備えている。
図50に示す様に、コンタクト電極列CCG2(2)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC31(2),CC32(14),CC33(5),CC34(17),CC35(8),CC36(20),CC37(11),CC38(23)を備えている。
図51の例では、3行2列(Y方向に3つ、X方向に2つ)の6つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図51において、単位領域S11は、6つのコンタクト電極CC11(0),CC12(12),CC21(1),CC22(13),CC31(2),CC32(14)を含む領域である。単位領域S12は、6つのコンタクト電極CC13(3),CC14(15),CC23(4),CC24(16),CC33(5),CC34(17)を含む領域である。単位領域S13は、6つのコンタクト電極CC15(6),CC16(18),CC25(7),CC26(19),CC35(8),CC36(20)を含む領域である。単位領域S14は、6つのコンタクト電極CC17(9),CC18(21),CC27(10),CC28(22),CC37(11),CC38(23)を含む領域である。
単位領域S11内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「7」(=42/6)である。単位領域S12内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「10」(=60/6)である。単位領域S13内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「13」(=78/6)である。単位領域S14内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「16」(=96/6)である。
6つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域S11の「7」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域S14の「16」である。
尚、図51に示す様に、コンタクト電極CC41(0),CC42(12),CC43(3),CC44(15),CC45(6),CC46(18),CC47(9),CC48(21)を備えるコンタクト電極列CCG2(0)は、コンタクト電極CC11(0),CC12(12),CC13(3),CC14(15),CC15(6),CC16(18),CC17(9),CC18(21)を備えるコンタクト電極列CCG2(0)と同じ配列のコンタクト電極列である。
尚、図47に示す様に、複数のコンタクト電極CCが配置されるフックアップ領域RHUは、X方向に並ぶ第1領域RHU1と第2領域RHU2とに分けられる。例えば、第1領域RHU1は、コンタクト電極CC11~CC14,CC21~CC24,・・・を含む領域であり、第2領域RHU2は、コンタクト電極CC15~CC18,CC25~CC28,・・・を含む領域である。
また、複数の単位領域に含まれるコンタクト電極CCの数をm(mは2以上の整数)とする。そして、複数のコンタクト電極CCのうち、Z方向の長さが1番目~m番目に大きいm個のコンタクト電極CCのZ方向の長さの平均値を「第3の長さ」とする。また、複数のコンタクト電極CCのうち、Z方向の長さが1番目~m番目に小さいm個のコンタクト電極CCのZ方向の長さの平均値を「第4の長さ」とする。
例えば、図51の例では、複数の単位領域に含まれるコンタクト電極CCの数mが「6」である。そして、Z方向の長さが1番目~6番目に大きい6個のコンタクト電極(例えば、コンタクト電極CC38(23),CC28(22),CC18(21),CC36(20),CC26(19),CC16(18))のZ方向の長さの平均値は、「20.5」である。従って、「第3の長さ」は、「20.5」となる。また、Z方向の長さが1番目~6番目に小さい6個のコンタクト電極(例えば、コンタクト電極CC11(0),CC21(1),CC31(2),CC13(3),CC23(4),CC33(5))のZ方向の長さの平均値は、「2.5」である。従って、「第4の長さ」は、「2.5」となる。
上述した様に、6つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域S11の「7」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域S14の「16」である。従って、各単位領域S11~S14内における6個のコンタクト電極CCのZ方向の長さの各平均値は、「第3の長さ」よりも小さく、「第4の長さ」よりも大きい。
[製造方法]
次に、図52~図54を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図52~図54は、第2実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
次に、図52~図54を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図52~図54は、第2実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
第2実施形態に係る半導体記憶装置の製造方法は、第1実施形態に係る半導体記憶装置の製造方法と略同様である。
ただし、第2実施形態に係る半導体記憶装置の製造方法では、図9に対応する工程において、24層の犠牲層111を形成する。また、
また、第1実施形態に係る半導体記憶装置の製造方法では、コンタクトホールCHに対する1層、2層、4層の加工(2のべき乗層の加工)を組み合わせて、第1層~第8層の犠牲層111(0)~111(7)に達するコンタクトホールCH(0)~CH(7)を形成していた。これに対して、第2実施形態に係る半導体記憶装置の製造方法では、コンタクトホールCHに対する1層、2層、3層、6層、12層の加工を組み合わせて、第1層~第24層の犠牲層111(0)~111(23)に達するコンタクトホールCH(0)~CH(23)を形成する。
尚、図52~図54には、6層の加工の実行後、これに対応するレジスト151を除去し、再度レジスト151を塗布した時の様子を示している。
[比較例]
[構成]
次に、図55及び図56を参照して、比較例に係る半導体記憶装置の構成について説明する。図55は、比較例に係る半導体記憶装置の模式的な平面図である。図56は、図55で示したフックアップ領域の模式的な拡大図である。
[構成]
次に、図55及び図56を参照して、比較例に係る半導体記憶装置の構成について説明する。図55は、比較例に係る半導体記憶装置の模式的な平面図である。図56は、図55で示したフックアップ領域の模式的な拡大図である。
メモリブロックBLKのフックアップ領域RHUは、例えば図55に示す様に、導電層110の一部と、X方向及びY方向のマトリクス状に並ぶ複数のコンタクト電極CCと、を備える。
尚、フックアップ領域RHUに配置される複数のコンタクト電極CCのうち、図55及び図56に示す複数のコンタクト電極CCについて、+Y方向から-Y方向に数えてa(aは1以上の整数)番目、-X方向から+X方向に数えてb(bは1以上の整数)番目のコンタクト電極CCを、コンタクト電極CCabと呼ぶ場合がある。
X方向に並ぶ8つのコンタクト電極CCの列をコンタクト電極列CCG2´と呼ぶ場合がある。図55に示す様に、フックアップ領域RHUのブロック間絶縁層STの間には、3つのコンタクト電極列CCG2´(0),CCG2´(1),CCG2´(2)がY方向に並んでいる。
図55及び図56に示す様に、コンタクト電極列CCG2´(0)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC11(0),CC12(3),CC13(6),CC14(9),CC15(12),CC16(15),CC17(18),CC18(21)を備えている。
また、コンタクト電極列CCG2´(1)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC21(1),CC22(4),CC23(7),CC24(10),CC25(13),CC26(16),CC27(19),CC28(22)を備えている。
また、コンタクト電極列CCG2´(2)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC31(2),CC32(5),CC33(8),CC34(11),CC35(14),CC36(17),CC37(20),CC38(23)を備えている。
図56の例では、3行2列(Y方向に3つ、X方向に2つ)の6つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図56において、単位領域S11は、6つのコンタクト電極CC11(0),CC12(3),CC21(1),CC22(4),CC31(2),CC32(5)を含む領域である。単位領域S12は、6つのコンタクト電極CC13(6),CC14(9),CC23(7),CC24(10),CC33(8),CC34(11)を含む領域である。単位領域S13は、6つのコンタクト電極CC15(12),CC16(15),CC25(13),CC26(16),CC35(14),CC36(17)を含む領域である。単位領域S14は、6つのコンタクト電極CC17(18),CC18(21),CC27(19),CC28(22),CC37(20),CC38(23)を含む領域である。
単位領域S11内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「2.5」(=15/6)である。単位領域S12内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「8.5」(=51/6)である。単位領域S13内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「14.5」(=87/6)である。単位領域S14内に配置された6つのコンタクト電極CCの深さのレベルnの平均値は、「20.5」(=123/6)である。
6つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域S11の「2.5」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域S14の「20.5」である。
尚、図56に示す様に、コンタクト電極CC41(0),CC42(3),CC43(6),CC44(9),CC45(12),CC46(15),CC47(18),CC48(21)を備えるコンタクト電極列CCG2´(0)は、コンタクト電極CC11(0),CC12(3),CC13(6),CC14(9),CC15(12),CC16(15),CC17(18),CC18(21)を備えるコンタクト電極列CCG2´(0)と同じ配列のコンタクト電極列である。
尚、比較例に係る半導体記憶装置においては、例えば図56に示す様に、複数の単位領域に含まれるコンタクト電極CCの数mが「6」である。また、第2実施形態で説明した様な「第3の長さ」は「20.5」であり、「第4の長さ」は「2.5」である。
上述した様に、6つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域S11の「2.5」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域S14の「20.5」である。従って、単位領域S14内における6つのコンタクト電極CCのZ方向の長さの平均値は、「第3の長さ」と同じであり、単位領域S11内における6つのコンタクト電極CCのZ方向の長さの平均値は、「第4の長さ」と同じである。この様に、各単位領域S11~S14内における6個のコンタクト電極CCのZ方向の長さの各平均値は、「第3の長さ」よりも小さいわけではない。また、各単位領域S11~S14内における6個のコンタクト電極CCのZ方向の長さの各平均値は、「第4の長さ」よりも大きいわけではない。
[製造方法]
次に、図57~図59を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図57~図59は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
次に、図57~図59を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図57~図59は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、第2実施形態で説明した工程と同様の工程を実行する。
図57~図59に示す構造は、それぞれ、図52~図54を参照して説明した構造と対応する。図52~図54に例示したレジスト151は、フックアップ領域RHUにおいて、一定の膜厚(Z方向の厚み)を有し、平坦な上面を有する。
一方、図57~図59に例示するレジスト151は、フックアップ領域RHUにおいて、膜厚(Z方向の厚み)にバラツキがあり、上面には段差d3が生じている。
具体的には、例えば図57~図59に示す構造では、メモリホール領域RMHにおけるレジスト151の膜厚はd1である。レジスト151の膜厚は、メモリホール領域RMHから遠ざかるにつれて徐々に薄くなる。コンタクトホールCH14(9)の上方のレジスト151の膜厚はd2である。レジスト151の膜厚は、コンタクトホールCH14(9)の上方からコンタクトホールCH15(0)の上方に向けて急激に厚くなる。そして、レジスト151の膜厚は、再び、メモリホール領域RMHから遠ざかるにつれて徐々に薄くなる。上記のようなレジスト151の膜厚の差として段差d3が生じる。
比較例に係る半導体記憶装置においては、6つのコンタクト電極CCの深さのレベルnの平均値の最小値が、単位領域S11の「2.5」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値が、単位領域S14の「20.5」である。この様に、単位領域当たりのコンタクトホールCHの深さに偏りが生じている。この場合、レジスト151が塗布される際に、ホールの深さの深いコンタクトホールCHは、ホールの深さの浅いコンタクトホールCHよりも、レジスト151の吸込量が大きい。その結果、ホールの深さの深いコンタクトホールCHの上方のレジスト151の膜厚は、ホールの浅いの深いコンタクトホールCHの上方のレジスト151の膜厚よりも薄くなる。
この様に、コンタクトホールCHの深さの偏りによって、レジスト151の膜厚にバラツキが生じるので、レジスト151の膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールCHが未開口となったり、コンタクトホールCHの寸法の均一性が低下するおそれがある。また、ホールの深さの深いコンタクトホールCHの個所において、レジスト151の膜厚が不足する可能性がある。
これに対して、第2実施形態に係る半導体記憶装置においては、6つのコンタクト電極CCの深さのレベルnの平均値の最小値が、単位領域S11の「7」であり、6つのコンタクト電極CCの深さのレベルnの平均値の最大値が、単位領域S14の「16」である。この様に、第2実施形態に係る半導体記憶装置は、比較例に係る半導体記憶装置と比較して、単位領域当たりのコンタクトホールCHの深さの偏りが小さい。その結果、第2実施形態に係る半導体記憶装置は、比較例に係る半導体記憶装置よりも、レジスト151の膜厚のバラツキが小さくなる。
従って、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールCHが発生したり、コンタクトホールCHの寸法の均一性が低下することを防止することができる。また、レジスト151の膜厚が不足することを防止することができ。
[第3実施形態]
次に、図60を参照して、第3実施形態に係る半導体記憶装置について説明する。図60は、第3実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。
次に、図60を参照して、第3実施形態に係る半導体記憶装置について説明する。図60は、第3実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。
第3実施形態に係る半導体記憶装置においては、図60に示す様に、ブロック間絶縁層STの間に、8つのコンタクト電極CCを備えるコンタクト電極列CCG3が3列設けられている。また、第3実施形態に係る半導体記憶装置においては、導電層110及び絶縁層101が24層形成されている。
X方向に並ぶ8つのコンタクト電極CCの列をコンタクト電極列CCG3と呼ぶ場合がある。また、コンタクト電極列CCG3に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図60に示す様に、フックアップ領域RHUのブロック間絶縁層STの間には、3つのコンタクト電極列CCG3(0),CCG3(1),CCG3(2)がY方向に並んでいる。
図60に示す様に、コンタクト電極列CCG3(0)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC11(0),CC12(1),CC13(2),CC14(3),CC15(4),CC16(5),CC17(6),CC18(7)を備えている。
コンタクト電極列CCG3(1)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC21(8),CC22(9),CC23(10),CC24(11),CC25(12),CC26(13),CC27(14),CC28(15)を備えている。
コンタクト電極列CCG3(2)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC31(16),CC32(17),CC33(18),CC34(19),CC35(20),CC36(21),CC37(22),CC38(23)を備えている。
図60の例では、Y方向に並ぶ3つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図60において、単位領域T11は、3つのコンタクト電極CC11(0),CC21(8),CC31(16)を含む領域である。単位領域T12は、3つのコンタクト電極CC12(1),CC22(9),CC32(17)を含む領域である。単位領域T13は、3つのコンタクト電極CC13(2),CC23(10),CC33(18)を含む領域である。単位領域T14は、3つのコンタクト電極CC14(3),CC24(11),CC34(19)を含む領域である。単位領域T15は、3つのコンタクト電極CC15(4),CC25(12),CC35(20)を含む領域である。単位領域T16は、3つのコンタクト電極CC16(5),CC26(13),CC36(21)を含む領域である。単位領域T17は、3つのコンタクト電極CC17(6),CC27(14),CC37(22)を含む領域である。単位領域T18は、3つのコンタクト電極CC18(7),CC28(15),CC38(23)を含む領域である。
単位領域T11内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「8」(=24/3)である。単位領域T12内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「9」(=27/3)である。単位領域T13内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「10」(=30/3)である。単位領域S14内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「11」(=33/3)である。
単位領域T15内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「12」(=36/3)である。単位領域T16内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「13」(=39/3)である。単位領域T17内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「14」(=42/3)である。単位領域S18内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「15」(=45/3)である。
3つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域T11の「8」であり、3つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域T18の「15」である。
この様に、各単位領域T11~T18には、ホールの深さの浅いコンタクト電極CCと、ホールの深さの深いコンタクト電極CCとが配置されている。従って、コンタクト電極CCの深さのレベルnの平均値の最小値と、コンタクト電極CCの深さのレベルnの平均値の最大値との差が小さくなっている。よって、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールCHが発生したり、コンタクトホールCHの寸法の均一性が低下することを防止することができる。また、レジスト151の膜厚が不足することを防止することができ、所望のパターンをレジスト151に形成することができる。
[第4実施形態]
次に、図61を参照して、第4実施形態に係る半導体記憶装置について説明する。図61は、第4実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。
次に、図61を参照して、第4実施形態に係る半導体記憶装置について説明する。図61は、第4実施形態に係る半導体記憶装置のフックアップ領域の模式的な拡大図である。
第4実施形態に係る半導体記憶装置においては、図61に示す様に、ブロック間絶縁層STの間に、8つのコンタクト電極CCを備えるコンタクト電極列CCG4が3列設けられている。また、第4実施形態に係る半導体記憶装置においては、導電層110及び絶縁層101が24層形成されている。
X方向に並ぶ8つのコンタクト電極CCの列をコンタクト電極列CCG4と呼ぶ場合がある。また、コンタクト電極列CCG4に対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図61に示す様に、フックアップ領域RHUのブロック間絶縁層STの間には、3つのコンタクト電極列CCG4(0),CCG4(1),CCG4(2)がY方向に並んでいる。
図61に示す様に、コンタクト電極列CCG4(0)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC11(0),CC12(1),CC13(2),CC14(3),CC15(4),CC16(5),CC17(6),CC18(7)を備えている。
コンタクト電極列CCG4(1)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC21(15),CC22(14),CC23(13),CC24(12),CC25(11),CC26(10),CC27(9),CC28(8)を備えている。
コンタクト電極列CCG4(2)は、メモリホール領域RMHに近いものから順に、コンタクト電極CC31(16),CC32(17),CC33(18),CC34(19),CC35(20),CC36(21),CC37(22),CC38(23)を備えている。
図61の例では、Y方向に並ぶ3つのコンタクト電極CCを含む一定面積の領域を単位領域としている。フックアップ領域RHUは、複数の単位領域に仮想的に分けられる。
図61において、単位領域U11は、3つのコンタクト電極CC11(0),CC21(15),CC31(16)を含む領域である。単位領域U12は、3つのコンタクト電極CC12(1),CC22(14),CC32(17)を含む領域である。単位領域U13は、3つのコンタクト電極CC13(2),CC23(13),CC33(18)を含む領域である。単位領域U14は、3つのコンタクト電極CC14(3),CC24(12),CC34(19)を含む領域である。単位領域U15は、3つのコンタクト電極CC15(4),CC25(11),CC35(20)を含む領域である。単位領域U16は、3つのコンタクト電極CC16(5),CC26(10),CC36(21)を含む領域である。単位領域U17は、3つのコンタクト電極CC17(6),CC27(9),CC37(22)を含む領域である。単位領域U18は、3つのコンタクト電極CC18(7),CC28(8),CC38(23)を含む領域である。
単位領域U11内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「10.33」(=31/3)である。単位領域U12内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「10.67」(=32/3)である。単位領域U13内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「11」(=33/3)である。単位領域U14内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「11.33」(=34/3)である。
単位領域U15内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「11.67」(=35/3)である。単位領域U16内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、「12」(=36/3)である。単位領域U17内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「12.33」(=37/3)である。単位領域U18内に配置された3つのコンタクト電極CCの深さのレベルnの平均値は、約「12.67」(=38/3)である。
3つのコンタクト電極CCの深さのレベルnの平均値の最小値は、単位領域U11の約「10.33」であり、3つのコンタクト電極CCの深さのレベルnの平均値の最大値は、単位領域U18の約「12.67」である。
この様に、各単位領域U11~U18には、ホールの深さの浅いコンタクト電極CCと、ホールの深さの深いコンタクト電極CCとが配置されている。従って、第4実施形態に係る半導体記憶装置では、第3実施形態に係る半導体記憶装置よりも、コンタクト電極CCの深さのレベルnの平均値の最小値と、コンタクト電極CCの深さのレベルnの平均値の最大値との差異が小さくなっている。よって、リソグラフィのプロセスマージンを確保することができる。その結果、未開口のコンタクトホールCHが発生したり、コンタクトホールCHの寸法の均一性が低下することを防止することができる。また、レジスト151の膜厚が不足することを防止することができる。
[その他の実施形態]
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、第1実施形態~第4実施形態に係る半導体記憶装置の構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、第1実施形態~第4実施形態に係る半導体記憶装置の構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。
例えば、メモリブロックBLKのフックアップ領域RHUにおいて、全体として、各単位領域当たりのコンタクトホールCH(コンタクト電極CC)の深さのレベルの平均値の差が小さくなれば良い。
例えば、第1実施形態においては、深さの深いコンタクトホールCH(コンタクト電極CC)と深さの浅いコンタクトホールCH(コンタクト電極CC)とがY方向に並んでいた。しかしながら、深さの深いコンタクトホールCH(コンタクト電極CC)と深さの浅いコンタクトホールCH(コンタクト電極CC)とがX方向に交互に並んでいても良い。
また、例えば、第1実施形態~第4実施形態では、コンタクトホールCH(複数のコンタクト電極CC)が、フックアップ領域RHUにおいてX方向及びY方向のマトリクス状に並べられていた。しかしながら、複数のコンタクトホールCH(コンタクト電極CC)は、三角形や方形などの図形で構成される様々な幾何学的なパターンの配列であってもよい。
また、例えば、第1実施形態においては、Y方向に隣り合う2つのブロック間絶縁層STの間に、1つのコンタクトホール列CHG(コンタクト電極列CCG)が設けられ、第2実施形態~第4実施形態においては、Y方向に隣り合う2つのブロック間絶縁層STの間に、3つのコンタクトホール列CHG(コンタクト電極列CCG)が設けられていた。しかしながら、Y方向に隣り合う2つのブロック間絶縁層STの間に設けられるコンタクトホール列CHG(コンタクト電極列CCG)の数は「1」や「3」に限られず、「2」や「4以上」であっても良い。
また、例えば、第1実施形態~第4実施形態においては、コンタクトホール列CHG(コンタクト電極列CCG)が8つのコンタクトホールCH(コンタクト電極CC)を含んでいた。しかしながら、コンタクトホール列CHG(コンタクト電極列CCG)に含まれるコンタクトホールCH(コンタクト電極CC)の数は「8」に限られず、それ以外の数でも良い。
また、例えば、第1実施形態においては、導電層110の層数が「8」で、第2実施形態~第4実施形態においては、導電層110の層数が「24」であった。しかしながら、導電層110の層数は「8」や「24」に限られず、それ以外の数でも良い。
なお、レジスト151を塗布する際に、コンタクトホールCHの深さが浅い時よりも、コンタクトホールCHの深さが深い時の方が塗布するレジスト151の量を多くしても良い。コンタクトホールCHのレジスト151の吸込量が多くなるためである。
また、第1実施形態では、単位領域R11~R18,R21~28が、2つのコンタクト電極CCを含む領域であり、第2実施形態では、単位領域S11~S14が、6つのコンタクト電極CCを含む領域であり、第3実施形態及び第4実施形態では、単位領域T11~T18,U11~U18が、3つのコンタクト電極CCを含む領域であった。単位領域をどのように設定するかは任意であるが、少なくとも、単位領域が含むコンタクト電極の数(一定数)は、導電層の層数よりも小さい数である。一般的には、単位領域が含むコンタクト電極の数が少なく(つまり、単位領域の面積が小さく)、また、単位領域内のコンタクト電極の深さのレベルの平均値の差が小さいほど、レジスト151の膜厚が均一になりやすくなる。
また、例えば、第1実施形態~第4実施形態においては、半導体層120のZ方向における一端が、半導体層112に接続されていた。しかしながら、半導体層120のZ方向における一端は、半導体基板100に接続されていても良い。また、例えば、第1実施形態~第4実施形態においては、コンタクト電極CCが、導電層110の上面に接続されていた。しかしながら、コンタクト電極CCは、導電層110の下面に接続されていても良い。
また、例えば、図10及び図11を参照して説明した様に、第1実施形態~第4実施形態に係る製造方法においては、ハードマスク105が使用されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、いずれかの実施形態に係る半導体記憶装置を、ハードマスク105を使用せずに製造することも可能である。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100…半導体基板、110…導電層、120…半導体層、130…ゲート絶縁膜、CC…コンタクト電極、CCG…コンタクト電極列、CH…コンタクトホール、CHC…コンタクトホール列、ST…ブロック間絶縁層、RHU…フックアップ領域、RHU1…第1領域、RHU2…第2領域、R11~R18,R21~R28,S11~S14,T11~T18,U11~U18…単位領域。
Claims (13)
- 第1方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第1方向と交差する第2方向に並ぶ複数のメモリ構造と
を備え、
前記複数のメモリ構造は、それぞれ、
前記基板の表面と交差する第3方向に並び、前記メモリ領域及び前記フックアップ領域にわたって前記第1方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第3方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第3方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第1方向に並ぶ第1領域と第2領域とを備え、
前記第1領域は、第1コンタクト電極及び第2コンタクト電極を含み、
前記第2領域は、第3コンタクト電極を含み、
前記第3コンタクト電極の前記第3方向の長さは、前記第1コンタクト電極の前記第3方向の長さよりも長く、前記第2コンタクト電極の前記第3方向の長さよりも短い
半導体記憶装置。 - 前記複数のコンタクト電極は、それぞれ、前記第1領域又は前記第2領域に含まれ、
前記第1領域に含まれる前記コンタクト電極の数は、前記第2領域に含まれる前記コンタクト電極の数と等しい
請求項1記載の半導体記憶装置。 - 前記第1領域に含まれる前記コンタクト電極は、それぞれ、前記第2領域に含まれる前記コンタクト電極と、前記第1方向に並ぶ
請求項1又は2記載の半導体記憶装置。 - 前記フックアップ領域は、前記第2方向に並ぶ第1コンタクト電極領域及び第2コンタクト電極領域を含み、
前記第1コンタクト電極領域及び前記第2コンタクト電極領域は、それぞれ、前記第1方向に並ぶ所定数の前記コンタクト電極を備え、
前記第1コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の一方側に設けられたものほど、前記第3方向の長さが大きく、
前記第2コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の他方側に設けられたものほど、前記第3方向の長さが大きい
請求項1~3のいずれか1項記載の半導体記憶装置。 - 前記フックアップ領域は、第3コンタクト電極領域を含み、
前記第3コンタクト電極領域は、前記第1方向に並ぶ第4コンタクト電極、第5コンタクト電極、及び、第6コンタクト電極を備え、
前記第5コンタクト電極は、前記第4コンタクト電極及び第6コンタクト電極の間に設けられ、
前記第5コンタクト電極の前記第3方向の長さは、前記第4コンタクト電極の前記第3方向の長さ、及び、第6コンタクト電極の前記第3方向の長さのいずれよりも大きく、又は、いずれよりも小さい
請求項1~3のいずれか1項記載の半導体記憶装置。 - 第1方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第1方向と交差する第2方向に並ぶ第1メモリ構造及び第2メモリ構造と
を備え、
前記第1メモリ構造及び前記第2メモリ構造は、それぞれ、
前記基板の表面と交差する第3方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第1方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第3方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第3方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第1方向に並ぶ複数の単位領域を備え、
前記第1メモリ構造に含まれる前記複数のコンタクト電極と、前記第2メモリ構造に含まれる前記複数のコンタクト電極とは、それぞれ、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をm(mは2以上の整数)とし、
前記第1メモリ構造及び前記第2メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第3方向の長さが1番目~m番目に大きいm個の前記コンタクト電極の前記第3方向の長さの平均値を第1の長さとし、
前記第1メモリ構造及び前記第2メモリ構造に含まれる複数の前記コンタクト電極のうち、前記第3方向の長さが1番目~m番目に小さいm個の前記コンタクト電極の前記第3方向の長さの平均値を第2の長さとすると、
前記各単位領域内における前記m個のコンタクト電極の前記第3方向の長さの各平均値は、前記第1の長さよりも小さく、前記第2の長さよりも大きい
半導体記憶装置。 - 前記各単位領域内における前記m個のコンタクト電極の前記第3方向の長さの各平均値が、略一定である
請求項6記載の半導体記憶装置。 - 前記フックアップ領域は、前記第2方向に並ぶ第1コンタクト電極領域及び第2コンタクト電極領域を含み、
前記第1コンタクト電極領域及び前記第2コンタクト電極領域は、それぞれ、前記第1方向に並ぶ所定数の前記コンタクト電極を備え、
前記第1コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の一方側に設けられたものほど、前記第3方向の長さが大きく、
前記第2コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の他方側に設けられたものほど、前記第3方向の長さが大きい
請求項6又は7記載の半導体記憶装置。 - 前記フックアップ領域は、第3コンタクト電極領域を含み、
前記第3コンタクト電極領域は、前記第1方向に並ぶ第4コンタクト電極、第5コンタクト電極、及び、第6コンタクト電極を備え、
前記第5コンタクト電極は、前記第4コンタクト電極及び第6コンタクト電極の間に設けられ、
前記第5コンタクト電極の前記第3方向の長さは、前記第4コンタクト電極の前記第3方向の長さ、及び、第6コンタクト電極の前記第3方向の長さのいずれよりも大きく、又は、いずれよりも小さい
請求項6又は7記載の半導体記憶装置。 - 第1方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する第3方向に並び、前記メモリ領域及び前記フックアップ領域にわたって、前記第1方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記第3方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第3方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記フックアップ領域は、前記第1方向に並ぶ複数の単位領域を備え、
前記コンタクト電極は、前記複数の単位領域のいずれかに含まれ、
前記複数の単位領域に含まれる前記コンタクト電極の数をm(mは2以上の整数)とし、
前記複数の前記コンタクト電極のうち、前記第3方向の長さが1番目~m番目に大きいm個の前記コンタクト電極の前記第3方向の長さの平均値を第3の長さとし、
前記複数のコンタクト電極のうち、前記第3方向の長さが1番目~m番目に小さいm個の前記コンタクト電極の前記第3方向の長さの平均値を第4の長さとすると、
前記各単位領域内における前記m個のコンタクト電極の前記第3方向の長さの各平均値は、前記第3の長さよりも小さく、前記第4の長さよりも大きい
半導体記憶装置。 - 前記各単位領域内における前記m個のコンタクト電極の前記第3方向の長さの各平均値が、略一定である
請求項10記載の半導体記憶装置。 - 前記フックアップ領域は、前記第1方向及び前記第3方向と交差する第2方向に並ぶ第1コンタクト電極領域及び第2コンタクト電極領域を含み、
前記第1コンタクト電極領域及び前記第2コンタクト電極領域は、それぞれ、前記第1方向に並ぶ所定数の前記コンタクト電極を備え、
前記第1コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の一方側に設けられたものほど、前記第3方向の長さが大きく、
前記第2コンタクト電極領域に含まれる前記所定数のコンタクト電極は、前記第1方向の他方側に設けられたものほど、前記第3方向の長さが大きい
請求項10又は11記載の半導体記憶装置。 - 前記フックアップ領域は、第3コンタクト電極領域を含み、
前記第3コンタクト電極領域は、前記第1方向に並ぶ第4コンタクト電極、第5コンタクト電極、及び、第6コンタクト電極を備え、
前記第5コンタクト電極は、前記第4コンタクト電極及び第6コンタクト電極の間に設けられ、
前記第5コンタクト電極の前記第3方向の長さは、前記第4コンタクト電極の前記第3方向の長さ、及び、第6コンタクト電極の前記第3方向の長さのいずれよりも大きく、又は、いずれよりも小さい
請求項10又は11記載の半導体記憶装置。
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