TWI812216B

TWI812216B - 三維記憶體結構的形成方法

Info

Publication number: TWI812216B
Application number: TW111117760A
Authority: TW
Inventors: 沈冠源; 傅崇豪; 邱家榮
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-05-12
Filing date: 2022-05-12
Publication date: 2023-08-11
Also published as: TW202345343A

Abstract

本揭露提供一種三維記憶體結構(例如應用於三維及式 (AND)快閃記憶體的三維快閃記憶體結構)及其形成方法。形成三維記憶體結構的方法包括以下步驟。於基底上形成蝕刻停止層。基底包括主動元件。於蝕刻停止層上形成疊層。疊層包括交替堆疊於蝕刻停止層上的多個絕緣層和多個犧牲層。對疊層進行圖案化製程，以形成設置在主動元件上方的第一堆疊結構、環繞第一堆疊結構的第二堆疊結構以及間隔開第一堆疊結構和第二堆疊結構並暴露出蝕刻停止層的溝渠圖案。溝渠圖案包括不對稱的內側壁和外側壁。內側壁界定第一堆疊結構的側壁。外側壁界定第二堆疊結構的面對第一堆疊結構的側壁。

Description

三維記憶體結構的形成方法

本發明是有關於一種半導體結構及其形成方法，且特別是有關於一種三維(three dimensional，3D)記憶體結構及其形成方法。

非揮發性記憶體(例如快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。隨著製程技術、電路設計以及程式設計演算法的發展，記憶體裝置的尺寸已大幅縮小，以便取得更高的積集度。然而，由於製程上的限制，傳統平面式記憶體裝置的尺寸已經無法符合尺寸微縮的需求。因此，目前研發三維快閃記憶體裝置來解決上述平面式記憶體所遭遇的問題。

然而，隨著電子裝置的尺寸不斷縮小，且使用者對於電子裝置的性能的要求不斷提升，本領域技術人員仍持續改善用於電子裝置的記憶體裝置的尺寸和性能表現。

本發明提供一種三維記憶體結構及其形成方法，其藉由使溝渠圖案包括不對稱的內側壁和外側壁的設計來降低後續將被切割的第二堆疊結構的占用面積，並提升後續將形成三維記憶體陣列之第一堆疊結構的占用面積，如此可有助於降低記憶體結構的尺寸並提升記憶體結構的如記憶體容量等的性能表現。本發明的三維記憶體結構可應用於三維及式(3D AND)快閃記憶體。

本發明一實施例提供一種形成三維記憶體結構的方法，其包括以下步驟。於基底上形成蝕刻停止層。基底包括主動元件。於蝕刻停止層上形成疊層。疊層包括交替堆疊於蝕刻停止層上的多個絕緣層和多個犧牲層。對疊層進行圖案化製程，以形成設置在主動元件上方的第一堆疊結構、環繞第一堆疊結構的第二堆疊結構以及間隔開第一堆疊結構和第二堆疊結構並暴露出蝕刻停止層的溝渠圖案。溝渠圖案包括不對稱的內側壁和外側壁。內側壁界定第一堆疊結構的側壁。外側壁界定第二堆疊結構的面對第一堆疊結構的側壁。

本發明另一實施例提供一種形成三維記憶體結構的方法，其包括以下步驟。於基底上形成蝕刻停止層。於蝕刻停止層上形成疊層。疊層包括交替堆疊於蝕刻停止層上的多個絕緣層和多個犧牲層。對疊層進行圖案化製程，以形成多個堆疊結構及間隔開多個堆疊結構並暴露出蝕刻停止層的溝渠圖案。溝渠圖案包括在第一方向上彼此相對的第一側壁和第二側壁以及在第二方向上彼此相對的第三側壁和第四側壁。第一方向垂直於第二方向。第一側壁和第二側壁的輪廓不同於第三側壁和第四側壁的輪廓。

本發明一實施例提供一種三維記憶體結構，其包括基底、蝕刻停止層、三維記憶體陣列以及第二堆疊結構。基底包括記憶胞區以及圍繞記憶胞區的週邊區。蝕刻停止層設置於基底上。三維記憶體陣列設置於記憶胞區上的蝕刻停止層上且包括第一堆疊結構。第一堆疊結構包括彼此堆疊且彼此電性絕緣的多個閘極層。第二堆疊結構設置於蝕刻停止層上且圍繞三維記憶體陣列的第一堆疊結構。第二堆疊結構包括彼此堆疊且彼此電性絕緣的多個虛設閘極層。第一堆疊結構包括面對第二堆疊結構的第一側壁。第二堆疊結構包括面對第一堆疊結構的第二側壁。第一側壁界定溝渠圖案的內側壁，第二側壁界定溝渠圖案的外側壁。溝渠圖案的內側壁和外側壁不對稱。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10:半導體基底

12:隔離結構

14:主動元件

20:介電層

22:接觸窗

24:內連線層

30:介電層

100:基底

200:蝕刻停止層

300、310、320、330:疊層

302:絕緣層

304:犧牲層

310a:第一溝渠

320a:第二溝渠

330a:第三溝渠

310a1、320a1、330a1:第一側壁

310a2、320a2、330a2:第二側壁

1000:三維記憶體結構

1100:晶片

D1:方向/第一方向

D2:方向/第二方向

GL:閘極層

DGL:虛設閘極層

MC:記憶體單元

MSC:三維記憶體陣列/記憶體陣列

MSC1、MSC2:記憶體陣列

PR1:第一罩幕圖案

PR2:第二罩幕圖案

PR3:第三罩幕圖案

PR4:第四罩幕圖案

R1:記憶胞區

R2:週邊區

SC1:第一堆疊結構

SC2:第二堆疊結構

SC11:堆疊結構

SLR:區域

TP1、TP2、TP3:溝渠圖案

TP1a、TP2a:內側壁

TP1b、TP2b:外側壁

TP3a:第一側壁

TP3b:第二側壁

TP3c:第三側壁

TP3d:第四側壁

圖1A至圖1H是依照本發明一實施例的形成三維記憶體結構的方法的剖面示意圖。

圖2是圖1H中的上視示意圖。

圖3是依照本發明另一實施例的第一堆疊結構和第二堆疊結構的剖面示意圖。

圖4是依照本發明另一實施例的三維記憶體結構的剖面示意圖。

圖5是依照本發明一實施例之晶片內的堆疊結構的上視示意圖。

圖6示出根據本發明一些實施例的3D AND快閃記憶體陣列的電路圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接(例如有線連接)及物理斷接(例如無線連接)。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1A至圖1H是依照本發明一實施例的形成三維記憶體結構的方法的剖面示意圖。圖2是圖1H中的上視示意圖。圖3是依照本發明另一實施例的第一堆疊結構和第二堆疊結構的剖面示意圖。圖4是依照本發明另一實施例的三維記憶體結構的剖面示意圖。

三維記憶體結構(如圖4所示出之三維記憶體結構1000)的形成方法可包括以下步驟。

首先，請參照圖1A，於基底100上形成蝕刻停止層200。基底100可包括半導體基底10、隔離結構12、主動元件14、介電層20、接觸窗22、內連線層24以及介電層30。

半導體基底10中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為N型，而第二導電型可為P型。隔離結構12可形成於半導體基底10中。隔離結構12可包括淺溝渠隔離結構(shallow trench isolation)。隔離結構12的材料可包括氧化矽。主動元件14可形成於半導體基底10上。主動元件14可包括PMOS、NMOS、CMOS、JFET、BJT或二極體。介電層20可形成於半導體基底10上且覆蓋主動元件14。介電層20的材料可包括如氧化矽等的介電材料。接觸窗22可形成於介電層20中且電性連接至主動元件14。接觸窗22的材料可包括如金屬等的導電材料。內連線層24可形成於介電層20中且電性連接至接觸窗22。內連線層24的材料可包括如金屬等的導電材料。介電層30可形成於介電層20上。介電層30的材料可包括如氧化矽等的介電材料。蝕刻停止層200的材料可包括多晶矽。

接著，於蝕刻停止層200上形成疊層300。疊層300包括交替堆疊於蝕刻停止層200上的多個絕緣層302和多個犧牲層304。絕緣層302可例如是氧化矽層。犧牲層304可例如是氮化矽層。圖1A是以17層的絕緣層302和16層的犧牲層304為例進行說明，但不以此為限。絕緣層302和犧牲層304的數目可根據設計進行調整。

而後，對疊層300進行圖案化製程，以形成設置在主動元件14上方的第一堆疊結構(如圖1H所示出的第一堆疊結構SC1)、環繞第一堆疊結構的第二堆疊結構(如圖1H所示出的第二堆疊結構SC2)以及間隔開第一堆疊結構和第二堆疊結構並暴露出蝕刻停止層200的溝渠圖案(如圖1H所示出的溝渠圖案TP1)。在本實施例中，溝渠圖案被形成為包括不對稱的內側壁和外側壁(如圖1H所示)，使得後續將被切割的第二堆疊結構的占用面積能夠降低，且後續將形成三維記憶體陣列之第一堆疊結構的占用面積能夠提升，如此可有助於降低記憶體結構的尺寸並提升記憶體結構的如記憶體容量等的性能表現。

在一些實施例中，對疊層300進行的圖案化製程可包括第一圖案化製程和第二圖案化製程。

在一些實施例中，第一圖案化製程可包括以下步驟。首先，請參照圖1A，於疊層300上形成第一罩幕圖案PR1。接著，請參照圖1A和圖1B，以第一罩幕圖案PR1為罩幕移除疊層300的一部分，以形成包括第一溝渠310a的疊層310。第一溝渠310a可包括對稱的第一側壁310a1和第二側壁310a2。在一些實施例中，可藉由以下步驟形成第一溝渠310a。

首先，以第一罩幕圖案PR1為罩幕在垂直於基底100的方向上(後稱方向D2)以例如藉由蝕刻的方式移除疊層300的第一部分。第一部分可包括最頂層的絕緣層302(後稱第n層的絕緣層302)的一部分和最頂層的犧牲層304(後稱第k層的犧牲層304)的一部分。

接著，在水平於基底100的方向上(後稱方向D1)對第一罩幕圖案PR1進行第一次修整，以橫向移除第一罩幕圖案PR1的一部分。然後，以經第一次修整的第一罩幕圖案PR1為罩幕在方向D2上移除疊層300的第二部分。第二部分可包括第n層的絕緣層302和第k層的犧牲層304的一部分以及第n-1層的絕緣層302和第k-1層的犧牲層304的一部分。

而後，在方向D1上對第一罩幕圖案PR1進行第二次修整，以橫向移除第一罩幕圖案PR1的一部分。然後，以經第二次修整的第一罩幕圖案PR1為罩幕在方向D2上移除疊層300的第三部分。第三部分可包括第n層的絕緣層302和第k層的犧牲層304的一部分、第n-1層的絕緣層302和第k-1層的犧牲層304的一部分以及第n-2層的絕緣層302和第k-2層的犧牲層304的一部分。

然後，在方向D1上對第一罩幕圖案PR1進行第三次修整，以橫向移除第一罩幕圖案PR1的一部分。然後，以經第三次修整的第一罩幕圖案PR1為罩幕在方向D2上移除疊層300的第四部分，以形成包括第一溝渠310a的疊層310。第四部分可包括第n層的絕緣層302和第k層的犧牲層304的一部分、第n-1層的絕緣層302和第k-1層的犧牲層304的一部分、第n-2層的絕緣層302和第k-2層的犧牲層304的一部分以及第n-3層的絕緣層302和第k-3層的犧牲層304的一部分。

藉由上述步驟所形成之第一溝渠310a可包括具有階梯輪廓的第一側壁310a1和第二側壁310a2。在一些實施例中，形成第一溝渠310a的步驟可如上所述包括對第一罩幕圖案PR1進行的3次修整製程以及以該些第一罩幕圖案PR1為罩幕對疊層300所進行的4次如蝕刻等的移除製程，但本發明不以此為限。執行移除製程的次數和執行修整製程的次數可根據設計進行調整。在形成第一溝渠310a後，將第一罩幕圖案PR1移除。

在一些實施例中，第二圖案化製程可包括以下步驟。首先，請參照圖1B和圖1C，於疊層310上形成第二罩幕圖案PR2。第二罩幕圖案PR2暴露出第一溝渠310a的第一側壁310a1且覆蓋第一溝渠310a的第二側壁310a2。接著，請參照圖1C和圖1D，以第二罩幕圖案PR2為罩幕移除疊層310的一部分，以形成包括第二溝渠320a的疊層320。第二溝渠320a可包括不對稱的第一側壁320a1和第二側壁320a2。在形成第二溝渠320a後，將第二罩幕圖案PR2移除。在一些實施例中，可採用如上所述之形成第一溝渠310a的步驟來形成第二溝渠320a，亦即，第二溝渠320a可包括具有階梯輪廓的第一側壁320a1和第二側壁320a2。在一些實施例中，形成第二溝渠320a的步驟可包括對第二罩幕圖案PR2進行的3次修整製程以及以該些第二罩幕圖案PR2為罩幕對疊層310進行的4次如蝕刻等的移除製程，但本發明不以此為限。執行移除製程的次數和執行修整製程的次數可根據設計進行調整。

在疊層中相互堆疊之絕緣層302和犧牲層304的數目較少的情況下，第二溝渠320a可形成如圖1H所示出之間隔開第一堆疊結構SC1和第二堆疊結構SC2並暴露出蝕刻停止層200的溝渠圖案TP1。然而，由於本實施例是以較多層數之絕緣層302和犧牲層304為例進行說明，故仍要進行圖1D至圖1H所示出之圖案化製程，以形成間隔開第一堆疊結構SC1和第二堆疊結構SC2並暴露出蝕刻停止層200的溝渠圖案TP1。也就是說，在本實施例中，對疊層300進行的圖案化製程可包括如上所述之第一圖案化製程和第二圖案化製程以及如下所述之第三圖案化製程和第四圖案化製程。

在一些實施例中，第三圖案化製程可包括以下步驟。首先，請參照圖1D和圖1E，於疊層320上形成第三罩幕圖案PR3。第三罩幕圖案PR3暴露出第二溝渠320a的第一側壁320a1且覆蓋第二溝渠320a的第二側壁310a2。接著，請參照圖1E和圖1F，以第三罩幕圖案PR3為罩幕移除疊層320的一部分，以形成包括第三溝渠330a的疊層330。第三溝渠330a包括不對稱的第一側壁330a1和第二側壁330a2。在形成第三溝渠330a後，將第三罩幕圖案PR3移除。在一些實施例中，可採用如上所述之形成第一溝渠310a的步驟來形成第三溝渠330a，亦即，第三溝渠330a可包括具有階梯輪廓的第一側壁330a1和第二側壁330a2。在一些實施例中，形成第三溝渠330a的步驟可包括對第三罩幕圖案PR3進行的3次修整製程以及以該些第三罩幕圖案PR3為罩幕對疊層320進行的4次如蝕刻等的移除製程，但本發明不以此為限。執行移除製程的次數和執行修整製程的次數可根據設計進行調整。

在一些實施例中，第四圖案化製程可包括以下步驟。首先，請參照圖1F和圖1G，於疊層330上形成第四罩幕圖案PR4。第四罩幕圖案PR4暴露出第三溝渠330a的第一側壁330a1且覆蓋第三溝渠330a的第二側壁330a2。接著，請參照圖1G和圖1H，以第四罩幕圖案PR4為罩幕移除疊層330的一部分，以形成設置在主動元件14上方的第一堆疊結構SC1、環繞第一堆疊結構SC1的第二堆疊結構SC2以及間隔開第一堆疊結構SC1和第二堆疊結構SC2並暴露出蝕刻停止層200的溝渠圖案TP1。溝渠圖案TP1包括不對稱的內側壁TP1a和外側壁TP1b。在形成溝渠圖案TP1 後，將第四罩幕圖案PR4移除。在一些實施例中，可採用如上所述之形成第一溝渠310a的步驟來形成溝渠圖案TP1，亦即，溝渠圖案TP1可包括具有階梯輪廓的內側壁TP1a和外側壁TP1b。在一些實施例中，從上視的角度來看，溝渠圖案TP1可包括如圖2所示出之矩形圖案。在一些實施例中，形成溝渠圖案TP1的步驟可包括對第四罩幕圖案PR4進行的3次修整製程以及以該些第四罩幕圖案PR4為罩幕對疊層330進行的4次如蝕刻等的移除製程，但本發明不以此為限。執行移除製程的次數和執行修整製程的次數可根據設計進行調整。舉例而言，當疊層的層數較多時，其頂表面的表面形貌(surface topology)呈現較大的高低差(例如包含波浪狀的表面形貌)，故塗佈於其上的光阻厚度在高處和低處的差異也跟著變大。舉例來說，在表面形貌較高的地方，光阻厚度較薄，導致能夠用來修整的層數降低。因此，當疊層的層數超過一定程度時，前幾道執行修整製程和移除製程的次數一般會大於後幾道執行修整製程和移除製程的次數。

請參照圖1H和圖2，第一堆疊結構SC1可具有階梯結構且在後續製程中可形成為三維記憶體陣列，故第一堆疊結構SC1又可稱為陣列階梯(array staircase)。第二堆疊結構SC2可具有階梯結構且切割道在後續製程中可形成於第二堆疊結構SC2的區域SLR中，故第二堆疊結構SC2又可稱為切割道階梯(scribe-line staircase)。藉由如上步驟所形成之溝渠圖案TP1可被形成為包括不對稱的內側壁TP1a和外側壁TP1b，使得切割道階梯的占用面積能夠降低，且陣列階梯的占用面積能夠提升，如此可有助於降低記憶體結構的尺寸並提升記憶體結構的性能表現。在一些實施例中，密封環(未示出)可在執行切割製程之前形成於溝渠圖案TP1中以環繞陣列階梯，如此可避免陣列階梯在切割製程中受到傷害。

在一些實施例中，溝渠圖案TP1的外側壁TP1b的斜率的絕對值大於溝渠圖案TP1的內側壁TP1a的斜率的絕對值。在一些實施例中，溝渠圖案TP1的外側壁TP1b可包括第一階梯輪廓，而溝渠圖案TP1的內側壁TP1a可包括第二階梯輪廓，其中第一階梯輪廓的階梯數小於第二階梯輪廓的階梯數。在一些實施例中，在垂直於基底100的表面的方向D2上，第一階梯輪廓的每一階梯的高度大於第二階梯輪廓的每一階梯的高度。在一些替代實施例中，如圖3所示，溝渠圖案TP2可包括不對稱的內側壁TP2a和外側壁TP2b，其中內側壁TP2a包括曲面輪廓，而外側壁TP2b包括階梯輪廓。

接著，可對第一堆疊結構SC1進行諸如形成垂直通道(未示出)、形成源極/汲極柱(未示出)、移除犧牲層304以形成側向開口(未示出)、於側向開口中形成電荷儲存層(未示出)以及於側向開口中形成位在電荷儲存層上的閘極層GL以作為字元線(WL)等製程，以形成如圖4所示出之形成三維記憶體陣列MSC。

以下，將藉由圖4來舉例說明本實施例的三維記憶體結構1000。此外，本實施例的三維記憶體結構1000雖然是藉由上述形成三維記憶體結構的方法形成，但並不以此為限。

請參照圖4，三維記憶體結構1000可包括基底100、蝕刻停止層200、三維記憶體陣列MSC以及第二堆疊結構SC2。基底100可包括記憶胞區R1以及圍繞記憶胞區R1的週邊區R2。蝕刻停止層200可設置在基底100上。三維記憶體陣列MSC可設置於記憶胞區R1上的蝕刻停止層200上。三維記憶體陣列MSC可包括第一堆疊結構SC1。第一堆疊結構SC1可包括彼此堆疊且彼此電性絕緣的多個閘極層GL。在一些實施例中，閘極層GL可例如藉由設置在其間的絕緣層302(如圖1H所示)彼此電性絕緣。閘極層GL可包括諸如鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)、矽化鈷(CoSi_x)等的導電材料。第二堆疊結構SC2可設置於蝕刻停止層200上且圍繞三維記憶體陣列MSC的第一堆疊結構SC1。第二堆疊結構SC2可包括彼此堆疊且彼此電性絕緣的多個虛設閘極層DGL。在一些實施例中，虛設閘極層DGL可例如藉由設置在其間的絕緣層302(如圖1H所示)彼此電性絕緣。在一些實施例中，由於垂直通道以及源極/汲極柱並未形成於第二堆疊結構SC2中，故虛設閘極層DGL可為電性浮置的。虛設閘極層DGL可包括諸如鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)、矽化鈷(CoSi_x)等的導電材料。在一些實施例中，虛設閘極層DGL可與閘極層GL於相同步驟中同時形成，故虛設閘極層DGL與閘極層GL可具有相同的材料。

第一堆疊結構SC1可包括面對第二堆疊結構SC2的第一側壁。第二堆疊結構SC2可包括面對第一堆疊結構SC1的第二側壁。在一些實施例中，第一側壁界定溝渠圖案TP1的內側壁TP1a，且第二側壁界定溝渠圖案TP1的外側壁TP1b。內側壁TP1a和外側壁TP1b不對稱。在一些實施例中，外側壁TP1b的斜率的絕對值可大於內側壁TP1a的斜率的絕對值。舉例來說，如圖1H所示，當第一堆疊結構SC1和第二堆疊結構SC2中的一層絕緣層和一層犧牲層(後稱為ON層)的厚度的總和為0.1μm，且第一堆疊結構SC1和第二堆疊結構SC2中的ON層之間的間距為0.5μm，則外側壁TP1b的斜率為0.8(0.1*16/0.5*4)，而內側壁TP1a的斜率為0.2(0.1*16/0.5*16)。在一些實施例中，外側壁TP1b可包括曲面輪廓，且內側壁TP1a可包括階梯輪廓。在一些實施例中，外側壁TP1b可包括第一階梯輪廓，而內側壁TP1a可包括第二階梯輪廓。第一階梯輪廓的階梯數可小於第二階梯輪廓的階梯數。在一些實施例中，在垂直於基底100的表面的方向D2上，第一階梯輪廓的每一階梯的高度可大於第二階梯輪廓的每一階梯的高度。

請參照圖5，晶片1100內的堆疊結構SC11可例如藉由相似於圖1A至圖1H所示出之製程形成。舉例來說，堆疊結構SC11可藉由以下步驟形成。首先，於基底(未示出)上形成蝕刻停止層200。接著，於蝕刻停止層200上形成疊層(類似於圖1A的疊層300)。疊層可包括交替堆疊於蝕刻停止層200上的多個絕緣層 (未示出，但相似於圖1A的絕緣層302)和多個犧牲層(未示出，但相似於圖1A的犧牲層304)。然後，對疊層進行圖案化製程，以形成多個堆疊結構SC11及間隔開多個堆疊結構SC11並暴露出蝕刻停止層200的溝渠圖案TP3。溝渠圖案TP3包括在第一方向D1上彼此相對的第一側壁TP3a和第二側壁TP3b以及在第二方向D2上彼此相對的第三側壁TP3c和第四側壁TP3d。第一方向D1可垂直於第二方向D2。在一些實施例中，第一側壁TP3a和第二側壁TP3b可例如是在後續製程中接觸件形成於其上的側壁。第三側壁TP3c和第四側壁TP3d可例如是在後續製程中接觸件不形成於其上的側壁。接觸件可例如是用來與閘極層電性連接的字元線接觸件。從上視的角度來看，溝渠圖案TP3可包括網格圖案。

如圖5所示，第一側壁TP3a和第二側壁TP3b的輪廓可形成為不同於第三側壁TP3c和第四側壁TP3d的輪廓，如此可降低堆疊結構SC11中不需形成接觸件之側壁的占用面積，以提升後續將形成三維記憶體陣列之堆疊結構SC11的占用面積，如此可有助於降低記憶體結構的尺寸並提升記憶體結構的如記憶體容量等的性能表現。在一些實施例中，第三側壁TP3c和第四側壁TP3d的斜率的絕對值可大於第一側壁TP3a和第二側壁TP3b的斜率的絕對值。在一些實施例中，第三側壁TP3c和第四側壁TP3d可包括曲面輪廓，而第一側壁TP3a和第二側壁TP3b可包括階梯輪廓。在一些實施例中，第三側壁TP3c和第四側壁TP3d可包括第一階梯輪廓，而第一側壁TP3a和第二側壁TP3b可包括第二階梯輪廓，其中第一階梯輪廓的階梯數小於第二階梯輪廓的階梯數。在一些實施例中，在垂直於第一方向D1和第二方向D2的第三方向上(例如垂直於基底的方向上)，第一階梯輪廓的每一階梯的高度大於所述第二階梯輪廓的每一階梯的高度。

在一些實施例中，可藉由相似於圖1A至圖1H的製程來形成圖5所示出的堆疊結構SC11。也就是說，用來形成堆疊結構SC11的圖案化製程可包括第一圖案化製程和第二圖案化製程。

在一些實施例中，第一圖案化製程可包括以下步驟。首先，於疊層上形成第一罩幕圖案(未示出)。接著，以第一罩幕圖案為罩幕移除疊層的一部分，以形成多個第一溝渠(未示出)。第一溝渠中的每一者可包括在第一方向D1上對稱的第一溝渠側壁和第二溝渠側壁以及在第二方向D2上對稱的第三溝渠側壁和第四溝渠側壁。在形成第一溝渠後，移除第一罩幕圖案。

在一些實施例中，第二圖案化製程可包括以下步驟。首先，於疊層上形成第二罩幕圖案(未示出)。第二罩幕圖案暴露出第一溝渠的第一溝渠側壁和第二溝渠側壁且覆蓋第一溝渠的第三溝渠側壁和第四溝渠側壁。接著，以第二罩幕圖案為罩幕移除疊層的一部分，以形成多個堆疊結構SC11和溝渠圖案TP3。在形成堆疊結構SC11和溝渠圖案TP3後，將第二罩幕圖案移除。在一些實施例中，可採用如上所述之形成溝渠圖案TP1的步驟來形成溝渠圖案TP3，但本發明不以此為限。執行移除製程的次數、執行修整製程的次數和罩幕圖案所採用的數目可根據設計進行調整。

以下，將藉由圖6來舉例說明本實施例的三維記憶體陣列MSC的電路圖。圖6示出根據本發明一些實施例的3D AND快閃記憶體陣列的電路圖。

圖6為包括配置成列及行的垂直AND記憶體陣列MSC的2個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK⁽ⁱ⁾中包括記憶體陣列MSC1。記憶體陣列MSC1的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元MC集合。記憶體陣列MSC1的每一列(例如是第m+1列)的AND記憶單元MC對應於共同字元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元MC沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶體陣列MSC1的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元MC集合。記憶體陣列MSC1的每一行(例如是第n行)的AND記憶單元MC對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶體陣列MSC1的AND記憶單元MC沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖6中，在區塊BLOCK⁽ⁱ⁾中，記憶體陣列MSC1的第 n行的AND記憶單元MC共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元MC共用共同的源極柱(例如SP⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。

共同的源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同的源極線(例如SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。共同的源極柱(例如SP⁽ⁱ⁾ _n+1)耦接至共同的源極線(例如SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

相似地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶體陣列MSC2，其與在區塊BLOCK⁽ⁱ⁾中的記憶體陣列MSC1相似。記憶體陣列MSC2的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元MC集合。記憶體陣列MSC2的每一列(例如是第m+1列)的AND記憶單元MC對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶體陣列MSC2的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元MC集合，這些AND記憶單元MC集合彼此並聯，又稱為記憶體串。記憶體陣列MSC2的每一行(例如是第n行)的AND記憶單元MC對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶體陣列MSC2的AND記憶單元MC沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如 DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列MSC1中的第n行AND記憶單元MC，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列MSC2中的第n行AND記憶單元MC。同樣，源極線SL_n+1與位元線BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列MSC1中的第n+1行AND記憶單元MC，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列MSC2中的第n+1行AND記憶單元MC。

綜上所述，在上述實施例所提供的三維記憶體結構及其形成方法中，可藉由使溝渠圖案包括不對稱的內側壁和外側壁的設計來降低後續將被切割的第二堆疊結構的占用面積，並提升後續將形成三維記憶體陣列之第一堆疊結構的占用面積，如此可有助於降低記憶體結構的尺寸並提升記憶體結構的如記憶體容量等的性能表現。

另一方面，上述實施例所提供的三維記憶體結構及其形成方法除了可應用如上所述的三維及式(AND)快閃記憶體，也可應用於其他各種三維記憶體中，例如三維及閘快閃記憶體結構、三維或閘快閃記憶體結構、CMOS佈置在記憶體陣列旁的記憶體結構(CNA，CMOS and Array)、CMOS佈置在記憶體陣列下方的記憶體結構(CUA，CMOS under Array)或X和/或Y方向為階梯結構的記憶體結構等。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。