JP7433372B2 - ３ｄメモリ構造およびその形成方法 - Google Patents

３ｄメモリ構造およびその形成方法 Download PDF

Info

Publication number
JP7433372B2
JP7433372B2 JP2022109900A JP2022109900A JP7433372B2 JP 7433372 B2 JP7433372 B2 JP 7433372B2 JP 2022109900 A JP2022109900 A JP 2022109900A JP 2022109900 A JP2022109900 A JP 2022109900A JP 7433372 B2 JP7433372 B2 JP 7433372B2
Authority
JP
Japan
Prior art keywords
sidewall
trench
pattern
stack
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022109900A
Other languages
English (en)
Other versions
JP2023168178A (ja
Inventor
冠源 沈
崇豪 傅
家榮 邱
Original Assignee
旺宏電子股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股▲ふん▼有限公司 filed Critical 旺宏電子股▲ふん▼有限公司
Publication of JP2023168178A publication Critical patent/JP2023168178A/ja
Application granted granted Critical
Publication of JP7433372B2 publication Critical patent/JP7433372B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、半導体構造およびその形成方法に関し、詳細には、３次元（３Ｄ）メモリ構造およびその形成方法に関する。
不揮発性メモリ（フラッシュメモリなど）は、停電時でも記憶データを保持するという利点を有するため、不揮発性メモリは、パーソナルコンピュータおよび他の電子機器に広く採用されるようになっている。プロセス技術、回路設計、およびプログラミングアルゴリズムの発展とともに、メモリデバイスのサイズは、より高い集積度を達成するために著しく縮小されている。しかしながら、製造プロセスの制限に起因して、従来のプレーナメモリデバイスのサイズは、サイズ縮小の要件をもはや満たすことができない。したがって、現在、プレーナメモリが遭遇する上記の問題を解決するために３Ｄフラッシュメモリデバイスの開発が行われている。
電子デバイスのサイズが縮小し続け、電子デバイスの性能に対する使用の要件が増大し続けるにつれて、当業者は、電子デバイスに使用されるメモリデバイスのサイズおよび性能を改善し続けている。
本発明の一実施形態は、以下のステップを有する３Ｄメモリ構造を形成する方法を提供する。能動素子を有する基板上にエッチング停止層を形成する。エッチング停止層上に積層体を形成する。積層体は、エッチング停止層上に交互に積層された複数の絶縁層と複数の犠牲層とを有する。積層体に対してパターニング処理を行って、能動素子の上方に配置された第１の積層構造、第１の積層構造を取り囲む第２の積層構造、および第１の積層構造と第２の積層構造とを分離して、エッチング停止層を露出させるトレンチパターンを形成する。トレンチパターンは、非対称の内側および外側側壁を有する。内側側壁は、第１の積層構造の側壁を画定する。外側側壁は、第１の積層構造に面する第２の積層構造の側壁を画定する。
本発明の別の実施形態は、以下のステップを有する、３Ｄメモリ構造を形成する方法を提供する。基板上にエッチング停止層を形成する。エッチング停止層上に積層体を形成する。積層体は、エッチング停止層上に交互に積層された複数の絶縁層と複数の犠牲層とを有する。積層体に対してパターニング処理を行って、複数の積層構造、および複数の積層構造を分離するトレンチパターンを形成し、エッチング停止層を露出させる。トレンチパターンは、第１の方向に互いに対向する第１の側壁および第２の側壁と、第１の方向に垂直な第２の方向に互いに対向する第３の側壁および第４の側壁と、を有する。第１の側壁および第２の側壁のプロファイルは、第３の側壁および第４の側壁のプロファイルと異なる。
本発明の一実施形態は、基板と、エッチング停止層と、３Ｄメモリアレイと、第２の積層構造と、を有する３Ｄメモリ構造を提供する。基板は、メモリセル領域、およびメモリセル領域を取り囲む周辺領域とを有する。エッチング停止層は、基板上に配置されている。３Ｄメモリアレイは、メモリセル領域上のエッチング停止層上に配置され、互いに積層され、互いに電気的に絶縁された複数のゲート層を有する第１の積層構造を有する。第２の積層構造は、エッチング停止層上に配置され、３Ｄメモリアレイの第１の積層構造を取り囲む。第２の積層構造は、互いに積層され、互いに電気的に絶縁された複数のダミーゲート層を有する。第１の積層構造は、第２の積層構造に面する第１の側壁を含み、第２の積層構造は、第１の積層構造に面する第２の側壁を含み、第１の側壁は、トレンチパターンの内側側壁を画定し、第２の側壁は、トレンチパターンの外側側壁を画定する。トレンチパターンの内側側壁および外側側壁は非対称である。
本発明は、トレンチパターンが非対称の内側側壁および外側側壁を有するように設計され、後続のプロセスにおいてスクライビングされる第２の積層構造の占有面積を減少させ、後続のプロセスにおいて３Ｄメモリアレイを形成する第１の積層構造の占有面積を増大させる、３Ｄメモリ構造およびその形成方法を提供する。そのため、これは、メモリ構造のサイズを縮小し、メモリ構造の性能（例えば、メモリ容量）を向上させるため有益である。本発明の３Ｄメモリ構造は、３Ｄ ＡＮＤフラッシュメモリに適用することができる。
本開示の上記の特徴および利点をより理解しやすくするために、図面を伴ういくつかの実施形態が、以下のように詳細に説明される。
添付の図面は、本開示のさらなる理解を提供するために含まれており、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明する役割を果たす。
本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。 本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。
図１Ｈの概略上面図である。
本発明の別の実施形態による第１の積層構造および第２の積層構造を示す概略断面図である。
本発明の一実施形態による３Ｄメモリ構造の概略断面図である。
本発明の一実施形態によるチップ内部の積層構造を示す概略上面図である。
本発明によるいくつかの実施形態による３Ｄ ＡＮＤフラッシュメモリアレイの回路図である。
以下の詳細な説明では、説明の目的で、開示される実施形態の完全な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、１つまたは複数の実施形態がこれらの具体的な詳細がなくても実施され得ることは明らかであろう。他の例では、よく知られている構造およびデバイスは、図面を簡略化するために概略的に示されている。
本発明は、実施形態のための図面を参照して以下でより包括的に説明される。しかしながら、本発明は、本発明において説明される実施形態によって限定されることなく、異なる形態で実施することも可能である。図面における層および領域の厚さは、分かりやすくするために拡大されている。図面および説明において、同一または類似の部分を示すために同一の参照番号を使用しており、これらは以下の実施形態において繰り返されない。
ある要素が別の要素の「上にある」またはそれに「接続されている」と言及される場合、それは他の要素の直接上にあるかまたはそれに接続されていてもよく、または介在する要素が存在していてもよいことが理解されよう。ある要素が別の要素の「直接上にある」またはそれに「直接接続されている」と言及される場合、介在する要素は存在しない。本明細書で使用されるように、「接続」は、物理的および／または電気的接続の両方を指す場合があり、「電気的接続」または「結合」は、２つの要素間に他の要素が存在することを指す場合がある。本明細書で使用される場合、「電気的接続」とは、物理的接続（例えば、有線接続）および物理的切断（例えば、無線接続）を含む概念を指す場合がある。
本明細書で使用される場合、「約」、「およそ」または「実質的に」は、言及された値、および当業者が決定することができる許容可能な偏差の範囲内の平均値を含む。測定に関する誤差の具体的な量（すなわち、測定システムの限界）を考慮して、「約」の意味は、例えば、値の１つまたは複数の標準偏差の範囲内、または±３０％、±２０％、±１０％、±５％以内の値を指すことができる。さらに、本明細書で使用される「約」、「およそ」または「実質的に」は、光学特性、エッチング特性または他の特性に基づいて、より許容可能な偏差範囲または標準偏差を選択してもよいが、１つの標準偏差をすべての特性に適用しなくてもよい。
本明細書で使用される用語は、単に例示的な実施形態を説明するために使用され、本開示を限定するために使用されるものではない。この場合、文脈上特に断りがない限り、単数形は複数形を含むものとする。
図１Ａ～図１Ｈは、本発明の一実施形態による３Ｄメモリ構造を形成する方法を示す概略断面図である。図２は、図１Ｈの概略上面図である。図３は、本発明の別の実施形態による第１の積層構造および第２の積層構造を示す概略断面図である。図４は、本発明の一実施形態による３Ｄメモリ構造の概略断面図である。
３Ｄメモリ構造（例えば、図４に示される３Ｄメモリ構造１０００）を形成する方法は、以下のステップを有する。
まず、図１Ａを参照すると、基板１００上にエッチング停止層２００を形成する。基板１００は、半導体基板１０と、素子分離構造１２と、能動素子１４と、誘電体層２０と、コンタクト２２と、相互接続層２４と、誘電体層３０と、を有する。
半導体基板１０は、元素半導体、合金半導体または化合物半導体を有する半導体材料を含んでもよい。例えば、元素半導体としては、ＳｉまたはＧｅが挙げられる。合金半導体としては、ＳｉＧｅ、ＳｉＧｅＣなどが挙げられる。化合物半導体としては、ＳｉＣ、ＩＩＩ－Ｖ族半導体材料、またはＩＩ－ＶＩ族半導体材料が挙げられる。半導体材料は、第１の導電型のドーパントまたは第１の導電型と相補的な第２の導電型のドーパントでドープされてもよい。例えば、第１の導電型は、ｎ型であってもよく、第２の導電型は、ｐ型であってもよい。素子分離構造１２は、半導体基板１０内に形成されてもよい。素子分離構造１２は、シャロートレンチ素子分離構造を含んでもよい。素子分離構造１２の材料は、酸化シリコンを含んでもよい。能動素子１４は、半導体基板１０上に形成されてもよい。能動素子１４は、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳ、ＪＦＥＴ、ＢＪＴ、またはダイオードを含むことができる。誘電体層２０は、半導体基板１０上に形成されてよく、能動素子１４を覆っていてよい。誘電体層２０の材料は、酸化シリコンなどの誘電体材料を含んでもよい。コンタクト２２は、誘電体層２０内に形成されてもよく、能動素子１４に電気的に接続されてもよい。コンタクト２２の材料は、金属などの導電性材料を含んでもよい。相互接続層２４は、誘電体層２０内に形成されてもよく、コンタクト２２に電気的に接続されていてもよい。相互接続層２４の材料は、金属などの導電性材料を含んでもよい。誘電体層３０は、誘電体層２０上に形成されてもよい。誘電体層３０の材料は、酸化シリコンなどの誘電体材料を含んでもよい。エッチング停止層２００の材料は、ポリシリコンを含んでもよい。
次に、エッチング停止層２００上に積層体３００を形成する。積層体３００は、エッチング停止層２００上に交互に積層された複数の絶縁層３０２と複数の犠牲層３０４とを有する。絶縁層３０２は、例えば、酸化シリコン層であってもよい。犠牲層３０４は、例えば、窒化シリコン層であってもよい。図１Ａでは、説明のための例示的な実施形態として、１７層の絶縁層３０２と１６層の犠牲層３０４とを示しているが、これに限定されるものではない。絶縁層３０２および犠牲層３０４の数は、設計に応じて調整することができる。
次いで、積層体３００に対してパターニング処理を行って、能動素子１４の上方に配置された第１の積層構造（例えば、図１Ｈに示す第１の積層構造ＳＣ１）、第１の積層構造を取り囲む第２の積層構造（例えば、図１Ｈに示す第２の積層構造ＳＣ２）、および第１の積層構造と第２の積層構造とを分離して、エッチング停止層２００を露出させるトレンチパターン（例えば、図１Ｈに示すトレンチパターンＴＰ１）を形成する。本実施形態では、トレンチパターンは、（図１Ｈに示すように）非対称の内側側壁および外側側壁を有するように形成され、それにより、後続のプロセスにおいてスクライブされる第２の積層構造の占有面積を減少させることができ、後続のプロセスにおいて３Ｄメモリアレイを形成する第１の積層構造の占有面積を増大させることができる。そのため、これは、メモリ構造のサイズを縮小し、メモリ構造の性能（例えば、メモリ容量）を向上させるため有益である。
いくつかの実施形態では、積層体３００に対して行われるパターニング処理は、第１のパターニング処理および第２のパターニング処理を含むことができる。
いくつかの実施形態では、第１のパターニング処理は、以下のステップを含むことができる。まず、図１Ａを参照すると、積層体３００上に第１のマスクパターンＰＲ１を形成する。次いで、図１Ａおよび図１Ｂを参照すると、第１のマスクパターンＰＲ１をマスクとして使用することによって積層体３００の一部を除去して、第１のトレンチ３１０ａを有する積層体３１０を形成する。第１のトレンチ３１０ａは、非対称な第１の側壁３１０ａ１および第２の側壁３１０ａ２を含んでもよい。いくつかの実施形態では、第１のトレンチ３１０ａは、以下のステップによって形成されてもよい。
まず、第１のマスクパターンＰＲ１をマスクとして使用することによって、基板１００に垂直な方向（以下、方向Ｄ２）に、積層体３００の第１の部分を、例えばエッチングにより除去する。第１の部分は、最上層の絶縁層３０２（以下、ｎ層目の絶縁層３０２）の一部と、最上層の犠牲層３０４（以下、ｋ層目の犠牲層３０４）の一部とを含んでもよい。
次いで、第１のマスクパターンＰＲ１に対して基板１００と平行な方向（以下、Ｄ１方向）に第１のトリミング処理を行うことによって、第１のマスクパターンＰＲ１の一部を横方向に除去する。その後、第１のトリミング処理でトリミングされた第１のマスクパターンＰＲ１をマスクとして使用することによって積層体３００の第２の部分をＤ２方向に除去する。第２の部分は、ｎ番目の絶縁層３０２およびｋ番目の犠牲層３０４の一部と、（ｎ－１）番目の絶縁層３０２および（ｋ－１）番目の犠牲層３０４の一部と、を含んでもよい。
そして、第１のマスクパターンＰＲ１に対してＤ１方向に第２のトリミング処理を行うことによって、第１のマスクパターンＰＲ１の一部を横方向に除去する。その後、第２のトリミング処理でトリミングされた第１のマスクパターンＰＲ１をマスクとして使用することによって、積層体３００の第３の部分を方向Ｄ２に除去する。第３の部分は、ｎ番目の絶縁層３０２およびｋ番目の犠牲層３０４の一部と、（ｎ－１）番目の絶縁層３０２および（ｋ－１）番目の犠牲層３０４の一部と、（ｎ－２）番目の絶縁層３０２および（ｋ－２）番目の犠牲層３０４の一部と、を含んでもよい。
そして、第１のマスクパターンＰＲ１に対してＤ１方向に第３のトリミング処理を行うことによって、第１のマスクパターンＰＲ１の一部を横方向に除去する。その後、第３のトリミング処理でトリミングされた第１のマスクパターンＰＲ１をマスクとして使用することによって積層体３００の第４の部分を方向Ｄ２に除去する。第４の部分は、ｎ番目の絶縁層３０２およびｋ番目の犠牲層３０４の一部と、（ｎ－１）番目の絶縁層３０２および（ｋ－１）番目の犠牲層３０４の一部と、（ｎ－２）番目の絶縁層３０２および（ｋ－２）番目の犠牲層３０４の一部と、（ｎ－３）番目の絶縁層３０２および（ｋ－３）番目の犠牲層３０４の一部と、を含んでもよい。
前述したステップによって形成された第１のトレンチ３１０ａは、階段状プロファイルを有する第１の側壁３１０ａ１および第２の側壁３１０ａ２を有することができる。いくつかの実施形態では、上述したように、第１のトレンチ３１０ａを形成するステップは、第１のマスクパターンＰＲ１に対して３回のトリミング処理を行い、これらの第１のマスクパターンＰＲ１をマスクとして使用することによって、積層体３００に対して４回のエッチングなどの除去処理を行うことを含むことができるが、本発明はこれに限定されない。トリミング処理および除去処理の回数は、設計に応じて調整することができる。第１のトレンチ３１０ａを形成した後、第１のマスクパターンＰＲ１を除去する。
いくつかの実施形態では、第２のパターニング処理は、以下のステップを含むことができる。まず、図１Ｂおよび図１Ｃを参照すると、積層体３１０上に第２のマスクパターンＰＲ２を形成する。第２のマスクパターンＰＲ２は、第１のトレンチ３１０ａの第１の側壁３１０ａ１を露出させ、第１のトレンチ３１０ａの第２の側壁３１０ａ２を覆う。次いで、図１Ｃおよび図１Ｄを参照すると、第２のマスクパターンＰＲ２をマスクとして使用することによって積層体３１０の一部を除去して、第２のトレンチ３２０ａを有する積層体３２０を形成する。第２のトレンチ３２０ａは、非対称な第１の側壁３２０ａ１および第２の側壁３２０ａ２を有する。第２のトレンチ３２０ａを形成した後、第２のマスクパターンＰＲ２を除去する。いくつかの実施形態において、第２のトレンチ３２０ａは、上述した第１のトレンチ３１０ａを形成するステップを使用することによって形成することができ、すなわち、第２のトレンチ３２０ａは、階段状プロファイルを有する第１の側壁３２０ａ１および第２の側壁３２０ａ２を有することができる。いくつかの実施形態では、第２のトレンチ３２０ａを形成するステップは、第２のマスクパターンＰＲ２に対して３回のトリミング処理を行い、これらの第２のマスクパターンＰＲ２をマスクとして使用することによって、積層体３１０に対して４回のエッチングなどの除去処理を行うことを有することができるが、本発明はこれに限定されない。トリミング処理および除去処理の回数は、設計に応じて調整することができる。
積層体において互いに積層された絶縁層３０２と犠牲層３０４の数が少ない場合は、第２のトレンチ３２０ａは、第１の積層構造ＳＣ１と第２の積層構造ＳＣ２とを分離し、エッチング停止層２００を露出させるトレンチパターンＴＰ１を図１Ｈに示すように形成することができる。しかしながら、本実施形態では、層数の多い絶縁層３０２および犠牲層３０４を例として説明しているため、第１の積層構造ＳＣ１と第２の積層構造ＳＣ２とを分離して、エッチング停止層２００を露出させるトレンチパターンＴＰ１を形成するためには、図１Ｄ～図１Ｈに示すパターニング処理を行う必要がある。すなわち、本実施形態では、積層体３００に対して行われるパターニング処理は、上述した第１のパターニング処理および第２のパターニング処理と、後述する第３のパターニング処理および第４のパターニング処理とを有することができる。
いくつかの実施形態では、第３のパターニング処理は、以下のステップを有することができる。まず、図１Ｄおよび図１Ｅを参照すると、積層体３２０上に第３のマスクパターンＰＲ３を形成する。第３のマスクパターンＰＲ３は、第２のトレンチ３２０ａの第１の側壁３２０ａ１を露出させ、第２のトレンチ３２０ａの第２の側壁３２０ａ２を覆う。次いで、図１Ｅおよび図１Ｆを参照すると、第３のマスクパターンＰＲ３をマスクとして使用することによって積層体３２０の一部を除去して、第３のトレンチ３３０ａを有する積層体３３０を形成する。第３のトレンチ３３０ａは、非対称な第１の側壁３３０ａ１および第２の側壁３３０ａ２を有する。第３のトレンチ３３０ａを形成した後、第３のマスクパターンＰＲ３を除去する。いくつかの実施形態では、第３のトレンチ３３０ａは、上述の第１のトレンチ３１０ａを形成するステップを使用することによって形成されてもよく、すなわち、第３のトレンチ３３０ａは、階段状プロファイルを有する第１の側壁３３０ａ１および第２の側壁３３０ａ２を有することができる。いくつかの実施形態では、第３のトレンチ３３０ａを形成するステップは、第３のマスクパターンＰＲ３に対して３回のトリミング処理を行い、これらの第３のマスクパターンＰＲ３をマスクとして使用することによって、積層体３２０に対して４回のエッチングなどの除去処理を行うことを含むことができるが、本発明はこれに限定されない。トリミング処理および除去処理の回数は、設計に応じて調整することができる。
いくつかの実施形態では、第４のパターニング処理は、以下のステップを含むことができる。まず、図１Ｇを参照すると、積層体３３０上に第４のマスクパターンＰＲ４を形成する。第４のマスクパターンＰＲ４は、第３のトレンチ３３０ａの第１の側壁３３０ａ１を露出させ、第３のトレンチ３３０ａの第２の側壁３３０ａ２を覆う。次いで、図１Ｇおよび図１Ｈを参照すると、第４のマスクパターンＰＲ４をマスクとして使用することによって、積層体３３０の一部を除去して、能動素子１４の上方に配置された第１の積層構造ＳＣ１と、第１の積層構造ＳＣ１を取り囲む第２の積層構造ＳＣ２と、第１の積層構造ＳＣ１と第２の積層構造ＳＣ２とを分離し、エッチング停止層２００を露出させるトレンチパターンＴＰ１と、を形成する。トレンチパターンＴＰ１は、非対称の内側側壁ＴＰ１ａおよび外側側壁ＴＰ１ｂを有する。トレンチパターンＴＰ１を形成した後、第４のマスクパターンＰＲ４を除去する。いくつかの実施形態では、トレンチパターンＴＰ１は、上述した第１のトレンチ３１０ａを形成するステップを使用することによって形成されてもよく、すなわち、トレンチパターンＴＰ１は、階段状プロファイルを有する内側側壁ＴＰ１ａおよび外側側壁ＴＰ１ｂを有することができる。いくつかの実施形態では、トレンチパターンＴＰ１は、上から見たときに、図２に示されるような矩形パターンを有する。いくつかの実施形態では、トレンチパターンＴＰ１を形成するステップは、第４のマスクパターンＰＲ４に対して３回のトリミング処理を行い、これらの第４のマスクパターンＰＲ４をマスクとして使用することによって、積層体３３０に対して４回の、エッチングなどの除去処理を行うことを有することができるが、本発明はこれに限定されない。トリミング処理および除去処理の回数は、設計に応じて調整することができる。例えば、積層体の層数が多い場合には、積層体の最上層の表面形状が大きな高低差を示し（例えば、波状の表面形状を含む）、それにより、積層体上に塗布されたフォトレジストの厚さの差も高い位置と低い位置とで大きくなる。例えば、フォトレジストの厚さは、表面形状がより高い位置ではより薄くなり、それにより、トリミングに利用可能な層数が減少する。そのため、積層体の層数がある数を超えると、一般に、前方部でトリミング処理および除去処理を行う回数が、後方部でトリミング処理および除去処理を行う回数よりも多くなる。
図１Ｈおよび図２を参照すると、第１の積層構造ＳＣ１は、階段構造を有することができ、後続のプロセスにおいて３Ｄメモリアレイを形成することができ、したがって、第１の積層構造ＳＣ１は、アレイ階段（array staircase）とも呼ばれることがある。第２の積層構造ＳＣ２は、階段構造を有することができ、後続のプロセスにおいてスクライブラインを第２の積層構造ＳＣ２の領域ＳＬＲに形成することができるため、第２の積層構造ＳＣ２は、スクライブライン階段（scribe-line staircase）とも呼ばれることがある。トレンチパターンＴＰ１は、上述したようなステップを使用することによって非対称な内側側壁ＴＰ１ａおよび外側側壁ＴＰ１ｂを有するように形成されてもよく、それにより、スクライブライン階段の占有面積を減少させことができ、一方で、アレイ階段の占有面積を増大させることができる。したがって、これは、メモリ構造のサイズを縮小し、メモリ構造の性能を向上させるのに有益である。いくつかの実施形態では、スクライビング処理を行う前に、アレイ階段を取り囲むようにトレンチパターンＴＰ１内にシールリング（図示せず）を形成して、スクライビング処理中にアレイ階段が損傷するのを防止することができる。
いくつかの実施形態では、トレンチパターンＴＰ１の外側側壁ＴＰ１ｂの傾きの絶対値は、トレンチパターンＴＰ１の内側側壁ＴＰ１ａの傾きの絶対値よりも大きい。いくつかの実施形態では、トレンチパターンＴＰ１の外側側壁ＴＰ１ｂは、第１の階段状プロファイルを有することができ、一方、トレンチパターンＴＰ１の内側側壁ＴＰ１ａは、第２の階段状プロファイルを有することができ、第１の階段状プロファイルの段数は、第２の階段状プロファイルの段数よりも少ない。いくつかの実施形態では、基板１００の表面に垂直な方向Ｄ２において、第１の階段状プロファイルの各段の高さは、第２の階段状プロファイルの各段の高さよりも大きい。いくつかの代替の実施形態では、図３に示すように、トレンチパターンＴＰ２は、非対称な内側側壁ＴＰ２ａおよび外側側壁ＴＰ２ｂを含み、内側側壁ＴＰ２ａが階段状プロファイルを含み、一方、外側側壁ＴＰ２ｂが曲線プロファイルを有する。
その後、第１の積層構造ＳＣ１に対して、垂直チャネル（図示せず）の形成、ソース／ドレインピラー（図示せず）の形成、犠牲層３０４を除去して横方向開口部（図示せず）の形成、横方向開口部内の電荷蓄積層の形成（図示せず）、横方向開口部内の電荷蓄積層体上のワード線（ＷＬ）として機能するゲート層ＧＬの形成などのプロセスを行って、図４に示す３ＤメモリアレイＭＳＣを形成することができる。
以下、図４を参照して、本実施形態の３Ｄメモリ構造１０００について説明する。加えて、本実施形態における３Ｄメモリ構造１０００は、３Ｄメモリ構造を形成する前述の方法によって形成されるが、これに限定されない。
図４を参照すると、３Ｄメモリ構造１０００は、基板１００、エッチング停止層２００、３ＤメモリアレイＭＳＣ、および第２の積層構造ＳＣ２を有する。基板１００は、メモリセル領域Ｒ１、およびメモリセル領域Ｒ１を取り囲む周辺領域Ｒ２を有する。エッチング停止層２００は、基板１００上に配置されてもよい。３ＤメモリアレイＭＳＣは、メモリセル領域Ｒ１上のエッチング停止層２００上に配置されてもよい。３ＤメモリアレイＭＳＣは、第１の積層構造ＳＣ１を有することができる。第１の積層構造ＳＣ１は、互いに積層され、互いに電気的に絶縁された複数のゲート層ＧＬを有することができる。いくつかの実施形態では、ゲート層ＧＬは、例えば、それらの間に配置された（図１Ｈに示すような）絶縁層３０２によって互いに電気的に絶縁されてもよい。ゲート層ＧＬは、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）などの導電性材料を含むことができる。第２の積層構造ＳＣ２は、エッチング停止層２００上に配置されてもよく、３ＤメモリアレイＭＳＣの第１の積層構造ＳＣ１を取り囲むことができる。第２の積層構造ＳＣ２は、互いに積層され、互いに電気的に絶縁された複数のダミーゲート層ＤＧＬを有することができる。いくつかの実施形態では、例えば、ダミーゲート層ＤＧＬは、それらの間に配置された（図１Ｈに示すような）絶縁層３０２によって互いに電気的に絶縁されてもよい。いくつかの実施形態では、垂直チャネルおよびソース／ドレインピラーが第２の積層構造ＳＣ２に形成されないため、ダミーゲート層ＤＧＬは、電気的に浮いていてもよい。ダミーゲート層ＤＧＬは、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）などの導電性材料を含むことができる。いくつかの実施形態では、ダミーゲート層ＤＧＬおよびゲート層ＧＬは、同じステップで同時に形成されてもよいため、ダミーゲート層ＤＧＬおよびゲート層ＧＬは、同じ材料を有することができる。
第１の積層構造ＳＣ１は、第２の積層構造ＳＣ２に面する第１の側壁を有することができる。第２の積層構造ＳＣ２は、第１の積層構造ＳＣ１に面する第２の側壁を有することができる。いくつかの実施形態では、第１の側壁は、トレンチパターンＴＰ１の内側側壁ＴＰ１ａを画定し、第２の側壁は、トレンチパターンＴＰ１の外側側壁ＴＰ１ｂを画定する。内側側壁ＴＰ１ａと外側側壁ＴＰ１ｂは、非対称である。いくつかの実施形態では、外側側壁ＴＰ１ｂの傾斜の絶対値は、内側側壁ＴＰ１ａの傾斜の絶対値よりも大きくてもよい。例えば、図１Ｈに示すように、第１の積層構造ＳＣ１および第２の積層構造ＳＣ２のそれぞれにおける１つの絶縁層と１つの犠牲層（以下、ＯＮ層）の厚さの合計が０．１μｍであり、第１の積層構造ＳＣ１および第２の積層構造ＳＣ２のそれぞれにおけるＯＮ層間のピッチが０．５μｍである場合、外側側壁ＴＰ１ｂの傾きは０．８（０．１×１６／０．５×４）であり、内側側壁ＴＰ１ａの傾きは０．２（０．１×１６／０．５×１６）である。いくつかの実施形態では、外側側壁ＴＰ１ｂは、曲線プロファイルを有することができ、内側側壁ＴＰ１ａは、階段状プロファイルを有することができる。いくつかの実施形態では、外側側壁ＴＰ１ｂは、第１の階段状プロファイルを有することができ、内側側壁ＴＰ１ａは、第２の階段状プロファイルを有することができ、第１の階段状プロファイルの段数は、第２の階段状プロファイルの段数より少なくてもよい。いくつかの実施形態では、基板１００の表面に垂直な方向Ｄ２において、第１の階段状プロファイルの各段の高さは、第２の階段状プロファイルの各段の高さよりも大きい。
図５は、本発明の一実施形態によるチップ内部の積層構造を示す概略上面図である。
図５を参照すると、チップ１１００内部の積層構造ＳＣ１１は、例えば図１Ａ～図１Ｈに示されるプロセスと同様のプロセスによって形成することができる。例えば、積層構造ＳＣ１１は、以下のステップによって形成されてもよい。まず、基板（図示せず）上にエッチング停止層２００を形成する。次に、エッチング停止層２００上に積層体（図１Ａに示す積層体３００と同様の積層体）を形成する。積層体は、エッチング停止層２００上に交互に積層された複数の絶縁層（図示しないが、図１Ａに示す絶縁層３０２と同様のもの）と複数の犠牲層（図示しないが、図１Ａに示す犠牲層３０４と同様のもの）とを有することができる。次いで、この積層体に対してパターニング処理を行い、複数の積層構造ＳＣ１１、および複数の積層構造ＳＣ１１を分離してエッチング停止層２００を露出させるトレンチパターンＴＰ３を形成する。トレンチパターンＴＰ３は、第１の方向Ｄ１に互いに対向する第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂと、第１の方向Ｄ１に垂直な第２の方向Ｄ２に互いに対向する第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄと、を有する。いくつかの実施形態では、第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂは、例えば、後続のプロセスにおいてコンタクトが形成される側壁であってもよい。第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄは、例えば、後続のプロセスにおいてコンタクトが形成されない側壁であってもよい。コンタクトは、例えば、ゲート層を電気的に接続するためのワード線コンタクトであってもよい。トレンチパターンＴＰ３は、上から見たときに格子状のパターンを有することができる。
図５に示すように、第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂのプロファイルは、第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄのプロファイルと異なってもよく、それにより、積層構造ＳＣ１１においてコンタクトが形成されない側壁の占有面積を減少させることができ、したがて、後続のプロセスにおいて３Ｄメモリアレイを形成する積層構造ＳＣ１１の占有面積を増大させることができる。そのため、これは、メモリ構造のサイズを縮小し、メモリ構造の性能（例えば、メモリ容量）を向上させるため有益である。いくつかの実施形態では、第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄの傾斜の絶対値は、第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂの傾斜の絶対値よりも大きくてもよい。いくつかの実施形態では、第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄは、曲線プロファイルを有することができ、一方、第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂは、階段状プロファイルを有することができる。いくつかの実施形態では、第３の側壁ＴＰ３ｃおよび第４の側壁ＴＰ３ｄは、第１の階段状プロファイルを有することができ、一方、第１の側壁ＴＰ３ａおよび第２の側壁ＴＰ３ｂは、第２の階段状プロファイルを有することができる。第１の階段状プロファイルの段数は、第２の階段状プロファイルの段数よりも少ない。いくつかの実施形態では、第１の方向Ｄ１および第２の方向Ｄ２に垂直な第３の方向（例えば、基板に垂直な方向）において、第１の階段状プロファイルの各段の高さは、第２の階段状プロファイルの各段の高さよりも大きい。
いくつかの実施形態では、積層構造ＳＣ１１は、図１Ａ～図１Ｈに示されるプロセスと同様のプロセスによって形成することができる。すなわち、積層構造ＳＣ１１を形成するためのパターニング処理は、第１のパターニング処理および第２のパターニング処理を含むことができる。
いくつかの実施形態では、第１のパターニング処理は、以下のステップを含むことができる。まず、積層体上に第１のマスクパターン（図示せず）を形成する。次いで、第１のマスクパターンをマスクとして使用することによって積層体の一部を除去して、複数の第１のトレンチを形成する（図示せず）。第１のトレンチのそれぞれは、第１の方向Ｄ１に対称な第１のトレンチ側壁および第２のトレンチ側壁と、第２の方向Ｄ２に対称な第３のトレンチ側壁および第４のトレンチ側壁と、を有することができる。第１のトレンチを形成した後、第１のマスクパターンを除去する。
いくつかの実施形態では、第２のパターニング処理は、以下のステップを含むことができる。まず、積層体上に第２のマスクパターン（図示せず）を形成する。第２のマスクパターンは、第１のトレンチの第１のトレンチ側壁および第２のトレンチ側壁を露出させ、第１のトレンチの第３のトレンチ側壁および第４のトレンチ側壁を覆う。次いで、第２のマスクパターンをマスクとして使用することによって積層体の一部を除去して、積層構造ＳＣ１１およびトレンチパターンＴＰ３を形成する。複数の積層構造ＳＣ１１およびトレンチパターンＴＰ３を形成した後、第２のマスクパターンを除去する。いくつかの実施形態では、上述したトレンチパターンＴＰ１を形成するステップは、トレンチパターンＴＰ３を形成するために使用することができるが、本発明はこれに限定されない。トリミング処理の回数、除去処理の回数、および処理に使用されるマスクパターンの数は、設計に応じて調整されてもよい。
以下、図６を参照して、本実施形態の３ＤメモリアレイＭＳＣについて説明する。図６は、本開示によるいくつかの実施形態による３Ｄ ＡＮＤフラッシュメモリアレイの回路図を示す。
図６は、行および列に配置された垂直ＡＮＤメモリアレイＭＳＣの２つのブロックＢＬＯＣＫ(i)およびＢＬＯＣＫ(i+1)の概略図を示す。ブロックＢＬＯＣＫ(i)は、メモリアレイＭＳＣ１を有する。メモリアレイＭＳＣ１の行（例えば（ｍ＋１）番目の行）は、共通のワード線（例えばＷＬ(i) m+1）を有するＡＮＤメモリセルＭＣの集合である。各行（例えば、（ｍ＋１）番の行）のメモリアレイＭＳＣ１のＡＮＤメモリセルＭＣは、共通のワード線（例えば、ＷＬ(i) m+1）に対応し、異なるソースピラー（例えば、ＳＰ(i) nおよびＳＰ(i) n+1）およびドレインピラー（例えば、ＤＰ(i) nおよびＤＰ(i) n+1）に結合され、それにより、ＡＮＤメモリセルＭＣは、共通のワード線（例えば、ＷＬ(i) m+1）に沿って論理的に一行に配置されている。
メモリアレイＭＳＣ１の列（例えばｎ番目の列）は、共通のソースピラー（例えばＳＰ(i) n）および共通のドレインピラー（例えばＤＰ(i) n）を有するＡＮＤメモリセルＭＣの集合である。各列（例えば、ｎ番目の列）のメモリアレイＭＳＣ１のＡＮＤメモリセルＭＣは、異なるワード線（例えば、ＷＬ(i) m+1およびＷＬ(i) m）に対応し、共通のソースピラー（例えば、ＳＰ(i) n）および共通のドレインピラー（例えば、ＤＰ(i) n）に結合されている。したがって、メモリアレイＭＳＣ１のＡＮＤメモリセルＭＣは、共通のソースピラー（例えば、ＳＰ(i) n）および共通のドレインピラー（例えば、ＤＰ(i) n）に沿って論理的に一列に配置されている。物理的レイアウトでは、適用される製造方法に従って、列または行をねじって、高密度化または他の理由のためハニカムパターンまたは他のパターンで配置することができる。
図６において、ブロックＢＬＯＣＫ(i)では、メモリアレイＭＳＣ１のｎ番目の列のＡＮＤメモリセルＭＣは、共通のソースピラー（例えば、ＳＰ(i) n）および共通のドレインピラー（例えば、ＤＰ(i) n）を共有する。（ｎ＋１）番目の列のＡＮＤメモリセルＭＣは、共通のソースピラー（例えば、ＳＰ(i) n+1）および共通のドレインピラー（例えば、ＤＰ(i) n+1）を共有する。
共通のソースピラー（例えば、ＳＰ(i) n）は、共通のソース線（例えば、ＳＬn）に結合され、共通のドレインピラー（例えば、ＤＰ(i) n）は、共通ビット線（例えば、ＢＬn）に結合されている。共通のソースピラー（例えば、ＳＰ(i) n+1）は、共通のソース線（例えば、ＳＬn+1）に結合され、共通のドレインピラー（例えば、ＤＰ(i) n+1）は、共通のビット線（例えば、ＢＬn+1）に結合されている。
同様に、ブロックＢＬＯＣＫ(i+1)は、ブロックＢＬＯＣＫ(i)のメモリアレイＭＳＣ１と同様のメモリアレイＭＳＣ２を有する。メモリアレイＭＳＣ２の行（例えば（ｍ＋１）番目の行）は、共通のワード線（例えばＷＬ(i+1) m+1）を有するＡＮＤメモリセルＭＣの集合である。各行（例えば、（ｍ＋１）番目の行）のメモリアレイＭＳＣ２のＡＮＤメモリセルＭＣは、共通のワード線（例えば、ＷＬ(i+1) m+1）に対応し、異なるソースピラー（例えば、ＳＰ(i+1) nおよびＳＰ(i+1) n+1）およびドレインピラー（例えば、ＤＰ(i+1) nおよびＤＰ(i+1) n+1）に結合されている。メモリアレイＭＳＣ２の列（例えばｎ番目の列）は、共通のソースピラー（例えばＳＰ(i+1) n）および共通のドレインピラー（例えばＤＰ(i+1) n）を有するＡＮＤメモリセルＭＣの集合である。ＡＮＤメモリセルＭＣは、集積されて並列に接続されているため、メモリストリングと呼ばれることもある。各列（例えば、ｎ番目の列）のメモリアレイＭＳＣ２のＡＮＤメモリセルＭＣは、異なるワード線（例えば、ＷＬ(i+1) m+1およびＷＬ(i+1) m）に対応し、共通のソースピラー（例えば、ＳＰ(i+1) n）および共通のドレインピラー（例えば、ＤＰ(i+1) n）に結合されている。したがって、メモリアレイＭＳＣ２のＡＮＤメモリセルＭＣは、共通のソースピラー（例えば、ＳＰ(i+1) n）および共通のドレインピラー（例えば、ＤＰ(i+1) n）に沿って論理的に一列に配置されている。
ブロックＢＬＯＣＫ(i+1)とブロックＢＬＯＣＫ(i)は、ソース線（例えばＳＬnとＳＬn+1）およびビット線（例えばＢＬnとＢＬn+1）を共有している。したがって、ソース線ＳＬnおよびビット線ＢＬnは、ブロックＢＬＯＣＫ(i)のＡＮＤメモリアレイＭＳＣ１のｎ番目の列のＡＮＤメモリセルＭＣに結合され、ブロックＢＬＯＣＫ(i+1)のＡＮＤメモリアレイＭＳＣ２のｎ番目の列のＡＮＤメモリセルＭＣに結合されている。同様に、ソース線ＳＬn+1およびビット線ＢＬn+1は、ブロックＢＬＯＣＫ(i)のＡＮＤメモリアレイＭＳＣ１の（ｎ＋１）番目の列のＡＮＤメモリセルＭＣに結合され、ブロックＢＬＯＣＫ(i+1)のＡＮＤメモリアレイＭＳＣ２の（ｎ＋１）番目の列のＡＮＤメモリセルＭＣに結合されている。
上記に基づいて、上記の実施形態において提供される３Ｄメモリ構造およびその形成方法は、非対称の内側側壁および外側側壁を有するトレンチパターンを有するように設計され、後続のプロセスにおいてスクライブされる第２の積層構造の占有面積を減少させ、後続のプロセスにおいて３Ｄメモリアレイを形成する第１の積層構造の占有面積を増大させる。そのため、これは、メモリ構造のサイズを縮小し、メモリ構造の性能（例えば、メモリ容量）を向上させるため有益である。
上記の実施形態で提供された３Ｄメモリ構造およびその形成方法は、前述の３Ｄ ＡＮＤフラッシュメモリだけでなく、他の様々な３Ｄメモリおよびその形成方法に適用することができる。前述の様々な３Ｄメモリは、例えば、３Ｄ ＮＡＮＤフラッシュメモリ、３Ｄ ＮＯＲフラッシュメモリ、または以下のメモリ構造、すなわち、メモリアレイの周囲にＣＭＯＳが配置されたメモリ構造（ＣＭＯＳ ａｎｄ Ａｒｒａｙ、ＣＮＡ）、メモリアレイの下にＣＭＯＳが配置されたメモリ構造（ＣＭＯＳ ｕｎｄｅｒ Ａｒｒａｙ、ＣＵＡ）、あるいはＸおよび／またはＹ方向に階段構造を有するメモリ構造を含むメモリであってもよい。
開示された実施形態に対して様々な修正および変形を行うことができることは、当業者には明らかであろう。本明細書および実施例は、例示的なものとしてのみ考慮されることが意図されており、本開示の真の範囲は、以下の特許請求の範囲およびそれらの均等物によって示される。
１０：半導体基板
１２：素子分離構造
１４：能動素子
２０：誘電体層
２２：コンタクト
２４：相互接続層
３０：誘電体層
１００：基板
２００：エッチング停止層
３００、３１０、３２０、３３０：積層体
３０２：絶縁層
３０４：犠牲層
３１０ａ：第１のトレンチ
３２０ａ：第２のトレンチ
３３０ａ：第３のトレンチ
３１０ａ１、３２０ａ１、３３０ａ１：第１の側壁
３１０ａ２、３２０ａ２、３３０ａ２：第２の側壁
１０００：３Ｄメモリ構造
１１００：チップ
Ｄ１：方向／第１の方向
Ｄ２：方向／第２の方向
ＧＬ：ゲート層
ＤＧＬ：ダミーゲート層
ＭＣ：メモリセル
ＭＳＣ：３Ｄメモリアレイ／メモリアレイ
ＭＳＣ１、ＭＳＣ２：メモリアレイ
ＰＲ１：第１のマスクパターン
ＰＲ２：第２のマスクパターン
ＰＲ３：第３のマスクパターン
ＰＲ４：第４のマスクパターン
Ｒ１：メモリセル領域
Ｒ２：周辺領域
ＳＣ１：第１の積層構造
ＳＣ２：第２の積層構造
ＳＣ１１：積層構造
ＳＬＲ：領域
ＴＰ１、ＴＰ２、ＴＰ３：トレンチパターン
ＴＰ１ａ、ＴＰ２ａ：内側側壁
ＴＰ１ｂ、ＴＰ２ｂ：外側側壁
ＴＰ３ａ：第１の側壁
ＴＰ３ｂ：第２の側壁
ＴＰ３ｃ：第３の側壁
ＴＰ３ｄ：第４の側壁

Claims (8)

  1. 基板上にエッチング停止層を形成するステップであって、前記基板が能動素子を有する、ステップと、
    前記エッチング停止層上に積層体を形成するステップであって、前記積層体が前記エッチング停止層上に交互に積層された複数の絶縁層と複数の犠牲層とを有する、ステップと、
    前記積層体に対してパターニング処理を行って、前記能動素子の上方に配置された第１の積層構造、前記第１の積層構造を取り囲む第２の積層構造、および前記第１の積層構造と前記第２の積層構造とを分離して、前記エッチング停止層を露出させるトレンチパターンを形成するステップと、
    を含み、
    前記トレンチパターンが非対称な内側側壁および外側側壁を含み、前記内側側壁が前記第１の積層構造の側壁を画定し、前記外側側壁が前記第１の積層構造に面する前記第２の積層構造の側壁を画定し、
    前記外側側壁が曲線プロファイルを含み、前記内側側壁が階段状プロファイルを有する、３Ｄメモリ構造を形成する方法。
  2. 前記パターニング処理が第１のパターニング処理および第２のパターニング処理を含み、
    前記第１のパターニング処理が、
    前記積層体上に第１のマスクパターンを形成するステップと、
    前記第１のマスクパターンをマスクとして使用することによって前記積層体の一部を除去して、第１のトレンチを形成するステップであって、前記第１のトレンチが対称な第１の側壁および第２の側壁を有する、ステップと、
    前記第１のマスクパターンを除去するステップと、
    を含み、
    前記第２のパターニング処理が、
    前記積層体上に第２のマスクパターンを形成するステップであって、前記第２のマスクパターンが前記第１のトレンチの前記第１の側壁を露出させ、前記第１のトレンチの前記第２の側壁を覆う、ステップと、
    前記第２のマスクパターンをマスクとして使用することによって前記積層体の一部を除去して、前記内側側壁および前記外側側壁を有する前記トレンチパターンを形成するステップと、
    を有する、請求項１に記載の方法。
  3. 前記第２のパターニング処理が、前記積層体に対する複数のエッチング処理および前記第２のマスクパターンに対する複数のトリミング処理を有する、請求項２に記載の方法。
  4. 前記トレンチパターンが矩形パターンを有する、請求項１に記載の方法。
  5. 基板上にエッチング停止層を形成するステップと、
    前記エッチング停止層上に積層体を形成するステップであって、前記積層体が前記エッチング停止層上に交互に積層された複数の絶縁層と複数の犠牲層とを有する、ステップと、
    前記積層体に対してパターニング処理を行って、複数の積層構造、および複数の前記積層構造を分離して前記エッチング停止層を露出させるトレンチパターンを形成するステップと、
    を含み、
    前記トレンチパターンが、第１の方向において互いに対向する第１の側壁および第２の側壁、ならびに前記第１の方向に垂直な第２の方向において互いに対向する第３の側壁および第４の側壁を含み、
    前記第１の側壁および前記第２の側壁のプロファイルが前記第３の側壁および前記第４の側壁のプロファイルと異なり、
    前記第３の側壁および前記第４の側壁が曲線プロファイルを含み、前記第１の側壁および前記第２の側壁が階段状プロファイルを有する、３Ｄメモリ構造を形成する方法。
  6. 前記パターニング処理が第１のパターニング処理および第２のパターニング処理を含み、
    前記第１のパターニング処理が、
    前記積層体上に第１のマスクパターンを形成するステップと、
    前記第１のマスクパターンをマスクとして使用することによって前記積層体の一部を除去して、複数の第１のトレンチを形成するステップであって、前記第１のトレンチのそれぞれが前記第１の方向に対称な第１のトレンチ側壁および第２のトレンチ側壁、ならびに前記第２の方向に対称な第３のトレンチ側壁および第４のトレンチ側壁を有する、ステップと、
    前記第１のマスクパターンを除去するステップと、
    を含み、
    前記第２のパターニング処理が、
    前記積層体上に第２のマスクパターンを形成するステップであって、前記第２のマスクパターンが前記第１のトレンチの前記第１のトレンチ側壁および前記第２のトレンチ側壁を露出させ、前記第１のトレンチの前記第３のトレンチ側壁および前記第４のトレンチ側壁を覆う、ステップと、
    前記第２のマスクパターンをマスクとして使用することによって前記積層体の一部を除去して、複数の前記積層構造を形成するステップと、
    を有する、請求項５に記載の方法。
  7. 前記トレンチパターンがグリッドパターンを有する、請求項５に記載の方法。
  8. メモリセル領域、および前記メモリセル領域を取り囲む周辺領域を備える基板と、
    前記基板上に配置されたエッチング停止層と、
    前記メモリセル領域上の前記エッチング停止層上に配置された３Ｄメモリアレイであって、前記３Ｄメモリアレイが、互いに積層され、互いに電気的に絶縁された複数のゲート層を有する第１の積層構造を備える、３Ｄメモリアレイと、
    前記エッチング停止層上に配置され、前記３Ｄメモリアレイの前記第１の積層構造を取り囲む第２の積層構造であって、互いに積層され、互いに電気的に分離された複数のダミーゲート層を有する、第２の積層構造と、
    を備え、
    前記第１の積層構造が前記第２の積層構造に面する第１の側壁を含み、前記第２の積層構造が前記第１の積層構造に面する第２の側壁を含み、前記第１の側壁がトレンチパターンの内側側壁を画定し、前記第２の側壁が前記トレンチパターンの外側側壁を画定し、
    前記トレンチパターンの前記内側側壁および前記外側側壁が非対称であり、
    前記外側側壁が曲線プロファイルを含み、前記内側側壁が階段状プロファイルを有する、３Ｄメモリ構造。
JP2022109900A 2022-05-12 2022-07-07 ３ｄメモリ構造およびその形成方法 Active JP7433372B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/743,239 2022-05-12
US17/743,239 US20230369100A1 (en) 2022-05-12 2022-05-12 3d memory structure and method of forming the same

Publications (2)

Publication Number Publication Date
JP2023168178A JP2023168178A (ja) 2023-11-24
JP7433372B2 true JP7433372B2 (ja) 2024-02-19

Family

ID=88699393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022109900A Active JP7433372B2 (ja) 2022-05-12 2022-07-07 ３ｄメモリ構造およびその形成方法

Country Status (4)

Country Link
US (1) US20230369100A1 (ja)
JP (1) JP7433372B2 (ja)
KR (1) KR102648285B1 (ja)
CN (1) CN117119795A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192589A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
JP2021174925A (ja) 2020-04-28 2021-11-01 キオクシア株式会社 半導体記憶装置
JP2022020276A (ja) 2020-07-20 2022-02-01 キオクシア株式会社 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200110052A (ko) * 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 수직형 반도체장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192589A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
JP2021174925A (ja) 2020-04-28 2021-11-01 キオクシア株式会社 半導体記憶装置
JP2022020276A (ja) 2020-07-20 2022-02-01 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20230159201A (ko) 2023-11-21
KR102648285B1 (ko) 2024-03-15
CN117119795A (zh) 2023-11-24
JP2023168178A (ja) 2023-11-24
US20230369100A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
JP4829015B2 (ja) 不揮発性半導体記憶装置
TWI618124B (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
US7442998B2 (en) Non-volatile memory device
JP7352660B2 (ja) 半導体デバイス
US9224873B2 (en) Method of fabricating a charge trap NAND flash memory device
KR20220079617A (ko) 3차원 메모리와 3차원 논리 회로를 갖는 디바이스 및 이를 형성하는 방법
JP5330440B2 (ja) 半導体装置の製造方法
TWI740178B (zh) 半導體裝置
US20160013127A1 (en) Semiconductor structure and manufacturing method for the same
JP2006278967A (ja) 半導体装置およびその製造方法
JP2010087159A (ja) 不揮発性半導体記憶装置およびその製造方法
CN111540748B (zh) 三维存储器结构及其制备方法
JP4594796B2 (ja) 半導体装置およびその製造方法
JP7433372B2 (ja) ３ｄメモリ構造およびその形成方法
TWI758031B (zh) 包括具有梅花形狀的通道結構的三維記憶體元件
TWI812216B (zh) 三維記憶體結構的形成方法
TWI812579B (zh) 三維記憶體結構
US7651912B2 (en) Semiconductor device and method of fabricating the same
TWI787080B (zh) 三維快閃記憶體元件
TWI817405B (zh) 記憶體元件
CN114284285B (zh) 一种nor型半导体存储器件及其制造方法
CN113299654B (zh) 三维存储器件及其制造方法
TWI780950B (zh) 半導體裝置與其製作方法
JP2012129453A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240206

R150 Certificate of patent or registration of utility model

Ref document number: 7433372

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150