CN117119795A - 三维存储器结构及其形成方法 - Google Patents

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CN117119795A CN202210614177.5A CN202210614177A CN117119795A CN 117119795 A CN117119795 A CN 117119795A CN 202210614177 A CN202210614177 A CN 202210614177A CN 117119795 A CN117119795 A CN 117119795A
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Abstract

本公开提供了一种三维存储器结构及其形成方法。三维存储器结构例如为应用于三维与门AND快闪存储器的三维快闪存储器结构。形成三维存储器结构的方法包括以下步骤：在基底上形成蚀刻停止层，基底包括有源元件；在蚀刻停止层上形成叠层，叠层包括交替堆叠于蚀刻停止层上的多个绝缘层和多个牺牲层；对叠层进行图案化工艺，以形成设置在有源元件上方的第一堆叠结构、环绕第一堆叠结构的第二堆叠结构以及间隔开第一堆叠结构和第二堆叠结构并暴露出蚀刻停止层的沟道图案。沟道图案包括不对称的内侧壁和外侧壁，内侧壁界定第一堆叠结构的侧壁，外侧壁界定第二堆叠结构的面对第一堆叠结构的侧壁。

Description

三维存储器结构及其形成方法
技术领域
本公开是有关于一种半导体结构及其形成方法，且特别是有关于一种三维(threedimensional，3D)存储器结构及其形成方法。
背景技术
非易失性存储器(例如快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器。随着工艺技术、电路设计以及程序设计算法的发展，存储器装置的尺寸已大幅缩小，以便取得更高的集成度。然而，由于工艺上的限制，传统平面式存储器装置的尺寸已经无法符合尺寸微缩的需求。因此，目前研发三维快闪存储器装置来解决上述平面式存储器所遭遇的问题。
然而，随着电子装置的尺寸不断缩小，且使用者对于电子装置的性能的要求不断提升，本领域技术人员仍持续改善用于电子装置的存储器装置的尺寸和性能表现。
发明内容
本发明提供一种三维存储器结构及其形成方法，其通过使沟道图案包括不对称的内侧壁和外侧壁的设计来降低后续将被切割的第二堆叠结构的占用面积，并提升后续将形成三维存储器阵列的第一堆叠结构的占用面积，如此可有助于降低存储器结构的尺寸并提升存储器结构的如存储器容量等的性能表现。本公开的三维存储器结构可应用于三维与门(3D AND)快闪存储器。
本发明一实施例提供一种形成三维存储器结构的方法，其包括以下步骤。在基底上形成蚀刻停止层。基底包括有源元件。在蚀刻停止层上形成叠层。叠层包括交替堆叠于蚀刻停止层上的多个绝缘层和多个牺牲层。对叠层进行图案化工艺，以形成设置在有源元件上方的第一堆叠结构、环绕第一堆叠结构的第二堆叠结构以及间隔开第一堆叠结构和第二堆叠结构并暴露出蚀刻停止层的沟道图案。沟道图案包括不对称的内侧壁和外侧壁。内侧壁界定第一堆叠结构的侧壁。外侧壁界定第二堆叠结构的面对第一堆叠结构的侧壁。
本发明另一实施例提供一种形成三维存储器结构的方法，其包括以下步骤。在基底上形成蚀刻停止层。在蚀刻停止层上形成叠层。叠层包括交替堆叠于蚀刻停止层上的多个绝缘层和多个牺牲层。对叠层进行图案化工艺，以形成多个堆叠结构及间隔开多个堆叠结构并暴露出蚀刻停止层的沟道图案。沟道图案包括在第一方向上彼此相对的第一侧壁和第二侧壁以及在第二方向上彼此相对的第三侧壁和第四侧壁。第一方向垂直于第二方向。第一侧壁和第二侧壁的轮廓不同于第三侧壁和第四侧壁的轮廓。
本发明一实施例提供一种三维存储器结构，其包括基底、蚀刻停止层、三维存储器阵列以及第二堆叠结构。基底包括存储单元区以及围绕存储单元区的外围区。蚀刻停止层设置于基底上。三维存储器阵列设置于存储单元区上的蚀刻停止层上且包括第一堆叠结构。第一堆叠结构包括彼此堆叠且彼此电性绝缘的多个栅极层。第二堆叠结构设置于蚀刻停止层上且围绕三维存储器阵列的第一堆叠结构。第二堆叠结构包括彼此堆叠且彼此电性绝缘的多个虚拟栅极层。第一堆叠结构包括面对第二堆叠结构的第一侧壁。第二堆叠结构包括面对第一堆叠结构的第二侧壁。第一侧壁界定沟道图案的内侧壁，第二侧壁界定沟道图案的外侧壁。沟道图案的内侧壁和外侧壁不对称。
为让本公开的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H是依照本发明一实施例的形成三维存储器结构的方法的剖面示意图。
图2是图1H中的俯视示意图。
图3是依照本发明另一实施例的第一堆叠结构和第二堆叠结构的剖面示意图。
图4是依照本发明另一实施例的三维存储器结构的剖面示意图。
图5是依照本发明一实施例的芯片内的堆叠结构的俯视示意图。
图6示出根据本发明一些实施例的3D AND快闪存储器阵列的电路图。
附图标记说明
10：半导体基底
12：隔离结构
14：有源元件
20：介电层
22：接触窗
24：内连线层
30：介电层
100：基底
200：蚀刻停止层
300、310、320、330：叠层
302：绝缘层
304：牺牲层
310a：第一沟道
320a：第二沟道
330a：第三沟道
310a1、320a1、330a1：第一侧壁
310a2、320a2、330a2：第二侧壁
1000：三维存储器结构
1100：芯片
D1：方向/第一方向
D2：方向/第二方向
GL：栅极层
DGL：虚拟栅极层
MC：存储单元
MSC：三维存储器阵列/存储器阵列
MSC1、MSC2：存储器阵列
PR1：第一掩膜图案
PR2：第二掩膜图案
PR3：第三掩膜图案
PR4：第四掩膜图案
R1：存储单元区
R2：外围区
SC1：第一堆叠结构
SC2：第二堆叠结构
SC11：堆叠结构
SLR：区域
TP1、TP2、TP3：沟道图案
TP1a、TP2a：内侧壁
TP1b、TP2b：外侧壁
TP3a：第一侧壁
TP3b：第二侧壁
TP3c：第三侧壁
TP3d：第四侧壁
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
应当理解，当诸如元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者也可存在中间元件。若当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，则不存在中间元件。如本文所使用的，“连接”可以指物理和/或电性连接，而“电性连接”或“耦合”可为两个元件间存在其它元件。本文中所使用的“电性连接”可包括物理连接(例如有线连接)及物理断接(例如无线连接)。
使用本文中所使用的用语仅为阐述例示性实施例，而非限制本公开。在此种情形中，除非在上下文中另有解释，否则单数形式包括多数形式。
图1A至图1H是依照本发明一实施例的形成三维存储器结构的方法的剖面示意图。图2是图1H中的俯视示意图。图3是依照本发明另一实施例的第一堆叠结构和第二堆叠结构的剖面示意图。图4是依照本发明另一实施例的三维存储器结构的剖面示意图。
三维存储器结构(如图4所示出的三维存储器结构1000)的形成方法可包括以下步骤。
首先，请参照图1A，在基底100上形成蚀刻停止层200。基底100可包括半导体基底10、隔离结构12、有源元件14、介电层20、接触窗22、内连线层24以及介电层30。
半导体基底10中的半导体材料可包括元素半导体、合金半导体或化合物半导体。举例而言，元素半导体可包括Si或Ge。合金半导体可包括SiGe、SiGeC等。化合物半导体可包括SiC、III-V族半导体材料或II-VI族半导体材料。半导体材料可掺杂有第一导电型的掺杂物或与第一导电型互补的第二导电型的掺杂物。举例而言，第一导电型可为N型，而第二导电型可为P型。隔离结构12可形成于半导体基底10中。隔离结构12可包括浅沟道隔离结构(shallow trench isolation)。隔离结构12的材料可包括氧化硅。有源元件14可形成于半导体基底10上。有源元件14可包括PMOS、NMOS、CMOS、JFET、BJT或二极管。介电层20可形成于半导体基底10上且覆盖有源元件14。介电层20的材料可包括如氧化硅等的介电材料。接触窗22可形成于介电层20中且电性连接至有源元件14。接触窗22的材料可包括如金属等的导电材料。内连线层24可形成于介电层20中且电性连接至接触窗22。内连线层24的材料可包括如金属等的导电材料。介电层30可形成于介电层20上。介电层30的材料可包括如氧化硅等的介电材料。蚀刻停止层200的材料可包括多晶硅。
接着，在蚀刻停止层200上形成叠层300。叠层300包括交替堆叠于蚀刻停止层200上的多个绝缘层302和多个牺牲层304。绝缘层302可例如是氧化硅层。牺牲层304可例如是氮化硅层。图1A是以17层的绝缘层302和16层的牺牲层304为例进行说明，但不以此为限。绝缘层302和牺牲层304的数目可根据设计进行调整。
而后，对叠层300进行图案化工艺，以形成设置在有源元件14上方的第一堆叠结构(如图1H所示出的第一堆叠结构SC1)、环绕第一堆叠结构的第二堆叠结构(如图1H所示出的第二堆叠结构SC2)以及间隔开第一堆叠结构和第二堆叠结构并暴露出蚀刻停止层200的沟道图案(如图1H所示出的沟道图案TP1)。在本实施例中，沟道图案被形成为包括不对称的内侧壁和外侧壁(如图1H所示)，使得后续将被切割的第二堆叠结构的占用面积能够降低，且后续将形成三维存储器阵列的第一堆叠结构的占用面积能够提升，如此可有助于降低存储器结构的尺寸并提升存储器结构的如存储器容量等的性能表现。
在一些实施例中，对叠层300进行的图案化工艺可包括第一图案化工艺和第二图案化工艺。
在一些实施例中，第一图案化工艺可包括以下步骤。首先，请参照图1A，在叠层300上形成第一掩膜图案PR1。接着，请参照图1A和图1B，以第一掩膜图案PR1为掩膜移除叠层300的一部分，以形成包括第一沟道310a的叠层310。第一沟道310a可包括对称的第一侧壁310a1和第二侧壁310a2。在一些实施例中，可通过以下步骤形成第一沟道310a。
首先，以第一掩膜图案PR1为掩膜在垂直于基底100的方向上(后称方向D2)以例如通过蚀刻的方式移除叠层300的第一部分。第一部分可包括最顶层的绝缘层302(后称第n层的绝缘层302)的一部分和最顶层的牺牲层304(后称第k层的牺牲层304)的一部分。
接着，在水平于基底100的方向上(后称方向D1)对第一掩膜图案PR1进行第一次修整，以横向移除第一掩膜图案PR1的一部分。然后，以经第一次修整的第一掩膜图案PR1为掩膜在方向D2上移除叠层300的第二部分。第二部分可包括第n层的绝缘层302和第k层的牺牲层304的一部分以及第n-1层的绝缘层302和第k-1层的牺牲层304的一部分。
而后，在方向D1上对第一掩膜图案PR1进行第二次修整，以横向移除第一掩膜图案PR1的一部分。然后，以经第二次修整的第一掩膜图案PR1为掩膜在方向D2上移除叠层300的第三部分。第三部分可包括第n层的绝缘层302和第k层的牺牲层304的一部分、第n-1层的绝缘层302和第k-1层的牺牲层304的一部分以及第n-2层的绝缘层302和第k-2层的牺牲层304的一部分。
然后，在方向D1上对第一掩膜图案PR1进行第三次修整，以横向移除第一掩膜图案PR1的一部分。然后，以经第三次修整的第一掩膜图案PR1为掩膜在方向D2上移除叠层300的第四部分，以形成包括第一沟道310a的叠层310。第四部分可包括第n层的绝缘层302和第k层的牺牲层304的一部分、第n-1层的绝缘层302和第k-1层的牺牲层304的一部分、第n-2层的绝缘层302和第k-2层的牺牲层304的一部分以及第n-3层的绝缘层302和第k-3层的牺牲层304的一部分。
通过上述步骤所形成的第一沟道310a可包括具有阶梯轮廓的第一侧壁310a1和第二侧壁310a2。在一些实施例中，形成第一沟道310a的步骤可如上所述包括对第一掩膜图案PR1进行的3次修整工艺以及以该些第一掩膜图案PR1为掩膜对叠层300所进行的4次如蚀刻等的移除工艺，但本发明不以此为限。执行移除工艺的次数和执行修整工艺的次数可根据设计进行调整。在形成第一沟道310a后，将第一掩膜图案PR1移除。
在一些实施例中，第二图案化工艺可包括以下步骤。首先，请参照图1B和图1C，于叠层310上形成第二掩膜图案PR2。第二掩膜图案PR2暴露出第一沟道310a的第一侧壁310a1且覆盖第一沟道310a的第二侧壁310a2。接着，请参照图1C和图1D，以第二掩膜图案PR2为掩膜移除叠层310的一部分，以形成包括第二沟道320a的叠层320。第二沟道320a可包括不对称的第一侧壁320a1和第二侧壁320a2。在形成第二沟道320a后，将第二掩膜图案PR2移除。在一些实施例中，可采用如上所述的形成第一沟道310a的步骤来形成第二沟道320a，亦即，第二沟道320a可包括具有阶梯轮廓的第一侧壁320a1和第二侧壁320a2。在一些实施例中，形成第二沟道320a的步骤可包括对第二掩膜图案PR2进行的3次修整工艺以及以该些第二掩膜图案PR2为掩膜对叠层310进行的4次如蚀刻等的移除工艺，但本发明不以此为限。执行移除工艺的次数和执行修整工艺的次数可根据设计进行调整。
在叠层中相互堆叠的绝缘层302和牺牲层304的数目较少的情况下，第二沟道320a可形成如图1H所示出之间隔开第一堆叠结构SC1和第二堆叠结构SC2并暴露出蚀刻停止层200的沟道图案TP1。然而，由于本实施例是以较多层数的绝缘层302和牺牲层304为例进行说明，故仍要进行图1D至图1H所示出的图案化工艺，以形成间隔开第一堆叠结构SC1和第二堆叠结构SC2并暴露出蚀刻停止层200的沟道图案TP1。也就是说，在本实施例中，对叠层300进行的图案化工艺可包括如上所述的第一图案化工艺和第二图案化工艺以及如下所述的第三图案化工艺和第四图案化工艺。
在一些实施例中，第三图案化工艺可包括以下步骤。首先，请参照图1D和图1E，在叠层320上形成第三掩膜图案PR3。第三掩膜图案PR3暴露出第二沟道320a的第一侧壁320a1且覆盖第二沟道320a的第二侧壁310a2。接着，请参照图1E和图1F，以第三掩膜图案PR3为掩膜移除叠层320的一部分，以形成包括第三沟道330a的叠层330。第三沟道330a包括不对称的第一侧壁330a1和第二侧壁330a2。在形成第三沟道330a后，将第三掩膜图案PR3移除。在一些实施例中，可采用如上所述的形成第一沟道310a的步骤来形成第三沟道330a，亦即，第三沟道330a可包括具有阶梯轮廓的第一侧壁330a1和第二侧壁330a2。在一些实施例中，形成第三沟道330a的步骤可包括对第三掩膜图案PR3进行的3次修整工艺以及以该些第三掩膜图案PR3为掩膜对叠层320进行的4次如蚀刻等的移除工艺，但本发明不以此为限。执行移除工艺的次数和执行修整工艺的次数可根据设计进行调整。
在一些实施例中，第四图案化工艺可包括以下步骤。首先，请参照图1F和图1G，于叠层330上形成第四掩膜图案PR4。第四掩膜图案PR4暴露出第三沟道330a的第一侧壁330a1且覆盖第三沟道330a的第二侧壁330a2。接着，请参照图1G和图1H，以第四掩膜图案PR4为掩膜移除叠层330的一部分，以形成设置在有源元件14上方的第一堆叠结构SC1、环绕第一堆叠结构SC1的第二堆叠结构SC2以及间隔开第一堆叠结构SC1和第二堆叠结构SC2并暴露出蚀刻停止层200的沟道图案TP1。沟道图案TP1包括不对称的内侧壁TP1a和外侧壁TP1b。在形成沟道图案TP1后，将第四掩膜图案PR4移除。在一些实施例中，可采用如上所述的形成第一沟道310a的步骤来形成沟道图案TP1，亦即，沟道图案TP1可包括具有阶梯轮廓的内侧壁TPla和外侧壁TP1b。在一些实施例中，从俯视的角度来看，沟道图案TP1可包括如图2所示出的矩形图案。在一些实施例中，形成沟道图案TP1的步骤可包括对第四掩膜图案PR4进行的3次修整工艺以及以该些第四掩膜图案PR4为掩膜对叠层330进行的4次如蚀刻等的移除工艺，但本发明不以此为限。执行移除工艺的次数和执行修整工艺的次数可根据设计进行调整。举例而言，当叠层的层数较多时，其顶表面的表面形貌(surface topology)呈现较大的高低差(例如包含波浪状的表面形貌)，故涂布于其上的光刻胶厚度在高处和低处的差异也跟着变大。举例来说，在表面形貌较高的地方，光刻胶厚度较薄，导致能够用来修整的层数降低。因此，当叠层的层数超过一定程度时，前几道执行修整工艺和移除工艺的次数一般会大于后几道执行修整工艺和移除工艺的次数。
请参照图1H和图2，第一堆叠结构SC1可具有阶梯结构且在后续工艺中可形成为三维存储器阵列，故第一堆叠结构SC1又可称为阵列阶梯(array staircase)。第二堆叠结构SC2可具有阶梯结构且切割道在后续工艺中可形成于第二堆叠结构SC2的区域SLR中，故第二堆叠结构SC2又可称为切割道阶梯(scribe-line staircase)。通过如上步骤所形成的沟道图案TP1可被形成为包括不对称的内侧壁TP1a和外侧壁TP1b，使得切割道阶梯的占用面积能够降低，且阵列阶梯的占用面积能够提升，如此可有助于降低存储器结构的尺寸并提升存储器结构的性能表现。在一些实施例中，密封环(未示出)可在执行切割工艺之前形成于沟道图案TP1中以环绕阵列阶梯，如此可避免阵列阶梯在切割工艺中受到伤害。
在一些实施例中，沟道图案TP1的外侧壁TP1b的斜率的绝对值大于沟道图案TP1的内侧壁TP1a的斜率的绝对值。在一些实施例中，沟道图案TP1的外侧壁TP1b可包括第一阶梯轮廓，而沟道图案TP1的内侧壁TP1a可包括第二阶梯轮廓，其中第一阶梯轮廓的阶梯数小于第二阶梯轮廓的阶梯数。在一些实施例中，在垂直于基底100的表面的方向D2上，第一阶梯轮廓的每一阶梯的高度大于第二阶梯轮廓的每一阶梯的高度。在一些替代实施例中，如图3所示，沟道图案TP2可包括不对称的内侧壁TP2a和外侧壁TP2b，其中内侧壁TP2a包括曲面轮廓，而外侧壁TP2b包括阶梯轮廓。
接着，可对第一堆叠结构SC1进行诸如形成垂直通道(未示出)、形成源极/漏极柱(未示出)、移除牺牲层304以形成侧向开口(未示出)、在侧向开口中形成电荷储存层(未示出)以及于侧向开口中形成位在电荷储存层上的栅极层GL以作为字线(WL)等工艺，以形成如图4所示出的形成三维存储器阵列MSC。
以下，将通过图4来举例说明本实施例的三维存储器结构1000。此外，本实施例的三维存储器结构1000虽然是通过上述形成三维存储器结构的方法形成，但并不以此为限。
请参照图4，三维存储器结构1000可包括基底100、蚀刻停止层200、三维存储器阵列MSC以及第二堆叠结构SC2。基底100可包括存储单元区R1以及围绕存储单元区R1的外围区R2。蚀刻停止层200可设置在基底100上。三维存储器阵列MSC可设置于存储单元区R1上的蚀刻停止层200上。三维存储器阵列MSC可包括第一堆叠结构SC1。第一堆叠结构SC1可包括彼此堆叠且彼此电性绝缘的多个栅极层GL。在一些实施例中，栅极层GL可例如通过设置在其间的绝缘层302(如图1H所示)彼此电性绝缘。栅极层GL可包括诸如钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)、硅化钴(CoSix)等的导电材料。第二堆叠结构SC2可设置于蚀刻停止层200上且围绕三维存储器阵列MSC的第一堆叠结构SC1。第二堆叠结构SC2可包括彼此堆叠且彼此电性绝缘的多个虚拟栅极层DGL。在一些实施例中，虚拟栅极层DGL可例如通过设置在其间的绝缘层302(如图1H所示)彼此电性绝缘。在一些实施例中，由于垂直通道以及源极/漏极柱并未形成于第二堆叠结构SC2中，故虚拟栅极层DGL可为电性浮置的。虚拟栅极层DGL可包括诸如钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)、硅化钴(CoSix)等的导电材料。在一些实施例中，虚拟栅极层DGL可与栅极层GL于相同步骤中同时形成，故虚拟栅极层DGL与栅极层GL可具有相同的材料。
第一堆叠结构SC1可包括面对第二堆叠结构SC2的第一侧壁。第二堆叠结构SC2可包括面对第一堆叠结构SC1的第二侧壁。在一些实施例中，第一侧壁界定沟道图案TP1的内侧壁TP1a，且第二侧壁界定沟道图案TP1的外侧壁TP1b。内侧壁TP1a和外侧壁TP1b不对称。在一些实施例中，外侧壁TP1b的斜率的绝对值可大于内侧壁TP1a的斜率的绝对值。举例来说，如图1H所示，当第一堆叠结构SC1和第二堆叠结构SC2中的一层绝缘层和一层牺牲层(后称为ON层)的厚度的总和为0.1μm，且第一堆叠结构SC1和第二堆叠结构SC2中的ON层之间的间距为0.5μm，则外侧壁TP1b的斜率为0.8(0.1×16/0.5×4)，而内侧壁TP1a的斜率为0.2(0.1×16/0.5×16)。在一些实施例中，外侧壁TP1b可包括曲面轮廓，且内侧壁TP1a可包括阶梯轮廓。在一些实施例中，外侧壁TP1b可包括第一阶梯轮廓，而内侧壁TP1a可包括第二阶梯轮廓。第一阶梯轮廓的阶梯数可小于第二阶梯轮廓的阶梯数。在一些实施例中，在垂直于基底100的表面的方向D2上，第一阶梯轮廓的每一阶梯的高度可大于第二阶梯轮廓的每一阶梯的高度。
图5是依照本发明一实施例的芯片内的堆叠结构的俯视示意图。
请参照图5，芯片1100内的堆叠结构SC11可例如通过相似于图1A至图1H所示出的工艺形成。举例来说，堆叠结构SC11可通过以下步骤形成。首先，于基底(未示出)上形成蚀刻停止层200。接着，在蚀刻停止层200上形成叠层(类似于图1A的叠层300)。叠层可包括交替堆叠于蚀刻停止层200上的多个绝缘层(未示出，但相似于图1A的绝缘层302)和多个牺牲层(未示出，但相似于图1A的牺牲层304)。然后，对叠层进行图案化工艺，以形成多个堆叠结构SC11及间隔开多个堆叠结构SC11并暴露出蚀刻停止层200的沟道图案TP3。沟道图案TP3包括在第一方向D1上彼此相对的第一侧壁TP3a和第二侧壁TP3b以及在第二方向D2上彼此相对的第三侧壁TP3c和第四侧壁TP3d。第一方向D1可垂直于第二方向D2。在一些实施例中，第一侧壁TP3a和第二侧壁TP3b可例如是在后续工艺中接触件形成于其上的侧壁。第三侧壁TP3c和第四侧壁TP3d可例如是在后续工艺中接触件不形成于其上的侧壁。接触件可例如是用来与栅极层电性连接的字线接触件。从俯视的角度来看，沟道图案TP3可包括网格图案。
如图5所示，第一侧壁TP3a和第二侧壁TP3b的轮廓可形成为不同于第三侧壁TP3c和第四侧壁TP3d的轮廓，如此可降低堆叠结构SC11中不需形成接触件的侧壁的占用面积，以提升后续将形成三维存储器阵列的堆叠结构SC11的占用面积，如此可有助于降低存储器结构的尺寸并提升存储器结构的如存储器容量等的性能表现。在一些实施例中，第三侧壁TP3c和第四侧壁TP3d的斜率的绝对值可大于第一侧壁TP3a和第二侧壁TP3b的斜率的绝对值。在一些实施例中，第三侧壁TP3c和第四侧壁TP3d可包括曲面轮廓，而第一侧壁TP3a和第二侧壁TP3b可包括阶梯轮廓。在一些实施例中，第三侧壁TP3c和第四侧壁TP3d可包括第一阶梯轮廓，而第一侧壁TP3a和第二侧壁TP3b可包括第二阶梯轮廓，其中第一阶梯轮廓的阶梯数小于第二阶梯轮廓的阶梯数。在一些实施例中，在垂直于第一方向D1和第二方向D2的第三方向上(例如垂直于基底的方向上)，第一阶梯轮廓的每一阶梯的高度大于所述第二阶梯轮廓的每一阶梯的高度。
在一些实施例中，可通过相似于图1A至图1H的工艺来形成图5所示出的堆叠结构SC11。也就是说，用来形成堆叠结构SC11的图案化工艺可包括第一图案化工艺和第二图案化工艺。
在一些实施例中，第一图案化工艺可包括以下步骤。首先，于叠层上形成第一掩膜图案(未示出)。接着，以第一掩膜图案为掩膜移除叠层的一部分，以形成多个第一沟道(未示出)。第一沟道中的每一者可包括在第一方向D1上对称的第一沟道侧壁和第二沟道侧壁以及在第二方向D2上对称的第三沟道侧壁和第四沟道侧壁。在形成第一沟道后，移除第一掩膜图案。
在一些实施例中，第二图案化工艺可包括以下步骤。首先，于叠层上形成第二掩膜图案(未示出)。第二掩膜图案暴露出第一沟道的第一沟道侧壁和第二沟道侧壁且覆盖第一沟道的第三沟道侧壁和第四沟道侧壁。接着，以第二掩膜图案为掩膜移除叠层的一部分，以形成多个堆叠结构SC11和沟道图案TP3。在形成堆叠结构SC11和沟道图案TP3后，将第二掩膜图案移除。在一些实施例中，可采用如上所述的形成沟道图案TP1的步骤来形成沟道图案TP3，但本发明不以此为限。执行移除工艺的次数、执行修整工艺的次数和掩膜图案所采用的数目可根据设计进行调整。
以下，将通过图6来举例说明本实施例的三维存储器阵列MSC的电路图。图6示出根据本发明一些实施例的3D AND快闪存储器阵列的电路图。
图6为包括配置成列及行的垂直AND存储器阵列MSC的2个区块BLOCK(i)与BLOCK(i+1)的示意图。区块BLOCK(i)中包括存储器阵列MSC1。存储器阵列MSC1的一列(例如是第m+1列)是具有共同字线(例如WL(i) m+1)的AND存储单元MC集合。存储器阵列MSC1的每一列(例如是第m+1列)的AND存储单元MC对应于共同字线(例如WL(i) m+1)，且耦接至不同的源极柱(例如SP(i) n与SP(i) n+1)与漏极柱(例如DP(i) n与DP(i)n+1)，从而使得AND存储单元MC沿共同字线(例如WL(i) m+1)逻辑地配置成一列。
存储器阵列MSC1的一行(例如是第n行)是具有共同源极柱(例如SP(i) n)与共同漏极柱(例如DP(i) n)的AND存储单元MC集合。存储器阵列MSC1的每一行(例如是第n行)的AND存储单元MC对应于不同字线(例如WL(i) m+1与WL(i) m)，且耦接至共同的源极柱(例如SP(i) n)与共同的漏极柱(例如DP(i) n)。因此，存储器阵列MSC1的AND存储单元MC沿共同源极柱(例如SP(i) n)与共同漏极柱(例如DP(i) n)逻辑地配置成一行。在实体布局中，根据所应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用于高密度或其他原因。
在图6中，在区块BLOCK(i)中，存储器阵列MSC1的第n行的AND存储单元MC共享共同的源极柱(例如SP(i) n)与共同的漏极柱(例如DP(i) n)。第n+1行的AND存储单元MC共享共同的源极柱(例如SP(i) n+1)与共同的漏极柱(例如DP(i) n+1)。
共同的源极柱(例如SP(i) n)耦接至共同的源极线(例如SLn)；共同的漏极柱(例如DP(i) n)耦接至共同的位线(例如BLn)。共同的源极柱(例如SP(i) n+1)耦接至共同的源极线(例如SLn+1)；共同的漏极柱(例如DP(i) n+1)耦接至共同的位线(例如BLn+1)。
相似地，区块BLOCK(i+1)包括存储器阵列MSC2，其与在区块BLOCK(i)中的存储器阵列MSC1相似。存储器阵列MSC2的一列(例如是第m+1列)是具有共同字线(例如WL(i+1) m+1)的AND存储单元MC集合。存储器阵列MSC2的每一列(例如是第m+1列)的AND存储单元MC对应于共同字线(例如WL(i+1) m+1)，且耦接至不同的源极柱(例如SP(i+1) n与SP(i+1) n+1)与漏极柱(例如DP(i +1) n与DP(i+1) n+1)。存储器阵列MSC2的一行(例如是第n行)是具有共同源极柱(例如SP(i+1) n)与共同漏极柱(例如DP(i+1) n)的AND存储单元MC集合，这些AND存储单元MC集合彼此并联，又称为存储器串。存储器阵列MSC2的每一行(例如是第n行)的AND存储单元MC对应于不同字线(例如WL(i+1) m+1与WL(i+1)m)，且耦接至共同的源极柱(例如SP(i+1) n)与共同的漏极柱(例如DP(i +1) n)。因此，存储器阵列MSC2的AND存储单元MC沿共同源极柱(例如SP(i+1) n)与共同漏极柱(例如DP(i+1 n)逻辑地配置成一行。
区块BLOCK(i+1)与区块BLOCK(i)共享源极线(例如是SLn与SLn+1)与位线(例如BLn与BLn+1)。因此，源极线SLn与位线BLn耦接至区块BLOCK(i)的AND存储器阵列MSC1中的第n行AND存储单元MC，且耦接至区块BLOCK(i+1)中的AND存储器阵列MSC2中的第n行AND存储单元MC。同样，源极线SLn+1与位线BLn+1耦接至区块BLOCK(i)的AND存储器阵列MSC1中的第n+1行AND存储单元MC，且耦接至区块BLOCK(i+1)中的AND存储器阵列MSC2中的第n+1行AND存储单元MC。
综上所述，在上述实施例所提供的三维存储器结构及其形成方法中，可通过使沟道图案包括不对称的内侧壁和外侧壁的设计来降低后续将被切割的第二堆叠结构的占用面积，并提升后续将形成三维存储器阵列的第一堆叠结构的占用面积，如此可有助于降低存储器结构的尺寸并提升存储器结构的如存储器容量等的性能表现。
另一方面，上述实施例所提供的三维存储器结构及其形成方法除了可应用如上所述的三维与门(AND)快闪存储器，也可应用于其他各种三维存储器中，例如三维与门快闪存储器结构、三维或门快闪存储器结构、CMOS布置在存储器阵列旁的存储器结构(CNA，CMOSand Array)、CMOS布置在存储器阵列下方的存储器结构(CUA，CMOS under Array)或X和/或Y方向为阶梯结构的存储器结构等。
虽然本公开已以实施例公开如上，然其并非用以限定本看，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本公开的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种形成三维存储器结构的方法，包括：
在基底上形成蚀刻停止层，其中所述基底包括有源元件；
在所述蚀刻停止层上形成叠层，所述叠层包括交替堆叠于所述蚀刻停止层上的多个绝缘层和多个牺牲层；以及
对所述叠层进行图案化工艺，以形成设置在所述有源元件上方的第一堆叠结构、环绕所述第一堆叠结构的第二堆叠结构以及间隔开所述第一堆叠结构和所述第二堆叠结构并暴露出所述蚀刻停止层的沟道图案，
其中所述沟道图案包括不对称的内侧壁和外侧壁，所述内侧壁界定所述第一堆叠结构的侧壁，所述外侧壁界定所述第二堆叠结构的面对所述第一堆叠结构的侧壁。
2.根据权利要求1所述的形成三维存储器结构的方法，其中所述外侧壁的斜率的绝对值大于所述内侧壁的斜率的绝对值。
3.根据权利要求1所述的形成三维存储器结构的方法，其中所述外侧壁包括曲面轮廓，所述内侧壁包括阶梯轮廓。
4.根据权利要求1所述的形成三维存储器结构的方法，其中所述外侧壁包括第一阶梯轮廓，所述内侧壁包括第二阶梯轮廓，所述第一阶梯轮廓的阶梯数小于所述第二阶梯轮廓的阶梯数。
5.根据权利要求4所述的形成三维存储器结构的方法，其中在垂直于所述基底的表面的方向上，所述第一阶梯轮廓的每一阶梯的高度大于所述第二阶梯轮廓的每一阶梯的高度。
6.根据权利要求1所述的形成三维存储器结构的方法，其中所述图案化工艺包括第一图案化工艺和第二图案化工艺，
所述第一图案化工艺包括：
在所述叠层上形成第一掩膜图案；
以所述第一掩膜图案为掩膜移除所述叠层的一部分，以形成第一沟道，其中所述第一沟道包括对称的第一侧壁和第二侧壁；以及
移除所述第一掩膜图案，
所述第二图案化工艺包括：
在所述叠层上形成第二掩膜图案，其中所述第二掩膜图案暴露出所述第一沟道的所述第一侧壁且覆盖所述第一沟道的所述第二侧壁；以及
以所述第二掩膜图案为掩膜移除所述叠层的一部分，以形成包括所述内侧壁和所述外侧壁的所述沟道图案。
7.根据权利要求6所述的形成三维存储器结构的方法，所述第二图案化工艺包括对所述叠层进行的多道蚀刻工艺以及对所述第二掩膜图案进行的多道修整工艺。
8.根据权利要求1所述的形成三维存储器结构的方法，其中所述沟道图案包括矩形图案。
9.一种形成三维存储器结构的方法，包括：
在基底上形成蚀刻停止层；
在所述蚀刻停止层上形成叠层，所述叠层包括交替堆叠于所述蚀刻停止层上的多个绝缘层和多个牺牲层；以及
对所述叠层进行图案化工艺，以形成多个堆叠结构及间隔开多个所述堆叠结构并暴露出所述蚀刻停止层的沟道图案，
其中所述沟道图案包括在第一方向上彼此相对的第一侧壁和第二侧壁以及在第二方向上彼此相对的第三侧壁和第四侧壁，所述第一方向垂直于所述第二方向，且
所述第一侧壁和所述第二侧壁的轮廓不同于所述第三侧壁和所述第四侧壁的轮廓。
10.根据权利要求9所述的形成三维存储器结构的方法，其中所述第三侧壁和所述第四侧壁的斜率的绝对值大于所述第一侧壁和所述第二侧壁的斜率的绝对值。
11.根据权利要求9所述的形成三维存储器结构的方法，其中所述第三侧壁和所述第四侧壁包括曲面轮廓，所述第一侧壁和所述第二侧壁包括阶梯轮廓。
12.根据权利要求9所述的形成三维存储器结构的方法，其中所述第三侧壁和所述第四侧壁包括第一阶梯轮廓，所述第一侧壁和所述第二侧壁包括第二阶梯轮廓，所述第一阶梯轮廓的阶梯数小于所述第二阶梯轮廓的阶梯数。
13.根据权利要求12所述的形成三维存储器结构的方法，其中在垂直于所述第一方向和所述第二方向的第三方向上，所述第一阶梯轮廓的每一阶梯的高度大于所述第二阶梯轮廓的每一阶梯的高度。
14.根据权利要求9所述的形成三维存储器结构的方法，其中所述图案化工艺包括第一图案化工艺和第二图案化工艺，
所述第一图案化工艺包括：
在所述叠层上形成第一掩膜图案；
以所述第一掩膜图案为掩膜移除所述叠层的一部分，以形成多个第一沟道，其中所述第一沟道中的每一个包括在所述第一方向上对称的第一沟道侧壁和第二沟道侧壁以及在所述第二方向上对称的第三沟道侧壁和第四沟道侧壁；以及
移除所述第一掩膜图案，
所述第二图案化工艺包括：
在所述叠层上形成第二掩膜图案，其中所述第二掩膜图案暴露出所述第一沟道的所述第一沟道侧壁和所述第二沟道侧壁且覆盖所述第一沟道的所述第三沟道侧壁和所述第四沟道侧壁；以及
以所述第二掩膜图案为掩膜移除所述叠层的一部分，以形成多个所述堆叠结构。
15.根据权利要求9所述的形成三维存储器结构的方法，其中所述沟道图案包括网格图案。
16.一种三维存储器结构，包括：
基底，包括存储单元区以及围绕所述存储单元区的外围区；
蚀刻停止层，设置于所述基底上；
三维存储器阵列，设置于所述存储单元区上的所述蚀刻停止层上，其中所述三维存储器阵列包括第一堆叠结构，所述第一堆叠结构包括彼此堆叠且彼此电性绝缘的多个栅极层；以及
第二堆叠结构，设置于所述蚀刻停止层上且围绕所述三维存储器阵列的所述第一堆叠结构，所述第二堆叠结构包括彼此堆叠且彼此电性绝缘的多个虚拟栅极层，
其中所述第一堆叠结构包括面对所述第二堆叠结构的第一侧壁，所述第二堆叠结构包括面对所述第一堆叠结构的第二侧壁，且所述第一侧壁界定沟道图案的内侧壁，所述第二侧壁界定所述沟道图案的外侧壁，
其中所述沟道图案的所述内侧壁和所述外侧壁不对称。
17.根据权利要求16所述的三维存储器结构，其中所述外侧壁的斜率的绝对值大于所述内侧壁的斜率的绝对值。
18.根据权利要求16所述的三维存储器结构，其中所述外侧壁包括曲面轮廓，所述内侧壁包括阶梯轮廓。
19.根据权利要求16所述的三维存储器结构，其中所述外侧壁包括第一阶梯轮廓，所述内侧壁包括第二阶梯轮廓，所述第一阶梯轮廓的阶梯数小于所述第二阶梯轮廓的阶梯数。
20.根据权利要求19所述的三维存储器结构，其中在垂直于所述基底的表面的方向上，所述第一阶梯轮廓的每一阶梯的高度大于所述第二阶梯轮廓的每一阶梯的高度。
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