KR20220079617A - 3차원 메모리와 3차원 논리 회로를 갖는 디바이스 및 이를 형성하는 방법 - Google Patents

3차원 메모리와 3차원 논리 회로를 갖는 디바이스 및 이를 형성하는 방법 Download PDF

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에이치. 짐 풀포드
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 디바이스를 형성하는 방법에서, 논리 디바이스의 층이 기판 상에 형성된다. 논리 디바이스의 층은 기판 위에 위치된 게이트-올-어라운드 전계 효과 트랜지스터(GAA-FET)의 스택을 포함하고, 여기서 GAA-FET의 스택은 GAA-FET의 제2 층 위에 적층된 GAA-FET의 제1 층을 포함한다. 제1 배선 층이 논리 디바이스의 층 위에 형성되고, 여기서 제1 배선 층은 하나 이상의 금속 라우팅 레벨을 포함한다. 제1 배선 층 위에 메모리 스택이 형성된다. 메모리 스택은 제1 배선 층 위에 교대로 배열된 워드라인 층과 절연 층을 포함한다. 3차원(3D) NAND 메모리 디바이스는 메모리 스택에 형성된다. 3D NAND 메모리 디바이스는, 메모리 스택으로 연장되고 추가로 메모리 스택의 워드라인 층에 결합된 채널 구조부를 포함한다.

Description

3차원 메모리와 3차원 논리 회로를 갖는 디바이스 및 이를 형성하는 방법
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 번호 62/914,134(출원일: 2019년 10월 11일) 및 미국 정규 출원 번호 16/827,101(출원일: 2020년 3월 23일)(이들 문헌은 전체 내용이 본 명세서에 포함됨)의 이익을 주장한다.
기술 분야
본 발명은 집적 회로 및 마이크로 전자 디바이스를 제조하는 것에 관한 것이다. 보다 상세하게는, 본 발명은 기판 위에 3차원 메모리 구조부와 3차원 논리 트랜지스터를 갖는 반도체 디바이스를 형성하는 것에 관한 것이다.
반도체 디바이스를 (특히 마이크로 규모로) 제조할 때 성막 증착, 에칭 마스크 생성, 패터닝, 포토레지스트 현상, 재료 에칭 및 제거뿐만 아니라 도핑 처리와 같은 다양한 제조 공정이 실행된다. 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 이러한 공정을 반복한다. 역사적으로 마이크로 제조를 통해 트랜지스터는 상부에 형성된 배선/금속화를 통해 하나의 평면에 생성되어 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 스케일링 노력은 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 더 큰 도전에 직면해 있다. 반도체 디바이스 제조사는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 디바이스에 대한 열망을 표명해 왔다. 3D 반도체 디바이스의 제조는 스케일링, 제조 후 처리뿐만 아니라 3D 제조 공정의 다른 양태와 관련된 많은 새롭고 고유한 문제를 제기한다.
3D 집적은 임계 치수 스케일링의 불가피한 포화에도 불구하고 반도체 스케일링을 지속하기 위한 실행 가능한 옵션으로 보인다. 접촉된 게이트 피치가 제조 변동성과 디바이스의 정전기 한계로 인해 스케일링 한계에 도달하면 2차원 트랜지스터의 밀도 스케일링이 중지된다. 언젠가는 이러한 접촉된 게이트 피치 스케일링 한계를 극복할 수 있는 수직 채널 게이트-올-어라운드(gate-all-around) 트랜지스터와 같은 실험적인 새로운 트랜지스터 설계도, 저항, 커패시턴스 및 신뢰성 문제로 인해 와이어 피치 스케일링이 제한되어 트랜지스터를 회로에 배선할 수 있는 밀도가 제한되기 때문에 반도체 스케일링을 다시 정상 궤도에 올려놓는 것을 보장하지 않는다.
다수의 디바이스의 3D 집적, 즉 수직 적층은 면적이 아니라 부피로 트랜지스터 밀도를 증가시켜 이러한 스케일링 한계를 극복하는 것을 목표로 한다. 이 아이디어는 3D NAND의 채택으로 플래시 메모리 업계에서 성공적으로 시연되고 구현되었다. 예를 들어 CPU 또는 GPU 제품에 사용되는 메인스트림 CMOS VLSI 스케일링은 반도체 로드맵을 발전시키는 주요 수단으로 3D 집적의 채택을 모색하고 있으며, 이에 따라 구현 가능한 기술을 원한다.
본 발명의 기술은 동일한 다이 또는 칩 상에 3D NAND 메모리에 인접하여 3D 논리 회로를 포함하는 회로 및 이를 제조하는 방법을 제공한다. 이러한 칩은 고성능 3D SRAM을 더 포함할 수 있다. 기술은 적층된 3D 메모리와 3D 논리 회로를 실현하는 다양한 방법을 포함한다. 하나의 적층 방법은 W, TaN 및 TiN과 같은 금속을 사용하여 산화물/금속 스택을 사용하는 것을 포함한다. 다른 적층 방법은 N+ 및 P+ 도핑을 포함하는 도핑이 있는 산화물/도핑된 폴리 실리콘 스택이다. 본 발명의 실시형태는 사용되는 재료와 열 예산이 온도 제약을 견딜 수 있도록 3D 논리 흐름을 3D NAND 흐름과 양립시켜 고성능 3D NAND 및 고성능 3D 논리 회로를 모두 달성할 수 있게 한다.
물론, 본 명세서에 개시된 제조 단계의 순서는 명확함을 위해 제시된다. 일반적으로, 이러한 제조 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서의 상이한 특징, 기술, 구성 등의 각각이 본 명세서의 여러 위치에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 점에 유의해야 한다. 따라서, 본 발명은 다양한 방식으로 구현되고 볼 수 있다.
본 '발명의 내용' 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 제시하는 것이 아니라는 점에 유의해야 한다. 대신, 본 '발명의 내용' 란은 종래 기술에 비해 상이한 실시형태 및 대응하는 신규성 논점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 대해서는 아래에서 추가로 논의되는 본 발명의 상세한 설명 란 및 대응하는 도면을 참조하면 된다.
본 발명의 일 양태에 따르면, 반도체 디바이스를 형성하는 방법이 제공된다. 개시된 방법에서, 논리 디바이스의 층이 기판 상에 형성될 수 있다. 논리 디바이스의 층은 기판 위에 위치된 게이트-올-어라운드 전계 효과 트랜지스터(GAA-FET)의 스택을 포함할 수 있으며, 여기서 GAA-FET의 스택은 GAA-FET의 제2 층 위에 적층된 GAA-FET의 제1 층을 포함한다. 제1 배선 층이 논리 디바이스의 층 위에 형성될 수 있고, 여기서 제1 배선 층은 하나 이상의 금속 라우팅 레벨을 포함한다. 메모리 스택은 제1 배선 층 위에 형성될 수 있다. 메모리 스택은 제1 배선 층 위에 교대로 배열된 워드라인 층과 절연 층을 포함할 수 있다. 그런 다음 3차원(3D) NAND 메모리 디바이스는 메모리 스택에 형성될 수 있다. 3D NAND 메모리 디바이스는, 메모리 스택으로 연장되고 추가로 메모리 스택의 워드라인 층에 결합된 채널 구조부를 포함한다.
일부 실시형태에서, 제2 배선 층이 3D NAND 메모리 디바이스 위에 형성될 수 있고, 여기서 제2 배선 층은 하나 이상의 금속 라우팅 레벨을 포함할 수 있다.
3D NAND 메모리 디바이스를 형성하기 위해, 채널 개구가 메모리 스택의 제1 부분으로 연장되도록 형성될 수 있다. 채널 개구는 메모리 스택의 제2 부분의 절연 층 중 하나를 노출시키는 바닥과 측벽을 갖고, 여기서 메모리 스택의 제1 부분은 메모리 스택의 제2 부분 상에 위치된다. 메모리 스택의 제1 부분의 워드라인 층이 채널 개구의 측벽으로부터 리세스되고, 메모리 스택의 제1 부분의 절연 층들 사이에 갭이 형성되고 갭은 추가로 채널 개구의 측벽을 따라 위치되도록 메모리 스택의 제1 부분의 워드라인 층의 일부가 제거될 수 있다.
또한, 채널 구조부의 차단 층이 갭에 형성될 수 있고, 여기서 차단 층은 메모리 스택의 제1 부분의 워드라인 층의 측벽을 따라 배치될 수 있다. 채널 구조부의 전하 저장 층은 차단 층이 워드라인 층과 전하 저장 층 사이에 배치되도록 갭의 차단 층의 측벽을 따라 형성될 수 있다. 그런 다음 채널 구조부의 터널링 층이 채널 개구에 형성될 수 있다. 터널링 층은 측벽을 따라 그리고 채널 개구의 바닥 위에 위치될 수 있다. 채널 구조부의 채널 층은 채널 개구의 터널링 층 위에 형성될 수 있고, 채널 구조부의 채널 접점은 채널 개구의 채널 층 위에 형성될 수 있고, 여기서 채널 접점은 채널 층에 의해 둘러싸일 수 있다.
일부 실시형태에서, 채널 구조부의 전하 저장 층을 형성하기 위해, 다결정 실리콘 층이 측벽을 따라 그리고 채널 개구의 바닥 위에 형성될 수 있다. 다결정 실리콘 층은 갭을 채우기 위해 추가로 갭으로 연장될 수 있다. 그런 다음 다결정 실리콘 층의 제2 부분이 갭에 남아 있도록 측벽을 따라 그리고 채널 개구의 바닥 위의 다결정 실리콘 층의 제1 부분이 제거될 수 있다. 갭에 남아 있는 다결정 실리콘 층의 제2 부분은 채널 구조부의 전하 저장 층이 된다.
일부 실시형태에서, 상부 채널 접점은 절연 층의 최상부 절연 층 위에 형성될 수 있고, 상부 채널 접점은 채널 접점을 둘러싸도록 배열될 수 있다. 또한, 워드라인 접점이 워드라인 층과 절연 층에 형성될 수 있고, 여기서 워드라인 접점은 제1 배선 층과 제2 배선 층에 결합되도록 워드라인 층과 절연 층을 통해 연장된다.
일부 실시형태에서, 절연 층은 SiO로 만들어질 수 있다. 워드라인 층은 다결정 실리콘으로 만들어질 수 있다. 일부 실시형태에서, 워드라인 층은 텅스텐(W), TaN, 또는 TiN 중 적어도 하나를 포함하는 금속으로 만들어질 수 있다.
기판 상에 논리 디바이스의 층을 형성하기 위해, GAA-FET의 제2 층이 기판 위에 형성될 수 있다. GAA-FET의 제2 층은 제2 GAA-FET를 포함할 수 있다. 제2 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 기판의 상부 표면을 따라 배열될 수 있다. 또한, GAA-FET의 제1 층은 GAA-FET의 제2 층 위에 형성될 수 있다. GAA-FET의 제1 층은 제1 GAA-FET를 가질 수 있고, 여기서 제1 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 기판의 상부 표면을 따라 위치될 수 있다.
다른 실시형태에서, 3D NAND 메모리 디바이스를 형성하기 위해, 메모리 스택에 계단 영역과 어레이 영역을 형성하도록 에칭 공정이 수행될 수 있고, 여기서 어레이 영역은 계단 영역들 사이에 위치될 수 있다. 메모리 스택의 어레이 영역에 채널 구조부가 형성될 수 있다. 채널 구조부는 기판에 수직인 기판의 수직 방향을 따라 메모리 스택으로 연장될 수 있다. 워드라인 접점은 이후 계단 영역에 형성될 수 있다. 워드라인 접점은 메모리 스택의 워드라인 층 상에 착지(land)할 수 있고 추가로 기판의 수직 방향을 따라 연장될 수 있다.
채널 구조부를 형성하기 위해, 채널 개구가 기판의 수직 방향을 따라 메모리 스택의 제1 부분으로 연장되도록 형성될 수 있다. 채널 개구는 메모리 스택의 제2 부분의 절연 층 중 하나를 드러내는 바닥과 측벽을 갖고, 여기서 메모리 스택의 제1 부분은 메모리 스택의 제2 부분 상에 위치된다. 차단 층이 측벽을 따라 형성되고 채널 개구의 바닥 위에 위치될 수 있다. 전하 저장 층이 채널 개구의 차단 층 위에 형성될 수 있다. 그런 다음 터널링 층이 채널 개구의 전하 저장 층 위에 형성될 수 있다. 채널 층이 채널 개구의 터널링 층 위에 형성될 수 있다. 채널 개구의 바닥 위에 위치된 차단 층의 부분, 전하 저장 층의 부분, 터널링 층의 부분 및 채널 층의 부분을 제거하기 위해 에칭 공정이 후속적으로 수행될 수 있다. 그런 다음 채널 접점이 채널 개구에 형성될 수 있고, 여기서 채널 접점은 채널 층에 의해 둘러싸이고 채널 개구의 바닥 위에 배열될 수 있다.
본 발명의 다른 양태에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판 상에 배열된 논리 디바이스의 층을 가질 수 있다. 논리 디바이스의 층은 기판 위에 위치된 게이트-올-어라운드 전계 효과 트랜지스터(GAA-FET)의 스택을 포함한다. GAA-FET의 스택은 GAA-FET의 제2 층 위에 적층된 GAA-FET의 제1 층을 포함한다. 반도체 디바이스는 논리 디바이스의 층 위에 위치된 제1 배선 층을 가질 수 있고, 여기서 제1 배선 층은 하나 이상의 금속 라우팅 레벨을 포함한다. 3차원(3D) NAND 메모리 디바이스가 제1 배선 층 위에 배치될 수 있다. 3D NAND 메모리 디바이스는 메모리 스택에 형성될 수 있고, 여기서 메모리 스택은 제1 배선 층 위에 교대로 배열된 워드라인 층과 절연 층을 포함한다. 3D NAND 메모리 디바이스는 기판에 수직인 수직 방향을 따라 워드라인 층과 절연 층으로 연장되는 적어도 하나의 채널 구조부를 포함한다. 또한, 반도체 디바이스는 3D NAND 메모리 디바이스 위에 형성된 제2 배선 층을 더 가질 수 있고, 여기서 제2 배선 층은 하나 이상의 금속 라우팅 레벨을 포함한다.
일부 실시형태에서, 적어도 하나의 채널 구조부는, 워드라인 층의 측벽을 따라 위치되고 절연 층들 사이에 배치된 차단 층을 가질 수 있다. 차단 층은 추가로 수직 방향을 따라 배열될 수 있다. 적어도 하나의 채널 구조부는, 차단 층의 측벽을 따라 위치되고 절연 층들 사이에 배치된 전하 저장 층을 가질 수 있다. 전하 저장 층은 추가로 수직 방향을 따라 배치될 수 있고, 전하 저장 층의 측벽과 절연 층의 측벽은 동일 평면에 있을 수 있다. 적어도 하나의 채널 구조부는 절연 층의 측벽과 전하 저장 층의 측벽을 따라 형성된 터널링 층을 가질 수 있다. 터널링 층은 추가로 절연 층 중 하나 상에 위치될 수 있다. 적어도 하나의 채널 구조부는 터널링 층 위에 형성된 채널 층을 가질 수 있고, 여기서 채널 층은 터널링 층의 측벽을 따라 배열되고 터널링 층의 바닥 상에 위치된다. 채널 구조부에서, 채널 접점은 채널 층 위에 배치될 수 있고, 여기서 채널 접점은 추가로 채널 층에 의해 둘러싸인다.
일부 실시형태에서, 적어도 하나의 채널 구조부는, 절연 층의 최상부 절연 층 위에 위치되고 채널 접점을 둘러싸도록 배치된 상부 채널 접점을 가질 수 있다.
일부 실시형태에서, 3D NAND 메모리 디바이스는 워드라인 층과 절연 층에 형성된 워드라인 접점을 가질 수 있다. 워드라인 접점은 제1 배선 층과 제2 배선 층에 결합되도록 워드라인 층과 절연 층을 통해 연장될 수 있다.
일부 실시형태에서, 절연 층은 SiO를 포함할 수 있고, 워드라인 층은 다결정 Si, 텅스텐(W), TaN 또는 TiN 중 적어도 하나를 포함할 수 있다.
일부 실시형태에서, GAA-FET의 제1 층은 제1 GAA-FET를 포함할 수 있다. 제1 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 기판의 상부 표면을 따라 배열될 수 있다. GAA-FET의 제2 층은 제2 GAA-FET를 포함할 수 있다. 제2 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 기판의 상부 표면을 따라 배열될 수 있다.
다른 실시형태에서, 3D NAND 메모리 디바이스는 메모리 스택에 계단 영역과 어레이 영역을 가질 수 있다. 어레이 영역은 계단 영역들 사이에 위치될 수 있다. 채널 구조부가 메모리 스택의 어레이 영역에 형성될 수 있다. 채널 구조부는 기판에 수직인 기판의 수직 방향을 따라 메모리 스택으로 연장될 수 있다. 워드라인 접점은 추가로 계단 영역에 형성될 수 있다. 워드라인 접점은 메모리 스택의 워드라인 층 상에 착지할 수 있고 추가로 기판의 수직 방향을 따라 연장될 수 있다.
채널 구조부는 메모리 스택의 제1 부분으로 연장되는 차단 층을 가질 수 있다. 차단 층은 메모리 스택의 제1 부분의 워드라인 층 및 절연 층과 직접 접촉할 수 있다. 차단 층은 추가로 메모리 스택의 제2 부분 상에 위치될 수 있고, 메모리 스택의 제1 부분은 메모리 스택의 제2 부분 상에 위치된다. 채널 구조부는 차단 층의 측벽을 따라 배치된 전하 저장 층을 가질 수 있고, 여기서 전하 저장 층은 또한 메모리 스택의 제2 부분 상에 위치될 수 있다. 채널 구조부는 전하 저장 층의 측벽을 따라 배치된 터널링 층을 가질 수 있다. 터널링 층은 추가로 메모리 스택의 제2 부분 상에 위치될 수 있다. 채널 구조부는 터널링 층의 측벽을 따라 형성된 채널 층을 가질 수 있고, 여기서 채널 층은 메모리 스택의 제2 부분 상에 위치된다. 채널 구조부는 채널 층의 측벽을 따라 형성된 채널 접점을 포함할 수 있다. 채널 접점은 채널 층에 의해 둘러싸이고 메모리 스택의 제2 부분 상에 위치될 수 있다.
본 발명의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징부는 축척에 맞게 그려진 것이 아니라는 점에 유의해야 한다. 사실, 다양한 특징부의 치수는 논의의 명료함을 위해 임의로 증가 또는 감소되었을 수 있다.
도 1은 일부 실시형태에 따른 반도체 디바이스의 단면도이다.
도 2 내지 도 17은 일부 실시형태에 따라 반도체 디바이스를 제조하는 제1 다양한 예시적인 중간 단계의 단면도이다.
도 18은 일부 실시형태에 따른 다른 반도체 디바이스의 단면도이다.
도 19 내지 도 28은 일부 실시형태에 따라 반도체 디바이스를 제조하는 제2의 다양한 예시적인 중간 단계의 단면도이다.
이하의 내용은 제공된 주제의 상이한 특징부를 구현하기 위한 많은 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 단순화하기 위해 구성요소 및 배열의 특정 예를 아래에서 설명한다. 물론 이는 단지 예시일 뿐, 본 발명을 제한하려고 의도된 것은 아니다. 또한, 본 발명은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것일 뿐, 본질적으로 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 본 명세서에서 "밑에", "아래", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어가 도면에 도시된 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작 시 장치의 다른 배향을 포함하도록 의도된다. 장치는 달리 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에 사용된 공간적으로 상대적인 설명어도 이에 따라 해석될 수 있다.
본 명세서 전체에 걸쳐 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 특정 특징, 구조부, 재료 또는 특성이 적어도 하나의 실시형태에 포함됨을 의미할 뿐, 이것이 모든 실시형태에 존재한다는 것을 나타내는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서 "일 실시형태에서"라는 어구의 등장은 반드시 동일한 실시형태를 의미하는 것이 아니다. 또한, 특정 특징, 구조부, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수 있다.
본 발명의 기술은 3D 논리 트랜지스터 상에 3D NAND 메모리 셀을 적층하는 것을 가능하게 한다. 상보적 전계 효과 트랜지스터(CFET) 또는 다른 게이트-올-어라운드 나노채널(나노와이어 또는 나노시트) 트랜지스터와 같은 3D 논리 트랜지스터의 새로운 실시형태는 교번하는 층의 바람직한 스택으로 형성될 수 있다. 3D 논리 트랜지스터의 상부에 배선 층이 형성될 수 있다. 그런 다음 3D NAND(수직-NAND) 메모리 셀이 배선 층의 상부에 형성된다. 3D NAND 메모리 셀은 산화물과 도핑된 폴리실리콘의 교번하는 층으로 형성되거나 또는 산화물과 금속의 교번하는 층으로 형성될 수 있다. 그런 다음 3D NAND 메모리 셀은 배선 층을 통해 아래에 있는 3D 논리 트랜지스터에 전기적으로 연결된다.
도 1은 3D 논리 트랜지스터 상에 적층된 3D NAND 메모리 셀을 갖는 반도체 디바이스(100)의 예시적인 실시형태이다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 3D 논리 트랜지스터 상에 적층된 3D NAND 메모리 셀을 갖는 복수의 영역을 가질 수 있다. 예를 들어, 반도체 디바이스(100)의 2개의 영역(100A 및 100B)이 도 1에 도시되어 있다. 일부 실시형태에서, 영역(100A)은 영역(100B)과 유사한 구성을 가질 수 있다. 일부 실시형태에서, 영역(100A)은 영역(100B)에 결합될 수 있고, 따라서 데이터는 영역(100A)과 영역(100B) 간에 전송된다. 단순함과 명료함을 위해, 반도체 디바이스(100)의 부분의 특징은 도 1의 영역(100A)에 기초하여 예시될 수 있다.
도 1에 도시된 바와 같이, 영역(100A)은 기판(10) 상에 형성될 수 있다. 일부 실시형태에서, 기판(10)은 Si 기판과 같은 반도체 기판일 수 있다. 기판(10)은 게르마늄(Ge), 탄화 실리콘(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 더 포함할 수 있다. 영역(100A)은 기판(10) 상에 배열된 논리 디바이스의 층(12)을 가질 수 있고, 논리 디바이스의 층(12)은 기판(10) 위에 위치된 게이트-올-어라운드 전계 효과 트랜지스터(GAA-FET)의 스택을 포함할 수 있다. GAA-FET의 스택은 기판(10) 상에 적층된 GAA-FET의 하나 이상의 층을 포함할 수 있다. 예를 들어, GAA-FET의 3개의 층(12a-12c)이 논리 디바이스의 층(12)에 포함될 수 있고, 여기서 GAA-FET의 층(12b)이 GAA-FET의 층(12a) 위에 적층되고, GAA-FET의 층(12c)이 GAA-FET의 층(12b) 위에 위치된다.
도 1의 일 실시형태에서, GAA-FET의 각 층은 각각의 GAA-FET를 포함할 수 있다. GAA-FET의 각 층의 소스/드레인 영역과 채널 영역은 교대로 배치되고 기판(10)의 상부 표면(10a)을 따라 배열될 수 있다. 예를 들어, GAA-FET의 층(12a)은 5개의 GAA-FET를 가질 수 있고, 5개의 GAA-FET의 소스/드레인 영역(22)과 채널 영역(20)은 교대로 배치되고 기판(10)의 상부 표면(10a)을 따라 배열된다.
영역(100A)은 논리 디바이스의 층(12) 위에 위치된 제1 배선 층(14)을 가질 수 있다. 제1 배선 층은 하나 이상의 금속 라우팅 레벨을 포함한다. 예를 들어, 2개의 금속 라우팅 레벨(14a-14b)이 도 1에 도시되어 있다. 일부 실시형태에서, 상호 연결 구조부(예를 들어, 비아)는 하나 이상의 금속 라우팅 레벨을 서로 연결하기 위해 하나 이상의 금속 라우팅 레벨 사이에 형성될 수 있다.
영역(100A)은 제1 배선 층(14) 위에 배치된 3차원(3D) NAND 메모리 디바이스(16)를 가질 수 있다. 3D NAND 메모리 디바이스(16)는 메모리 스택으로 형성될 수 있다. 메모리 스택은 제1 배선 층(14) 위에 교대로 배열된 워드라인 층과 절연 층을 포함한다. 예를 들어, 9개의 절연 층(24a-24i)과 8개의 워드라인 층(26a-26h)이 도 1에 포함될 수 있다. 워드라인 층(26)은 절연 층(24)들 사이에 배치되고 절연 층(24)에 의해 서로 이격된다. 3D NAND 메모리 디바이스(16)는 기판(10)에 수직인 수직 방향(예를 들어, Z 방향)을 따라 워드라인 층(26)과 절연 층(24)으로 연장되는 복수의 채널 구조부를 포함할 수 있다. 영역(100A)에서 제2 배선 층(18)은 3D NAND 메모리 디바이스(16) 위에 형성될 수 있고, 여기서 제2 배선 층(18)은 금속 라우팅 레벨(18a-18b)과 같은 하나 이상의 금속 라우팅 레벨을 포함할 수 있다.
여전히 도 1을 참조하면, 2개의 채널 구조부(42)가 3D NAND 메모리 디바이스(16)에 예시될 수 있다. 채널 구조부(42)는 수직 방향을 따라 배치된 차단 층(28)과 전하 저장 층(30)을 가질 수 있다. 차단 층(28)과 전하 저장 층(30)은 기판(10)의 상부 표면(10a)을 따라 워드라인 층(26)과 정렬될 수 있고, 추가로 절연 층(24)들 사이에 위치될 수 있다. 차단 층(28)은 워드라인 층(26)과 전하 저장 층(30) 사이에 배열될 수 있다. 또한, 전하 저장 층(30)의 측벽과 절연 층(24)의 측벽은 동일 평면일 수 있다.
채널 구조부(42)는 절연 층(24)의 측벽과 전하 저장 층(30)의 측벽을 따라 형성된 터널링 층(32)을 가질 수 있다. 터널링 층(32)은 추가로 절연 층(24b)과 같은 절연 층 중 하나 상에 위치될 수 있다. 채널 구조부(42)는 터널링 층(32) 위에 형성된 채널 층(34)을 더 가질 수 있다. 도 1에 도시된 바와 같이, 채널 층(34)은 터널링 층(32)의 측벽을 따라 배열되고 추가로 터널링 층(32)의 바닥 상에 위치될 수 있다. 채널 접점(36)은 채널 층(34) 위에 배치될 수 있고, 채널 접점(36)은 추가로 채널 층(34)에 의해 둘러싸일 수 있다. 일부 실시형태에서, 상부 채널 접점(38)은 절연 층(24i)과 같은 절연 층의 최상부 절연 층 위에 위치될 수 있고, 상부 채널 접점(38)은 채널 접점(36)을 둘러싸도록 배치될 수 있다. 일부 실시형태에서, 상부 채널 접점(38)은 고농도로 도핑되어 채널 층(34)에 결합될 수 있다.
일부 실시형태에서, 3D NAND 메모리 디바이스(16)는 복수의 워드라인 접점(40)을 더 포함할 수 있다. 워드라인 접점(40)은 워드라인 층(26)과 절연 층(24)에 형성될 수 있다. 워드라인 접점(40)은 제1 배선 층(14)과 제2 배선 층(18)에 결합되도록 워드라인 층(26)과 절연 층(24)을 통해 연장될 수 있다. 따라서, 3D NAND 메모리 디바이스(16)는 제1 배선 층(14)을 통해 논리 디바이스의 층(12)에 결합될 수 있다. 일부 실시형태에서, 제2 배선 층(18)은 3D NAND 메모리 디바이스를 동작시키는 입력 신호를 수신하기 위한 비트 라인으로서 기능할 수 있다. 일부 실시형태에서, 제2 배선 층(18)은 반도체 디바이스(100)의 다른 구성요소에 결합될 수 있다. 예를 들어, 제2 배선 층(18)은 영역(100A)과 영역(100B) 간에 데이터를 전송하도록 반도체 디바이스(100)의 영역(100B)에 결합될 수 있다.
3D NAND 디바이스에서 채널 구조부와 워드라인은 수직 NAND 메모리 셀 스트링을 형성하도록 서로 결합된다. 수직 NAND 메모리 셀 스트링의 각각은 기판의 수직 방향(또는 Z 방향)을 따라 기판 상에 순차적으로 그리고 직렬로 배치되는 소스 접점, 선택 게이트 소스(SGS) 트랜지스터, 복수의 메모리 셀(MC), 선택 게이트 드레인(SGD) 트랜지스터, 및 비트라인을 가질 수 있다. 수직 NAND 메모리 셀 스트링 각각은 채널 구조부 및 이 채널 구조부를 둘러싸는 워드라인(WL)으로 형성될 수 있다. 도 1에 도시된 바와 같이, 두 개의 수직 NAND 메모리 셀 스트링(또는 스트링)은 두 개의 채널 구조부(42)와 워드라인 층(26)으로 형성된 영역(100A)에 포함된다. 각각의 스트링은 채널 접점(36), 선택 게이트 소스(SGS) 트랜지스터의 게이트 전극으로서 기능하는 하부 워드라인 층(26b), 하부 워드라인 층(26b) 위에 위치되고 메모리 셀의 제어 게이트(CG)의 게이트 전극으로서 기능하는 복수의 워드라인 층(26c-26g), 선택 게이트 드레인(SGD) 트랜지스터의 게이트 전극으로서 기능하는 상부 워드라인(26h), 및 상부 채널 접점(38)을 가질 수 있다. 메모리 셀은 채널 구조부(42)와 워드라인 층(26c-26g)으로 형성된다. SGS 트랜지스터는 하부 워드라인 층(26b)과 채널 구조부(42)로 형성된다. SGD 트랜지스터는 상부 워드라인(26h)과 채널 구조부(42)로 형성된다.
일부 실시형태에서, 절연 층(24)은 SiO로 만들어질 수 있다. 워드라인 층(26)은 다결정질 Si로 만들어질 수 있다. 일부 실시형태에서, 워드라인 층(26)은 추가로 N형 불순물과 같은 불순물로 도핑될 수 있다. 일부 실시형태에서, 워드라인 층(26)은 텅스텐(W), TaN, 또는 TiN 중 적어도 하나를 포함하는 금속으로 만들어질 수 있다. 일부 실시형태에서, 차단 층(28)은 SiO로 만들어질 수 있고, 전하 저장 층(30)은 다결정질 Si로 만들어질 수 있고, 터널링 층(32)은 SiO로 만들어질 수 있고, 채널 층(34)은 다결정질 Si로 만들어질 수 있다. 채널 접점(36)은 W, Co, Ru, Al, Cu 또는 다른 적절한 금속 재료와 같은 금속으로 만들어질 수 있다. 상부 채널 접점(38)은 N+ 도핑을 갖는 다결정질 Si로 만들어질 수 있다.
도 1은 단지 일례일 뿐임에 유의해야 한다. 3D NAND 메모리 디바이스(16)는 3D NAND 메모리 디바이스의 저장 용량에 따라 임의의 수의 워드라인 층 및 임의의 수의 채널 구조부를 포함할 수 있다.
도 2 내지 도 17은 반도체 디바이스(100)를 제조하는 제1 다양한 예시적인 중간 단계의 단면도이다. 이제 도면을 참조하여 실시형태를 설명할 수 있다. 제조 단계에 대한 설명은 산화물/도핑된 폴리실리콘의 메모리 스택이 있는 3D NAND 메모리 디바이스에 초점을 맞출 수 있지만, 처리는 산화물/금속의 메모리 스택이 있는 NAND 메모리 디바이스와 유사하다.
도 2에서, 먼저 논리 디바이스의 층(예를 들어, 논리 디바이스의 층(12))이 기판(예를 들어, 기판(10), 도 2에 도시되지 않음) 상에 형성될 수 있다. 논리 디바이스의 층(12)은 도 1의 논리 디바이스의 층(12)과 유사한 구성을 가질 수 있다. 논리 디바이스의 층(12)은 게이트-올-어라운드 나노채널 전계 효과 트랜지스터의 수직 스택을 포함할 수 있고, 여기서 수직 스택은 다른 전계 효과 트랜지스터 위에 적층된 적어도 하나의 전계 효과 트랜지스터를 포함한다. 나노채널은 나노와이어 채널 또는 나노시트(직사각형) 채널을 의미한다. 나노와이어 채널과 나노시트 채널은 모두 단면의 모든 측면/표면에 게이트를 가질 수 있다. 논리 디바이스의 층(12)은 2개 이상의 트랜지스터가 수직으로(예를 들어, Z 방향을 따라) 적층된 논리 셀을 포함하는 3차원 논리 구조부를 제공한다. 본 발명에서는, N-채널 FET가 P-채널 FET 상에 적층되거나 그 반대로 적층될 수 있는 상보적 전계 효과 트랜지스터(CFET)와 같은 임의의 3D 공정 흐름이 사용될 수 있다. 이러한 3D 논리 디바이스를 형성하는 것은 에피택셜 층 스택을 형성하는 것, 스택을 핀 구조부로 절단하는 것, 핀 구조부를 세그먼트로 절단하는 것, 채널 재료를 남기도록 중간 스택 재료를 제거 및/또는 교체하는 것, 핀 구조부 스택 내 채널 재료의 단부에 소스/드레인을 형성하는 것, 채널 주위 전체에 게이트를 형성하는 것, 및 트랜지스터를 배선하는 것을 포함할 수 있다. 각각의 트랜지스터는 하나 이상의 게이트-올-어라운드 채널을 포함할 수 있고, 적어도 2개의 게이트-올-어라운드 트랜지스터가 Z 방향을 따라 수직 스택으로 형성된다. 여전히 도 2를 참조하면, 논리 디바이스의 층(12)이 형성될 때, 논리 디바이스의 층(12) 위에 유전체 층(11)이 증착될 수 있다.
도 3에서, 유전체 층(11) 내에 금속 라우팅 레벨(14a)이 형성될 수 있다. 도 3은 제조 시퀀스를 통해 형성되는 금속 라우팅 레벨(14a)의 단면도를 도시한다. 제조 시퀀스는 비아 형성, 금속 라우팅 레벨 마스크 증착, 에칭 공정, 금속 라우팅 레벨 증착, 및 증착의 임의의 초과 부분(overburden)을 제거하기 위한 연마 공정을 포함할 수 있다.
산화물 증착(예를 들어, 유전체 층(11)의 증착), 에칭 공정, 비아 형성, 금속 라우팅 레벨 증착, 연마 공정을 포함하는 제조 공정 시퀀스는 복수의 추가 금속 라우팅 레벨을 형성하기 위해 반복될 수 있다. 예를 들어, 제조 공정 시퀀스가 완료되면 3개 내지 6개의 금속 라우팅 레벨이 형성될 수 있다. 도 4는 일례로서 3개의 금속 라우팅 레벨(예를 들어, 14a-14c)을 도시한다. 금속 라우팅 레벨이 완료되면, 논리 디바이스의 층(12) 위에 위치되고 논리 디바이스의 아래의 층(12)에 결합되는 제1 배선 층(14)이 형성될 수 있다.
다음으로, 제1 배선 층(14) 상에 층의 스택이 증착된다. 층의 스택은 교번하는 유전체 층과 폴리실리콘 층을 포함하는 메모리 스택(17)일 수 있다. 유전체 층은 절연 층으로서 기능할 수 있고, 폴리실리콘 층은 워드라인 층으로서 기능할 수 있다. 워드라인 층은 워드라인 층의 형성 동안 제자리에서 도핑될 수 있다. 워드라인 층은 N+ 유형 또는 P+ 유형으로 도핑될 수 있고, 다양한 정도의 불순물로 도핑될 수 있다. 메모리 스택(17)의 예시적인 실시형태가 도 5에 도시될 수 있다. 도 5에 도시된 바와 같이 9개의 절연 층(24a-24i)과 8개의 워드라인 층(26a-26h)이 예시될 수 있다. 대안적으로, 도 6에 도시된 바와 같이, 층의 스택(또는 메모리 스택)(17)은 교번하는 유전체 층과 금속 층으로 형성될 수 있고, 여기서 절연 층(24)은 유전체 재료로 만들어지고, 워드라인 층(26)은 금속으로 만들어진다. 금속은 텅스텐, TaN, TiN 또는 다른 금속일 수 있다. 도 5는 설명의 편의를 위해 17개의 층(8개의 도핑된 폴리실리콘 층)을 도시하는 예시적인 실시형태에 불과함에 유의해야 한다. 예를 들어, 교번하는 층의 증착은 128개 또는 256개의 층 높이 또는 임의의 수의 층일 수 있다. 워드라인 층과 절연 층을 형성하기 위해 많은 방식이 적용될 수 있다. 예를 들어, 고급 ALD(원자 층 증착) 도구를 사용하여 유전체, 폴리실리콘 또는 금속으로 만들어진 매우 정확하고 비교적 얇은 층을 얻을 수 있다.
에칭 마스크(44)가 메모리 스택(17) 상에 형성될 수 있고, 3D NAND 메모리 비트 셀 개구(또는 채널 개구)(46)가 에칭 마스크(44)의 패턴을 메모리 스택(17)으로 전사하기 위해 에칭 공정에 의해 형성될 수 있다. 예시적인 결과는 에칭 공정 후 도 7에 도시될 수 있다. 도 7에 도시된 바와 같이, 채널 개구(46)는 메모리 스택(17)의 제1 부분으로 연장될 수 있고, 메모리 스택의 제2 부분의 절연 층(예를 들어, 절연 층(24b))에서 멈출 수 있다. 메모리 스택(17)의 제1 부분은 워드라인 층(26b-26h)과 절연 층(24c-24i)을 포함할 수 있다. 메모리 스택(17)의 제2 부분은 워드라인 층(26a)과 절연 층(24a-24b)을 포함할 수 있다. 채널 개구(46)는 바닥(46a)과 측벽(46b)을 가질 수 있다. 하부 도핑된 폴리실리콘 층(또는 하부 워드라인 층)(26a)은 전도체 층으로서의 목적을 위해 유지될 수 있음(에칭되지 않음)에 유의해야 한다. 유사하게, 도 6에 도시된 메모리 스택(17)이 3D NAND 메모리 디바이스를 형성하기 위해 본 명세서에서 적용될 때, 하부 워드라인 층(26a)은 또한 유지될 수 있는(접촉되지 않은) 금속 층이다.
채널 개구(46)가 형성될 때, 에칭 마스크(44)가 제거될 수 있고, 폴리실리콘 층(예를 들어, 워드라인 층)의 일부가 측방향 또는 등방성 에칭에 의해 채널 개구의 측벽으로부터 리세스될 수 있다. 리세스된(또는 제거된) 폴리실리콘 층(또는 워드라인 층)에 복수의 갭이 형성될 수 있다. 리세스된 폴리실리콘 층의 갭은 플로팅 폴리실리콘 게이트, 즉 비트 셀의 미래 위치가 될 수 있다. 도 8의 예시적인 실시형태에서, 워드라인 층(26b-26h)이 채널 개구(46)의 측벽(46b)으로부터 리세스되고, 갭(48)이 절연 층(24)들 사이에 형성되고, 갭은 추가로 채널 개구(46)의 측벽(46b)을 따라 위치되도록 워드라인 층(26b-26h)의 일부가 제거된다.
폴리실리콘 층(또는 워드라인 층)(26b-26h)이 리세스될 때, 리세스된 폴리실리콘 층(26)의 윤곽을 따라 컨포멀(conformal) 산화물 증착 공정이 실시될 수 있다. 도 9에 도시된 바와 같이, 컨포멀 산화물 증착 공정은 워드라인 층(26b-26h)의 측벽을 따라 산화물 층(28)을 형성할 수 있다. 산화물 층(28)은 3D NAND 메모리 디바이스에서 폴리 에지 전극 산화물(또는 차단 층)(28)로서 기능할 수 있다. 컨포멀 산화물 증착 공정은 워드라인 층(26b-26h)의 측벽을 따라 차단 층(28)을 형성하기 위해 워드라인 층(26b-26h)의 측벽을 산화시키는 열 산화 공정일 수 있다.
도 10에서, 폴리실리콘 층(29)이 채널 개구(46) 내에 증착될 수 있다. 폴리실리콘 층(29)은 측벽을 따라 그리고 채널 개구의 바닥 위에 형성될 수 있고, 추가로 갭(48)을 컨포멀하게 채울 수 있다.
도 11에서, 반응성 이온 에칭(RIE) 공정과 같은 에칭 공정이 측벽(46b)을 따라 그리고 채널 개구(46)의 바닥(46a) 위의 폴리실리콘 층(29)의 부분을 제거하도록 실시될 수 있다. 에칭 공정은 추가로 최상부 절연 층(24i) 위의 폴리실리콘 층(29)의 부분을 에칭할 수 있다. 갭(48)에 남아 있는 폴리실리콘 층(29)의 부분은 제조 공정이 완료된 후 3D NAND 메모리 셀에 대해 미래의 전자를 저장하거나 소거할 수 있는 전하 저장 층(30)이 된다.
이후, 터널 산화물(또는 터널링 층)(32)이 채널 개구(46)에 형성될 수 있다. 도 12에 도시된 바와 같이, 터널링 층(32)은 측벽(46b)을 따라 배치되고 채널 개구(46)의 바닥(46a) 위에 위치될 수 있다. 터널링 층(32)은 또한 최상부 절연 층(24i) 상에 배치될 수 있다.
다음으로, 폴리실리콘 층(또는 채널 층)(34)이 채널 개구(46) 내에 컨포멀하게 증착될 수 있다. 채널 층(34)은 터널링 층(32) 위에 위치될 수 있다. 도 13에 도시된 바와 같이, 채널 층(34)은 터널링 층(32)의 측벽을 따라 형성되고 터널링 층(32)의 바닥에 위치될 수 있다. 채널 층(34)은 추가로 최상부 절연 층(24i) 위에 위치될 수 있다. 일부 실시형태에서, 채널 층(34)은 채널 개구(46)를 불완전하게 채우고, 갭은 채널 층(34)에 남는다. 갭을 채우기 위해 산화물 증착이 수행될 수 있고, 채널 층(34)의 상부 표면 위의 산화물의 초과 부분은 화학적 기계적 연마(CMP) 공정과 같은 연마 공정을 통해 제거될 수 있다. 갭에 남아 있는 산화물은 유전체 층(50)이 된다. 도 13에 도시된 바와 같이, 유전체 층(50)은 채널 층(34) 상에 위치되고 채널 층(34)에 의해 둘러싸일 수 있다.
연마 공정은 스택의 높이를 감소시키기 위해 채널 층(34)과 유전체 층(50)의 일부를 계속해서 제거할 수 있다. 도 14는 연마 공정의 예시적인 결과를 도시한다.
그런 다음 유전체 층(50)이 제거되고 금속 층(또는 채널 접점)(36)으로 대체될 수 있다. 채널 접점(36)은 W, Co, Ru, Al, Cu 또는 다른 적절한 금속 재료로 만들어질 수 있다. 채널 접점(36)은 CVD 공정, PVD 공정, 스퍼터 공정, ALD 공정, 도금 공정, 또는 이들의 조합과 같은 임의의 적절한 증착 공정에 의해 증착될 수 있다. 증착의 임의의 초과 부분은 이후에 연마 공정에 의해 제거될 수 있다. 도 15는 연마 공정이 완료된 결과를 도시한다.
도 16에서, 에칭 공정에 의해 터널링 층(32) 위에 위치된 채널 층(34)의 부분을 제거하기 위해 트리밍(trim) 공정이 수행될 수 있고, 채널 접점(36)을 둘러싸는 채널 층(34)의 부분은 남아 있다. 터널링 층(32) 위에 위치되고 채널 접점(36)을 둘러싸도록 배열된 나머지 채널 층(34)은 주입 공정을 통해 N+ 불순물로 추가로 도핑될 수 있다. 주입 공정이 완료되면, 터널링 층(32) 위에 위치되고 채널 접점(36)을 둘러싸도록 배열된 나머지 채널 층(34)이 상부 채널 접점(38)이 된다.
그런 다음 도 17에서 복수의 워드라인 접점(40)을 포함하는 배선 구조부가 워드라인 층(26)과 절연 층(24)에 형성될 수 있다. 워드라인 접점(40)은 제1 배선 층(14)에 결합되도록 워드라인 층(26)과 절연 층(24)을 통해 연장될 수 있다. 워드라인 접점(40)이 형성될 때, 완전한 3D NAND 메모리 디바이스(16)가 제1 배선 층(14) 상에 배치될 수 있다. 또한, 제2 배선 층(18)은 3D NAND 메모리 디바이스(16) 위에 형성될 수 있다. 제1 배선 층(14)을 형성하도록 적용되고 워드라인 접점(40)에 결합되는 제2 배선 층(18)이 유사한 제조 공정에 기초하여 형성될 수 있다. 제2 배선 층(18)의 형성이 완료될 때, 반도체 디바이스(100)가 형성될 수 있다. 도 17에 도시된 바와 같이, 반도체 디바이스(100)는 도 1의 반도체 디바이스(100)와 유사한 구성을 가질 수 있다. 도 17은 3D 논리 회로 영역(예를 들어, 논리 디바이스의 층)(12)의 상부에 형성된 제조된 3D NAND 영역(예를 들어, 3D NAND 메모리 디바이스)(16)을 갖는 반도체 디바이스(100)의 단면도를 도시하고, 여기서 3D NAND 영역과 3D 논리 회로 영역은 모두 동일한 기판(10) 상에 형성된다.
도 18은 반도체 디바이스(200)를 도시한다. 반도체 디바이스(100)에 비해, 반도체 디바이스(200)는 도 6에 도시된 메모리 스택(17)에 기초하여 형성될 수 있고, 여기서 워드라인 층(26a-26h)은 W, TaN 또는 TiN과 같은 금속으로 만들어진다.
도 19 내지 도 28은 교번하는 워드라인 층(302a-302h)과 절연 층(306a-306h)을 갖는 메모리 스택(300)에 기초하여 3D NAND 메모리 디바이스를 형성하기 위한 다른 예시적인 공정 흐름을 제공한다. 워드라인 층(302)은 W, TaN, TiN 또는 다른 적절한 금속 재료와 같은 금속으로 만들어질 수 있다. 절연 층은 SiO, SiN 또는 다른 적절한 유전체 재료로 만들어질 수 있다. 공정 흐름은 나노시트를 형성하는 것에서 시작하고, 그런 다음 워드라인을 형성하고, 그런 다음 메모리 구멍(또는 채널 구조부)을 형성한다.
도 19에서, 워드라인을 형성하기 위한 트리밍-에칭 공정이 실시된다. 워드라인의 형성은 기존의 3D NAND 공정을 따를 수 있음에 유의해야 한다. 예를 들어, 트리밍-에칭 공정에서, 포토레지스트 에칭 마스크(306)는 최상부 워드라인 층(302h) 위에 패터닝될 수 있고, 그런 다음 에칭 공정은 최하부 워드라인 층(302a)을 드러내기 위해 기판(301)을 향하여 수직 방향(예를 들어, Z 방향)을 따라 메모리 스택(300)을 에칭할 수 있다. 일부 실시형태에서, 기판(301)은 도 1에 도시된 기판(10)일 수 있다. 일부 실시형태에서, 기판(301)은 배선 층(예를 들어, 제1 배선 층(14))일 수 있고, 3D 논리 회로 층(예를 들어, 논리 디바이스의 층(12))은 배선 층 아래에 위치될 수 있다. 도 20에서, 에칭 마스크(306)는 측방으로 트리밍되고, 그런 다음 아래에서 두 번째 워드라인 층(302b)을 드러내기 위해 다시 에칭 공정이 실시된다. 단 하나의 포토레지스트 마스크(예를 들어, 에칭 마스크(306))만이 트리밍 및 에칭 공정의 시퀀스에 따라 모든 워드라인 층(302)을 드러내는 데 사용될 수 있음에 유의해야 한다.
계단 에칭 기술(예를 들어, 트리밍-에칭 공정)은 도 21에 도시된 바와 같이 최상부 워드라인 층(302h)에 도달할 때까지 반복된다. 트리밍-에칭 공정이 완료되어 최상부 워드라인 층(302h)에 도달하면, 계단 영역(300A 및 300C) 및 어레이 영역(300B)이 메모리 스택(300)에 형성될 수 있다. 도 21에 도시된 바와 같이, 어레이 영역(300B)은 계단 영역(300A)과 계단 영역(300B) 사이에 배치된다. 계단 영역(300A 및 300C)에서, 워드라인 층(302)은 계단 구성으로 배열되고 3D NAND 메모리 디바이스의 워드라인으로서 기능한다. 어레이 영역(300B)에서, 워드라인 층(302)은 3D NAND 메모리 디바이스의 게이트 전극(또는 제어 게이트)으로서 기능할 수 있다. 도 21에서, 기판(301) 위에 교대로 배열된 8개의 워드라인 층(302)과 8개의 절연 층(304)이 제공된다. 그러나, 도 21은 단지 일례일 뿐이고, 임의의 수의 워드라인 층과 임의의 수의 절연 층이 3D NAND 메모리 디바이스의 구조부에 따라 메모리 스택(300)에 포함될 수 있음에 유의해야 한다.
워드라인 층(302)이 계단 영역(300A 및 300C)에 형성될 때, 남아 있는 포토레지스트 에칭 마스크(306)가 제거될 수 있다. 그런 다음 적어도 최상부 워드라인 층(302h)까지 기판(301)을 채우도록 산화물 증착 단계가 적용될 수 있다. 산화물 초과 부분은 이후 연마될 수 있다. 도 22는 산화물 증착 및 산화물 초과 부분 연마의 예시적인 결과를 도시한다. 산화물 초과 부분이 제거될 때, 유전체 층(308)이 형성될 수 있고, 여기서 유전체 층(308)은 계단 영역(300A 및 300C)을 덮는다. 유전체 층(308)은 추가로 어레이 영역(300B)을 덮을 수 있다.
도 23에서, 3D 메모리 비트 에칭이 채널 개구를 형성할 수 있도록 메모리 스택(300) 아래로 3D 메모리 비트 에칭을 획정하도록 에칭 마스크(310)가 형성될 수 있다. 채널 개구는 메모리 스택(300)의 제1 부분으로 연장될 수 있고, 메모리 스택(300)의 제2 부분 상에 위치될 수 있다. 단순함과 명료함을 위해, 채널 개구(312)가 도 23에 도시될 수 있다. 도 23의 예시적인 실시형태에서, 채널 개구(312)는. 워드라인 층(302a)과 절연 층(304a-304b)을 포함하는 메모리 스택(300)의 제2 부분(300E) 상에 위치될 수 있는, 워드라인 층(302b-302h)과 절연 층(304c-304h)을 포함하는 메모리 스택(300)의 제1 부분(300D)으로 연장될 수 있다. 채널 개구(312)는 절연 층(304b)을 드러내는 바닥(312b)과 측벽(312a)을 가질 수 있다. 일부 실시형태에서, 채널 개구(312)를 형성하기 위해, 자기 정렬된 이중/다중 패터닝 기술이 최소 개구를 획정하는데 사용될 수 있다.
에칭 마스크(310)는 제거될 수 있고, 전하 트랩 층(314)이 채널 개구(312)의 측벽을 따라 성장될 수 있고, 추가로 메모리 스택(300)의 제2 부분(300E)의 절연 층(304b) 상에 위치될 수 있다. 일부 실시형태에서, 전하 트랩 층(314)은 제1 산화물/질화물/제2 산화물(또는 제1 유전체/전하 저장 층/제1 유전체)을 포함할 수 있다. 제1 산화물은 채널 개구(312)의 측벽을 따라 그리고 메모리 스택(300)의 제2 부분(300E) 상에 위치된 차단 층으로서 기능할 수 있고, 질화물은 차단 층 위에 위치된 전하 저장 층으로서 기능할 수 있고, 제2 산화물은 전하 저장 층 위에 위치된 터널링 층으로서 기능할 수 있다. 그러나, 많은 상이한 전하 저장 조합이 본 발명에서 이용 가능하다. 도 24는 채널 개구(312)의 바닥과 측벽을 덮는 전하 트랩 층(314)을 형성한 예시적인 결과를 도시한다.
도 25에서, 채널 개구(312)의 바닥의 전하 트랩 층(314)을 제거하여 절연 층(304b)을 드러내기 위해 에칭 공정이 후속적으로 적용될 수 있다. 에피택셜 성장 공정은 전하 트랩 층(314) 위에 채널 층(316)을 형성하기 위해 사용될 수 있다. 채널 층(316)은 채널 개구(312)의 측벽을 따라 그리고 추가로 절연 층(304b) 위에 위치된다. 절연 층(304b) 상에 위치된 채널 층(316)의 부분은 N+ 도핑을 가질 수 있고, 채널 개구(312)의 측벽을 따라 위치된 채널 층(316)의 부분은 저농도로 도핑되거나 진성일 수 있고, 유전체 층(308) 위에 위치된 채널 층(316)의 부분은 또한 N+ 도핑을 가질 수 있다. 일부 실시형태에서, 에피택셜 성장 공정은 채널 층(316)이 채널 개구(312)를 불완전하게 채우고 갭이 채널 층(316)의 형성 후에 채널 개구(312)에 여전히 남아 있도록 잘 제어될 수 있다.
도 26에서, 산화물 층(319)과 같은 유전체 층이 채널 개구에 채워질 수 있다. 또한, 채널 층(316)은 후속 단계에서 비트라인 증착을 위해 트리밍될 수 있다. 채널 층(316)을 트리밍하기 위해, 포토레지스트 마스크가 적용될 수 있고, 에칭 공정은 포토레지스트 마스크에 의해 덮이지 않은 채널 층(316)의 제1 부분을 제거하도록 적용될 수 있고, 포토레지스트 마스크에 의해 덮인 채널 층(316)의 제2 부분(316a)은 남아 있다. 도 26에 도시된 바와 같이, 채널 층(316)의 제2 부분(316a)은 유전체 층(308) 위에 위치될 수 있고 추가로 산화물 층(319)을 둘러싸도록 배치될 수 있다.
일부 실시형태에서, 산화물 층(319)의 형성 전에, 절연 층(304b)을 드러내기 위해 절연 층(304b) 상의 채널 층(316)의 부분을 제거할 수 있다. 따라서, 산화물 층(319)은 절연 층(304b) 상에 위치될 수 있고, 이는 도 26에 도시되어 있다. 일부 실시형태에서, 트리밍 공정 이전에, 유전체 층(308) 상의 채널 층(316)의 두께를 증가시키기 위해 폴리실리콘의 다른 층이 채널 층(316) 상에 증착될 수 있고, 그런 다음 트리밍 공정이 후속적으로 수행될 수 있다. 일 실시형태에서, 채널 층(316)이 먼저 트리밍될 수 있고 그런 다음 산화물 층(319)이 채널 개구에 채워질 수 있다. 일부 실시형태에서, 채널 층(316)의 제2 부분(316a)은 비트라인 구조부에 결합되도록 상부 채널 접점(316a)으로서 기능할 수 있다. 일부 실시형태에서, 상부 채널 접점(316a)은 N+ 불순물로 도핑될 수 있다.
여전히 도 26을 참조하면, 다른 마스크(도시되지 않음)가 복수의 비아 개구(318a-318p)를 형성하기 위해 워드라인(제어 게이트(CG)라고도 함) 에칭을 위해 사용될 수 있다. 비아 개구(318)는 유전체 층(308)을 통해 연장될 수 있고, 워드라인 층(302)이 비아 개구(318)에 의해 드러날 수 있도록 계단 영역(300A 및 300C)의 워드라인 층(302) 상에 착지될 수 있다.
도 27에서, 비아 개구(318)는 추가로 W, Co, Ru, Al, 또는 Cu와 같은 전도성 재료로 채워질 수 있다. 유전체 층(308) 위의 과잉 전도성 재료를 제거하기 위해 표면 평탄화가 적용될 수 있다. 비아 개구(318)에 남아 있는 전도성 재료는 계단 영역(300A 및 300C)의 워드라인 접점(320a-320p)이 된다. 도 27에 도시된 바와 같이, 워드라인 접점(320)은 계단 영역(300A 및 300C)의 워드라인 층(302)에 연결되기 위해 워드라인 층(302) 상에 위치된다.
도 28에서, 산화물 층(319)이 제거되고, W, Co, Ru, Al, 또는 Cu와 같은 전도성 재료로 채워질 수 있다. 유전체 층(308) 위의 전도성 재료의 임의의 초과 부분이 제거될 수 있고, 채널 개구에 남아 있는 전도성 재료는 채널 접점(322)이 된다. 채널 접점(322)이 형성되면, 3D NAND 메모리 디바이스(400)가 형성될 수 있다. 도 28에 도시된 바와 같이, 3D NAND 메모리 디바이스(400)는 기판(301) 위에 교대로 적층된 워드라인 층(302)과 절연 층(304)을 갖는다. 일부 실시형태에서, 기판(301)은 논리 디바이스의 층(예를 들어, 논리 디바이스의 층(12)) 상에 위치된 배선 층(예를 들어, 제1 배선 층(14))일 수 있다. 3D NAND 메모리 디바이스(400)는 적어도 하나의 채널 구조부(402)를 갖는다. 적어도 하나의 채널 구조부(402)는, 워드라인 층(302)과 절연 층(304)으로 연장되고 추가로 절연 층(예를 들어, 절연 층(304b)) 상에 위치되는 전하 트랩 층(314)을 가질 수 있다. 전하 트랩 층(314)은 차단 층, 전하 저장 층 및 터널링 층을 포함할 수 있다. 적어도 하나의 채널 구조부(402)는, 전하 트랩 층(314)의 측벽을 따라 형성되고 절연 층(304b) 상에 위치된 채널 층(316), 및 이 채널 층(316)의 측벽을 따라 배치되고 절연 층(304b) 상에 위치된 채널 접점(322)을 더 가질 수 있다. 복수의 워드라인 접점(320)이 유전체 층(308)에 형성되고 추가로 워드라인 층(302) 상에 위치될 수 있다.
전술한 설명에서 처리 시스템의 특정 기하 형상 및 처리 시스템에 사용되는 다양한 구성요소 및 공정의 설명과 같은 특정 세부 사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부 사항에서 벗어나는 다른 실시형태에서 실시될 수 있고, 이러한 세부 사항은 설명의 목적을 위한 것일 뿐, 본 발명을 제한하는 것이 아님을 이해해야 한다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에는 동일한 참조 부호를 부여하여 중복 설명을 생략하였을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 개별 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 제시한 순서대로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "타깃 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상에 있거나 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 패터닝되거나 패터닝되지 않은 아래에 있는 층 또는 위에 있는 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만 이것은 단지 설명을 위한 것일 뿐이다.
또한 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 많은 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되는 것으로 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하는 것으로 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 이하의 청구범위에서 제시된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 논리 디바이스의 층을 형성하는 단계로서, 상기 논리 디바이스의 층은 상기 기판 위에 위치된 게이트-올-어라운드(gate-all-around) 전계 효과 트랜지스터(GAA-FET)의 스택을 포함하고, 상기 GAA-FET의 스택은 GAA-FET의 제2 층 위에 적층된 GAA-FET의 제1 층을 포함하는, 기판 상에 논리 디바이스의 층을 형성하는 단계;
    하나 이상의 금속 라우팅 레벨을 포함하는 제1 배선 층을 상기 논리 디바이스의 층 위에 형성하는 단계;
    상기 제1 배선 층 위에 교대로 배열된 워드라인 층과 절연 층을 포함하는 메모리 스택을 형성하는 단계; 및
    상기 메모리 스택 내에 3차원(3D) NAND 메모리 디바이스를 형성하는 단계로서, 상기 3D NAND 메모리 디바이스는, 상기 메모리 스택의 워드라인 층과 절연 층으로 연장되고 추가로 상기 워드라인 층에 결합되는 채널 구조부를 포함하는, 메모리 스택 내에 3D NAND 메모리 디바이스를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 하나 이상의 금속 라우팅 레벨을 포함하는 제2 배선 층을 상기 3D NAND 메모리 디바이스 위에 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 3D NAND 메모리 디바이스를 형성하는 단계는,
    상기 메모리 스택의 제1 부분으로 연장되는 채널 개구를 형성하는 단계로서, 상기 채널 개구는 상기 메모리 스택의 제2 부분의 절연 층 중 하나를 노출시키는 바닥과 측벽을 갖고, 상기 메모리 스택의 제1 부분은 상기 메모리 스택의 제2 부분 상에 위치되는, 채널 개구를 형성하는 단계;
    상기 메모리 스택의 제1 부분의 워드라인 층이 상기 채널 개구의 측벽으로부터 리세스되고, 상기 메모리 스택의 제1 부분의 절연 층들 사이에 갭이 형성되고, 상기 갭은 추가로 상기 채널 개구의 측벽을 따라 위치되도록 상기 메모리 스택의 제1 부분의 워드라인 층의 일부를 제거하는 단계;
    상기 갭에 상기 채널 구조부의 차단 층을 형성하는 단계로서, 상기 차단 층은 상기 메모리 스택의 제1 부분의 워드라인 층의 측벽을 따라 배치되는, 차단 층을 형성하는 단계;
    상기 차단 층이 상기 워드라인 층과 전하 저장 층 사이에 배치되도록 상기 갭의 차단 층의 측벽을 따라 상기 채널 구조부의 전하 저장 층을 형성하는 단계;
    상기 채널 개구의 상기 채널 구조부의 터널링 층을 형성하는 단계로서, 상기 터널링 층은 상기 측벽을 따라 그리고 상기 채널 개구의 바닥 위에 위치되는, 터널링 층을 형성하는 단계;
    상기 채널 개구의 터널링 층 위에 상기 채널 구조부의 채널 층을 형성하는 단계; 및
    상기 채널 개구의 채널 층 위에 상기 채널 구조부의 채널 접점을 형성하는 단계로서, 상기 채널 접점은 상기 채널 층에 의해 둘러싸이는, 채널 접점을 형성하는 단계
    를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 채널 구조부의 전하 저장 층을 형성하는 단계는,
    상기 측벽을 따라 그리고 상기 채널 개구의 바닥 위에 다결정 실리콘 층을 형성하는 단계로서, 상기 다결정 실리콘 층은 추가로 상기 갭을 채우기 위해 상기 갭 내로 연장되는, 다결정 실리콘 층을 형성하는 단계; 및
    상기 다결정 실리콘 층의 제2 부분이 상기 갭에 남아 있도록 상기 측벽을 따라 그리고 상기 채널 개구의 바닥 위의 상기 다결정 실리콘 층의 제1 부분을 제거하는 단계로서, 상기 갭에 남아 있는 상기 다결정 실리콘 층의 제2 부분은 상기 채널 구조부의 전하 저장 층이 되는, 다결정 실리콘 층의 제1 부분을 제거하는 단계
    를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 3D NAND 메모리 디바이스를 형성하는 단계는,
    상기 절연 층의 최상부 절연 층 위에 상부 채널 접점을 형성하는 단계로서, 상기 상부 채널 접점은 상기 채널 접점을 둘러싸도록 배열되고 상기 채널 층에 연결되는, 상부 채널 접점을 형성하는 단계
    를 더 포함하는, 방법.
  6. 제5항에 있어서, 상기 3D NAND 메모리 디바이스를 형성하는 단계는,
    상기 워드라인 층과 상기 절연 층에 워드라인 접점을 형성하는 단계로서, 상기 워드라인 접점은 상기 제1 배선 층과 상기 제2 배선 층에 결합되도록 상기 워드라인 층과 상기 절연 층을 통해 연장되는, 워드라인 접점을 형성하는 단계
    를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 절연 층은 SiO로 만들어지는, 방법.
  8. 제6항에 있어서, 상기 워드라인 층은 다결정질 Si로 만들어지는, 방법.
  9. 제6항에 있어서, 상기 워드라인 층은 텅스텐(W), TaN 또는 TiN 중 적어도 하나를 포함하는, 방법.
  10. 제6항에 있어서, 상기 기판 상에 상기 논리 디바이스의 층을 형성하는 단계는,
    상기 기판 위에 상기 GAA-FET의 제2 층을 형성하는 단계로서, 상기 GAA-FET의 제2 층은 제2 GAA-FET를 갖고, 상기 제2 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 상기 기판의 상부 표면을 따라 배열되는, 기판 위에 GAA-FET의 제2 층을 형성하는 단계; 및
    상기 GAA-FET의 제2 층 위에 상기 GAA-FET의 제1 층을 형성하는 단계로서, 상기 GAA-FET의 제1 층은 제1 GAA-FET를 갖고, 상기 제1 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 상기 기판의 상부 표면을 따라 위치되는, GAA-FET의 제2 층 위에 GAA-FET의 제1 층을 형성하는 단계
    를 더 포함하는, 방법.
  11. 제2항에 있어서, 상기 3D NAND 메모리 디바이스를 형성하는 단계는,
    상기 메모리 스택에 계단 영역과 어레이 영역을 형성하도록 에칭 공정을 수행하는 단계로서, 상기 어레이 영역은 상기 계단 영역들 사이에 위치되는, 에칭 공정을 수행하는 단계;
    상기 메모리 스택의 어레이 영역에 채널 구조부를 형성하는 단계로서, 상기 채널 구조부는 상기 기판에 수직인 상기 기판의 수직 방향을 따라 상기 메모리 스택으로 연장되는, 채널 구조부를 형성하는 단계; 및
    상기 계단 영역에 워드라인 접점을 형성하는 단계로서, 상기 워드라인 접점은 상기 메모리 스택의 워드라인 층에 착지(landing)되고, 추가로 상기 기판의 수직 방향을 따라 연장되는, 워드라인 접점을 형성하는 단계
    를 더 포함하는, 방법.
  12. 제11항에 있어서, 상기 채널 구조부를 형성하는 단계는,
    상기 기판의 수직 방향을 따라 상기 메모리 스택의 제1 부분으로 연장되는 채널 개구를 형성하는 단계로서, 상기 채널 개구는 상기 메모리 스택의 제2 부분의 절연 층 중 하나를 드러내는 바닥과 측벽을 갖고, 상기 메모리 스택의 제1 부분은 상기 메모리 스택의 제2 부분 상에 위치되는, 채널 개구를 형성하는 단계;
    상기 측벽을 따라 그리고 상기 채널 개구의 바닥 위에 차단 층을 형성하는 단계;
    상기 채널 개구의 차단 층 위에 전하 저장 층을 형성하는 단계;
    상기 채널 개구의 전하 저장 층 위에 터널링 층을 형성하는 단계;
    상기 채널 개구의 터널링 층 위에 채널 층을 형성하는 단계;
    상기 채널 개구의 바닥 위에 위치된 상기 차단 층의 부분, 상기 전하 저장 층의 부분, 상기 터널링 층의 부분 및 상기 채널 층의 부분을 제거하기 위해 에칭 공정을 수행하는 단계; 및
    상기 채널 개구에 채널 접점을 형성하는 단계로서, 상기 채널 접점은 상기 채널 층으로 둘러싸이고 상기 채널 개구의 바닥 위에 배열되는, 채널 접점을 형성하는 단계
    를 더 포함하는, 방법.
  13. 반도체 디바이스로서,
    기판 상에 배열된 논리 디바이스의 층으로서, 상기 논리 디바이스의 층은 상기 기판 위에 위치된 게이트-올-어라운드 전계 효과 트랜지스터(GAA-FET)의 스택을 포함하고, 상기 GAA-FET의 스택은 GAA-FET의 제2 층 위에 적층된 GAA-FET의 제1 층을 포함하는, 논리 디바이스의 층;
    상기 논리 디바이스의 층 상에 위치되고 하나 이상의 금속 라우팅 레벨을 포함하는 제1 배선 층;
    상기 제1 배선 층 상에 배치된 3차원(3D) NAND 메모리 디바이스로서, 상기 3D NAND 메모리 디바이스는 메모리 스택으로 형성되고, 상기 메모리 스택은 상기 제1 배선 층 위에 교대로 배열된 워드라인 층과 절연 층을 포함하고, 상기 3D NAND 메모리 디바이스는 상기 기판에 수직인 수직 방향을 따라 상기 워드라인 층과 상기 절연 층으로 연장되는 적어도 하나의 채널 구조부를 포함하는, 3D NAND 메모리 디바이스; 및
    상기 3D NAND 메모리 디바이스 상에 형성되고 하나 이상의 금속 라우팅 레벨을 포함하는 제2 배선 층
    을 포함하는, 반도체 디바이스.
  14. 제13항에 있어서, 상기 적어도 하나의 채널 구조부는,
    상기 워드라인 층의 측벽을 따라 위치되고, 상기 절연 층들 사이에 배치되고, 추가로 상기 수직 방향을 따라 배열된 차단 층;
    상기 차단 층의 측벽을 따라 위치되고 상기 절연 층들 사이에 배치된 전하 저장 층으로서, 상기 전하 저장 층은 추가로 상기 수직 방향을 따라 배치되고, 상기 전하 저장 층의 측벽과 상기 절연 층의 측벽은 동일 평면에 있는, 전하 저장 층;
    상기 절연 층의 측벽과 상기 전하 저장 층의 측벽을 따라 형성되고, 추가로 상기 절연 층 중 하나 상에 위치된 터널링 층;
    상기 터널링 층 위에 형성되고, 상기 터널링 층의 측벽을 따라 배열되고 상기 터널링 층의 바닥 상에 위치된 채널 층; 및
    상기 채널 층 위에 배치되고, 추가로 상기 채널 층에 의해 둘러싸인 채널 접점
    을 포함하는, 반도체 디바이스.
  15. 제14항에 있어서, 상기 적어도 하나의 채널 구조부는,
    상기 절연 층의 최상부 절연 층 위에 위치된 상부 채널 접점으로서, 상기 상부 채널 접점은 상기 채널 접점을 둘러싸도록 배치된, 상부 채널 접점
    을 더 포함하는, 반도체 디바이스.
  16. 제15항에 있어서, 상기 3D NAND 메모리 디바이스는,
    상기 워드라인 층과 상기 절연 층 내 워드라인 접점으로서, 상기 워드라인 접점은 상기 제1 배선 층과 상기 제2 배선 층에 결합되도록 상기 워드라인 층과 상기 절연 층을 통해 연장되는, 워드라인 접점
    을 더 포함하는, 반도체 디바이스.
  17. 제16항에 있어서, 상기 절연 층은 SiO를 포함하고, 상기 워드라인 층은 다결정 실리콘, 텅스텐(W), TaN 또는 TiN 중 적어도 하나를 포함하는, 반도체 디바이스.
  18. 제17항에 있어서, 상기 GAA-FET의 제1 층은 제1 GAA-FET를 포함하고, 상기 GAA-FET의 제2 층은 제2 GAA-FET를 포함하고, 상기 제1 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 상기 기판의 상부 표면을 따라 배열되고, 상기 제2 GAA-FET의 소스/드레인 영역과 채널 영역은 교대로 배치되고 상기 기판의 상부 표면을 따라 배열되는, 반도체 디바이스.
  19. 제13항에 있어서, 상기 3D NAND 메모리 디바이스는,
    상기 메모리 스택의 계단 영역과 어레이 영역으로서, 상기 어레이 영역은 상기 계단 영역들 사이에 위치된, 메모리 스택의 계단 영역과 어레이 영역;
    상기 메모리 스택의 어레이 영역의 채널 구조부로서, 상기 채널 구조부는 상기 기판에 수직인 상기 기판의 수직 방향을 따라 상기 메모리 스택으로 연장되는, 채널 구조부; 및
    상기 계단 영역의 워드라인 접점으로서, 상기 워드라인 접점은 상기 메모리 스택의 워드라인 층 상에 착지되고 추가로 상기 기판의 수직 방향을 따라 연장되는, 워드라인 접점
    을 더 포함하는, 반도체 디바이스.
  20. 제19항에 있어서, 상기 채널 구조부는,
    상기 메모리 스택의 제1 부분으로 연장되는 차단 층으로서, 상기 차단 층은 상기 메모리 스택의 제1 부분의 워드라인 층 및 절연 층과 직접 접촉하고, 상기 차단 층은 추가로 상기 메모리 스택의 제2 부분 상에 위치되고, 상기 메모리 스택의 제1 부분은 상기 메모리 스택의 제2 부분 상에 위치된, 차단 층;
    상기 차단 층의 측벽을 따라 배치된 전하 저장 층으로서, 상기 전하 저장 층은 추가로 상기 메모리 스택의 제2 부분 상에 위치된, 전하 저장 층;
    상기 전하 저장 층의 측벽을 따라 형성된 터널링 층으로서, 상기 터널링 층은 추가로 상기 메모리 스택의 제2 부분 상에 위치된, 터널링 층;
    상기 터널링 층의 측벽을 따라 형성된 채널 층으로서, 상기 채널 층은 추가로 상기 메모리 스택의 제2 부분 상에 위치된, 채널 층; 및
    상기 채널 층의 측벽을 따라 형성된 채널 접점으로서, 상기 채널 접점은 추가로 상기 채널 층에 의해 둘러싸이고 상기 메모리 스택의 제2 부분 상에 위치된, 채널 접점
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