TW202129926A - 形成有三維記憶體及三維邏輯的裝置及方法 - Google Patents

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Abstract

在一種半導體裝置的形成方法中，係在一基板上形成一邏輯裝置層。該邏輯裝置層包含位於該基板上方之全閘極場效電晶體(GAA-FET)堆疊，其中該GAA-FET堆疊包含疊在第二GAA-FET層上方之第一GAA-FET層。於該邏輯裝置層上方形成第一配線層，其中該第一配線層包含一或多個金屬佈線層。於該第一配線層上方形成一記憶體堆疊。該記憶體堆疊係包含複數文字線層及複數絕緣層交替設置於該第一配線層上方。於該記憶體堆疊中形成三維(3D) NAND記憶體裝置。該3D NAND記憶體裝置包含延伸至該記憶體堆疊中之通道結構，且其進一步耦合至該記憶體堆疊之該等文字線層。

Description

形成有三維記憶體及三維邏輯的裝置及方法
[相關申請案]本申請案主張2019年10月11日提交的美國臨時專利申請案第62/914,134號以及2020年3月23日提交的美國非臨時專利申請案第16/827,101號之優先權，其所有揭露內容皆以參照的方法引入本文中。
本揭露內容係關於積體電路以及微電子裝置生產。具體而言，本揭露內容係關於在基板上方形成具有三維記憶體結構及三維邏輯電晶體的半導體裝置。
在半導體裝置(尤其是在微觀尺度上)的生產中，會執行例如成膜沉積、蝕刻遮罩生產、圖案化、光阻顯影、材料蝕刻及移除、以及摻雜處理的各種生產製程。這些製程係重複地進行以在基板上形成期望之半導體裝置元件。歷史上，透過微生產，已在平面中建立電晶體，其上方形成有佈線／金屬化，且因此已特徵化為二維（2D）電路或2D生產。微縮的努力已大幅地增加在2D電路中每單位面積電晶體的數量，然而隨著微縮進入個位數奈米半導體裝置生產節點而面臨更大的挑戰。半導體裝置生產商已表現出對於電晶體在彼此上方堆疊之三維（3D）半導體電路的期望。3D半導體裝置的生產提出了許多與微縮、後生產製程以及其他3D生產製程層面相關聯之新穎獨特的挑戰。
儘管臨界尺寸縮放無可避免的出現飽和，但3D整合被視為繼續進行半導體縮放的可行選擇。由於生產的可變性及靜電裝置的限制，當接觸的閘極間距達到其縮放極限時，二維電晶體密度縮放便停止了。即使是實驗性的新電晶體設計，例如垂直通道全閘極電晶體，也許有一天能夠克服這些接觸的閘極間距縮放比例限制，但由於電阻、電容和可靠性的考量限制了線距縮放，從而限制了電晶體可用於佈線到電路中的密度，便無法保證使半導體縮放回到正軌。
3D整合（即多個裝置的垂直堆疊）旨在藉由在體積中而非面積中增加電晶體密度來克服這些微縮的限制。此想法已成功地由快閃記憶體產業以採用3D NAND來證明與實施。例如，在CPU或GPU產品中使用的主流CMOS VLSI縮放技術正在探索採用3D整合作為推動半導體發展藍圖的主要手段，因此需要實現技術。
本文的技術提供了一種電路和生產方法，其包含在相同晶粒或晶片上之與3D NAND記憶體相鄰的3D邏輯。此類晶片還可以包含高性能3D SRAM。技術包含實現堆疊之3D記憶體及3D邏輯的不同方法。一堆疊方法係包含使用例如W、TaN和TiN的金屬來使用氧化物/金屬堆疊。另一堆疊方法則是氧化物/摻雜的多晶矽堆疊，其摻雜包含N+ 和P+ 摻雜劑。本文之實施例使3D邏輯流程能夠與3D NAND流程兼容，俾使所使用的熱預算和材料可以承受溫度限制，以實現高性能3D NAND和高性能3D邏輯。
當然，此處揭露之生產步驟的順序係為了清楚起見而提出。通常，這些生產步驟可以以任何合適的順序執行。此外，雖然此處每一不同特徵、技術、配置等係在本文不同的地方所討論，吾人應當注意的是每個概念均可獨立執行或彼此組合使用。因此，可以以許多不同的方式來體現和查看本揭露內容。
吾人應注意，本發明內容部分並未指出本揭露內容或申請專利範圍之發明的每個實施例以及/或遞增的新穎方面。取而代之的，本發明內容部分僅提供了對不同實施例的初步討論以及相對於習知技術之新穎性的相應要點。對於本發明和實施例的額外細節以及/或可能的觀點，讀者可以前往「實施方式」部分以及本揭露內容之相應圖示，如下面所進一步討論者。
根據本揭露內容的一態樣，提供了一種用於形成半導體裝置的方法。在所揭露的方法中，可在基板上形成一邏輯裝置層。該邏輯裝置層可包含位於該基板上方之全閘極場效電晶體(GAA-FET)堆疊，其中該GAA-FET堆疊包含疊在第二GAA-FET層上方之第一GAA-FET層。可在該邏輯裝置層上方形成第一配線層，其中該第一配線層包含一或多個金屬佈線層。可在該第一配線層上方形成記憶體堆疊。該記憶體堆疊可包含交替設置於該第一配線層上方的文字線層及絕緣層。接著可在該記憶體堆疊中形成三維(3D) NAND記憶體裝置。該3D NAND記憶體裝置包含延伸至該記憶體堆疊中且進一步耦合至該記憶體堆疊之該文字線層的通道結構。
在一些實施例中，第二配線層可以形成在3D NAND記憶體裝置上方，其中第二配線層可以包含一或多個金屬佈線層。
為了形成3D NAND記憶體裝置，可以形成通道開口以延伸到記憶體堆疊的第一部分中。該通道開口具有側壁及底部而暴露出該記憶體堆疊之第二部分中之該等絕緣層其中之一，其中該記憶體堆疊之第一部分係位於該記憶體堆疊之第二部分上。可以移除該記憶體堆疊之第一部分中之文字線層的複數部分，俾使該記憶體堆疊之第一部分中之文字線層係從該通道開口之側壁凹陷，且在該記憶體堆疊之第一部分中的絕緣層之間形成間隙，該等間隙係進一步定位於沿著該通道開口之側壁處。
且，可在間隙中形成通道結構之阻擋層，其中阻擋層係安置在沿著記憶體堆疊之第一部分中之文字線層之側壁處。可在沿著間隙中之阻擋層的側壁處形成通道結構之電荷儲存層，俾使阻擋層係安置於文字線層及電荷儲存層之間。接著可在通道開口中形成通道結構之穿隧層。穿隧層係沿著通道開口之側壁而定位並位於通道開口之底部上方。可在通道開口之穿隧層上方形成通道結構之通道層，且可在通道開口之通道層上方形成通道結構之通道接觸件，其中通道接觸件係被通道層所包圍。
在一些實施例中，為了形成通道結構的電荷儲存層，可以沿著通道開口之側壁及底部上方形成多晶矽層。多晶矽層可進一步延伸至間隙中以填補該間隙。可接著移除沿著通道開口之側壁及底部上方形成之多晶矽層的第一部分，俾使多晶矽層之第二部分保留在間隙中。保留在間隙中之多晶矽層之第二部分成為通道結構之電荷儲存層。
在一些實施例中，可以在該等絕緣層之頂部絕緣層上方形成頂部通道接觸件，該頂部通道接觸件係配置用以包圍該通道接觸件。此外，可在文字線層及絕緣層中形成文字線接觸件，其中文字線接觸件係延伸穿過文字線層及絕緣層，以耦合至第一配線層及第二配線層。
在一些實施例中，絕緣層可由SiO製成。文字線層可由多晶矽製成。在一些實施例中，文字線層可由包含鎢(W)、TaN或TiN至少其中之一的金屬製成。
為了在基板上形成邏輯裝置層，可以在基板上方形成第二GAA-FET層。該第二GAA-FET層包含第二GAA-FET。該第二GAA-FET之源極/汲極區域以及通道區域係交替設置且定位於沿著該基板之上表面處。且，可以在該第二GAA-FET層上方形成該第一GAA-FET層。該第一GAA-FET層具有第一GAA-FET，該第一GAA-FET之源極/汲極區域及通道區域係交替設置且沿著基板之上表面處而定位。
在另一實施例中，為了形成3D NAND記憶體裝置，可以執行蝕刻製程以在記憶體堆疊中形成階梯區域和陣列區域，其中該陣列區域係定位於該等階梯區域之間。可以在該記憶體堆疊之陣列區域中形成通道結構。該通道結構係沿著正交於基板之基板的垂直方向而延伸至該記憶體堆疊中。接著可以在階梯區域中形成文字線接觸件。該文字線接觸件係落於該記憶體堆疊中之該文字線層上，且進一步沿著基板之垂直方向延伸。
為了形成通道結構，可以形成一通道開口以沿著基板之垂直方向延伸至該記憶體堆疊之第一部分中。該通道開口具有側壁及底部而暴露出該記憶體堆疊之第二部分中之絕緣層的其中之一，其中該記憶體堆疊之第一部分係位於該記憶體堆疊之第二部分上。阻擋層可以沿著通道開口之側壁形成並且位於通道開口的底部上方。可以在通道開口之阻擋層上方形成電荷儲存層。接著可以在通道開口之電荷儲存層上方形成穿隧層。可以在通道開口之穿隧層上方形成通道層。接著可以執行一蝕刻製程以移除位於通道開口之底部上方之阻擋層之一部分、電荷儲存層之一部分、穿隧層之一部分、以及通道層之一部分。接著可以在通道開口中形成通道接觸件，其中該通道接觸件係被通道層所包圍並配置在通道開口之底部上方。
根據本揭露內容的另一態樣，提供了一種半導體裝置。該半導體裝置可具有配置在基板上之邏輯裝置層。該邏輯裝置層包含位於該基板上方之全閘極場效電晶體(GAA-FET)堆疊。該GAA-FET堆疊包含疊在第二GAA-FET層上方之第一GAA-FET層。該半導體裝置可具有位於邏輯裝置層上方之第一配線層，其中該第一配線層包含一或多個金屬佈線層。三維(3D) NAND記憶體裝置可置於第一配線層上方。該3D NAND記憶體裝置可以於該記憶體堆疊中形成，其中該記憶體堆疊包含交替配置於該第一配線層上方的文字線層及絕緣層。該3D NAND記憶體裝置包含至少一通道結構，該通道結構係沿著正交於基板之一垂直方向而延伸至文字線層及絕緣層中。此外於該3D NAND記憶體裝置上可進一步形成第二配線層，其中該第二配線層包含一或多個金屬佈線層。
在一些實施例中，該至少一通道結構可具有沿著文字線層之側壁而定位並配置於該絕緣層之間的阻擋層。阻擋層係進一步沿著該垂直方向佈置。該至少一通道結構可具有沿著阻擋層之側壁而定位並配置於該絕緣層之間的電荷儲存層。該電荷儲存層係進一步沿著該垂直方向而佈置，且該電荷儲存層之側壁以及該絕緣層之側壁為共平面。該至少一通道結構可具有一穿隧層，其係沿著該絕緣層之側壁及該電荷儲存層之側壁而形成。該穿隧層係進一步位於該絕緣層其中之一上。該至少一通道結構可具有形成於該穿隧層上方之通道層，其中該通道層係沿著該穿隧層之側壁而佈置且定位於該穿隧層之底部上。在該通道結構中，通道接觸件可配置於該通道層上方，其中該通道接觸件係進一步被該通道層所包圍。
在一些實施例中，該至少一通道結構可具有位於該絕緣層之頂部絕緣層上方之頂部通道接觸件，且其係配置用以包圍該通道接觸件。
在一些實施例中，該3D NAND記憶體裝置可具有形成在該文字線層及該絕緣層中之文字線接觸件。該文字線接觸件係延伸穿過該文字線層及該絕緣層，以耦合至該第一配線層及該第二配線層。
在一些實施例中，該絕緣層可包含SiO，該文字線層可包含多晶Si、鎢(W)、TaN或TiN至少其中之一。
在一些實施例中，該第一GAA-FET層可包含第一GAA-FET。該第一GAA-FET之源極/汲極區域以及通道區域係交替設置且沿著基板之上表面佈置。該第二GAA-FET層可包含第二GAA-FET。第二GAA-FET之源極/汲極區域以及該通道區域係交替設置且沿著基板之上表面佈置。
在另一個實施例中，該3D NAND記憶體裝置可具有該記憶體堆疊中之階梯區域及陣列區域。該陣列區域係定位於該階梯區域之間。通道結構可形成於該記憶體堆疊之該陣列區域中。該通道結構係沿著正交於基板的基板之垂直方向而延伸至該記憶體堆疊中。可進一步在該階梯區域中形成文字線接觸件。該文字線接觸件係落於該記憶體堆疊中之該文字線層上，且進一步沿著該基板之該垂直方向延伸。
該通道結構可具有延伸進入該記憶體堆疊之第一部分的阻擋層。該阻擋層係與該記憶體堆疊之該第一部分的文字線層及絕緣層直接接觸。該阻擋層係進一步定位於該記憶體堆疊之第二部分上，且該記憶體堆疊之第一部分係位於該記憶體堆疊之第二部分上。該通道結構可具有沿著該阻擋層的側壁安置之電荷儲存層，其中該電荷儲存層可亦位於該記憶體堆疊之第二部分上。該通道結構可具有沿著該電荷儲存層之側壁形成之穿隧層。該穿隧層係進一步位於該記憶體堆疊之第二部分上。該通道結構可具有沿著該穿隧層之側壁形成之通道層，其中該通道層係進一步位於該記憶體堆疊之第二部分上。該通道結構可具有沿著該通道層之側壁形成之通道接觸件。該通道接觸件可以被該通道層所包圍且位於該記憶體堆疊之第二部分上。
以下揭露內容提供了用於實現所提供之專利標的之不同特徵的許多不同的實施例或範例。以下描述之組件和佈置的特定範例係為了簡化本揭露內容。當然，這些僅僅是範例，而無意於進行限制。另外，本揭露內容可以在各個範例中重複參考數字以及/或字母。該重複是出於簡化和清楚的目的，且其本身並不指示所討論的各個實施例及/或配置之間的關係。
此外，為了便於描述，本文中可以使用例如「在...下方」、「在...之下」、「較低處」、「在...之上」、「較上方」之類的空間相對用語，以便於描述如圖所示之一個元件或特徵與另一(或多個)元件或特徵的關係。除了在圖中描述的方位之外，空間相對用語還意圖涵蓋設備在使用或操作中的不同方位。該設備可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述用語可以同樣地被相應地解釋。
在整個說明書中對「一個實施例」或「一實施例」的引用是指結合該實施例描述的特定特徵、結構、材料或特性而包含在至少一個實施例中，但並不表示它們是存在於每個實施例中。因此，在整份說明書中於各處出現的用語「在一實施例中」不一定是指同一實施例。此外，在一或多個實施例中，可以以任何合適的方式組合特定的特徵、結構、材料或特性。
本文中的技術使得能夠在3D邏輯電晶體上堆疊3D NAND記憶體單元。例如CFET（互補式場效電晶體）或其他全閘極奈米通道（奈米線或奈米片）電晶體的3D邏輯電晶體的新興實施例可以由交替層的較佳堆疊而形成。可以在3D邏輯電晶體的頂部上形成配線層。接著將3D NAND（垂直-NAND）記憶體單元形成在配線層的頂部上。3D NAND記憶體單元可以由氧化物和摻雜多晶矽的交替層或由氧化物和金屬的交替層形成。接著將該3D NAND記憶體單元通過配線層而電連接到底層3D邏輯電晶體。
圖1為半導體裝置100的範例性實施例，其具有堆疊在3D邏輯電晶體上的3D NAND記憶體單元。如圖1所示，半導體裝置100可以具有多個區域，這些區域具有堆疊在3D邏輯電晶體上的3D NAND記憶體單元。例如，在圖1中示出了半導體裝置100的兩個區域 100A和100B。在一些實施例中，區域100A可以具有與區域100B類似的配置。在一些實施例中，區域100A可以耦合到區域100B，且因此資料係在區域100A和區域100B之間傳輸。為了簡單和清楚起見，可以基於圖1中的區域100A說明半導體裝置100之各部分的特徵。
如圖1所示，區域100A可以形成在基板10上。在一些實施例中，基板10可以是例如Si基板的半導體基板。基板10還可以包含其他例如鍺（Ge）、矽碳化物（SiC）、矽鍺（SiGe）或鑽石的半導體。區域100A可具有佈置在基板10上的邏輯裝置層12，且邏輯裝置層12可以包含位於基板10上方之全閘極場效電晶體（GAA-FET）堆疊。該GAA-FET堆疊可以包含堆疊在基板10上的一或多個GAA-FET層 。例如在邏輯裝置層12中可包含三個GAA-FET層12a-12c，其中GAA-FET層12b係被堆疊在GAA-FET層12a之上，且GAA-FET層12c係位於GAA-FET層 12b上方。
在圖1的實施例中，每一GAA-FET層可以包含相應的GAA-FET。各別GAA-FET層的源極/汲極區域和通道區域可以交替地佈置並且沿著基板10之上表面10a佈置。例如，GAA-FET層12a可以具有五個GAA-FET，且五個GAA-FET的源極/汲極區域22和通道區域20係交替設置且沿著基板10的上表面10a佈置。
區域100A可具有定位在邏輯裝置層12上方之第一配線層14。第一配線層14係包含一或多個金屬佈線層。例如圖1所示之兩個金屬佈線層14a-14b。在一些實施例中，可以在一或多個金屬佈線層之間形成內連線結構（例如通孔）以將一或多個金屬佈線層彼此連接。
區域100A可具有設置在第一配線層14上方的三維（3D）NAND記憶體裝置16。3D NAND記憶體裝置16可以形成在記憶體堆疊中。記憶體堆疊包含交替佈置於第一配線層14上方之文字線層和絕緣層。例如在圖1中可以包含9個絕緣層24a-24i以及8個文字線層26a-26h。文字線層26係設置在絕緣層24之間，並且由絕緣層24彼此分隔開。3D NAND記憶體裝置16可包含通道結構，該等通道結構係沿著正交於基板10的一垂直方向（例如Z方向）延伸到文字線層26和絕緣層24中。在區域100A中，可以在3D NAND記憶體裝置16上方形成第二配線層18，其中第二配線層18可以包含一或多個金屬佈線層，例如金屬佈線層18a-18b。
仍然參考圖1，可以在3D NAND記憶體裝置16中示出兩個通道結構42。通道結構42可以具有沿著垂直方向設置的阻擋層28和電荷儲存層30。阻擋層28和電荷儲存層30可以沿著基板10之上表面10a而與文字線層26對準，且進一步位於絕緣層24之間。阻擋層28可以佈置在文字線層26和電荷儲存層30之間。另外，電荷儲存層30之側壁和絕緣層24之側壁可以是共平面。
通道結構42可具有沿著絕緣層24之側壁以及電荷儲存層30之側壁30形成之穿隧層32。穿隧層32係進一步可以定位在絕緣層的其中之一上，例如絕緣層24b。通道結構42還可以具有形成在穿隧層32上方的通道層34 。如圖1所示，通道層34可沿著穿隧層32之側壁佈置，且進一步位於穿隧層32的底部上。通道接觸件36可以設置在通道層34上方，且通道接觸件36可進一步被通道層34包圍。在一些實施例中，頂部通道接觸件38可以定位在該等絕緣層之頂部絕緣層（例如絕緣層24i）上方，且頂部通道接觸件38可以佈置成圍繞通道接觸件36。在一些實施例中，頂部通道接觸件38可以被重摻雜並耦合到通道層34。
在一些實施例中，3D NAND記憶體裝置16可進一步包含多個文字線接觸件40。文字線接觸件40可以形成在文字線層26和絕緣層24中。文字線接觸件40可以延伸穿過文字線層26和絕緣層24，以耦合至第一配線層14及第二配線層18 。因此，3D NAND記憶體裝置16可以透過第一配線層14而耦合到邏輯裝置層12。在一些實施例中，第二配線層18可以用作位元線，以接收操作3D NAND記憶體裝置的輸入信號。在一些實施例中，第二配線層18可以耦合到半導體裝置100的其他組件。例如，第二配線層18可以耦合到半導體裝置100的區域100B，以在區域100A和區域100B之間傳輸資料。
在3D NAND裝置中，通道結構和文字線彼此耦合以形成垂直NAND記憶體單元串。每一垂直NAND記憶體單元串可以具有依序設置的源極接觸件、選擇閘源極（SGS）電晶體、多個記憶體單元（MC）、選擇閘汲極（SGD）電晶體以及位元線，且其係沿著基板的垂直方向（或Z方向）在基板上串聯。每一垂直NAND記憶體單元串可以由通道結構和圍繞通道結構的文字線（WL）形成。如圖1所示，在區域100A中包含由兩個通道結構42和文字線層26形成之兩個垂直NAND記憶體單元串（或串）。該串的每一個可以具有通道接觸件36、用作選擇閘源極（SGS）電晶體之閘電極的底部文字線層26b、位於底部文字線層26b上方且用作記憶體單元之控制閘極（CG）之閘電極的多個文字線層26c-26g、用作選擇閘汲極（SGD）電晶體之閘電極的頂部文字線26h以及頂部通道接觸件38。記憶體單元係由通道結構42和文字線層26c-26g形成。SGS電晶體係由底部文字線層26b和通道結構42形成。SGD電晶體係由頂部文字線26h和通道結構42形成。
在一些實施例中，絕緣層24可以由SiO製成。文字線層26可以由多晶Si製成。在一些實施例中，文字線層26可以進一步摻雜有摻雜劑，例如N型摻雜劑。在一些實施例中，文字線層26可以由包含鎢(W)、TaN或TiN至少其中之一的金屬製成。在一些實施例中，阻擋層28可以由SiO製成，電荷儲存層30可由多晶Si製成，穿隧層32可以由SiO製成，而通道層34可以由多晶Si製成。通道接觸件36可以由例如W、Co、Ru、Al、Cu或其他合適的金屬材料的金屬製成。頂部通道接觸件38可以由具有N+ 摻雜劑的多晶Si製成。
吾人應注意圖1僅是示例。根據3D NAND記憶體裝置的儲存容量，3D NAND記憶體裝置16可包含任何數量的文字線層、任何數量的通道結構。
圖2-17為生產半導體裝置100之第一各個範例性中間步驟的橫剖面圖。現在將參考附圖描述實施例。生產步驟的描述可以集中於具有氧化物/摻雜多晶矽之記憶體堆疊的3D NAND記憶體裝置，但是對於具有氧化物/金屬之記憶體堆疊的NAND記憶體裝置的處理是相似的。
在圖2中，首先可以在基板上（例如基板10，未示於圖2）形成邏輯裝置層（例如邏輯裝置層12）。邏輯裝置層12可以具有與圖1中的邏輯裝置層12類似的配置。邏輯裝置層12可以包含全閘極奈米通道場效電晶體的垂直堆疊，其中，該垂直堆疊包含堆疊在另一場效電晶體之上的至少一個場效電晶體。奈米通道是指奈米線通道或奈米片（矩形）通道。奈米線通道和奈米片通道兩者在橫剖面的所有側面/表面上具有閘極。邏輯裝置層12提供三維邏輯結構，該三維邏輯結構包含其中有兩個或多個電晶體垂直（例如沿Z方向）堆疊的邏輯單元。在本揭露內容中，可以使用任一3D製程流程，例如CFET（互補式場效電晶體），其中的N通道FET可以堆疊在P通道FET上，或相反堆疊。形成這樣的3D邏輯裝置可以包含形成磊晶層堆疊，將該堆疊切割成鰭狀結構，將鰭狀結構切割成段，移除和/或替換中間堆疊材料以留下通道材料，在鰭狀結構堆疊中之通道材料的端部上形成源極/汲極，在通道周圍形成全閘極，並對電晶體進行配線。每一電晶體可以包含一或多個全閘極通道，以及至少兩個全閘極電晶體形成在沿Z方向之垂直堆疊中。仍然參考圖2，當形成邏輯裝置層12時，可在邏輯裝置層12上方沉積介電層11。
在圖3中，可以在介電層11中形成金屬佈線層14a。圖3顯示透過生產順序形成之金屬佈線層14a的剖面圖。該生產順序可包含形成通孔、金屬佈線層遮罩沉積、蝕刻製程、金屬佈線層沉積、以及除去任何過量沉積物的拋光製程。
包含氧化物沉積（例如介電層11的沉積）、蝕刻製程、通孔形成、金屬佈線層沉積、拋光製程的生產製程順序可以重複進行以形成多個額外的金屬佈線層。例如，一旦完成生產製程順序，就可以形成三到六個金屬佈線層。圖4作為示例顯示出三個金屬佈線層（例如14a-14c）。一旦完成金屬佈線層，便可形成位於邏輯裝置層12上方的第一配線層14，第一配線層14並耦合至邏輯裝置層12的下層。
接下來，層堆疊係沉積在第一配線層14上。層堆疊可以是記憶體堆疊17，其包含交替的介電層及多晶矽層。介電層可以用作絕緣層，而多晶矽層可以用作文字線層。可以在文字線層的形成期間進行文字線層的原位摻雜。文字線層可以用任一N+ 型或P+ 型來摻雜，且摻雜不同程度的摻雜劑。記憶體堆疊17的範例實施例可以在圖5中示出。如圖5所示，可以示出9個絕緣層24a-24i和8個文字線層26a-26h。或者如圖6所示，層堆疊（或記憶體堆疊）17可由交替的介電層及金屬層形成，其中，絕緣層24係由介電材料製成，而文字線層26係由金屬製成。該金屬可以是鎢、TaN、TiN或其他金屬。吾人應當注意圖5僅是範例實施例，其為了便於描述而顯示出17層（8層摻雜多晶矽）。例如，沉積交替層可以是128或256層高或任何數量的層。可以採用許多方式來形成文字線層和絕緣層。例如，藉由使用先進的ALD（原子層沉積）工具，可以達成由介電質、多晶矽或金屬製成之非常精確且相當薄的層。
可以在記憶體堆疊17上形成蝕刻遮罩44，且可以藉由蝕刻製程形成3D NAND記憶體位元單元開口（或通道開口）46，以將蝕刻遮罩44的圖案轉移到記憶體堆疊17中。在蝕刻製程之後的範例結果可顯示在圖7中。如圖7所示，通道開口46可以延伸到記憶體堆疊17的第一部分中且停止在記憶體堆疊17之第二部分的絕緣層（例如絕緣層24b）上。記憶體堆疊17的第一部分可以包含文字線層26b-26h和絕緣層24c-24i。記憶體堆疊17的第二部分可以包含文字線層26a和絕緣層24a-24b。通道開口46可具有底部46a和側壁46b。吾人應注意底部摻雜多晶矽層（或底部文字線層）26a可為了作為導體層而保持（未蝕刻）。類似地，當施加圖6所示的記憶體堆疊17以形成3D NAND記憶體裝置時，亦可以保持底部文字線層26a是（維持原樣的）金屬層。
當形成通道開口46時，可以移除蝕刻遮罩44，並且可以透過橫向或各向同性蝕刻從通道開口的側壁凹陷一部分多晶矽層（例如文字線層）。可以在凹陷（或移除）的多晶矽層（或文字線層）中形成多個間隙。在凹陷的多晶矽層中之間隙可以是即將成為浮動多晶矽閘極的位置，即位元單元。在圖8的範例性實施例中，文字線層（例如26b-26h）的部分被去除，使得文字線層26b-26h從通道開口46之側壁46b凹陷，且在絕緣層24之間形成間隙48，並進一步沿著通道開口46之側壁46b而定位。
當多晶矽層（或文字線層）26b-26h凹陷，可以沿著凹陷之多晶矽層26之輪廓執行保形氧化物沉積製程。如圖9所示，保形氧化物沉積製程可沿文字線層26b-26h之側壁形成氧化物層28。氧化物層28可以用作3D NAND記憶體裝置中的多邊緣電極氧化物（或阻擋層）28。保形氧化物沉積製程可以是熱氧化製程，其氧化文字線層26b-26h之側壁以形成沿著文字線層26b-26h之側壁的阻擋層28。
在圖10中，可以沉積多晶矽層29到通道開口46中。多晶矽層29可以沿著通道開口的側壁形成並位於通道開口的底部上方，且進一步保形地填充間隙48。
在圖11中，可以執行例如RIE（反應性離子蝕刻）製程的蝕刻製程，以沿著通道開口的側壁及通道開口的底部上方移除多晶矽層29的一部分。該蝕刻製程可以進一步蝕刻位於頂部絕緣層24i上之多晶矽層29的一部分。保留在間隙48中之一部分的多晶矽層29係成為電荷儲存層30，其在生產製程完成之後，可以為3D NAND記憶體單元儲存或清除未來的電子。
隨後，可以在通道開口46中形成隧道氧化物（或穿隧層）32。如圖12所示，穿隧層32可以沿著側壁46b設置並定位在通道開口46之底部46a上方。穿隧層32也可以設置在頂部絕緣層24i上方。
接下來，可以將多晶矽層（或通道層）34保形地沉積到通道開口46中。通道層34可以位於穿隧層32之上。如圖13所示，通道層34可以沿著穿隧層32的側壁形成並且位於穿隧層32的底部上。通道層34可以進一步位於頂部絕緣層24i上方。在一些實施例中，通道層34並不完全填充通道開口46，且間隙仍保留在通道層34中。可以執行氧化物沉積以填充間隙，並且可以透過拋光製程（例如化學機械拋光（CMP）製程）移除在通道層34的頂表面上方之的任何過量氧化物。殘留在間隙中的氧化物成為介電層50。如圖13所示，介電層50可定位在通道層34上且被通道層34包圍。
拋光製程可以繼續移除通道層34和介電層50的一部分，以降低堆疊高度。圖14顯示拋光製程的範例結果。
接著可以移除介電層50並以金屬層（或通道接觸件）36取代。通道接觸件36可以由例如W、Co、Ru、Al、Cu或其他合適的金屬材料的金屬製成。可以透過任何合適的沉積製程來沉積通道接觸件36，例如CVD製程、PVD製程、濺射製程、ALD製程、電鍍製程或其組合。之後可以透過拋光製程去除任何的過量沉積物。圖15示出了拋光製程完成時的結果。
在圖16中，藉由蝕刻製程可以操作修整處理以除去定位在穿隧層32上方之通道層34的部分，而圍繞通道接觸件36之通道層34的部分則保留下來。透過植入製程，可以進一步用N+ 摻雜劑來摻雜位於通道層32上方且佈置為圍繞通道接觸件36的剩餘通道層34。當完成植入製程，位於通道層32上方且佈置為圍繞通道接觸件36的剩餘通道層34即成為頂部通道接觸件38。
在圖17中，可以接著在文字線層26和絕緣層24中形成包含多個文字線接觸件40的配線結構。文字線接觸件40可以延伸穿過文字線層26和絕緣層24，從而耦合至第一配線層14。當形成文字線接觸件40時，可以在第一配線層14上設置完整的3D NAND記憶體裝置16。此外，可以在3D NAND記憶體裝置16上方形成第二配線層18。可以基於用來形成第一配線層14並耦合至文字線接觸件40的類似生產製程來形成第二配線層18。當第二配線層18的形成完成時，可以形成半導體裝置100。如圖17所示，半導體裝置100可以具有與圖1中之半導體裝置100類似的配置。圖17顯示具有在3D邏輯區域（例如邏輯裝置層）12的頂部上形成製造完成的3D NAND區域（例如3D NAND記憶體裝置）16的半導體裝置100的剖面圖，其中3D NAND區域和3D邏輯區域均形成在同一基板10上。
圖18顯示半導體裝置200。與半導體裝置100相比，可以基於圖6所示之記憶體堆疊17來形成半導體裝置200，其中文字線層26a-26h由例如W、TaN或TiN的金屬製成。
圖19-28提供了另一種範例製程流程，以基於具有交替之文字線層302a-302h和絕緣層304a-304h之記憶體堆疊300來形成3D NAND記憶體裝置。文字線層302可以由例如W、TaN、TiN或其他合適之金屬材料的金屬製成。絕緣層可以由SiO、SiN或其他合適的介電材料製成。製程流程始於形成奈米片，接著文字線，然後記憶體孔（或通道結構）。
在圖19中，執行用於形成文字線的修整蝕刻製程。應注意文字線的形成可以遵循習知之3D NAND製程。例如，在修整-蝕刻製程中，光阻蝕刻遮罩306可以在頂部文字線層302h上方被圖案化，接著蝕刻製程可沿著朝向基板301的垂直方向（例如Z方向）蝕刻記憶體堆疊300，以暴露出最下方的文字線層302a。在一些實施例中，基板301可以是圖1所示的基板10。在一些實施例中，基板301可以是配線層（例如第一配線層14），且3D邏輯層（例如邏輯裝置層12）可以位於配線層下方。在圖20中，橫向修整蝕刻遮罩306，然後再次執行蝕刻製程，以暴露出從底部數來第二個文字線層302b 。吾人應注意，在修整及蝕刻製程順序之後，可僅使用一個光阻遮罩（例如蝕刻遮罩306 ）來暴露出所有文字線層302。
重複階梯蝕刻技術（例如修整-蝕刻製程）直到到達頂部文字線層302h，如示於圖21 。當修整蝕刻製程完成以到達頂部文字線層302h時，可以在記憶體堆疊300中形成階梯區域300A和300C以及陣列區域300B。如圖21所示，陣列區域300B係佈置在階梯區域300A和300B之間。在階梯區域300A和300C中，文字線層302係以階梯構造配置並且用作3D NAND記憶體裝置的文字線。在陣列區域300B中，文字線層302可起到作為3D NAND記憶體裝置的閘極電極（或控制閘極）。在圖21中，提供了8個文字線層302和8個絕緣層304交替排列在基板301上。然而，應該注意的是，圖21僅僅是一個範例，可根據3D NAND記憶體裝置的結構而在記憶體堆疊300中包含任意數量的文字線層和任何數量的絕緣層。
當在階梯區域300A和300C中形成文字線層302，便可移除剩餘的光阻蝕刻遮罩306。接著可以施加氧化物沉積步驟來填充基板301至少到頂部文字線層302h。隨後可以拋光過量的氧化物。圖22顯示氧化物沉積和過量的氧化物拋光的示例結果。當移除過量的氧化物，便可形成介電層308，其中介電層308覆蓋了階梯區域300A和300C。介電層308可以進一步覆蓋陣列區域300B。
在圖中23，可以形成蝕刻遮罩310以界定3D記憶體位元蝕刻向下到記憶體堆疊300，使得3D記憶體位元蝕刻可以形成通道開口。通道開口可以延伸到記憶體堆疊300的第一部分中，並且可以定位在記憶體堆疊300的第二部分上。為了簡單和清楚起見，可以在圖23中示出通道開口312。在圖23的範例實施例中，通道開口312可以延伸到包含文字線層302b-302h和絕緣層304c-304h的記憶體堆疊300之第一部分300D中，並且可以位於包含文字線層302a和絕緣層304a-304b的記憶體堆疊300之第二部分300E上。通道開口312可具有暴露出絕緣層304B的側壁312a和底部312b。在一些實施例中，為了形成通道開口312 ，可以使用自對準的雙重/多重圖案化技術來限定最小開口。
可以去除蝕刻遮罩310，並且可以沿著通道開口312的側壁生長電荷捕捉層314，並且進一步將其設置在記憶體堆疊300的第二部分300E的絕緣層304b上。在一些實施例中，電荷捕捉層314可以包含第一氧化物/氮化物/第二氧化物（或第一介電質/電荷儲存層/第一介電質）。第一氧化物可以用作沿著通道開口312的側壁以及在記憶體堆疊300的第二部分300E上定位的阻擋層，該氮化物可以用作定位於阻擋層上方的電荷儲存層，且第二氧化物可以用作定位於電荷儲存層上方的穿隧層。然而，在本揭露內容中可以使用任何不同的電荷儲存組合。圖24顯示形成覆蓋通道開口312之底部和側壁的電荷捕捉層314之範例結果 。
在圖25中，隨後可以施加蝕刻製程以去除通道開口312之底部處的電荷捕捉層314，從而露出絕緣層304b 。可以使用磊晶生長製程在電荷捕捉層314上方形成通道層316。通道層316係沿著通道開口312的側壁定位且進一步位於絕緣層304b上。位於絕緣層304b上之通道層316的一部分可以具有N+ 摻雜，沿著通道開口312之側壁而定位之通道層316的一部分可以是輕摻雜或本徵，且定位在介電層308上方之通道層316之一部分也可具有N+ 摻雜。在一些實施例中，可以很好地控制磊晶生長製程，使得通道層316不完全填充通道開口312，且在形成通道層316之後，通道開口312中仍然保留間隙。
在圖26中，可以在通道開口中填充例如氧化物層319的介電層。另外，可以在後續步驟中修整通道層316以用於位元線沉積。為了修整通道層316，可以施加光阻遮罩，並且可以施加蝕刻製程以移除未被光阻遮罩覆蓋之通道層316的第一部分，且保留被光阻遮罩覆蓋之通道層316的第二部分316a。如圖26所示，通道層316的第二部分316a可以位於介電層308上方，並且進一步設置為圍繞氧化物層319。
在一些實施例中，在形成氧化物層319之前，可以去除絕緣層304b上之通道層316的該一部分，以露出絕緣層304b。因此，氧化物層319可以位於絕緣層304b上，如圖26所示。在一些實施例中，在修整製程之前，可以在通道層316上沉積另一多晶矽層以增加介電層308上之通道層316的厚度，接著可以進行修整製程。在一實施例中，可以首先修整通道層316，然後可以在通道開口中填充氧化物層319 。在一些實施例中，通道層316的第二部分316a可以用作頂部通道接觸件316a以耦合到位元線結構。在一些實施例中，頂部通道接觸件316a可以摻雜有N+ 摻雜劑。
仍參考圖26，可以使用另一個遮罩（未示出）以用於文字線（也稱為控制閘極（CG ））蝕刻，以形成多個通孔開口的318a-318p。通孔開口318可以延伸穿過介電層308並落在階梯區域300A和300C中之文字線層302上，使得文字線層302可以被通孔開口318暴露出。
在圖27中，通孔開口318可以進一步填充例如W、Co、Ru、Al或Cu的導電材料。可以施加表面平坦化處理以移除介電層308上方之過量的導電材料。保留在通孔開口318中的導電材料會成為階梯區域300A和300C中的文字線接觸件320a-320p 。如圖27所示，文字線接觸件320位於文字線層302上，以連接至階梯區域300A和300C中的文字線層302 。
在圖28中，可以去除氧化物層319並用例如W、Co、Ru、Al或Cu的導電材料填充。可以去除介電層308上方之過量的導電材料，且保留在通道開口中的導電材料成為通道接觸件322。當形成通道接觸件322時，便可以形成3D NAND記憶體裝置400。如圖28所示，3D NAND記憶體裝置400具有交替地堆疊在基板301上的文字線層302和絕緣層304。在一些實施例中，基板301可以是定位在邏輯裝置層（例如邏輯裝置層12 ）上的配線層（例如第一配線層14 ）。3D NAND記憶體裝置400具有至少一個通道結構402。該至少一個通道結構402可以具有電荷捕捉層314，電荷捕捉層314係延伸到文字線層302和絕緣層304中，且進一步位於絕緣層（例如絕緣層304b）上。電荷捕捉層314可以包含阻擋層、電荷儲存層和穿隧層。該至少一個通道結構402還可以具有通道層316 和通道接觸件322，通道層316係沿著電荷捕捉層314的側壁上形成並定位在絕緣層304b上，通道接觸件322則沿通道層316的側壁設置且位於絕緣層304b上。多個文字線接觸件320可以形成在介電層308中，並且進一步位於文字線層302上。
在前面的描述中，已經闡明了具體細節，例如處理系統的特定幾何形狀以及其中使用的各個組件和製程的描述。然而，吾人應當理解，本文的技術可以在背離這些具體細節的其他實施例中實踐，且此等細節是出於解釋而非限制的目的。此處所揭露之實施例係參考附圖來描述。類似地，其係出於解釋的目的而提出具體的數字、材料和配置以便提供透徹的理解。然而，可以在沒有此等具體細節的情況下實施實施例。具有基本相同的功能結構的組件係由相同的附圖標記表示，因此可以省略任何多餘的描述。
已將諸多技術描述為多個分離的操作以幫助了解各實施例。敘述的順序不應視為暗指這些操作必須與順序相關。甚至這些操作不必以所呈現的順序執行。所描述之操作可以不同於所述之實施例的順序加以執行。在額外的實施例中，可執行各個額外操作及/或可省略所述之操作。
此處所使用之「基板」或「目標基板」通常意指根據本發明之受到處理的物件。基板可以包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可以例如是基礎基板結構，例如半導體晶圓、標線片、或在基礎基板結構上或上覆之例如薄膜的層。因此，基板並不限於任何特定的基礎結構、下伏層或上覆層、圖案化或未圖案化的，而是意圖包含任何這樣的層或基礎結構、及層及／或基礎結構的任何組合。本說明內容可參考特定類型的基板，但這僅為說明性的目的。
熟習本項技藝者亦將理解到可以對上述技術之操作進行許多變化而仍可達到與本發明相同之目的。這樣的變化係意欲涵蓋在本揭露內容之範疇。因此，本發明實施例的前述說明並不旨在限制。反之，對本發明之實施例的任何限制係呈現於後面所請專利範圍中。
10:基板 10a:基板之上表面 11:介電層 12:邏輯裝置層 12a-12c:GAA FET層 14:第一配線層 14a-14b:金屬佈線層 16:3D NAND記憶體裝置 17:記憶體堆疊 18:第二配線層 18a-18b:金屬佈線層 20:通道區域 22:源極/汲極區域 24:絕緣層 24a-24i:絕緣層 26:文字線層 26a-26h:文字線層 28:阻擋層/氧化物層 29:多晶矽層 30:電荷儲存層 32:穿隧層 34:通道層 36:通道接觸件 38:頂部通道接觸件 40:文字線接觸件 42:通道結構 44:蝕刻遮罩 46:通道開口 46a:通道開口之底部 46b:通道開口之側壁 48:間隙 50:介電層 100:半導體裝置 100A:區域 100B:區域 200:半導體裝置 300:記憶體堆疊 300A:階梯區域 300B:陣列區域 300C:階梯區域 300D:記憶體堆疊300之第一部分 300E:記憶體堆疊300之第二部分 301:基板 302:文字線層 302a-302h:文字線層 304:絕緣層 304a-304h:絕緣層 306:光阻蝕刻遮罩 308:介電層 310:蝕刻遮罩 312:通道開口 312a:通道開口側壁 312b:通道開口底部 314:電荷捕捉層 316:通道層 316a:通道層316的第二部分 318:通孔開口 318a-318p:通孔開口 319:氧化物層 320:文字線接觸件 320a-320p:文字線接觸件 322:通道接觸件 400:3D NAND記憶體裝置 402:通道結構
當結合附圖並透過參考以下詳細描述，本揭露內容之實施態樣可以得到最佳理解。吾人應注意，根據行業中的標準實務，各個特徵部並未按比例繪製。實際上，為了清晰討論，各個特徵部的尺寸可以任意增加或減小。
圖1為一橫剖面圖，說明根據一些實施例之一半導體裝置。
圖2-17為橫剖面圖，說明根據一些實施例之生產半導體裝置的第一各個範例性中間步驟。
圖18為一橫剖面圖，說明根據一些實施例之另一半導體裝置。
圖19-28為橫剖面圖，說明根據一些實施例之生產半導體裝置的第二各個範例性中間步驟。
10:基板
10a:基板之上表面
12:邏輯裝置層
12a-12c:GAA FET層
14:第一配線層
14a-14b:金屬佈線層
16:3D NAND記憶體裝置
18:第二配線層
18a-18b:金屬佈線層
20:通道區域
22:源極/汲極區域
24:絕緣層
24a-24i:絕緣層
26:文字線層
26a-26h:文字線層
30:電荷儲存層
32:穿隧層
34:通道層
36:通道接觸件
38:頂部通道接觸件
40:文字線接觸件
42:通道結構
100:半導體裝置
100A:區域
100B:區域

Claims (20)

  1. 一種半導體裝置的形成方法，其步驟包含： 在一基板上形成一邏輯裝置層，該邏輯裝置層包含位於該基板上方之一全閘極場效電晶體(GAA-FET)堆疊，該GAA-FET堆疊包含疊在一第二GAA-FET層上方之一第一GAA-FET層； 於該邏輯裝置層上方形成一第一配線層，該第一配線層包含一或多個金屬佈線層； 形成一記憶體堆疊，其包含複數文字線層及複數絕緣層，該等文字線層及絕緣層係交替設置於該第一配線層上方；以及 於該記憶體堆疊中形成一三維(3D) NAND記憶體裝置，該3D NAND記憶體裝置包含延伸至該記憶體堆疊之該等文字線層及該等絕緣層中之一通道結構，且其進一步耦合至該等文字線層。
  2. 如請求項1之半導體裝置的形成方法，其步驟進一步包含： 於該3D NAND記憶體裝置上方形成一第二配線層，該第二配線層包含一或多個金屬佈線層。
  3. 如請求項2之半導體裝置的形成方法，其中形成該3D NAND記憶體裝置的該步驟進一步包含： 形成延伸至該記憶體堆疊之一第一部分中的一通道開口，該通道開口具有複數側壁及一底部而暴露出該記憶體堆疊之一第二部分中之該等絕緣層其中之一，該記憶體堆疊之該第一部分係位於該記憶體堆疊之該第二部分上； 移除該記憶體堆疊之該第一部分中之該等文字線層的複數部分，俾使該記憶體堆疊之該第一部分中之該等文字線層係從該通道開口之該等側壁凹陷，且在該記憶體堆疊之該第一部分中之該等絕緣層之間形成間隙，該等間隙係進一步定位於沿著該通道開口之該等側壁處； 於該等間隙中形成該通道結構之複數阻擋層，該等阻擋層係安置在沿著該記憶體堆疊之該第一部分中之該等文字線層之側壁處； 沿著該等間隙中之該等阻擋層的側壁形成該通道結構之複數電荷儲存層，俾使該等阻擋層係安置於該等文字線層及該等電荷儲存層之間； 於該通道開口中形成該通道結構之一穿隧層，該穿隧層係沿著該通道開口之該等側壁而設置並定位於該底部上方； 於該通道開口之該穿隧層上方形成該通道結構之一通道層；以及 於該通道開口之該通道層上方形成該通道結構之一通道接觸件，該通道接觸件係被該通道層所包圍。
  4. 如請求項3之半導體裝置的形成方法，其中形成該通道結構之該複數電荷儲存層的該步驟進一步包含： 沿著該通道開口之該等側壁及該通道開口的該底部上方形成一多晶矽層，該多晶矽層進一步延伸至該等間隙中以填補該等間隙；以及 移除沿著該通道開口之該等側壁及該底部上方形成之該多晶矽層的一第一部分，俾使該多晶矽層之一第二部分保留在該等間隙中，保留在該等間隙中之該多晶矽層之該第二部分變成該通道結構之該電荷儲存層。
  5. 如請求項4之半導體裝置的形成方法，其中形成該3D NAND記憶體裝置的該步驟進一步包含： 在該等絕緣層之一頂部絕緣層上方形成一頂部通道接觸件，該頂部通道接觸件係配置用以包圍該通道接觸件且連接至該通道層。
  6. 如請求項5之半導體裝置的形成方法，其中形成該3D NAND記憶體裝置的該步驟進一步包含： 於該等文字線層及該等絕緣層中形成文字線接觸件，該文字線接觸件係延伸穿過該等文字線層及該等絕緣層，以耦合至該第一配線層及該第二配線層。
  7. 如請求項6之半導體裝置的形成方法，其中該絕緣層係由SiO製成。
  8. 如請求項6之半導體裝置的形成方法，其中該文字線層係由多晶Si層製成。
  9. 如請求項6之半導體裝置的形成方法，其中該文字線層包含鎢(W)、TaN或TiN至少其中之一。
  10. 如請求項6之半導體裝置的形成方法，其中於該基板上形成該邏輯裝置層的該步驟進一步包含： 在該基板上形成該第二GAA-FET層，該第二GAA-FET層包含第二GAA-FET，該第二GAA-FET之源極/汲極區域及通道區域係交替設置且定位於沿著該基板之一上表面處；以及 於該第二GAA-FET層上方形成該第一GAA-FET層，該第一GAA-FET層具有第一GAA-FET，該第一GAA-FET之源極/汲極區域及通道區域係交替設置且沿著該基板之該上表面處而定位。
  11. 如請求項2之半導體裝置的形成方法，其中形成該3D NAND記憶體裝置的該步驟進一步包含： 執行一蝕刻製程以在該記憶體堆疊中形成複數階梯區域及一陣列區域，該陣列區域係定位於該等階梯區域之間； 於該記憶體堆疊之該陣列區域中形成一通道結構，該通道結構係沿著正交於該基板之該基板之一垂直方向而延伸至該記憶體堆疊中；以及 於該等階梯區域中形成文字線接觸件，該文字線接觸件係坐落於該記憶體堆疊中之該文字線層上，且進一步沿著該基板之該垂直方向延伸。
  12. 如請求項11之半導體裝置的形成方法，其中形成該通道結構之該步驟進一步包含： 沿著該基板之該垂直方向而形成延伸至該記憶體堆疊之一第一部分中的一通道開口，該通道開口具有複數側壁及一底部而暴露出該記憶體堆疊之一第二部分中之該等絕緣層其中之一，該記憶體堆疊之該第一部分係位於該記憶體堆疊之該第二部分上； 沿著該通道開口之該等側壁及該通道開口之該底部上方形成一阻擋層； 於該通道開口之該阻擋層上方形成一電荷儲存層； 於該通道開口之該電荷儲存層上方形成一穿隧層； 於該通道開口之該穿隧層上方形成一通道層； 執行一蝕刻製程以移除位於該通道開口之該底部上方之該阻擋層之一部分、該電荷儲存層之一部分、該穿隧層之一部分、以及該通道層之一部分；以及 於該通道開口中形成一通道接觸件，該通道接觸件係被該通道層所包圍並係配置在該通道開口之該底部上方。
  13. 一種半導體裝置，該半導體裝置包含： 配置在一基板上之一邏輯裝置層，該邏輯裝置層包含位於該基板上方之一全閘極場效電晶體(GAA-FET)堆疊，該GAA-FET堆疊包含疊在一第二GAA-FET層上方之一第一GAA-FET層； 位於該邏輯裝置層上方之一第一配線層，該第一配線層包含一或多個金屬佈線層； 位於該第一配線層上方之一三維(3D) NAND記憶體裝置，該3D NAND記憶體裝置係於該記憶體堆疊中形成，該記憶體堆疊包含複數文字線層及複數絕緣層，該等文字線層及該等絕緣層係交替設置於該第一配線層上方，該3D NAND記憶體裝置包含至少一通道結構，該通道結構係沿著正交於該基板之一垂直方向而延伸至該等文字線層及該等絕緣層中；以及 於該3D NAND記憶體裝置上形成之一第二配線層，該第二配線層包含一或多個金屬佈線層。
  14. 如請求項13之半導體裝置，其中該至少一通道結構包含： 複數阻擋層，其係沿著該文字線層之側壁而定位並配置於該等絕緣層之間，該等阻擋層係進一步沿著該垂直方向而配置； 複數電荷儲存層，其係沿著該阻擋層之側壁而定位並配置於該等絕緣層之間，該等電荷儲存層係進一步沿著該垂直方向而配置，且該等電荷儲存層之側壁以及該絕緣層之側壁為共平面； 一穿隧層，其係沿著該等絕緣層之該側壁及該等電荷儲存層之該側壁而形成，該穿隧層係進一步位於該等絕緣層其中之一上； 形成於該穿隧層上方之一通道層，該通道層係沿著該穿隧層之側壁而配置且定位於該穿隧層之一底部上；以及 配置於該通道層上方之一通道接觸件，該通道接觸件係進一步被該通道層所包圍。
  15. 如請求項14之半導體裝置，其中該至少一通道結構係進一步包含： 位於該等絕緣層之一頂部絕緣層上方之一頂部通道接觸件，該頂部通道接觸件係配置用以包圍該通道接觸件。
  16. 如請求項15之半導體裝置，其中該3D NAND記憶體裝置進一步包含： 於該等文字線層及該等絕緣層中之複數文字線接觸件，該等文字線接觸件係延伸穿過該等文字線層及該等絕緣層，以耦合至該第一配線層及該第二配線層。
  17. 如請求項16之半導體裝置，其中該絕緣層係包含SiO，該文字線層係包含多晶矽、鎢(W)、TaN或TiN至少其中之一。
  18. 如請求項17之半導體裝置，其中該第一GAA-FET層包含第一GAA-FET，該第二GAA-FET層包含第二GAA-FET ，該第一GAA-FET之源極/汲極區域及通道區域係交替設置且沿著該基板之該上表面處而配置，該第二GAA-FET之源極/汲極區域以及通道區域係交替設置且沿著該基板之該上表面處而配置。
  19. 如請求項13之半導體裝置，其中該3D NAND記憶體裝置進一步包含： 在該記憶體堆疊中之複數階梯區域及一陣列區域，該陣列區域係定位於該等階梯區域之間； 於該記憶體堆疊之該陣列區域中之一通道結構，該通道結構係沿著正交於該基板之該基板之一垂直方向而延伸至該記憶體堆疊中；以及 該等階梯區域中之文字線接觸件，該文字線接觸件係坐落於該記憶體堆疊中之該文字線層上，且進一步沿著該基板之該垂直方向延伸。
  20. 如請求項19之半導體裝置，其中該通道結構進一步包含： 延伸至該記憶體堆疊之一第一部分中的一阻擋層，該阻擋層係與該記憶體堆疊之該第一部分的該文字線層及該絕緣層直接接觸，該阻擋層係進一步定位於該記憶體堆疊之一第二部分上，該記憶體堆疊之該第一部分係位於該記憶體堆疊之該第二部分上； 沿著該阻擋層的側壁安置之一電荷儲存層，該電荷儲存層係進一步位於該記憶體堆疊之該第二部分上； 沿著該電荷儲存層之側壁形成之一穿隧層，該穿隧層係進一步位於該記憶體堆疊之該第二部分上； 沿著該穿隧層之側壁形成之一通道層，該通道層係進一步位於該記憶體堆疊之該第二部分上；以及 沿著該通道層之側壁形成之一通道接觸件，該通道接觸件係進一步被該通道層所包圍且位於該記憶體堆疊之該第二部分上。
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