TWI701813B - 立體記憶體元件 - Google Patents

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Abstract

一種3D記憶體元件包括基底和儲存堆疊層，所述儲存堆疊層包括在基底上方的交錯的導電層和介電層。3D記憶體元件還包括縫隙結構，所述縫隙結構垂直延伸穿過儲存堆疊層並沿著蛇形路徑橫向延伸，以將儲存堆疊層分成第一區域和第二區域。3D記憶體元件還包括多個第一溝道結構以及多個第二溝道結構，各個第一溝道結構垂直延伸穿過儲存堆疊層的第一區域並且包括位於其上端的汲極，各個第二溝道結構垂直延伸穿過儲存堆疊層的第二區域並包括位於其上端的源極。3D記憶體元件還包括垂直設置在基底與儲存堆疊層之間的半導體連接結構。

Description

立體記憶體元件
本發明內容的實施例涉及立體(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本昂貴。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制來往於記憶體陣列的信號的週邊元件。
本文公開了3D記憶體元件及其形成方法的實施例。
在示例中，一種3D記憶體元件包括基底和儲存堆疊層，所述儲存堆疊層包括在基底上方的交錯的導電層和介電層。3D記憶體元件還包括縫隙結構，所述縫隙結構垂直延伸穿過儲存堆疊層並沿著蛇形路徑橫向延伸，以將儲存堆疊層分成第一區域和第二區域。3D記憶體元件還包括多個第一溝道結構以及多個第二溝道結構，各個第一溝道結構垂直延伸穿過儲存堆疊層的第一區域並且包括位於其上端的汲極，各個第二溝道結構垂直延伸穿過儲存堆疊層的第 二區域並包括位於其上端的源極。3D記憶體元件還包括垂直設置在基底與儲存堆疊層之間的多個半導體連接結構。各個半導體連接結構在平面圖中與縫隙結構交叉，以電性連接相應的第一溝道結構和第二溝道結構對。
在另一示例中，一種3D記憶體元件包括儲存串陣列和在平面圖中沿蛇形路徑延伸的縫隙結構。各個儲存串包括：第一溝道結構，包括位於其上端的源極；第二溝道結構，包括位於其上端的汲極；以及半導體連接結構，連接第一溝道結構和第二溝道結構的下端。在平面圖中，半導體連接結構與縫隙結構交叉，並且儲存串的源極和汲極在行方向上由縫隙結構分開。
在又一示例中，一種3D記憶體元件包括基底、基底上方的鍵合介面、鍵合介面上方的半導體連接結構、以及包括半導體連接結構上方的交錯的導體層和介電層的儲存堆疊層。3D記憶體元件還包括第一溝道結構和第二溝道結構，各自垂直延伸穿過儲存堆疊層。第一溝道結構的下端和第二溝道結構的下端與半導體連接結構接觸。3D記憶體元件還包括位元線接觸和源極線接觸，各自在第一溝道結構的上端和第二溝道結構的上端的上方，並與第一溝道結構的上端和第二溝道結構的上端接觸。
100、200、300、400:3D記憶體元件
102:NAND儲存串
104:平行閘極縫隙
106:頂部選擇閘極(TSG)切口
108、318:切口
202、302、432、534:縫隙結構
204:儲存串
206-1:第一區域
206-2:第二區域
208、406-1、548-1:源極溝道結構
210、406-2、548-2:汲極溝道結構
212、407、538:半導體連接結構
303:子縫隙結構
304、424:內部區域
306:汲極選擇閘極
308:源極選擇閘極
312、314、316:塊
320:階梯分隔結構(SDS)
402:基底
404:鍵合介面
408、530:導體層
410、508:介電層
412、528:儲存堆疊層
414、516:半導體溝道
416、514:穿隧層
418、512:儲存層
420、510:阻隔層
422、518、519:覆蓋層
426:外部區域
428:下半導體插塞
430-1、430-2:上半導體插塞
434、554:位元線接觸
435、552:源極線接觸
436、540:互連層
438、542:互連
440:階梯結構
442:字元線接觸
444:週邊接觸
502、544:矽基底
504:介電堆疊層
506:犧牲層
507:溝道孔
509:儲存膜
520:半導體插塞凹槽
522、546:半導體插塞
524:絕緣層
526:縫隙開口
532:閘極介電層
536:半導體連接結構介電層
550:ILD層
600:方法
602、604、606、608、610、612、614:操作步驟
D:汲極
S:源極
併入本文中並形成說明書的一部分的附圖示出了本發明的實施例，並且與文字描述一起進一步用於解釋本發明的原理並且使相關領域的技術人員能夠實現和利用本發明。
圖1示出了示例性3D記憶體元件的平面圖。
圖2示出了根據本發明的一些實施例的示例性3D記憶體元件的平面圖。
圖3示出了根據本發明的一些實施例的另一示例性3D記憶體元件的平面圖。
圖4示出了根據本發明的一些實施例的示例性3D記憶體元件的橫截面。
圖5A-5L示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性製造過程。
圖6示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。
將參考附圖來說明本發明的實施例。
儘管討論了具體的配置和排列，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其它配置和排列。對於相關領域的技術人員而言顯而易見的是，本發明還可以用於各種其它應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其它實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如在本文中所使用的術語“一個或多個”至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或可以用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，例如“一”、“某一”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部 分地取決於上下文，允許存在不一定明確描述的其它因素。
應當容易理解的是，本發明中的“在...上”、“在...上方”和“在...之上”的含義應以最寬泛的方式來解釋，進而“在......上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在......上方”或“在......之上”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物上方”或“在某物之上”的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文中使用例如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等的空間相對術語來描述如附圖所示的一個元件或特徵與另一個(另一些)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作步驟中的不同取向。裝置可以以其它方式定向(旋轉90度或在其它取向)並且同樣可以相應地解釋本文中使用的空間相關描述詞。
如在本文中所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底的頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如在本文中所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或其處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，和/或可以在其上、其上方和/或其下方具有一 層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線和/或過孔接觸)以及一個或多個介電層。
如在本文中所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或製程操作步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起的。如在本文中所使用的，術語“約”表示可以基於與所涉及的半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如在本文中所使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為“儲存串”，例如NAND串)進而儲存串相對於基底在垂直方向上延伸的半導體元件。如在本文中所使用的，術語“垂直/垂直地”表示標稱垂直於基底的橫向表面。
在一些3D NAND記憶體元件中，例如閘極縫隙(GLS)的縫隙結構用作源極接觸，用於佈線形成在儲存堆疊層下方的多個儲存串的陣列共源極(ACS)，同時汲極形成在儲存堆疊層上方的儲存串的上端。由於其多層間隔物和導體的填充，GLS可能消耗大的晶片尺寸。為了在儲存串與ACS之間形成電性連接，需要執行各種具有挑戰性和高成本的製程，例如矽-氧化矽-氮化矽-氧化矽(SONO)沖孔和選擇性磊晶生長(SEG)。此外，由於現有3D NAND記憶體元件中的GLS在平面圖中都具有平行直線的圖案，因此在閘極替換製程期間將閘極線材料(例如，鎢)沉積到不同儲存串的距離不同，這使得不同儲存串的電性能不一致。
例如，圖1示出了示例性3D記憶體元件100的平面圖。3D記憶體元件100包括NAND儲存串102的陣列和多個平行的閘極縫隙(GLS)104，其將NAND 儲存串102的陣列劃分成不同的記憶體區域(例如，儲存塊)。3D記憶體元件100還包括多個平行的頂部選擇閘極(TSG)切口106，其將不同區域中的NAND儲存串102的TSG之間的電性連接分隔開。TSG用於控制各個NAND儲存串102的頂部上的汲極。如圖1所示，各個GLS 104和各個TSG切口106在平面圖中(平行於晶圓平面)以直線圖案沿著字元線方向橫向延伸。換言之，各個GLS 104沿直線路徑橫向延伸。注意，在圖1中包括x軸和y軸以示出晶圓平面中的兩個正交方向。x方向是字元線方向，y方向是位元線方向。GLS 104包括導體層並且用作多個NAND儲存串102的ACS接觸。3D記憶體元件100還包括“H”切口108，其將各個儲存塊橫向分成多個指儲存區。在閘極替換製程期間，用於形成NAND儲存串102的閘極線的導電材料需要在各個GLS 104與相鄰的TSG切口106之間行進相對長的距離，這可能對於高品質沉積是有挑戰性的。
根據本發明的各種實施例提供了改進的3D記憶體元件架構及其製造方法。一對溝道結構的下端可以透過半導體連接結構而連接以形成U形儲存串(在側視圖中)，使得該對溝道結構的上端可以分別用作儲存串的源極和汲極。在一些實施例中，各個儲存串的源極與汲極之間的距離相同，進而確保不同儲存串的電性能的一致性。透過消除儲存堆疊層下方的ACS，縫隙結構不再需要用作源極接觸，進而減小其尺寸並簡化製造製程。透過用介電材料填充縫隙結構，也可以避免ACS與閘極線之間的電流洩漏。此外，可以消除一些具有挑戰性且昂貴的製程，例如SONO沖孔和SEG，以簡化製程並提高產量。
圖2示出了根據本發明的一些實施例的示例性3D記憶體元件200的平面圖。圖2示出了平面圖(平行於晶圓平面)中的縫隙結構202和儲存串204(例如，NAND儲存串)的陣列的排列。縫隙結構202和儲存串204可以形成在儲存堆疊層206的內部區域(也被稱為“核心陣列區域”)中。如圖2所示，根據一些實施例，縫隙結構202在平面圖中沿著蛇形路徑橫向延伸，以將儲存堆疊層206 分成第一區域206-1和第二區域206-2。例如，縫隙結構202可以沿y方向延伸第一距離，轉向x方向延伸第二距離，再次轉回y方向延伸第一距離，並轉向另一x方向延伸第二距離，依此類推。應理解，本文描述的蛇形路徑不限於圖2中所示的示例，其在x方向與y方向之間轉向。蛇形路徑可以包括可以將儲存堆疊層206分成第一區域206-1和第二區域206-2的任何其它適當的曲折路線。在一些實施例中，縫隙結構202是連續的縫隙開口，其垂直延伸穿過儲存堆疊層206並且填充有一種或多種介電材料，例如氧化矽，以在儲存堆疊層206的第一區域206-1和第二區域206-2中電性隔離導體層(例如，閘極線/字元線)，如下面詳細描述的。與圖1中GLS 104用作ACS接觸的3D記憶體元件100不同，縫隙結構202不包括用於互連儲存串204的源極的導體層。由此，與圖1中的GLS 104相比，圖2中的縫隙結構202的尺寸可以減小以節省晶片面積，並且可以避免透過GLS 104的電流洩漏。
如圖2所示，儲存串204可以在平面圖中排列成具有行和列的陣列。各個儲存串204可以包括第一溝道結構(源極溝道結構208)以及第二溝道結構(汲極溝道結構210)，所述第一溝道結構包括位於其上端的源極S，所述第二溝道結構包括位於其上端的汲極D。各個儲存串204還可以包括連接源極溝道結構208和汲極溝道結構210的下端的半導體連接結構212。如圖2所示，在平面圖中，各個半導體連接結構212與縫隙結構202交叉，並且源極溝道結構208和汲極溝道結構(以及儲存串204的源極和汲極)在行方向(例如，圖2中的y方向)上由縫隙結構202分開。即，根據一些實施例，各個儲存串204設置在儲存堆疊層206的第一區域206-1和第二區域206-2二者中。各個源極溝道結構208可以形成在儲存堆疊層206的第二區域206-2中，並且各個汲極溝道結構210可以形成在儲存堆疊層206的第一區域206-1中。例如，在平面圖中，源極溝道結構208和汲極溝道結構210可以在行方向上設置在縫隙結構202的不同側上。在一些實施例中，平面 圖中各個儲存串204的源極與汲極之間的距離(即，儲存串204的一對源極溝道結構208與汲極溝道結構210之間的各個距離)在標稱上是相同的。換言之，各個半導體連接結構在行方向上的長度可以在標稱上是相同的。結果，可以改善各個儲存串204的電性能的一致性。
在行方向上，儲存串204(及其溝道結構)可以對齊。每N個源極和N個汲極可以在儲存串204的陣列的每行中交替，其中N是大於1的正整數。在一些實施例中，每兩個源極和兩個汲極在儲存串204的陣列的每行中交替。即，在每行中，溝道結構可以按照S-S-D-D或D-D-S-S的重複模式排列。在列方向上，儲存串204(及其溝道結構)可以交錯排列以增加儲存單元密度。例如，如圖2所示，每兩列儲存串204可以彼此錯開。在平面圖中，源極溝道結構208可以設置成M列，並且汲極溝道結構210也可以設置成M列，其中M是大於2的正偶數。在一些實施例中，例如圖2中所示的一個，源極溝道結構208設置成四列，並且汲極溝道結構210也設置成四列。
圖3示出了根據本發明的一些實施例的另一示例性3D記憶體元件300的平面圖。與僅示出了3D記憶體元件200在儲存堆疊層206的內部區域中的部件的圖2不同，圖3還示出了3D記憶體元件300的外部區域(例如，階梯區域)中的部件。類似於3D記憶體元件200，3D記憶體元件300可以包括在平面圖中沿著蛇形路徑橫向延伸的將儲存堆疊層的內部區域304分成兩個區域的縫隙結構302以及儲存堆疊層的內部區域304中的儲存串陣列(表示為SD陣列)。在內部區域304之外，3D記憶體元件300還可以包括被配置為控制儲存串陣列的汲極(D)的多個汲極選擇閘極306以及被配置為控制儲存串陣列的源極(S)的多個源極選擇閘極308。在一些實施例中，汲極選擇閘極306和源極選擇閘極308在列方向(例如，圖3中的x方向)上由儲存堆疊層的內部區域304中的儲存串陣列分開。即，縫隙結構302的蛇形圖案可以在x方向上在內部區域304(和縫隙結構302)的兩 個不同側上實現儲存串的源極和汲極的分開控制。汲極選擇閘極306可以排列在相同部分中或者分成多個部分(例如，如圖3所示的兩個部分)。汲極選擇閘極306的各個部分可以具有在列方向(例如，圖3中的x方向)上與內部區域304的距離不同的邊界。類似地，源極選擇閘極308可以排列在相同部分中或者分成多個部分(例如，如圖3所示的兩個部分)。源極選擇閘極308的各個部分可以具有在列方向(例如，圖3中的x方向)上與內部區域304的距離不同的邊界。
如圖3所示，在一些實施例中，3D記憶體元件300還可以包括多個子縫隙結構303，各個子縫隙結構303連接到縫隙結構302。在一些實施例中，在平面圖中，各個子縫隙結構303在列方向(例如，圖3中的x方向)上從儲存堆疊層的內部區域304橫向延伸到外部區域310中。子縫隙結構303可以在列方向(例如，圖3中的x方向)上設置在儲存堆疊層的內部區域304的不同側上。例如，一半子縫隙結構303設置在儲存堆疊層的一側上，另一半子縫隙結構303設置在儲存堆疊層的另一側上。子縫隙結構303可以在行方向(例如，圖3中的y方向)上將儲存堆疊層分成多個區域(例如，儲存塊或指儲存區)。在一些實施例中，一些連續的子縫隙結構303可以在y方向上將儲存堆疊層分成多個塊，包括塊312、塊314和塊316。在各個儲存塊中，“H”切口318可以形成在一些縫隙結構302中，其將各個儲存塊橫向分成多個指儲存區。在一些實施例中，在x方向上在內部區域304的不同側上的外部區域310中形成儲存堆疊層的階梯分隔結構(SDS)320，使得源極溝道結構(S)和汲極溝道結構(D)可以透過在x方向上在內部區域304(和縫隙結構302)的相對側上的相應字元線和階梯結構320被分別控制。在SDS 320中，階梯結構的各個梯級(層級)可以具有多個分區，用於使用相同的梯級扇出多個字元線，進而減少互連佈局複雜性並增加階梯結構的利用率。
圖4示出了根據本發明的一些實施例的示例性3D記憶體元件400的橫 截面。3D記憶體元件400可以包括基底402，基底402可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)，或任何其它適當的材料。3D記憶體元件400可以包括基底402上方的記憶體陣列元件。注意，在圖4中包括x/y軸和z軸以進一步示出3D記憶體元件400中的部件的空間關係。基底402包括在x-y平面中橫向延伸的兩個橫向表面：晶圓正面上的頂表面、以及與晶圓正面相對的背面上的底表面。z軸垂直於x和y軸。如在本文中所使用的，當基底在z方向上位於半導體元件的最低平面中時，在z方向(垂直於x-y平面的垂直方向)上相對於半導體元件的基底(例如，基底402)確定一個部件(例如，層或元件)是在半導體元件(例如，3D記憶體元件400)的另一部件(例如，層或元件)的“上”、“上方”還是“下方”。在整個本發明中應用了用於描述空間關係的相同概念。
3D記憶體元件400可以是非單片3D記憶體元件的一部分，其中部件(例如，週邊元件和記憶體陣列元件)可以分別形成在不同的基底上，然後結合，例如，以面對面的方式鍵合。在一些實施例中，週邊元件基底(例如，基底402)保留作為鍵合的非單片3D記憶體元件的基底，使得在鍵合的非單片3D記憶體元件中，記憶體陣列元件在週邊元件上方。基底402可以透過基底402上方的鍵合介面404鍵合到3D記憶體元件400的剩餘部分。在一些實施例中，鍵合介面404是基底402和3D記憶體元件400的剩餘部分相遇和鍵合的位置。實際上，鍵合介面404可以是具有一定厚度的層，其包括基底402的頂表面和3D記憶體元件400的剩餘部分的底表面。在一些實施例中，基底402是週邊元件晶片，並且一個或多個週邊元件形成在基底402上。週邊元件可以包括用於促進3D記憶體元件400操作步驟的任何適當的數位、類比和/或混合信號週邊電路，例如頁面緩衝器、解碼器和鎖存器(未示出)。在一些實施例中，基底402是載體晶圓，其不包括形成在其上的任何半導體元件。
在一些實施例中，3D記憶體元件400是NAND快閃記憶體元件，其中在側視圖中以U形NAND儲存串陣列的形式提供儲存單元。各個儲存串可以包括源極溝道結構406-1和汲極溝道結構406-2，它們在相應的下端處透過半導體連接結構407連接。源極溝道結構406-1和汲極溝道結構406-2中的每一個可以延伸穿過各自包括導體層408和介電層410(在本文中被稱為“導體/介電層對”)的多個對。堆疊的導體/介電層對在本文中也被稱為儲存堆疊層412。儲存堆疊層412中的導體/介電層對的數量(例如，32、64、96或128)確定3D記憶體元件400中儲存單元的數量。儲存堆疊層412可以包括交錯的導體層408和介電層410。儲存堆疊層412中的導體層408和介電層410可在垂直方向上交替。導體層408可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(A1)、多晶矽、摻雜矽、矽化物或其任何組合。介電層410可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，儲存堆疊層412的各個導體層408包括金屬，例如鎢。
如圖4所示，儲存堆疊層412可以包括內部區域424(也被稱為“核心陣列區域”)和外部區域426(也被稱為“階梯區域”)。在一些實施例中，內部區域424是儲存堆疊層412的中心區域，其中穿過導體/介電層對形成NAND儲存串陣列，外部區域426是儲存堆疊層412中的圍繞內部區域424的剩餘區域(包括側面和邊緣)，其中沒有NAND儲存串。
如圖4所示，各個U形NAND儲存串可以包括源極溝道結構406-1和汲極溝道結構406-2(在本文中被統稱為“溝道結構”406)，各自垂直延伸穿過儲存堆疊層412的內部區域424。溝道結構406可以包括填充有半導體材料(例如，作為半導體溝道414)和介電材料(例如，作為儲存膜)的溝道孔。在一些實施例中，半導體溝道414包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是複合層，包括穿隧層416、儲存層418(也被稱為“電荷捕獲層”)和 阻隔層420。溝道結構406的溝道孔的剩餘空間可以用包括介電材料(例如，氧化矽)的覆蓋層422部分或完全填充。溝道結構406可以具有圓柱形狀(例如，柱形)。根據一些實施例，覆蓋層422、半導體溝道414、穿隧層416、儲存層418和阻隔層420在徑向上從柱的中心朝向外表面依次排列。穿隧層416可以包括氧化矽、氮氧化矽或其任何組合。儲存層418可以包括氮化矽、氮氧化矽、矽或其任何組合。阻隔層420可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。在一個示例中，儲存膜可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，儲存堆疊層412中的導體層408用作NAND儲存串中的儲存單元的閘極導體/閘極線。導體層408可以包括多個NAND儲存單元的多個控制閘極，並且可以作為在儲存堆疊層412的邊緣處終止的字元線橫向延伸(例如，在儲存堆疊層412的階梯結構中)。在一些實施例中，字元線在垂直於y方向和z方向二者的x方向(圖2中示出)上延伸。在一些實施例中，NAND儲存串中的儲存單元電晶體包括溝道結構406、由鎢製成的閘極導體(例如，導體層408鄰接溝道結構406的部分)、包括鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)的黏著層(未示出)、以及由高k介電材料製成的閘極介電層。
在一些實施例中，各個溝道結構406包括在其下端與半導體連接結構407接觸的下半導體插塞428。在一些實施例中，各個下半導體插塞428與相應的半導體溝道414的下端接觸。如在本文中所使用的，當基底402位於3D記憶體元件400的最低平面中時，部件(例如，溝道結構406)的“上端”是在z方向上更遠離基底402的端部，而部件(例如，溝道結構406)的“下端”是在z方向上更靠近基底402的端部。下半導體插塞428可以包括半導體材料，例如多晶矽。
在一些實施例中，各個溝道結構406還包括位於其上端的上半導體插塞430-1或上半導體插塞430-2。對於各個源極溝道結構406-1，相應的上半導體 插塞430-1可以用作相應的U形NAND儲存串的源極。對於各個汲極溝道結構406-2，相應的上半導體插塞430-2可以用作相應的U形NAND儲存串的汲極。即，各個源極溝道結構406-1可以包括位於其上端的源極，並且各個汲極溝道結構406-2可以包括位於其上端的汲極。與在溝道結構的相對端處形成源極和汲極的一些3D NAND記憶體元件不同，3D記憶體元件400中的源極和汲極形成在溝道結構406的相同端部(即，上端)上。在一些實施例中。各個上半導體插塞430-1或上半導體插塞430-2與相應的半導體溝道414的上端接觸。上半導體插塞430-1或上半導體插塞430-2可以包括半導體材料，例如多晶矽。
在一些實施例中，3D記憶體元件400還包括垂直延伸穿過儲存堆疊層412的縫隙結構432。由此，縫隙結構432可以將圍繞形成U形NAND儲存串的一對源極溝道結構406-1和汲極溝道結構406-2的導體層(閘極線/字元線)408分開。然而，根據一些實施例，縫隙結構432不垂直延伸穿過半導體連接結構407，並由此不會破壞形成U形NAND儲存串的一對源極溝道結構406-1和汲極溝道結構406-2之間的電性連接。內部區域424的側視圖可以對應於圖2和圖3中沿y方向的截面圖。
在一些實施例中，縫隙結構432包括完全或部分地填充有例如氧化矽的介電的縫隙開口(例如，溝槽)，以電性隔離儲存堆疊層412中的周圍導體層408。結果，縫隙結構432可以將3D記憶體元件400橫向分成多個儲存區域，例如儲存塊。與圖1中的3D記憶體元件100的GLS 104不同，其填充有導電材料以使GLS 104用作ACS接觸，根據一些實施例，圖4中的縫隙結構432的縫隙開口未填充任何導電材料，因為縫隙結構432不用作源極接觸。
在一些實施例中，3D記憶體元件400還包括局部互連，例如在儲存堆疊層412上方的一個或多個層間介電(ILD)層(也被稱為“金屬間介電(IMD)層”)中形成的源極線接觸435和位元線接觸434。各個源極線接觸435可以在源 極溝道結構406-1的上半導體插塞430-1上方並與之接觸，上半導體插塞430-1用作相應的NAND儲存串的源極。各個位元線接觸434可以在汲極溝道結構406-2的上半導體插塞430-2上方並與之接觸，上半導體插塞430-2用作相應的NAND儲存串的汲極。在一些實施例中，位元線接觸434的上端與位元線(未示出)接觸，並且源極線接觸435的上端與源極線(未示出)接觸。位元線和源極線可以形成在一個或多個ILD層中。
在一些實施例中，3D記憶體元件400還包括垂直設置在半導體連接結構407與鍵合介面404之間的互連層(interconnection layer)436。互連層436可以包括形成在一個或多個ILD層中的互連438，用於在基底402上的U形NAND儲存串與週邊元件之間傳輸電信號。互連438和ILD層在本文中可以被統稱為“互連層”436。位元線接觸434、源極線接觸435、位元線、源極線和互連層436中的互連438可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，3D記憶體元件400還包括在互連層436和鍵合介面404上方的多個半導體連接結構407。根據一些實施例，半導體連接結構407設置在儲存堆疊層412和形成在其中的溝道結構406下方。在基底402是週邊元件晶片的一些實施例中，週邊元件垂直地設置在基底402與半導體連接結構407之間。在一些實施例中，各個半導體連接結構407與形成U形NAND儲存串的一對源極溝道結構406-1和汲極溝道結構406-2的兩個下半導體插塞接觸。
如圖4所示，在橫向方向上的至少兩側上，儲存堆疊層412的外部區域426可以包括多個階梯結構440。在各個階梯結構440中，沿朝向基底402的垂直方向(負z方向)的交錯的導體層408和介電層410的邊緣可以朝向儲存堆疊層412的內部區域424中的溝道結構406(源極溝道結構406-1或汲極溝道結構406-2) 橫向錯開。即，儲存堆疊層412的階梯結構440中的儲存堆疊層412的邊緣可以隨著朝向基底402移動(從頂部到底部)而朝向內部區域424傾斜。在一些實施例中，儲存堆疊層412的導體層408的長度從頂部到底部減小。外部區域426的側視圖可以對應於沿圖2和圖3中的x方向的截面圖。
在一些實施例中，3D記憶體元件400還包括多個字元線接觸442，各個字元線接觸442與相應的導體層(字元線)408接觸以用於字元線扇出。在一些實施例中，一半字元線接觸442與一個階梯結構440一起用於源極溝道結構406-1的字元線扇出，另一半字元線接觸442與另一個階梯結構440一起用於汲極溝道結構406-2的字元線扇出。即，源極溝道結構406-1和汲極溝道結構406-2可以由來自橫向方向上的儲存堆疊層412的不同側的字元線控制。在一些實施例中，3D記憶體元件400還包括週邊接觸444，其可以直接引出(pad-out)基底402上的週邊元件。
圖5A-5L示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性製造過程。圖6示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性方法600的流程圖。圖5A-5L和圖6中所示的3D記憶體元件的示例包括圖2-4中所示的3D記憶體元件200、300和400。將一起描述圖5A-5L和圖6。應當理解，方法600中示出的操作步驟並非限定本發明，並且也可以在任何所示操作步驟之前、之後或之間執行其它操作步驟。此外，一些操作步驟可以同時執行，或者以與圖6中所示的不同循序執行。
參考圖6，方法600開始於操作步驟602，其中形成第一溝道結構和第二溝道結構，第一溝道結構和第二溝道結構各自垂直延伸穿過位在第一基底上方包含交錯的導體層和介電層的儲存堆疊層。在一些實施例中，為了形成第一和第二溝道結構，在第一基底上方形成介電堆疊層。基底可以是矽基底。介電堆疊層可以包括交錯的犧牲層和介電層。在一些實施例中，為了形成第一溝道 結構和第二溝道結構，蝕刻各自垂直延伸穿過介電堆疊層的第一溝道孔和第二溝道孔。在一些實施例中，為了形成第一溝道結構和第二溝道結構，隨後在第一溝道孔和第二溝道孔的側壁和底表面之上沉積儲存膜和半導體溝道。
參考圖5A，在矽基底502上方形成包括交錯的第一介電層(也被稱為“犧牲層”506)和第二介電層508(在本文中被統稱為“介電層對”)的介電堆疊層504。介電層508和犧牲層506可以交替地沉積在矽基底502上以形成介電堆疊層504。在一些實施例中，各個介電層508包括氧化矽層，並且各個犧牲層506包括氮化矽層。介電堆疊層504可以透過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，透過在矽基底502上沉積例如氧化矽的介電材料而在矽基底502與介電堆疊層504之間形成絕緣層(未示出)。
如圖5A所示，穿過介電堆疊層504同時形成多個溝道孔507(包括源極溝道孔和汲極溝道孔)。在一些實施例中，透過微影、顯影和蝕刻，在介電堆疊層504上圖案化蝕刻遮罩(未示出)。蝕刻遮罩可以是基於微影遮罩圖案化的微影膠遮罩或硬遮罩。可以透過一個或多個濕式蝕刻和/或乾式蝕刻製程(例如深反應離子蝕刻(DRIE))，使用圖案化的蝕刻遮罩來蝕刻穿過介電堆疊層504以便以由微影遮罩和蝕刻遮罩限定的圖案同時形成溝道孔。在一些實施例中，溝道孔507進一步垂直延伸到矽基底502的上部中。穿過介電堆疊層504的蝕刻過程可以不在矽基底502的頂表面處停止並且可以繼續蝕刻矽基底502的一部分。
如圖5B所示，隨後在溝道孔507(包括源極溝道孔和汲極溝道孔)的側壁和底表面之上沉積儲存膜509(例如，包括阻隔層510、儲存層512和穿隧層514)和半導體溝道516。在一些實施例中，首先沿著溝道孔507的側壁和底表面沉積儲存膜509，然後在儲存膜509之上沉積半導體溝道516。隨後可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任 何組合)依次沉積阻隔層510、儲存層512和穿隧層514，以形成儲存膜509。然後可以使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD任何其它適當的製程或其任何組合)在穿隧層514上沉積半導體溝道516。在一些實施例中，透過在沉積半導體溝道516之後沉積介電材料(例如，氧化矽)而在溝道孔507的剩餘空間中完全或部分地填充覆蓋層518。
方法600前進到操作步驟604，如圖6所示，其中在第一溝道結構的一端形成第一半導體插塞，並且在第二溝道結構的一端形成第二半導體插塞。如圖5C所示，另一覆蓋層519位於覆蓋層518的頂部，以透過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD任何其它適當的製程或其任何組合)沉積例如氧化矽的介電材料，隨後進行介電平坦化製程(例如CMP)，來密封溝道孔507。在一些實施例中，在各個溝道孔507(如圖5A所示)的上部中形成半導體插塞凹槽520。在一些實施例中，可以透過CMP、研磨、濕式蝕刻和/或乾式蝕刻來去除儲存膜509、半導體溝道516和覆蓋層519的在介電堆疊層504的頂表面上和溝道孔507的上部的部分，以在溝道孔507的上部中形成半導體插塞凹槽520。如圖5D所示，然後可以借助透過一種或多種薄膜沉積製程(例如，CVD、PVD、ALD、電鍍、無電鍍或其任何組合)將半導體材料(例如，多晶矽)沉積到半導體插塞凹槽520中來形成半導體插塞522。在一些實施例中，執行多晶矽CMP製程以去除多餘的多晶矽沉積並平坦化半導體插塞522和介電堆疊層504的頂表面。在一些實施例中，透過使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)沉積介電(例如，氧化矽)而在介電堆疊層504上形成絕緣層524，以覆蓋半導體插塞522和介電堆疊層504。
在一些實施例中，形成垂直延伸穿過介電堆疊層並在第一溝道結構與第二溝道結構之間橫向延伸的縫隙開口，並且憑藉透過縫隙開口用導體層替換犧牲層來形成儲存堆疊層。在一些實施例中，然後用介電填充縫隙開口。
如圖5E所示，透過使用濕式蝕刻製程和/或乾式蝕刻製程(例如，DRIE)蝕刻穿過交錯的犧牲層506和介電層508來形成垂直延伸穿過介電堆疊層504的縫隙開口526。在一些實施例中，縫隙開口526進一步垂直延伸到矽基底502的上部中。穿過介電堆疊層504的蝕刻製程可以不在矽基底502的頂表面處停止並且可以繼續蝕刻矽基底502的一部分。
如圖5F所示，透過對介電層508選擇性的濕式蝕刻和/或乾式蝕刻去除介質疊層504中的犧牲層506(圖5E中所示)。用於去除犧牲層506的蝕刻劑可以透過縫隙開口526輸送。在一些實施例中，透過將縫隙開口526曝露於熱磷酸來促進蝕刻過程，借助熱磷酸，優先在介電層508中的氧化矽上方蝕刻犧牲層506中的氮化矽。
如圖5F所示，導體層530沿著縫隙開口526的側壁形成並填充由蝕刻掉的犧牲層506留下的橫向凹槽。在一些實施例中，導體層530是包括黏著層和導體層(例如，閘極導體/閘極線)的複合層。在一些實施例中，在沉積導體層530之前沉積閘極介電層532。閘極介電層532和導體層530可以透過一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)形成。閘極介電層532可以包括介電材料，包括氮化矽、高k介電或其任何組合。導體層530可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，閘極介電層532和導體層530各自透過CVD製程形成，其中反應氣體透過縫隙開口526到達橫向凹槽並且沿著縫隙開口526的側壁和橫向凹槽反應並沉積。因此，導體層530替換犧牲層506以將介電堆疊層504轉換為儲存堆疊層528。
如圖5F所示，去除沿著縫隙開口526的側壁形成的導體層530，並且透過使用回蝕刻製程去除導體層530的部分來形成鄰接縫隙開口526的側壁的凹槽。在一些實施例中，憑藉透過縫隙開口526將蝕刻劑施加到導體層530以完全 去除導體層530沿著縫隙開口526的側壁的部分並且進一步蝕刻導體層530在橫向凹槽中的部分來形成凹槽。凹槽的尺寸可以透過蝕刻速率(例如，基於蝕刻劑溫度和濃度)和/或蝕刻時間來控制。
如圖5F所示，透過一種或多種薄膜沉積製程(例如，ALD、CVD、PVD任何其它適當的製程或其任何組合)用例如氧化矽的介電完全或部分地填充縫隙開口526(如圖5E所示)以形成縫隙結構534。在一些實施例中，沒有導電材料填充到縫隙開口526中，並且縫隙結構534不包括導體。
方法600前進到操作步驟606，如圖6所示，其中形成與第一溝道結構的第一半導體插塞和第二溝道結構的第二半導體插塞接觸的半導體連接結構。在一些實施例中，為了形成半導體連接結構，在儲存堆疊層上方形成半導體連接結構介電層。在一些實施例中，為了形成半導體連接結構，在半導體連接結構介電層中圖案化半導體連接結構。在一些實施例中，為了形成半導體連接結構，在半導體連接結構介電層上形成互連層。
如圖5F所示，透過使用一種或多種薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)沉積例如氧化矽的介電而在儲存堆疊層528上方形成半導體連接結構介電層536。如圖5G所示，透過微影以及濕式蝕刻製程和/或乾式蝕刻製程來圖案化半導體連接結構介電層536中的介電材料。如圖5H所示，透過使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍、或其任何組合)用半導體材料(例如，多晶矽)填充介電之間的開口而在半導體連接結構介電層536中圖案化半導體連接結構538。在一些實施例中，執行多晶矽CMP製程以去除多餘的多晶矽沉積並平坦化半導體連接結構538和半導體連接結構介電層536的頂表面。各個半導體連接結構538可以與兩個半導體插塞522接觸，並由此電性連接形成在兩個溝道孔507中的半導體溝道516。
如圖5I所示，在多個製程中在半導體連接結構538和半導體連接結構 介電層536的頂表面上形成包括多個ILD層和其中的互連542的互連層540(例如，後段制程(BEOL)互連層)。例如，互連542可以包括透過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電鍍、無電鍍、或其任何組合)沉積的導電材料。ILD層可以包括透過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)沉積的介電材料。
方法600前進到操作步驟608，如圖6所示，其中結合第一基底和第二基底。在一些實施例中，以面對面的方式鍵合第一基底和第二基底。在一些實施例中，第一基底上方的互連層與第二基底的正面鍵合。在一些實施例中，第二基底是載體晶圓。
在一些實施例中，在結合第一基底和第二基底之前，在第二基底上形成週邊元件。週邊元件可以包括形成在第二基底上的多個電晶體(未示出)。電晶體可以透過多種製程形成，包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、CMP和任何其它適當的製程。
如圖5I所示，將矽基底544(以及形成在其上的週邊元件，如果有的話)顛倒翻轉。面向下的矽基底544的正面與面朝上的互連層540結合，即以面對面的方式結合，以在矽基底544與互連層540之間形成鍵合介面545。結合製程可以包括鍵合、粘合劑結合、焊接，僅舉幾例。在週邊元件形成在矽基底544中的一些實施例中，使用混合鍵合製程執行鍵合。在一些實施例中，在混合鍵合之前對鍵合表面施加處理過程(例如，電漿處理、濕處理和/或熱處理)。在矽基底544是載體晶圓的一些實施例中，使用矽-介電鍵合製程執行鍵合。
方法600前進到操作步驟610，如圖6所示，其中去除第一基底以曝露第一溝道結構的另一端和第二溝道結構的另一端。在一些實施例中，為了去除第一基底，將鍵合的第一基底和第二基底翻轉，使得第二基底在第一基底下方。在一些實施例中，為了去除第一基底，減薄第一基底。在一些實施例中，為了 去除第一基底，對第一基底以及第一溝道結構和第二溝道結構的上部進行平坦化。
如圖5J所示，將鍵合的矽基底502(未示出)和矽基底544顛倒翻轉，使得矽基底544位於鍵合的元件的底部。根據一些實施例，去除矽基底502。可以透過首先使用研磨製程減薄矽基底502，然後透過一個或多個濕式蝕刻製程和CMP製程以完全去除矽基底502以及溝道孔的頂表面之上的儲存膜509和半導體溝道516的上部來去除矽基底502。結果，可以曝露各個溝道孔中的覆蓋層519。
方法600前進到操作步驟612，如圖6所示，其中在第一溝道結構的另一端形成另一第一半導體插塞，並且在第二溝道結構的另一端形成另一第二半導體插塞。如圖5K所示，在溝道孔的上端上形成半導體插塞546。在一些實施例中，透過使用濕式蝕刻製程和/或乾式蝕刻製程對覆蓋層519的上部進行回蝕來形成半導體插塞凹槽。可以借助透過一種或多種薄膜沉積製程(例如，CVD、PVD、ALD、電鍍、無電鍍、或其任何組合)將半導體材料(例如，多晶矽)沉積到半導體插塞凹槽中來形成半導體插塞546。在一些實施例中，執行多晶矽CMP製程以去除多餘的多晶矽沉積並平坦化半導體插塞546和儲存堆疊層528的頂表面。結果，形成U形儲存串，各個所述儲存串包括一對源極溝道結構548-1和汲極溝道結構548-2以及連接源極溝道結構548-1和汲極溝道結構548-2的相應半導體連接結構538。各個源極溝道結構548-1可以包括作為U形NAND儲存串的源極的上半導體插塞546和與半導體連接結構538接觸的下半導體插塞522。各個汲極溝道結構548-2可以包括作為U形NAND儲存串的汲極的上半導體插塞546和與半導體連接結構538接觸的下半導體插塞522。
方法600前進到操作步驟614，如圖6所示，其中形成與第一溝道結構的另一第一半導體插塞接觸的位元線接觸和與第二溝道結構的另一第二半導體插塞接觸的源極線接觸。如圖5L所示，在一個或多個ILD層550中形成源極線接 觸552和位元線接觸554。各個源極線接觸552可以在源極溝道結構548-1的上半導體插塞546(源極)上方並與之接觸，並且各個位元線接觸554可以在汲極溝道結構548-2的上半導體插塞546(汲極)上方並與之接觸。源極線接觸552和位元線接觸554可以包括透過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電鍍、無電鍍、或其任何組合)沉積的導電材料。ILD層550可以包括透過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)沉積的介電材料。
根據本發明的一個方面，一種3D記憶體元件包括基底和儲存堆疊層，所述儲存堆疊層包括在基底上方的交錯的導電層和介電層。3D記憶體元件還包括縫隙結構，所述縫隙結構垂直延伸穿過儲存堆疊層並沿著蛇形路徑橫向延伸，以將儲存堆疊層分成第一區域和第二區域。3D記憶體元件還包括多個第一溝道結構以及多個第二溝道結構，各個第一溝道結構垂直延伸穿過儲存堆疊層的第一區域並且包括位於其上端的汲極，各個第二溝道結構垂直延伸穿過儲存堆疊層的第二區域並包括位於其上端的源極。3D記憶體元件還包括垂直設置在基底與儲存堆疊層之間的多個半導體連接結構。各個半導體連接結構在平面圖中與縫隙結構交叉，以電性連接相應的第一溝道結構和第二溝道結構對。
在一些實施例中，第一溝道結構和第二溝道結構在第一方向上設置在縫隙結構的不同側上，其中各個半導體連接結構在平面圖中橫向延伸。
在一些實施例中，3D記憶體元件還包括：多個汲極選擇閘極，被配置為控制第一溝道結構的汲極；以及多個源極選擇閘極，被配置為控制第二溝道結構的源極。根據一些實施例，汲極選擇閘極和源極選擇閘極在平面圖中在垂直於第一方向的第二方向上設置在儲存堆疊層的不同側上。
在一些實施例中，在平面圖中，第一溝道結構設置成四行，並且第二溝道結構設置成四行。
在一些實施例中，相應的第一溝道結構和第二溝道結構對之間的各個距離標稱上相同。
在一些實施例中，縫隙結構填充有介電材料。
在一些實施例中，第一溝道結構和第二溝道結構中的每一個包括位於其下端、與相應的半導體連接結構接觸的半導體插塞。根據一些實施例，半導體插塞和半導體連接結構均包括多晶矽。
在一些實施例中，3D記憶體元件還包括垂直設置在基底與半導體連接結構之間的週邊元件。
在一些實施例中，沿著朝向基底的垂直方向在儲存堆疊層的階梯結構中的交錯的導體層和介電層的邊緣朝向第一溝道結構和第二溝道結構橫向錯開。
在一些實施例中，儲存堆疊層的各個導體層包括金屬。
在一些實施例中，3D記憶體元件還包括基底與半導體連接結構之間的鍵合介面。
在一些實施例中，3D記憶體元件還包括多個子縫隙結構，各個子縫隙結構連接到縫隙結構並且在垂直於第二方向的第一方向上延伸，其中各個半導體連接結構在平面圖中橫向延伸。在一些實施例中，多個子縫隙結構沿在第一方向上設置在儲存堆疊層的不同側上。根據一些實施例，子縫隙結構中的至少一個包括“H”切口。
根據本發明的另一方面，一種3D記憶體元件包括儲存串陣列和在平面圖中沿蛇形路徑延伸的縫隙結構。各個儲存串包括：第一溝道結構，包括位於其上端的源極；第二溝道結構，包括位於其上端的汲極；以及半導體連接結構，連接第一溝道結構和第二溝道結構的下端。在平面圖中，半導體連接結構與縫隙結構交叉，並且儲存串的源極和汲極在行方向上由縫隙結構分開。
在一些實施例中，在平面圖中各個儲存串的源極與汲極之間的距離標稱上相同。
在一些實施例中，3D記憶體元件還包括：多個汲極選擇閘極，被配置為控制儲存串陣列的汲極；以及多個源極選擇閘極，被配置為控制儲存串陣列的源極。根據一些實施例，汲極選擇閘極和源極選擇閘極在列方向上由縫隙結構分開。
在一些實施例中，每兩個源極和兩個汲極在儲存串陣列的每列中交替。
在一些實施例中，縫隙結構填充有介電。
在一些實施例中，半導體連接結構包括多晶矽。
在一些實施例中，3D記憶體元件還包括多個子縫隙結構，各個子縫隙結構連接到縫隙結構並且在平面圖中在列方向上延伸。在一些實施例中，多個子縫隙結構在列方向上設置在儲存堆疊層的不同側上。根據一些實施例，子縫隙結構中的至少一個包括“H”切口。
根據本發明的又一方面，一種3D記憶體元件包括基底、基底上方的鍵合介面、鍵合介面上方的半導體連接結構、以及包括半導體連接結構上方的交錯的導體層和介電層的儲存堆疊層。3D記憶體元件還包括各自垂直延伸穿過儲存堆疊層的第一溝道結構和第二溝道結構。第一溝道結構的下端和第二溝道結構的下端與半導體連接結構接觸。3D記憶體元件還包括各自在第一溝道結構的上端和第二溝道結構的上端上方並與第一溝道結構的上端和第二溝道結構的上端接觸的位元線接觸和源極線接觸。
在一些實施例中，3D記憶體元件還包括垂直設置在半導體連接結構與鍵合介面之間的互連層。
在一些實施例中，3D記憶體元件還包括基底上的週邊元件。
在一些實施例中，3D記憶體元件還包括垂直延伸穿過儲存堆疊層以將圍繞第一溝道結構和第二溝道結構的導體層分開的縫隙結構。
在一些實施例中，沿著朝向基底的垂直方向在儲存堆疊層的階梯結構中的交錯的導體層和介電層的邊緣朝向第一溝道結構和第二溝道結構橫向錯開。
在一些實施例中，第一溝道結構和第二溝道結構中的每一個包括分別位於上端和下端的兩個半導體插塞。
以上對具體實施例的描述將揭示本發明的一般性質，以使得其他人可以透過應用本領域技術內的知識容易地修改和/或適應這些具體實施例的各種應用，無需過度實驗，且不脫離本發明的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上已經借助於功能構建塊描述了本發明的實施例，所述功能構建塊示出了特定功能及其關係的實施方式。為了便於描述，在本文中任意限定了這些功能構建塊的邊界。只要適當地執行特定功能及其關係，就可以限定替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本發明的一個或多個但不是全部的示例性實施例，並且由此不旨在以任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附申請專利範圍及其等同方案來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
400:3D記憶體元件
402:基底
404:鍵合介面
406-1:源極溝道結構
406-2:汲極溝道結構
407:半導體連接結構
408:導體層
410:介電層
412:儲存堆疊層
414:半導體溝道
416:穿隧層
418:儲存層
420:阻隔層
422:覆蓋層
424:內部區域
426:外部區域
428:下半導體插塞
430-1、430-2:上半導體插塞
432:縫隙結構
434:位元線接觸
435:源極線接觸
436:互連層
438:互連
440:階梯結構
442:字元線接觸
444:週邊接觸

Claims (20)

  1. 一種立體(3D)記憶體元件，包括：一基底；一儲存堆疊層，包括在所述基底上方的交錯的多個導電層和多個介電層；一縫隙結構，垂直延伸穿過所述儲存堆疊層並沿著蛇形路徑橫向延伸，以將所述儲存堆疊層分成一第一區域和一第二區域，其中沿所述蛇形路徑橫向延伸的縫隙結構在所述基底上的投影為蛇形；多個第一溝道結構，各個第一溝道結構垂直延伸穿過所述儲存堆疊層的所述第一區域並且包括位於其上端的一汲極；多個第二溝道結構，各個第二溝道結構垂直延伸穿過所述儲存堆疊層的所述第二區域並包括位於其上端的一源極；以及多個半導體連接結構，垂直設置在所述基底與所述儲存堆疊層之間，各個半導體連接結構在平面圖中與所述縫隙結構交叉，以電性連接相應的一第一溝道結構和第二溝道結構對。
  2. 根據申請專利範圍1所述的3D記憶體元件，其中，所述第一溝道結構和所述第二溝道結構在第一方向上設置在所述縫隙結構的不同側上，其中，各個半導體連接結構在平面圖中橫向延伸。
  3. 根據申請專利範圍2所述的3D記憶體元件，還包括：多個汲極選擇閘極，被配置為控制所述第一溝道結構的汲極；以及多個源極選擇閘極，被配置為控制所述第二溝道結構的源極，其中，所述汲極選擇閘極和所述源極選擇閘極在平面圖中在垂直於所述第一方向的第二方向上設置在所述儲存堆疊層的不同側上。
  4. 根據申請專利範圍1所述的3D記憶體元件，其中，在平面圖中，所述第一溝道結構設置成四行，並且所述第二溝道結構設置成四行。
  5. 根據申請專利範圍1所述的3D記憶體元件，其中，相應的第一溝道結構和第二溝道結構對之間的各個距離標稱上相同。
  6. 根據申請專利範圍1所述的3D記憶體元件，其中，所述縫隙結構填充有介電材料。
  7. 根據申請專利範圍1所述的3D記憶體元件，其中，所述第一溝道結構和所述第二溝道結構中的每一個包括位於其下端、且與相應的半導體連接結構接觸的半導體插塞。
  8. 根據申請專利範圍7所述的3D記憶體元件，其中，所述半導體插塞和所述半導體連接結構均包括多晶矽。
  9. 根據申請專利範圍1所述的3D記憶體元件，還包括垂直設置在所述基底與所述半導體連接結構之間的一週邊元件。
  10. 根據申請專利範圍1所述的3D記憶體元件，其中，沿著朝向所述基底的一垂直方向，在所述儲存堆疊層的一階梯結構中的所述交錯的導體層和介電層的一邊緣朝向所述第一溝道結構和所述第二溝道結構橫向錯開。
  11. 根據申請專利範圍1所述的3D記憶體元件，其中，所述儲存堆疊層的各個導體層包括金屬。
  12. 根據申請專利範圍1所述的3D記憶體元件，還包括所述基底與所述半導體連接結構之間的一鍵合介面。
  13. 一種立體(3D)記憶體元件，包括：一縫隙結構，在平面圖中沿蛇形路徑延伸，其中所述蛇形路徑沿著一行方向延伸；以及多個儲存串陣列，各個儲存串包括：一第一溝道結構，包括位於其上端的一源極；一第二溝道結構，包括位於其上端的一汲極；以及一半導體連接結構，連接所述第一溝道結構和所述第二溝道結構的下端，其中，在平面圖中，所述半導體連接結構與所述縫隙結構交叉，並且所述儲存串的源極和汲極在所述行方向上由所述縫隙結構分開。
  14. 根據申請專利範圍13所述的3D記憶體元件，其中，在平面圖中各個儲存串的所述源極與所述汲極之間的距離標稱上相同。
  15. 根據申請專利範圍13所述的3D記憶體元件，還包括：多個汲極選擇閘極，被配置為控制所述儲存串陣列的汲極；以及多個源極選擇閘極，被配置為控制所述儲存串陣列的源極，其中，所述汲極選擇閘極和所述源極選擇閘極在一列方向上由所述記憶體串陣列分開。
  16. 根據申請專利範圍13所述的3D記憶體元件，其中，每兩個源極和每兩個汲極在所述儲存串陣列的每列中交替。
  17. 根據申請專利範圍13所述的3D記憶體元件，還包括多個子縫隙結構，各個子縫隙結構連接到所述縫隙結構並且在平面圖中在所述列方向上延伸。
  18. 根據申請專利範圍17所述的3D記憶體元件，其中，所述多個子縫隙結構在所述列方向上設置在所述儲存堆疊層的不同側上。
  19. 根據申請專利範圍17所述的3D記憶體元件，其中，所述子縫隙結構中的至少一個包括“H”切口。
  20. 一種立體(3D)記憶體元件，包括：一基底；所述基底上方的一鍵合介面；所述鍵合介面上方的一半導體連接結構；一儲存堆疊層，包括所述半導體連接結構上方的交錯的多個導體層和多個介電層；一第一溝道結構和一第二溝道結構，各自垂直延伸穿過所述儲存堆疊層，所述第一溝道結構的下端和所述第二溝道結構的下端與所述半導體連接結構接觸；以及一位元線接觸和一源極線接觸，各自在所述第一溝道結構的上端和所述第 二溝道結構的上端的上方，並與所述第一溝道結構的上端和所述第二溝道結構的上端接觸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI768969B (zh) * 2021-06-17 2022-06-21 旺宏電子股份有限公司 記憶體元件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
KR20210137123A (ko) * 2020-04-14 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택트를 가지는 3차원 메모리 디바이스
KR20220012343A (ko) 2020-04-27 2022-02-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 이를 형성하는 방법
KR20240042165A (ko) * 2020-05-27 2024-04-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
DE102021108598A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
CN111971795A (zh) 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法
WO2022021175A1 (en) * 2020-07-30 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with hydrogen-rich semiconductor channels
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2022021429A1 (en) * 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
CN112119497B (zh) * 2020-08-17 2024-01-30 长江存储科技有限责任公司 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
CN112585753A (zh) * 2020-11-24 2021-03-30 长江先进存储产业创新中心有限责任公司 用以改进3d nand的页尺寸和性能的新型位线架构和方法
CN112786606B (zh) * 2021-01-14 2023-04-28 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN115394784A (zh) * 2022-08-26 2022-11-25 中国科学院微电子研究所 存储器件及其制造方法及包括存储器件的电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170278936A1 (en) * 2015-03-31 2017-09-28 Hyun Namkoong Semiconductor devices and methods of manufacturing the same
US20180006051A1 (en) * 2015-05-01 2018-01-04 Toshiba Memory Corporation Semiconductor memory device
WO2018058812A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US20180233512A1 (en) * 2016-12-27 2018-08-16 Imec Vzw Three-dimensional non-volatile semiconductor memory device having replacement gate
TW201834221A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體元件的混和鍵合接觸結構
JP2018182320A (ja) * 2017-04-10 2018-11-15 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． ３次元半導体メモリ装置及びその製造方法
TW201901932A (zh) * 2017-03-08 2019-01-01 大陸商長江存儲科技有限責任公司 三維記憶體元件之穿越陣列接觸結構
CN109346479A (zh) * 2018-10-17 2019-02-15 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109378315A (zh) * 2017-06-12 2019-02-22 三星电子株式会社 半导体存储器件及其制造的方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7994011B2 (en) * 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
JP4897009B2 (ja) 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8351236B2 (en) * 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
KR101755643B1 (ko) * 2010-12-15 2017-07-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8426306B1 (en) * 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US8897070B2 (en) 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US9287167B2 (en) * 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US9129861B2 (en) * 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
KR102027133B1 (ko) * 2012-12-13 2019-10-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2015170644A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
US10319908B2 (en) * 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
US9455301B2 (en) * 2014-05-20 2016-09-27 Sandisk Technologies Llc Setting channel voltages of adjustable resistance bit line structures using dummy word lines
US9379124B2 (en) * 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9812461B2 (en) * 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
KR102334914B1 (ko) 2015-04-01 2021-12-07 삼성전자주식회사 3차원 반도체 소자
JP6400536B2 (ja) * 2015-08-04 2018-10-03 東芝メモリ株式会社 半導体記憶装置
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9735202B1 (en) * 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
KR20180012640A (ko) * 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US10141328B2 (en) * 2016-12-15 2018-11-27 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
JP2018152419A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2018163970A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
CN108807411B (zh) * 2017-04-28 2023-06-27 三星电子株式会社 三维半导体存储器装置
US10593693B2 (en) * 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN107464817B (zh) * 2017-08-23 2018-09-18 长江存储科技有限责任公司 一种3d nand闪存的制作方法
CN107591405B (zh) 2017-08-31 2018-12-25 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器
CN109314116B (zh) 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2020034147A1 (en) * 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Methods for forming structurally-reinforced semiconductor plug in three-dimensional memory device
WO2020037489A1 (en) * 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
BR112020025889A2 (pt) * 2018-09-27 2021-04-06 Yangtze Memory Technologies Co., Ltd. Dispositivo de memória tridimensional e método para formar um dispositivo de memória tridimensional
CN109256392B (zh) 2018-11-20 2020-07-14 长江存储科技有限责任公司 三维存储器及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170278936A1 (en) * 2015-03-31 2017-09-28 Hyun Namkoong Semiconductor devices and methods of manufacturing the same
US20180006051A1 (en) * 2015-05-01 2018-01-04 Toshiba Memory Corporation Semiconductor memory device
WO2018058812A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US20180233512A1 (en) * 2016-12-27 2018-08-16 Imec Vzw Three-dimensional non-volatile semiconductor memory device having replacement gate
TW201834221A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體元件的混和鍵合接觸結構
TW201901932A (zh) * 2017-03-08 2019-01-01 大陸商長江存儲科技有限責任公司 三維記憶體元件之穿越陣列接觸結構
JP2018182320A (ja) * 2017-04-10 2018-11-15 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． ３次元半導体メモリ装置及びその製造方法
CN109378315A (zh) * 2017-06-12 2019-02-22 三星电子株式会社 半导体存储器件及其制造的方法
CN109346479A (zh) * 2018-10-17 2019-02-15 长江存储科技有限责任公司 3d存储器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI768969B (zh) * 2021-06-17 2022-06-21 旺宏電子股份有限公司 記憶體元件

Also Published As

Publication number Publication date
US20200286958A1 (en) 2020-09-10
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