CN108807411B - 三维半导体存储器装置 - Google Patents

Abstract

公开了一种三维半导体存储器装置。三维半导体存储器装置包括：下选择栅极，位于半导体基底上；下栅极绝缘层，位于下选择栅极与半导体基底之间；以及有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层。下栅极绝缘层具有位于比半导体基底的上表面低的下表面。

Description

三维半导体存储器装置

技术领域

此处的本公开涉及一种半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。

背景技术

对于具有优异性能和较低价格的半导体装置的进一步集成的需求持续不断地增加。在半导体存储装置中，由于集成度是确定所得到的价格的重要因素，因此更高的集成度是特别必要的。在目前的二维或平面存储器半导体装置中，由于集成度由单位存储器单元的占据面积所确定，因此用于形成精细图案的技术相当大地影响了集成度。然而，为了实现微小图案的形成，需要极昂贵的设备。

作为替代，持续开发形成三维存储器单元的技术。根据这些技术，由于存储器单元以三维布置，因此有效地利用了半导体基底的面积。因此，与已知的二维存储器半导体装置相比，集成度可以大大增加。此外，可以通过使用图案化工艺来形成字线以限定有源区，从而大大降低了存储器的每单位的位的制造成本。

发明内容

根据本发明构思的示例性实施例，三维半导体存储器装置可以包括：包括下选择栅极，位于半导体基底上；下栅极绝缘层，位于下选择栅极与半导体基底之间；有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层。下栅极绝缘层可以具有位于比半导体基底的上表面低的下表面。

根据本发明构思的示例性实施例，三维半导体存储器装置可以包括：下选择栅极，位于半导体基底上；下栅极绝缘层，位于下选择栅极与半导体基底之间；有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层。下栅极绝缘层可以具有侧壁和中心部分，侧壁均具有厚度，中心部分具有比侧壁的厚度大的厚度。

根据本发明构思的示例性实施例，三维半导体存储器装置可以包括：下选择栅极，位于半导体基底上；下栅极绝缘层，位于下选择栅极与半导体基底之间；有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层。下选择栅极具有朝向下选择栅极的上表面凹入的下表面。

附图说明

包括附图以提供对发明构思的进一步理解，附图被包含在本说明书中并构成本说明书的一部分。附图示出了发明构思的示例性实施例，并且与描述一起用于解释发明构思的原理。在附图中：

图1是示出根据发明构思的实施例的三维半导体存储器装置的图；

图2是示出根据发明构思的另一实施例的三维半导体存储器装置的图；

图3是示出根据发明构思的实施例的图1和图2的部分A的放大图；

图4至图6是示出根据发明构思的实施例的三维半导体存储器装置的对比示例的图；

图7是示出根据发明构思的实施例和对比示例的针对有源图案的厚度的阈值电压的变化的曲线；

图8是示出根据发明构思的实施例的凹陷区的深度与阈值电压之间的相关性的曲线；

图9是示出根据发明构思的实施例的针对凹陷区的厚度的阈值电压的变化的曲线；

图10是示出根据本发明构思的其它实施例的三维半导体存储器装置的平面图。

图11是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图。

图12是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图；

图13是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图；

图14是示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图；

图15A至图15K是示出形成根据发明构思的实施例的三维半导体存储器装置的方法的图；

图16A至图16H是示出形成根据发明构思的另一实施例的三维半导体存储器装置的方法的图。

具体实施方式

图1和图3是示出根据发明构思的实施例的三维半导体存储器装置的图。图3是示出图1的部分A的放大图。

参照图1和图3，半导体基底100包括凹陷区102。凹陷区102可以在水平方向上延伸。有源图案300被设置为在与凹陷区102的水平方向横向的方向上延伸。在一个示例中，有源图案300可以从凹陷区102竖直地延伸。

在各种实施例中，半导体基底100可以是例如硅基底、锗基底或硅锗基底。有源图案300可以是硅、锗或硅锗。有源图案300可以由与半导体基底100的材料相同的材料诸如硅来形成。

下选择栅极201设置在半导体基底100上，以面对有源图案300并水平地延伸。例如，下选择栅极201可以在Y轴方向上延伸。

绝缘柱310被设置为与有源图案300相邻并且被设置为在远离凹陷区102的方向上延伸。有源图案300可以设置在绝缘柱310与下选择栅极201之间。有源图案300可以被设置为覆盖凹陷区102的下表面102a和侧表面102b。绝缘柱310可以填充设置有有源图案300的凹陷区102。绝缘柱310的下表面的位置可以低于半导体基底100的上表面的位置。即，绝缘柱310的拐角E(绝缘柱的下表面和侧表面彼此相交处)可以位于比半导体基底100的上表面的位置低的位置处。

p阱105可以形成在半导体基底100中。p阱105可以与有源图案300接触。共源极线CSL设置在半导体基底100中，以沿着下选择栅极201延伸的方向平行延伸。即，共源极线CSL可以在Y轴方向上延伸。下选择栅极201可以控制限定在有源图案300与共源极线CSL之间的半导体基底100中的第一沟道区105a和限定在有源图案300中的第二沟道区105b的操作。第一沟道区105a可以包含掺杂剂以调整所得到的器件的阈值电压。第一沟道区105a可以包含第一导电类型的掺杂剂，共源极线CSL可以包含第二导电类型的掺杂剂。第一导电类型的掺杂剂可以是p型，第二导电类型的掺杂剂可以是n型。有源图案300可以不掺杂有掺杂剂。即，有源图案300可以处于本征状态。

字线202、203、204和205和上选择栅极206设置在下选择栅极201上以彼此间隔开。栅极层间绝缘层210(211至216)形成在下选择栅极201、字线202至205以及上选择栅极206之间的空间中。堆叠的下选择栅极201、字线202至205以及上选择栅极206形成字线结构200。在附图中，为了易于描述，仅在字线结构200中示出四条字线202至205，但是在各种实施例中，例如可以设置诸如八条、十六条或32条字线的更多字线。字线结构200可以具有在第一方向上延伸的线形形状，如图1中所示。第一方向与半导体基底100的上表面平行。第一方向可以是Y轴方向。

字线结构200由导电材料形成。例如，字线结构200可以包含从掺杂第4主族(或第14族)元素(掺杂硅、掺杂锗、掺杂硅锗等)、金属(钨、钛、钽、铝等)、导电金属氮化物(氮化钛、氮化钽等)和金属-第4主族元素化合物(硅化钨、硅化钴、硅化钛等)中选择的至少一种。栅极层间绝缘层210可以包含从氧化物、氮化物、碳化物和氮氧化物等中选择的至少一种。

信息存储层230插置在字线结构200与有源图案300之间。信息存储层230可以包括用于存储电荷的电荷存储层。此外，信息存储层230还可以包括电荷存储层与有源图案300之间的隧道绝缘层和电荷存储层与字线结构200之间的阻挡绝缘层。电荷存储层可以由具有用于存储电荷的陷阱(trap)的材料形成。例如，电荷存储层可以包含从氮化物、氧化物、包含纳米点的介电物质和金属氮化物等中选择的至少一种。

隧道绝缘层可以包含从氧化物(热氧化物、CVD氧化物等)、氮化物、氮氧化物等中选择的至少一种。阻挡绝缘层可以包含从氧化物和具有比隧道绝缘层的介电常数高的介电常数的高k材料(诸如氧化铪或氧化铝的金属氮化物)中选择的至少一种。具有信息存储层230的存储器单元可以是即使在电源中断时也保持存储的数据的非易失性存储器单元。

字线结构200可以彼此接近地相对靠近设置，使得字线结构200的反转区(inversion region)通过待施加的电压的边缘场彼此叠置。均由共享有源图案300的字线202至205、上选择栅极206和下选择栅极201形成的多个存储器单元可以形成一个串。根据发明构思的实施例，三维半导体存储器装置可以是由串形成的NAND闪存装置。

字线结构200包括与有源图案300相邻的第一侧壁和与第一侧壁相对的第二侧壁。间隙填充绝缘层180可以设置在字线结构200的第二侧壁之间。在三维存储器装置中，有源图案300和字线结构200可以基于绝缘柱310分别具有镜像对称结构，字线结构200和有源图案300可以基于间隙填充绝缘层180分别具有镜像对称结构。绝缘分离柱228设置在相邻绝缘柱310之间。

与上选择栅极206上的栅极层间绝缘层216相邻的有源图案300可以用作漏极区335。位线270被设置为沿着与字线结构200相交的方向平行延伸并且电连接到漏极区335。位线270可以包含导电材料。

图2和图3是示出根据发明构思的另一实施例的三维半导体存储器装置的图。图3是示出图2的部分A的放大图。因为除了有源图案的形状的差异之外，图2中的构造与上面实施例的构造相似，因此，为简明起见，下面省略了重复的技术特征。

参照图2和图3，半导体基底100包括凹陷区102。凹陷区102可以具有圆柱形形状。有源图案300被设置为沿着与凹陷区102的延伸的水平方向横向的方向延伸。在一个示例中，有源图案300可以从凹陷区102在竖直的方向上延伸。有源图案300可以具有圆柱形形状。

下选择栅极201设置在半导体基底100上，以面对有源图案300并水平延伸。例如，下选择栅极201可以在Y轴方向上延伸。

绝缘柱310被设置为与有源图案300相邻并在远离凹陷区102的方向上延伸。有源图案300可以设置在绝缘柱310与下选择栅极201之间。有源图案300可以被设置为覆盖凹陷区102的下表面102a和侧表面102b。绝缘柱310可以填充设置了有源图案300的凹陷区102。绝缘柱310的下表面的位置可以低于半导体基底100的上表面的位置。即，绝缘柱310的拐角E(绝缘柱的下表面和侧表面彼此相交处)可以位于比半导体基底100的上表面的位置低的位置。绝缘柱310可以具有圆柱形形状。

p阱105可以形成在半导体基底100中。p阱105可以与有源图案300接触。共源极线CSL设置在半导体基底100中，以沿着下选择栅极201延伸的方向平行地延伸。即，共源极线CSL可以在Y轴方向上延伸。下选择栅极201可以控制限定在有源图案300与共源极线CSL之间的半导体基底100中的第一沟道区105a和限定在有源图案300中的第二沟道区105b的操作。第一沟道区105a可以包含掺杂剂以调整所得到的器件的阈值电压。第一沟道区105a可以包含第一导电类型的掺杂剂，共源极线CSL可以包含第二导电类型的掺杂剂。第一导电类型的掺杂剂可以是p型，第二导电类型的掺杂剂可以是n型。有源图案300可以不掺杂掺杂剂。即，有源图案300可以处于本征状态。

字线202、203、204和205以及上选择栅极206被设置在下选择栅极201上以使彼此间隔开。栅极层间绝缘层210(211至216)被形成在下选择栅极201、字线202至205和上选择栅极206之间的空间中。堆叠的下选择栅极201、字线202至205和上选择栅极206形成字线结构200。在附图中，为了易于描述，字线结构200中仅示出了四条字线202至205，但是在各种实施例中，例如，可以设置诸如八条、十六条或三十二条字线的更多的字线。与根据上面实施例的字线结构不同，字线结构200可以具有围绕有源图案300的平板形状。

字线结构200由导电材料形成。栅极层间绝缘层210可以包含从氧化物、氮化物、碳化物、氮氧化物等中选择的至少一种。信息存储层230插置在字线结构200与有源图案300之间。信息存储层230可以包括用于存储电荷的电荷存储层。此外，信息存储层230还可以包括位于电荷存储层与有源图案300之间的隧道绝缘层和位于电荷存储层与字线结构200之间的阻挡绝缘层。电荷存储层可以由具有用于存储电荷的陷阱的材料形成。具有信息存储层230的存储器单元可以是即使在电源中断时也保持存储的数据的非易失性存储器单元。

字线结构200可以彼此接近地相对靠近设置，使得字线结构200的反转区通过待施加的电压的边缘场而彼此叠置。均由共享有源图案300的字线202至205、上选择栅极206和下选择栅极201形成的多个存储器单元可以形成一个串。根据发明构思的实施例，三维半导体存储器装置可以是由串形成的NAND闪存装置。

字线结构200包括与有源图案300相邻的圆形内壁和与有源图案300间隔开的外壁。间隙填充绝缘层180可以设置在字线结构200的外壁之间。在三维存储器装置中，有源图案300和字线结构200可以基于绝缘柱310分别具有镜像对称结构，字线结构200和有源图案300可以基于间隙填充绝缘层180分别具有镜像对称结构。

与上选择栅极206上的栅极层间绝缘层216相邻的有源图案300可以用作漏极区335。位线270被设置为沿着与字线结构200相交的方向平行延伸并且电连接到漏极区335。位线270可以包含导电材料。

图4至图6是示出根据发明构思的实施例的三维半导体存储器装置的对比示例的图。

图4是示出根据对比示例的三维半导体存储器装置的与图3中所示的部分对应的一部分的图。在对比示例中，有源图案300的下表面位于与半导体基底100的上表面相同的位置处。即，半导体基底100不包括凹陷区，绝缘柱310的下表面的位置高于半导体基底100的上表面的位置。

在图4中，下选择栅极201控制限定在半导体基底100中的第一沟道区105a和限定在有源图案300中的第二沟道区105b。最远离于下选择栅极201的沟道区是有源图案300与半导体基底100相接触的部分C。设置在半导体基底100的表面上的表面掺杂层107被设置为调整下选择栅极201的阈值电压。包含在表面掺杂层107中的掺杂剂会对第一沟道区105a的阈值电压具有影响。

图5是示出与下选择栅极的沟道区的沟道剂量(channel dose)相关联的阈值电压Vth的变化的曲线。参照图5，阈值电压随着沟道区的沟道剂量的增大而越发急剧地变化。这表明有必要降低沟道区的沟道剂量。在图4的构造中，有源图案300可以是不掺杂掺杂剂的本征半导体。直接在有源图案300的下表面下方形成的表面掺杂层107的掺杂剂会扩散到有源图案300。为此，有源图案300的第二沟道区105b的沟道剂量会增大，并且会难以控制下选择栅极201的阈值电压。

相反，再次参照图3，根据发明构思的实施例的半导体基底100包括凹陷区102，有源图案300设置在凹陷区102中。在有源图案300的下表面下方没有直接设置图4中示出的表面掺杂层107。通过这种构造，有源图案300的沟道剂量(特别是图3中的部分B的沟道剂量)可以比图4中的部分C的沟道剂量更大程度地减小。因此，根据发明构思的实施例，下选择栅极201的阈值电压可以降低，并且可以使阈值电压的变化最小化。此外，在图3的实施例的下选择栅极201中，部分B可以更容易被导通电压反转。

图6是示出与有源图案300的厚度相关联的阈值电压的变化的曲线。横轴表示有源图案的厚度，纵轴表示阈值电压Vth。水平轴中的“完全填充”意味着不设置绝缘柱。如图6中所示，阈值电压随着有源图案300(参见图4)的厚度的减小而增大。当有源图案300的厚度减小时，这意味着绝缘柱310的拐角E(绝缘柱的下表面与侧表面彼此相交处)靠近几乎不(scarcely)发生反转的部分C。由于部分B距离下选择栅极201远，因此部分B几乎不反转。绝缘柱310的拐角E会使下选择栅极201的电场变形(distort)。具体地说，由于电场聚焦在绝缘柱310的拐角E上，因此部分C会受到阻碍而不会被反转。因此，应该增大绝缘柱310的拐角E与部分C之间的距离。

参照图3，在发明构思的实施例中，绝缘柱310的拐角E和部分B相对而言彼此间隔开。即，绝缘柱310的下表面的位置比半导体基底100的上表面的位置低。因此，可以使在绝缘柱310的拐角E中发生的电场的变形最小化。

图7是根据发明构思的实施例和对比示例的与有源图案的厚度相关联的阈值电压的变化的曲线。横轴表示有源图案的厚度，纵轴表示阈值电压Vth。图7中的数据值是模拟数据。横轴中的“完全填充”意味着不设置绝缘柱。在图7中，用-■-标记本发明构思的实施例，用-●-标记对比示例。

参照图7，可以知道根据发明构思的实施例的下选择栅极的阈值电压的绝对值和变化值较小。即，对于相同厚度的有源图案，发明实施例中的阈值电压比对比示例中的阈值电压小。此外，与有源图案的厚度的变化相关联的阈值电压的变化值在实施例中比在对比示例中要小。根据发明构思的实施例，下选择晶体管的阈值电压相对较少地受到有源图案的厚度的影响。此外，可以更容易地发生被下选择栅极反转的区域。

图8是示出根据发明构思的实施例的凹陷区的深度与阈值电压之间的相关性的曲线。横轴表示有源图案的厚度，纵轴表示阈值电压Vth。横轴中的“完全填充”意味着不设置绝缘柱。在图8中，用-□-标记第一实施例，用-●-标记第二实施例，用-○-标记第三实施例，用-◆-标记第四实施例，用-◇-标记第五实施例，用-■-标记对比示例。

在对比示例中，在半导体基底中不形成凹陷区。凹陷区的深度按照第一实施例至第四实施例的顺序变大。例如，在第一实施例中的凹陷区的深度为10nm，在第二实施例中的凹陷区的深度为20nm，在第三实施例中的凹陷区的深度为30nm，在第四实施例中的凹陷区的深度为40nm，在第五实施例中的凹陷区的深度为50nm。

参照图8，可以知道随着凹陷区的深度越大，阈值电压变得越小。这意味着随着凹陷区的深度越大，第二沟道区105b(参见图3)的沟道剂量变得越低，并且使下选择栅极的电场的变形变得最小化。因此，随着凹陷区的深度增大，下选择栅极可以更容易地形成反转区。此外，可以改善三维半导体存储器装置的可靠性。

图9是示出根据发明构思的实施例的与凹陷区的深度相关联的阈值电压的变化曲线。横轴表示凹陷区的深度，纵轴表示阈值电压Vth。随着凹陷区的深度增大，阈值电压Vth的变化减小。换句话说，随着阈值电压的变化减小，可以确保下选择晶体管的阈值电压的均匀性。

图10是示出根据本发明构思的其它实施例的三维半导体存储器装置的平面图。图11是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图。为了描述的简洁，与参照图1和图3讨论的组件基本相同的组件被分配相同的附图标记，并且将省略它们的重复说明。

参照图10和图11，包括栅极层间绝缘层211至216的栅极层间绝缘结构210还可以包括下栅极绝缘层217。下栅极绝缘层217可以设置在下选择栅极201与半导体基底100之间。例如，下栅极绝缘层217可以设置在下选择栅极201与表面掺杂层107之间。下栅极绝缘层217可以具有与半导体基底100接触的下表面。下栅极绝缘层217的下表面可以位于比半导体基底100的上表面低的位置。例如，下栅极绝缘层217的下表面可以朝向半导体基底100凸起地(例如，向下)突出。下栅极绝缘层217可以具有朝向下选择栅极201凸起地(例如，向上)突出的上表面。因此，下栅极绝缘层217可以具有均具有厚度T2的相对侧壁和具有比厚度T2大的厚度T1(T1>T2)的中心部分。栅极层间绝缘层211至216可以均具有平坦的上表面和下表面。下栅极绝缘层217可以包括与栅极层间绝缘层211至216的材料相同的材料。

下选择栅极201可以具有平坦的上表面和非平坦的下表面。例如，下选择栅极201的下表面可以朝向它的上表面凹入(例如，在向上的方向上凹入)。因此，下选择栅极201可以具有均具有厚度t2的相对侧壁和具有比厚度t2小的厚度t1(t1<t2)的中心部分。字线202至205可以均具有平坦的上表面和下表面，上选择栅极206可以同样具有平坦的上表面和下表面。因此，字线202至205和上选择栅极206可以均具有均匀的厚度。

半导体柱SP可以设置在有源图案300与半导体基底100之间。半导体柱SP可以穿透下栅极绝缘层217和下选择栅极201两者。半导体柱SP可以设置为填充凹陷区102。即，半导体柱SP可以覆盖凹陷区102的下表面102a和侧表面102b。在各种实施例中，下选择栅极201与半导体基底100之间的距离可以大于下选择栅极201与半导体柱SP之间的距离。即，下选择栅极201可以被设置为距离半导体基底100比距离半导体柱SP更远。可以执行选择性外延生长，以从半导体基底100的通过凹陷区102暴露的部分用作种子生长半导体柱SP。半导体柱SP可以包括具有与半导体基底100的材料相同的方向性的材料，并且可以是例如本征或p型导电半导体。

半导体介电图案600可以设置在半导体柱SP与下选择栅极201之间。半导体介电图案600可以具有与半导体柱SP接触的内侧壁。半导体介电图案600的内侧壁可以是朝向半导体柱SP的内侧凹陷的凹入曲面。换句话说，半导体柱SP可以具有侧壁，该侧壁的一部分与半导体介电图案600接触并凹陷以符合半导体介电图案600的凹入曲面。例如，半导体介电图案600可以包括氧化硅层。

根据本发明构思的实施例，下选择栅极201可以远离半导体基底100很多设置，从而可以使受分布在表面掺杂层107中的电子或空穴影响的阈值电压变化减小或最小化。

电荷存储结构VL可以设置在有源图案300与字线202至205中的每条之间以及有源图案300与上选择栅极206之间。电荷存储结构VL可以在与半导体基底100的上表面垂直的方向上延伸。电荷存储结构VL可以围绕有源图案300的外侧壁。电荷存储结构VL可以包括隧道绝缘层(未示出)、阻挡绝缘层(未示出)和电荷存储层(未示出)。隧道绝缘层可以靠近有源图案300设置，阻挡绝缘层可以靠近字线202至205和上选择栅极206设置，电荷存储层可以设置在隧道绝缘层与阻挡绝缘层之间。隧道绝缘层可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al₂O₃)或氧化铪(HfO₂))。电荷存储层可以包括例如氮化硅层。阻挡绝缘层可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al₂O₃)或氧化铪(HfO₂))。

水平绝缘层PL可以设置在电荷存储结构VL与字线202至205中的每条字线之间、电荷存储结构VL与上选择栅极206之间以及半导体介电图案600与下选择栅极201之间。水平绝缘层PL可以延伸到字线202至205中的每条字线的上表面和下表面、上选择栅极206的上表面和下表面以及下选择栅极201的上表面和下表面上。在各种实施例中，下选择栅极201和半导体柱SP可以彼此间隔开与水平绝缘层PL的厚度和半导体介电图案600的宽度(即，水平厚度)之和对应的距离。水平绝缘层PL可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al₂O₃)或氧化铪(HfO₂))。

第一层间介电层610可以设置在最上栅极层间绝缘层216上。第一层间介电层610可以覆盖最上栅极层间绝缘层216的上表面。第一层间介电层610可以包括例如氧化硅层。

接触结构180a可以设置在半导体基底100的设置在字线结构200的一侧的上表面上。接触结构180a可以沿着共源极线CSL在Y轴方向上延伸。接触结构180a可以具有线形或矩形形状。接触结构180a可以电连接到共源极线CSL。接触结构180a可以包括共源极接触件181和间隔件183。共源极接触件181可以电连接到共源极线CSL。共源极接触件181可以包括例如金属材料(例如，钨、铜或铝)或过渡金属材料(例如，钛或钽)。间隔件183可以围绕共源极接触件181的外侧壁。间隔件183可以包括例如绝缘材料(例如，氧化硅层或氮化硅层)。

第二层间介电层620可以设置在第一层间介电层610和接触结构180a上。第二层间介电层620可以覆盖第一层间介电层610和接触结构180a的上表面。第二层间介电层620可以包括例如绝缘材料(例如，氧化硅层)。

位线接触塞630可以设置在漏极区335上。位线接触塞630可以穿透第一介电层610和第二介电层620，然后可以与漏极区335接触。位线接触塞630可以通过漏极区335电连接到有源图案300。

位线270可以设置在位线接触塞630上。位线270可以电连接到位线接触塞630。

图12是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图。为了描述的简洁，与参照图1、图3和图11讨论的半导体存储器装置的组件基本相同的组件被分配相同的附图标记，并且将省略它们的重复说明。

参照图12，半导体基底100可以与穿透下选择栅极201和下栅极绝缘层217的有源图案300和电荷存储结构VL接触。凹陷区102可以在容纳有源图案300和电荷存储结构VL中的每个的下部。即，图12的三维半导体存储器装置可以不具有图11中所示的半导体柱SP。在各种实施例中，下选择栅极201与半导体基底100之间的距离可以大于下选择栅极201与有源图案300之间的距离。即，与距半导体基底100相比，下选择栅极201可以设置为更靠近有源图案300。下选择栅极201和有源图案300可以彼此间隔开与电荷存储结构VL和水平绝缘层PL的厚度之和对应的距离。

图13是沿图10的线I-I’截取的示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图。为了描述的简洁，与参照图1、图3和图10讨论的组件基本相同的组件被分配相同的附图标记，并且将省略它们的重复说明。

参照图13，堆叠结构ST可以设置在半导体基底100上。堆叠结构ST可以包括第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1和第二堆叠结构ST2可以顺序地堆叠在半导体基底100上。第一堆叠结构ST1可以包括设置在半导体基底100上的下栅极绝缘层217和顺序地堆叠在下栅极绝缘层217上的栅极层间绝缘层211a、212a、213a和214a。下栅极绝缘层217可以具有与半导体基底100接触的下表面。第一堆叠结构ST1还可以包括下选择栅极201和字线202a、203a和204a。下选择栅极201可以设置在下栅极绝缘层217与最下栅极层间绝缘层211a之间，字线202a至204a可以设置在栅极层间绝缘层211a至214a之间。

第一有源图案301可以设置为穿透第一堆叠结构ST1。第一有源图案301可以具有设置在半导体基底100的凹陷区102中的下部。第一电荷存储结构VL1可以设置在第一有源图案301与下选择栅极201之间以及第一有源图案301与字线202a至204a之间。第一电荷存储结构VL1可以沿着第一有源图案301的侧壁延伸。第一绝缘柱310a可以设置在由第一有源图案301围绕的内腔中。漏极区335可以设置在第一有源图案301的上部处或设置在第一有源图案301的上部上。

第二堆叠结构ST2可以包括栅极层间绝缘层211b、212b、213b和214b、字线202b、203b和204b以及上选择栅极206。字线202b至204b可以顺序地堆叠在第一堆叠结构ST1上，上选择栅极206可以设置在最上字线204b上。最上栅极层间绝缘层214b可以设置在上选择栅极206上，除了最上栅极层间绝缘层214b之外的其它栅极层间绝缘层211b至213b可以设置在字线202b至204b之间以及上选择栅极206与最上字线204b之间。

第二有源图案302可以设置为穿透第二堆叠结构ST2。第二有源图案302可以与设置在第一有源图案301的上部处或设置在第一有源图案301的上部上的漏极区335接触。因此，第二有源图案302可以通过设置在第一有源图案301的上部处或设置在第一有源图案301的上部上的漏极区335电连接到第一有源图案301。第二电荷存储结构VL2可以设置在第二有源图案302与字线202b至204b之间以及第二有源图案302与上选择栅极206之间。第二电荷存储结构VL2可以沿着第二有源图案302的侧壁延伸。第二绝缘柱310b可以设置在由第二有源图案302围绕的内腔中。另一个漏极区335可以设置在第二有源图案302的上部处或设置在第二有源图案302的上部上。

在各种实施例中，第一有源图案301可以具有有着相同宽度的上部和下部，第二有源图案302可以同样具有有着相同宽度的上部和下部。在其它实施例中，虽然图中未示出，但是第一有源图案301的下部可以具有比第一有源图案301的上部的宽度小的宽度，第二有源图案302的下部可以具有比第二有源图案302的上部的宽度小的宽度。在该构造中，第一有源图案301的上部可以具有比第二有源图案302的下部的宽度大的宽度。

接触结构180a可以设置在半导体基底100的设置在堆叠结构ST的一侧上的上表面上。例如，接触结构180a可以设置在半导体基底100的设置在第一堆叠结构ST1的一侧和第二堆叠结构ST2的一侧上的上表面上。接触结构180a可以电连接到共源极线CSL。

位线接触塞630可以设置在被设置于第二有源图案302的上部处或第二有源图案302的上部上的漏极区335上，位线270可以设置在位线接触塞630上并电连接到位线接触塞630。

图14是示出根据本发明构思的其它实施例的三维半导体存储器装置的剖视图。为了描述的简洁，与参照图1、图3和图10讨论的组件基本相同的组件被分配相同的附图标记，并且将省略它们的重复说明。

参照图14，顺序堆叠的字线202、203、204、205和207以及栅极层间绝缘层211、212、213、214和215可以设置在半导体基底100上。选择栅极206可以设置在最上栅极层间绝缘层215上。下栅极绝缘层217可以设置在半导体基底100与最下字线202之间，上栅极绝缘层216可以设置在选择栅极206上。间隙填充绝缘层180可以被设置为将字线202、203、204、205和207中的每条字线、选择栅极206、栅极层间绝缘层211至215中的每个、下栅极绝缘层217以及上栅极绝缘层216水平分开。选择栅极206可以包括被间隙填充绝缘层180彼此水平分开的串选择线SSL和地选择线GSL。

沟道孔CH可以设置为穿透字线202、203、204、205和207以及选择栅极206。半导体基底100可以在其中设置有凹陷区RSR，该凹陷区RSR连接在水平方向上彼此间隔开的一对沟道孔CH。串选择线SSL可以穿透一个沟道孔CH，其中，该沟道孔CH连接到被地选择线GSL穿透的与该沟道孔相邻的另一个沟道孔CH。

电荷存储结构VL和有源图案300可以设置在凹陷区RSR和每个沟道孔CH中。有源图案300可以具有端部，该端部穿过串选择线SSL，并且在该端部上顺序地设置有用于将有源图案300连接到位线270的第一接触件640、子线(subsidiary line)650和第二接触件660。有源图案300可以具有相对的端部，该相对的端部穿透地选择线GSL，并且通过其它第一接触件640连接到共源极线CSL。

图15A至图15K是示出形成根据发明构思的实施例的三维半导体存储器装置的方法的图。

参照图15A，准备包括阱区105的半导体基底100。可以通过离子注入来形成阱区105。阱区105可以包含p型掺杂剂。在半导体基底100的表面上形成表面掺杂层107。表面掺杂层107是下面描述的用于调节下选择栅极的阈值电压的层。表面掺杂层107可以包含p型掺杂剂。在半导体基底100上交替地形成牺牲层121、122、123、124、125和126以及栅极层间绝缘层211、212、213、214、215和216。即，将布置在牺牲层结构120中的牺牲层121至126堆叠成分别通过栅极层间绝缘层211至216彼此间隔开。分别插置在牺牲层121至126之间的层间栅极绝缘层211至216形成栅极层间绝缘结构210。

栅极层间绝缘层211至216可以由至少一种绝缘材料形成。例如，栅极层间绝缘层211至216可以包括氧化硅层和氮化硅层中的至少一种。牺牲层121至126可以由可被选择性去除同时尽可能少地蚀刻栅极层间绝缘层211至216的材料形成。例如，当栅极层间绝缘层211至216由氧化硅形成时，牺牲层121至126可以由氮化硅形成。

牺牲层121比栅极层间绝缘层211更早地形成在半导体基底100上，使得在随后的工艺中形成的下选择线可以有效地控制半导体基底100或阱区105的电位。即，如示出的，最早形成的牺牲层121比最早形成的栅极层间绝缘层211更靠近半导体基底100。可以在牺牲层121与半导体基底100之间形成缓冲层110。

参照图15B和图15C，使栅极层间绝缘结构210和牺牲层结构120图案化以形成开口220。通过蚀刻由开口220暴露的半导体基底100来形成凹陷区102。随后，如图15C中所示，形成半导体层300a以覆盖开口220的内壁以及凹陷区102的下表面102a和侧表面102b。在随后的工艺中，在与开口220相交的方向上使半导体层300a图案化，以用作形成存储器单元串的有源图案(即，沟道)。

可以通过化学气相沉积将半导体层300a形成为共形地覆盖开口220和凹陷区102的内壁。可选择地，半导体层300a可以通过外延技术填充开口220和凹陷区102。形成绝缘柱310以填充形成有半导体层300a的开口220和凹陷区102。绝缘柱310可以例如由氧化硅或氮化硅形成。

参照图15D，再次使栅极层间绝缘结构210和牺牲层结构120图案化以在开口220之间形成初步栅极隔离区225以暴露半导体基底100或缓冲层110的上表面。即，可以在相邻的绝缘柱310之间形成初步栅极隔离区225。初步栅极隔离区225可以形成在将要在下方形成的字线延伸的方向上。优选地，初步栅极隔离区225可以形成在绝缘柱310之间的中心处。因此，栅极层间绝缘层211至216的侧壁和牺牲层121至126的侧壁被初步栅极隔离区225暴露。缓冲层110可以用作蚀刻停止层，以防止半导体基底100被过度蚀刻。

在与初步栅极隔离区225相邻的半导体基底100中形成共源极线CSL。共源极线CSL可以形成为水平延伸的线形形状。可以通过离子注入形成共源极线CSL。共源极线CSL可以通过注入n型掺杂剂形成。

参照图15E，去除被初步栅极隔离区225暴露的牺牲层121至126。因此，在栅极层间绝缘层211至216之间形成栅极区226以暴露半导体层300a的侧壁。当去除牺牲层121至126时，可以去除缓冲层110。半导体基底100的上表面可以被初步栅极隔离区225和栅极区226暴露。

可以使用相对于牺牲层121至126的蚀刻选择性比相对于栅极层间绝缘层211至216、半导体基底100、半导体层300a和绝缘柱310的蚀刻选择性大的蚀刻配方来执行牺牲层121至126的去除。可以通过各向同性蚀刻去除牺牲层121至126。

参照图15F，在形成有栅极区226的所得产物上形成信息存储层230。信息存储层230可以包括阻挡绝缘层、电荷存储层和隧道绝缘层。隧道绝缘层至少形成为覆盖半导体层300a的通过栅极区226暴露的侧壁。电荷存储层和阻挡绝缘层可以形成为共形地覆盖形成有隧道绝缘层的所得产物。

具体地，由于半导体层300a的侧壁通过栅极区226暴露，因此可以通过热氧化在半导体层300a的被暴露的表面上形成隧道绝缘层。可以在热氧化期间恢复半导体层300a的受损表面。可以使用能够实现优异的台阶覆盖性的薄膜形成方法(例如，化学气相沉积或原子层沉积)来形成电荷存储层和阻挡绝缘层。

参照图15G，在形成有信息存储层230的所得产物上形成栅极导电层200以填充初步栅极隔离区225和栅极区226。栅极导电层200可以由用于实现优异的台阶覆盖性的薄膜形成技术中的至少一种技术来形成。栅极导电层200可以是多晶硅层、硅化物层和金属层中的至少一种。

参照图15H，使栅极导电层200图案化以形成限定彼此电分离的下选择栅极201、字线202至205和上选择栅极206的栅极隔离区229。下选择栅极201、字线202至205和上选择栅极206形成字线结构200。下选择栅极201、字线202至205和上选择栅极206被栅极层间绝缘层211至216彼此竖直地分隔开。

栅极隔离区229的形成可以包括：形成光致抗蚀剂图案，然后使用光致抗蚀剂图案作为蚀刻掩模对栅极导电层200执行各向异性蚀刻。在这种情况下，为了使下选择栅极201、字线202至205以及上选择栅极206彼此电分离，可以将光致抗蚀剂图案形成为暴露比初步栅极隔离区225的区域宽的区域。

参照图15I和15J，形成间隙填充绝缘层180以填充栅极隔离区229。随后，如图15J中所示，使半导体层300a图案化以形成将半导体层300a二维地分离的柱分离区227。通过形成柱分离区227而形成有源图案300。

优选地，间隙填充绝缘层180由氧化硅形成，但不限于此。间隙填充绝缘层180可以由其它各种绝缘材料中的至少一种形成。半导体层300的图案化可以包括形成掩模图案以在与开口220或栅极隔离区229相交的方向上暴露半导体层300，然后使用该掩模图案作为蚀刻掩模对半导体层300执行各向异性蚀刻。

参照图15K，在柱分离区227中形成绝缘分离柱228。绝缘分离柱228可以由氧化硅或氮化硅形成。通过对有源图案300进行离子注入而形成漏极区335。在漏极区335上形成位线270。位线270可以在与字线结构200延伸的方向相交的方向上延伸。

根据发明构思的实施例，通过在半导体基底100中形成凹陷区102可以使下选择栅极的电场的变形最小化。因此，可以改善三维半导体存储器装置的可靠性。

图16A至图16H是形成根据发明构思的另一实施例的三维半导体存储器装置的方法的图。由于除了有源图案的形状上的差异之外，图16A至图16H的构造与根据上面的实施例的构造相似，因此为了简洁描述，下面省略重复的技术特征。

参照图16A，准备包括阱区105的半导体基底100。可以通过离子注入来形成阱区105。阱区105含有p型掺杂剂。在半导体基底100的表面上形成表面掺杂层107。表面掺杂层107是下面描述的用于调整下选择栅极的阈值电压的层。表面掺杂层107可以包含p型掺杂剂。在半导体基底100上交替地形成牺牲层121、122、123、124、125和126以及栅极层间绝缘层211、212、213、214、215和216。即，将布置在牺牲层结构120中的牺牲层121至126堆叠成分别被栅极层间绝缘层211至216彼此间隔开。分别插置在牺牲层121至126之间的层间栅极绝缘层211至216形成栅极层间绝缘结构210。

栅极层间绝缘层211至216可以由至少一种绝缘材料形成。例如，栅极层间绝缘层211至216可以包括氧化硅层或氮化硅层中的至少一种。牺牲层121至126可以由可被选择性地去除同时使栅极层间绝缘层211至216的蚀刻最小化的材料形成。

牺牲层121比栅极层间绝缘层211早地形成在半导体基底100上，使得在随后的工艺中形成的下选择线可以有效地控制半导体基底100或阱区105的电位。即，如示出的，最早形成的牺牲层121比最早形成的栅极层间绝缘层211更靠近半导体基底100。在这种情况下，可以在牺牲层121与半导体基底100之间形成缓冲层110。

随后，使栅极层间绝缘结构210和牺牲层结构120图案化以形成开口222。与根据上面实施例的开口不同，开口222可以具有孔的形状或圆柱形的形状。通过蚀刻被开口222暴露的半导体基底100而形成凹陷区102。

有源图案300形成为覆盖开口222的内壁和凹陷区102的下表面102a和侧表面102b。有源图案300可以具有圆柱形形状。可以通过化学气相沉积将有源图案300形成为共形地覆盖开口222和凹陷区102的内壁。可选择地，有源图案300可以通过外延技术填充开口222和凹陷区102。将绝缘柱310形成为填充其中形成了有源图案300的开口222和凹陷区102。绝缘柱310可以例如由氧化硅或氮化硅形成。绝缘柱310可以具有圆柱形形状。

参照图16B，再次使栅极层间绝缘结构210和牺牲层结构120图案化以在开口222之间形成初步栅极隔离区225，以暴露半导体基底100或缓冲层110的上表面。即，初步栅极隔离区225可以被形成在相邻的绝缘柱310之间。初步栅极隔离区225可以被形成在将要在下方形成的字线延伸所在的方向上。优选地，初步栅极隔离区225可以形成在绝缘柱310之间的中心处。因此，栅极层间绝缘层211至216的侧壁和牺牲层121至126的侧壁被初步栅极隔离区225暴露。缓冲层110可以用作蚀刻停止层，以防止半导体基底100被过度蚀刻。

在与初步栅极隔离区225相邻的半导体基底100中形成共源极线CSL。共源极线CSL可以形成为水平延伸的线形形状。可以通过离子注入形成共源极线CSL。可以通过注入n型掺杂剂来形成共源极线CSL。

参照图16C，去除被初步栅极隔离区225暴露的牺牲层121至126。因此，在栅极层间绝缘层211至216之间形成栅极区226以暴露半导体层300a的侧壁。在去除牺牲层121至126的同时，可以去除缓冲层110。半导体基底100的上表面可以被初步栅极隔离区225和栅极区226暴露。

可以使用对于牺牲层121至126的蚀刻选择性比对于栅极层间绝缘层211至216、半导体基底100、有源图案300和绝缘柱310的蚀刻选择性更大的蚀刻配方来执行牺牲层121至126的去除。可选择地，可以通过各向同性蚀刻来去除牺牲层121至126。

参照图16D，在形成有栅极区226的所得产物上形成信息存储层230。信息存储层230可以包括阻挡绝缘层、电荷存储层和隧道绝缘层。隧道绝缘层至少形成为覆盖有源图案300的被栅极区226暴露的侧壁。电荷存储层和阻挡绝缘层可以形成为共形地覆盖形成有隧道绝缘层的所得产物。

具体地，由于有源图案300的侧壁通过栅极区226暴露，因此可以通过热氧化在有源图案300的暴露的表面上形成隧道绝缘层。可以在热氧化期间恢复有源图案300的受损表面。可以使用能够实现优异的台阶覆盖性的薄膜形成方法(例如，化学气相沉积或原子层沉积)形成电荷存储层和阻挡绝缘层。

参照图16E，在形成有信息存储层230的所得产物上形成栅极导电层200，以填充初步栅极隔离区225和栅极区226。可以通过用于实现优异的台阶覆盖性的薄膜形成技术中的至少一种技术来形成栅极导电层200。栅极导电层200可以是多晶硅层、硅化物层和金属层中的至少一种。

参照图16F，使栅极导电层200图案化以形成限定彼此电分离的下选择栅极201、字线202至205和上选择栅极206的栅极隔离区229。下选择栅极201、字线202至205和上选择栅极206形成字线结构200。下选择栅极201、字线202至205和上选择栅极206在竖直方向上被栅极层间绝缘层211至216彼此分离。

栅极隔离区229的形成可以包括：形成光致抗蚀剂图案，然后使用该光致抗蚀剂图案作为蚀刻掩模对栅极导电层200执行各向异性蚀刻。在这种情况下，为了将下选择栅极201、字线202至205和上选择栅极206彼此电分离，可以将光致抗蚀剂图案形成为暴露比初步栅极隔离区225的区域大的区域。

参照图16G，形成间隙填充层180以填充栅极隔离区229。优选地，间隙填充绝缘层180由氧化硅形成，但是不限于此。间隙填充绝缘层180可以由其它各种绝缘材料中的至少一种来形成。形成间隙填充绝缘层180，然后暴露有源图案300的上表面。

参照图16H，通过对有源图案300离子注入来形成漏极区335。在漏极区335上形成位线270。位线270可以在与字线结构200延伸的方向相交的方向上延伸。

根据发明构思的实施例，可以通过在半导体基底100中形成凹陷区102来使下选择栅极的电场的变形最小化。因此，可以改善所得的三维半导体存储器装置的可靠性。

可以以各种类型的半导体封装件来实现根据上述实施例的三维半导体存储器装置。例如，根据发明构思的实施例的三维存储器装置可以以诸如堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中裸片(die-in-waffle-pack)、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造的封装(WFP)或晶圆级加工的堆叠封装(WSP)的方式来封装。安装有根据发明构思的实施例的三维半导体存储器装置的封装件还可以包括例如控制三维半导体存储器装置的控制器和/或逻辑器件。

根据发明构思的实施例，有源图案设置在半导体基底的凹陷区处。由于有源图案设置在凹陷区处，因此可以使位于绝缘柱的拐角处的电场的变形最小化。此外，由于下选择栅极的沟道区具有较低的沟道剂量，因此下选择栅极可以更容易地形成反转区。因此，可以改善三维半导体存储器装置的可靠性。

上面公开的主题被认为是说明性的而不是限制性的，并且所附权利要求意图覆盖落入发明构思的真实精神和范围内的所有这样的修改、改善和其它实施例，发明构思的真实精神和范围将由权利要求及其等同物的最广泛的允许解释来确定，并且不应该受前述具体实施方式的局限或限制。

Claims (19)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：

下选择栅极，位于半导体基底上；

下栅极绝缘层，位于下选择栅极与半导体基底之间；以及

有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层，

其中，下栅极绝缘层具有位于比半导体基底的上表面低的下表面，

其中，下选择栅极具有朝向下选择栅极的上表面凹入的下表面。

2.根据权利要求1所述的三维半导体存储器装置，其中，下栅极绝缘层的下表面朝向半导体基底凸起。

3.根据权利要求1所述的三维半导体存储器装置，其中，下栅极绝缘层具有朝向下选择栅极凸起的上表面。

4.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：

半导体柱，位于半导体基底与有源图案之间，半导体柱穿透下选择栅极和下栅极绝缘层；以及

半导体介电图案，位于半导体柱与下选择栅极之间。

5.根据权利要求4所述的三维半导体存储器装置，其中，半导体介电图案具有与半导体柱接触的内侧壁，并朝向半导体柱的内侧凹入地凹陷。

6.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：

半导体柱，位于半导体基底与有源图案之间，半导体柱穿透下选择栅极和下栅极绝缘层，

其中，半导体柱与下选择栅极之间的距离小于下选择栅极与半导体基底之间的距离。

7.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：多个栅极层间绝缘层，位于下选择栅极上并被有源图案穿透，

其中，所述多个栅极层间绝缘层中的每个栅极层间绝缘层具有平坦的上表面和下表面。

8.根据权利要求1所述的三维半导体存储器装置，其中，下选择栅极的上表面是平坦的。

9.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：字线，堆叠在下选择栅极上，

其中，每条字线具有平坦的上表面和下表面。

10.根据权利要求1所述的三维半导体存储器装置，其中，下栅极绝缘层具有侧壁和中心部分，侧壁均具有厚度，中心部分具有比侧壁的厚度大的厚度。

11.根据权利要求1所述的三维半导体存储器装置，其中，下选择栅极具有侧壁和中心部分，侧壁均具有厚度，中心部分具有比侧壁的厚度小的厚度。

12.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：表面掺杂层，位于下栅极绝缘层与半导体基底之间。

13.一种三维半导体存储器装置，所述三维半导体存储器装置包括：

下选择栅极，位于半导体基底上；

下栅极绝缘层，位于下选择栅极与半导体基底之间；以及

有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层，

其中，下栅极绝缘层具有侧壁和中心部分，侧壁均具有厚度，中心部分具有比侧壁的厚度大的厚度，

其中，下选择栅极具有朝向下选择栅极的上表面凹入的下表面。

14.根据权利要求13所述的三维半导体存储器装置，其中，

下栅极绝缘层具有朝向半导体基底凸起的下表面，

下栅极绝缘层具有朝向下选择栅极凸起的上表面。

15.根据权利要求13所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：

半导体柱，位于半导体基底与有源图案之间，半导体柱穿透下选择栅极和下栅极绝缘层；以及

半导体介电图案，位于半导体柱与下选择栅极之间，

其中，半导体介电图案具有与半导体柱接触的内侧壁，并朝向半导体柱的内侧凹入地凹陷。

16.一种三维半导体存储器装置，所述三维半导体存储器装置包括：

下选择栅极，位于半导体基底上；

下栅极绝缘层，位于下选择栅极与半导体基底之间；以及

有源图案，在与半导体基底的上表面垂直的方向上延伸，并穿透下选择栅极和下栅极绝缘层，

其中，下选择栅极具有朝向下选择栅极的上表面凹入的下表面。

17.根据权利要求16所述的三维半导体存储器装置，其中，下选择栅极的上表面是平坦的。

18.根据权利要求16所述的三维半导体存储器装置，其中，下栅极绝缘层具有与半导体基底接触的下表面，

下栅极绝缘层的下表面位于比半导体基底的上表面低的位置。

19.根据权利要求16所述的三维半导体存储器装置，其中，

下栅极绝缘层具有朝向半导体基底凸起的下表面，

下栅极绝缘层具有朝向下选择栅极凸起的上表面。

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