KR20220046283A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20220046283A
KR20220046283A KR1020200129507A KR20200129507A KR20220046283A KR 20220046283 A KR20220046283 A KR 20220046283A KR 1020200129507 A KR1020200129507 A KR 1020200129507A KR 20200129507 A KR20200129507 A KR 20200129507A KR 20220046283 A KR20220046283 A KR 20220046283A
Authority
KR
South Korea
Prior art keywords
layer
channel
memory cell
word line
semiconductor
Prior art date
Application number
KR1020200129507A
Other languages
English (en)
Inventor
홍재호
김현철
김용석
김일권
서형원
유성원
이경환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200129507A priority Critical patent/KR20220046283A/ko
Priority to US17/362,138 priority patent/US11887648B2/en
Priority to CN202110819494.6A priority patent/CN114300453A/zh
Priority to TW110127552A priority patent/TWI824270B/zh
Publication of KR20220046283A publication Critical patent/KR20220046283A/ko
Priority to US18/544,996 priority patent/US20240119984A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/108—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1027—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판 상의 제1 도전형의 불순물이 도핑된 공통 소스 반도체층, 상기 공통 소스 반도체층 상에 교번적으로 적층되는 복수의 절연층 및 복수의 워드 라인 구조체, 및 상기 복수의 절연층 및 상기 복수의 워드 라인 구조체를 관통하여 수직 방향을 따라서 연장되는 채널 홀의 내측벽을 덮는 메모리 셀 유전층, 및 상기 채널 홀을 채우는 메모리 셀 구조체;를 포함하며, 상기 메모리 셀 구조체는, 상기 메모리 셀 유전층을 사이에 가지며 상기 채널 홀의 적어도 일부분을 채우는 채널층, 상기 채널층의 상면을 덮으며 상기 채널 홀의 상측 일부분을 채우는 제2 도전형의 불순물이 도핑된 드레인층을 포함하고, 상기 메모리 셀 유전층은, 상기 복수의 채널 홀의 내측벽을 덮는 게이트 절연층 및 상기 게이트 절연층과 상기 채널층 사이에 개재되는 전하 트랩층으로 이루어진다.

Description

반도체 메모리 소자{Semiconductor memory devices}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터리스(capacitorless) 반도체 메모리 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 이에 따라, 반도체 메모리 소자도 고직접화 및 대용량화가 요구되고 있다.
반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory)의 경우 커패시터를 포함하나, 메모리 기능을 수행하기 위하여 커패시터 용량은 감소시키기가 어렵기 때문에, 고집적화에 한계가 나타나고 있다.
본 발명의 기술적 과제는 고집적화가 가능한 커패시터리스 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다. 본 발명에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판 상의 제1 도전형의 불순물이 도핑된 공통 소스 반도체층; 상기 공통 소스 반도체층 상에 교번적으로 적층되는 복수의 절연층 및 복수의 워드 라인 구조체; 및 상기 복수의 절연층 및 상기 복수의 워드 라인 구조체를 관통하여 수직 방향을 따라서 연장되는 채널 홀의 내측벽을 덮는 메모리 셀 유전층, 및 상기 채널 홀을 채우는 메모리 셀 구조체;를 포함하며, 상기 메모리 셀 구조체는, 상기 메모리 셀 유전층을 사이에 가지며 상기 채널 홀의 적어도 일부분을 채우는 채널층, 상기 채널층의 상면을 덮으며 상기 채널 홀의 상측 일부분을 채우는 제2 도전형의 불순물이 도핑된 드레인층을 포함하고, 상기 메모리 셀 유전층은, 상기 복수의 채널 홀의 내측벽을 덮는 게이트 절연층 및 상기 게이트 절연층과 상기 채널층 사이에 개재되는 전하 트랩층으로 이루어진다.
본 발명에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판으로부터 수직 방향으로 순차적으로 적층되는 셀 소스층, 채널층, 및 드레인층으로 이루어지며, 상기 수직 방향으로 연장되는 수직 기둥 형상을 각각 가지는 복수의 메모리 셀 구조체; 상기 수직 방향을 따라서 서로 이격되며 상기 복수의 메모리 셀 구조체를 포위하는 복수의 워드라인 구조체; 상기 복수의 메모리 셀 구조체 각각의 채널층과 상기 복수의 워드 라인 구조체 사이에 개재되는 복수의 메모리 셀 유전층; 및 상기 복수의 워드 라인 구조체의 상기 드레인층과 전기적으로 연결되며, 상기 복수의 워드 라인 구조체 상에서 제1 수평 방향을 따라서 연장되고 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라서 일정한 간격을 가지는 복수의 비트 라인;을 포함하며, 상기 드레인층은 제1 도전형의 불순물이 도핑되고, 상기 셀 소스층은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑되고, 상기 복수의 메모리 셀 유전층 각각은, 상기 복수의 워드 라인 구조체를 덮는 게이트 절연층 및 상기 게이트 절연층과 상기 채널층 사이에 개재되는 전하 트랩층으로 이루어진다.
본 발명에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판 상의 식각 정지막; 상기 반도체 기판 상의 제1 도전형의 불순물이 도핑된 공통 소스 반도체층; 상기 공통 소스 반도체층 상에 교번적으로 적층되는 복수의 절연층 및 복수의 워드 라인 구조체; 상기 복수의 절연층, 상기 복수의 워드 라인 구조체, 및 상기 식각 정지막을 수직 방향을 따라서 관통하여 상기 반도체 기판 내로 연장되는 복수의 채널 홀 각각의 내측벽을 순차적으로 덮는 게이트 절연층 및 전하 트랩층으로 이루어지는 메모리 셀 유전층; 상기 메모리 셀 유전층과 이격되는 배리어 절연층을 사이에 가지며 상기 복수의 채널 홀 각각의 하측 일부분을 채우는 상기 매립 반도체층;, 상기 공통 소스 반도체층을 사이에 가지며 상기 매립 반도체층과 이격되고, 상기 메모리 셀 유전층을 사이에 가지며 상기 복수의 채널 홀 각각의 일부분을 채우며 상기 매립 반도체층과 동일한 물질로 이루어지는 채널층, 상기 채널층의 상면을 덮으며 상기 채널 홀 각각의 상측 일부분을 채우고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인층을 각각 포함하는 복수의 메모리 셀 구조체; 및 상기 복수의 메모리 셀 구조체 각각의 상기 드레인층과 전기적으로 연결되며, 상기 복수의 메모리 셀 구조체 상에서 제1 수평 방향을 따라서 연장되고 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라서 일정한 간격을 가지는 복수의 비트 라인;을 포함한다.
본 발명에 따른 반도체 메모리 소자는, 복수의 메모리 셀 구조체 각각이 pnpn의 사이리스터 구조를 가지도록 하여, 복수의 메모리 셀 구조체 각각에 대하여 고전류 상태와 저전류 상태의 2개의 전류 상태, 즉 저장된 1 비트의 데이터에 대한 쓰기 동작과 읽기 동작이 수행될 수 있는 DRAM과 같은 휘발성 메모리 소자로 기능할 수 있으며, 채널층과 접하는 전하 트랩층에 캐리어가 트랩되어, 유지 시간(retention time)과 메모리 윈도우(memory window) 특성이 향상될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 평면도 및 단면도들이고, 도 1d는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 동작을 설명하기 위한 단면도이다.
도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 및 도 6b, 도 7a 내지 도 7c, 도 8, 도 9, 도 10, 도 11a 내지 도 11c, 도 12a 내지 12c, 그리고 도 13a 내지 도 13c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 평면도(top view)들 및 단면도들이다.
도 14 내지 도 17 각각은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 1a 내지 도 1c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 평면도(top view) 및 단면도들이고, 도 1d는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 동작을 설명하기 위한 단면도이다. 구체적으로, 도 1a는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 평면도이고, 도 1b 및 도 1d 각각은 도 1a의 B-B' 선을 따라 절단한 단면도이고, 도 1c는 도 1b의 C-C' 선을 따라 절단한 단면도이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 메모리 소자(1)는 반도체 기판(102) 상에 배치되는 공통 소스 반도체층(180), 공통 소스 반도체층(180) 상에 배치되며 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 절연층(132), 복수의 절연층(132)의 사이에 개재되며, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 워드 라인 구조체(WL), 및 수직 방향(Y 방향)을 따라서 연장되는 복수의 메모리 셀 구조체(MCS)를 포함한다. 복수의 메모리 셀 구조체(MCS)는 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180)을 관통하여 반도체 기판(102) 내로 연장되는 복수의 채널 홀(CH) 내에 개재될 수 있다. 반도체 기판(102)과 공통 소스 반도체층(180) 사이에는 식각 정지층(110)이 개재될 수 있다.
반도체 기판(102)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 반도체 기판(102)은 저머늄(Ge, germanium)과 같은 반도체 원소를 포함하거나, SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 또는 반도체 기판(102)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 예를 들면, 반도체 기판(102)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
일부 실시 예에서, 반도체 기판(102)에는 소자분리막(도시 생략)이 형성될 수 있다. 상기 소자분리막은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 상기 소자분리막은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 상기 소자분리막은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다. 상기 소자분리막은 STI(shallow trench isolation) 구조를 가질 수 있다.
식각 정지층(110)은 산질화물로 이루어질 수 있다. 예를 들면, 식각 정지층(110)은 실리콘 산질화물(SiON)로 이루어질 수 있다. 절연층(132)은 산화물로 이루어질 수 있다. 예를 들면, 절연층(132)은 실리콘 산화물로 이루어질 수 있다.
복수의 워드 라인 구조체(WL)는 반도체 기판(102) 상에서 수평 방향(X 방향 또는 Y 방향)으로 연장되고, 반도체 기판(102)에 수직인 수직 방향(Z 방향)을 따라 상호 중첩될 수 있다. 워드 라인 구조체(WL)는 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
일부 실시 예에서, 복수의 채널 홀(CH) 각각의 수평 방향(X 방향 또는 Y 방향)의 폭은 반도체 기판(102)에 가까울수록 더 작아지는 테이퍼드(tapered)된 형상을 가질 수 있다. 다른 일부 실시 예에서, 복수의 채널 홀(CH) 각각의 수평 방향(X 방향 또는 Y 방향)의 폭은, 복수의 채널 홀(CH) 각각의 최상단보다 하측에서 최대 폭을 가지고, 최대 폭을 가지는 부분으로부터 반도체 기판(102)에 가까울수록 더 작아질 수 있다.
메모리 셀 유전층(MCD)은 복수의 워드 라인 구조체(WL)와 채널층(150) 사이에 개재될 수 있다. 메모리 셀 구조체(MCS)는 메모리 셀 유전층(MCD)을 사이에 가지며 채널 홀(CH)의 적어도 일부분을 채우는 채널층(150), 채널층(150)의 상면을 덮으며 채널 홀(CH)의 상측 일부분을 채우는 드레인층(170)을 포함할 수 있다. 후술하겠으나, 메모리 셀 구조체(MCS)는 셀 소스층(180S)을 더 포함할 수 있다. 일부 실시 예에서, 채널층(150)은 메모리 셀 유전층(MCD)을 사이에 가지며 채널 홀(CH)의 내측벽을 덮는 실린더 형상을 가질 수 있으며, 메모리 셀 구조체(MCS)는 실린더 형상의 채널층(150)의 내부를 채우는 충전 절연층(160)을 더 포함할 수 있다. 일부 실시 예에서, 채널층(150)은 대체로 일정한 두께를 가지며 메모리 셀 유전층(MCD) 상을 컨포멀하게 덮을 수 있다. 메모리 셀 유전층(MCD)은 채널층(150)의 외측벽을 포위할 수 있다.
채널층(150)의 상면은 드레인층(170)과 접할 수 있고, 채널층(150)의 하면은 공통 소스 반도체층(180)과 접할 수 있다. 반도체 기판(102) 내로 연장되는 채널 홀(CH)의 하측 부분은 매립 반도체층(150E)이 채울 수 있다. 매립 반도체층(150E)은 공통 소스 반도체층(180)을 사이에 두고 채널층(150)과 이격될 수 있다. 일부 실시 예에서, 충전 절연층(160)은 채널층(150)의 내부로부터 공통 소스 반도체층(180)을 관통하여 매립 반도체층(150E) 내부로 연장될 수 있다. 채널 홀(CH)의 하측 부분에서, 매립 반도체층(150E)과 반도체 기판(102) 사이에는 배리어 절연층(MCI)이 개재될 수 있다. 일부 실시 예에서, 배리어 절연층(MCI)은 채널 홀(CH)의 하측 부분에서, 반도체 기판(102) 및 식각 정지층(110)을 덮을 수 있다. 배리어 절연층(MCI)은 매립 반도체층(150E)의 측면 및 하면을 포위할 수 있다.
일부 실시 예에서, 채널층(150)은 불순물이 도핑되지 않은 인트린직(intrinsic) 반도체 물질로 이루어질 수 있다. 예를 들어, 채널층(150)은 인트린직 폴리 실리콘으로 이루어질 수 있다. 다른 일부 실시 예에서 채널층(150)은 상대적으로 낮은 p0의 도핑 농도를 가지는 폴리 실리콘으로 이루어질 수 있다.
매립 반도체층(150E)은 채널층(150)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 매립 반도체층(150E)은 불순물이 도핑되지 않은 인트린직 폴리 실리콘으로 이루어질 수 있다. 다른 일부 실시 예에서 채널층(150)은 상대적으로 낮은 p0의 도핑 농도를 가지는 폴리 실리콘으로 이루어질 수 있다.
드레인층(170)은 제1 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 도전형은 p형일 수 있다. 예를 들면, 드레인층(170)은 p형 불순물이 고농도로 도핑된 p+ 폴리 실리콘으로 이루어질 수 있다. 공통 소스 반도체층(180)은 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 도전형은 n형일 수 있다. 예를 들면, 공통 소스 반도체층(180)은 n형 불순물이 고농도로 도핑된 n+ 폴리 실리콘으로 이루어질 수 있다.
일부 실시 예에서, 메모리 셀 유전층(MCD)은 공통 소스 반도체층(180)으로부터 드레인층(170)까지 채널 홀(CH)의 내측벽을 따라서 연장될 수 있다. 예를 들면, 메모리 셀 유전층(MCD)은 대체로 일정한 두께를 가지며 채널 홀(CH)의 내측벽을 컨포멀(conformal)하게 덮을 수 있다. 다른 일부 실시 예에서, 메모리 셀 유전층(MCD)은 복수의 워드 라인 구조체(WL) 각각과 채널층(150) 사이에 배치되며 서로 이격되는 복수개일 수 있다.
메모리 셀 유전층(MCD) 및 배리어 절연층(MCI)은 게이트 절연층(142) 및 전하 트랩층(144)으로 이루어지는 적층 절연 구조체(140)로 이루어질 수 있다. 게이트 절연층(142)은 워드 라인 구조체(WL)와 접할 수 있고, 전하 트랩층(144)은 게이트 절연층(142)을 사이에 두고 워드 라인 구조체(WL)와 이격될 수 있다. 전하 트랩층(144)은 채널층(150)과 접할 수 있고, 게이트 절연층(142)은 전하 트랩층(144)을 사이에 두고 채널층(150)과 이격될 수 있다.
일부 실시 예에서, 게이트 절연층(142)은 채널 홀(CH)의 내측벽을 컨포멀하게 덮을 수 있고, 전하 트랩층(144)은 채널 홀(CH)의 내측벽을 덮는 게이트 절연층(142)을 컨포멀하게 덮을 수 있다. 다른 일부 실시 예에서, 게이트 절연층(142)은 채널 홀(CH)의 내측벽에 노출되는 복수의 워드 라인 구조체(WL) 각각을 덮으며 서로 이격되는 복수개일 수 있고, 전하 트랩층(144)은 복수개의 게이트 절연층(142) 각각을 덮는 복수개일 수 있다. 또 다른 일부 실시 예에서, 게이트 절연층(142)은 채널 홀(CH)의 내측벽을 컨포멀하게 덮을 수 있고, 전하 트랩층(144)은 게이트 절연층(142)을 사이에 가지며, 복수개의 워드 라인 구조체(WL) 각각에 대향하며 서로 이격되는 복수개일 수 있다.
게이트 절연층(142)은 상대적으로 낮은 트랩 사이트 밀도(trap site density)를 가지는 물질로 이루어질 수 있고, 전하 트랩층(144)은 상대적으로 높은 트랩 사이트 밀도를 가지는 물질로 이루어질 수 있다. 예를 들면, 게이트 절연층(142)은 실리콘 산화물로 이루어질 수 있다. 일부 실시 예에서, 전하 트랩층(144)은 게이트 절연층(142)보다 높은 유전율을 가지는 high-k 물질로 이루어질 수 있다. 예를 들면, 전하 트랩층(144)은 실리콘 질화물, HfO2, Al2O3, ZrO2, Y2O3, HfSON, HfON, HfAlO 중 적어도 하나로 이루어질 수 있다. 일부 실시 예에서, 전하 트랩층은 전이 금속 원자가 도핑된 유전막일 수 있다. 예를 들면, 전하 트랩층(144)은 Ta, V, Ru, Nb, Mn, Pd, Ir 및 Sb 등의 전이 금속 원자가 도핑된 HfO2, 또는 Zn, W, Mo, Ru, Si, Hf, Ni 및 Pt 등의 전이 금속 원자가 도핑된 Al2O3일 수 있다.
적층 절연 구조체(140)는 반도체 기판(102)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이의 부분과 동일한 수직 레벨에 위치하는 절연 오프닝(140O)을 가질 수 있다. 절연 오프닝(140O)은 채널 홀(CH)의 내측벽을 따라서 연장되어 채널 홀(CH)의 하측 일부분을 완전히 포위할 수 있다.
메모리 셀 유전층(MCD) 및 배리어 절연층(MCI)은 채널 오프닝(140O)을 사이에 가지며 서로 이격될 수 있다. 메모리 셀 유전층(MCD) 및 배리어 절연층(MCI) 각각은 채널 오프닝(140O)의 상측 및 하측에 위치하는 적층 절연 구조체(140)의 부분일 수 있다. 메모리 셀 유전층(MCD)을 이루는 게이트 절연층(142)의 부분 및 전하 트랩층(144)의 부분을 각각 제1 게이트 절연층 및 제1 전하 트랩층이라 호칭할 수 있고, 배리어 절연층(MCI)을 이루는 게이트 절연층(142)의 부분 및 전하 트랩층(144)의 부분을 각각 제2 게이트 절연층 및 제2 전하 트랩층이라 호칭할 수 있다. 따라서 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층은 채널 오프닝(140O)을 사이에 가지며 서로 이격될 수 있고, 상기 제1 전하 트랩층과 상기 제2 전하 트랩층은 채널 오프닝(140O)을 사이에 가지며 서로 이격될 수 있다.
공통 소스 반도체층(180)은 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이에서 수평 방향(X 방향 및 Y 방향)을 따라서 연장되는 베이스 소스층(180B) 및 베이스 소스층(180B)으로부터 연장되며 채널 홀(CH) 내에서 채널층(150)과 매립 반도체층(150E) 사이에 개재되는 셀 소스층(180S)으로 이루어질 수 있다. 셀 소스층(180S)의 상면은 채널층(150)의 하면과 접할 수 있고, 셀 소스층(180S)의 하면은 매립 반도체층(150E)의 상면과 접할 수 있다.
베이스 소스층(180B)은 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이로부터 절연 오프닝(140O)까지 대체로 동일한 수직 높이를 가지고 연장될 수 있다. 베이스 소스층(180B)은 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이의 내부 공간(120S)을 채울 수 있다. 일부 실시 예에서, 셀 소스층(180S)의 수직 높이는, 베이스 소스층(180B)의 수직 높이보다 큰 값을 가질 수 있다. 예를 들면, 셀 소스층(180S)의 하면은 베이스 소스층(180B)의 하면보다 낮은 수직 레벨에 위치할 수 있고, 셀 소스층(180S)의 상면은 베이스 소스층(180B)의 상면보다 높은 수직 레벨에 위치할 수 있다. 예를 들면, 공통 소스 반도체층(180)은, 수평 평면(X-Y 평면)을 따라서 대체로 동일한 수직 높이를 가지고 연장되는 베이스 소스층(180B) 및 베이스 소스층(180B)으로부터 연장되며 채널 홀(CH) 내에서 상측 및 하측으로 연장되는 셀 소스층(180S)으로 이루어질 수 있다.
복수의 메모리 셀 구조체(MCS) 각각은 수직 방향(Z 방향)으로 이격되는 셀 소스층(180S)과 드레인층(170), 셀 소스층(180S)과 드레인층(170) 사이에 개재되는 채널층(150)을 포함하며, 베이스 소스층(180B)은 복수의 메모리 셀 구조체(MCS) 각각이 포함하는 셀 소스층(180S)을 서로 연결할 수 있다. 즉, 메모리 셀 구조체(MCS)는 반도체 기판(102)으로부터 수직 방향(Z 방향)으로 셀 소스층(180S), 채널층(150), 및 드레인층(170)이 순차적으로 적층되는 수직 기둥 형상을 가질 수 있다. 복수의 워드 라인 구조체(WL)는 수직 방향(Z 방향)을 따라서 서로 이격되며 메모리 셀 구조체(MCS)를 포위할 수 있다. 메모리 셀 유전층(MCD)은 메모리 셀 구조체(MCS)의 채널층(150)과 복수의 워드 라인 구조체(WL) 사이에 개재될 수 있다.
워드 라인 컷 영역(WLC)은 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180)의 베이스 소스층(180B)을 관통할 수 있다. 워드 라인 컷 영역(WLC)은 복수의 메모리 셀 구조체(MCS)와 이격되도록 배치될 수 있다. 예를 들면, 워드 라인 컷 영역(WLC)의 저면에는 식각 정지층(110)이 노출될 수 있다. 일부 실시 예에서, 워드 라인 컷 영역(WLC)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 매립 절연층(192)은 워드 라인 컷 영역(WLC)을 채울 수 있다. 예를 들면, 매립 절연층(192)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 매립 절연층(192)은 절연층(132)과 동일한 물질로 이루어질 수 있다.
선택 라인 컷 영역(SLC)은 복수의 절연층(132) 중 최상단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최상단의 워드 라인 구조체(WL)를 관통할 수 있다. 예를 들면, 선택 라인 컷 영역(SLC)에는 최상단의 워드 라인 구조체(WL)의 하면과 접하는 절연층(132)이 노출될 수 있다. 일부 실시 예에서, 선택 라인 컷 영역(SLC)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 일부 실시 예에서, 선택 라인 컷 영역(SLC)은 최상단의 워드 라인 구조체(WL)의 하면과 접하는 복수의 절연층(132) 중 차상단의 절연층(132) 내로 연장될 수 있다. 분리 절연층(194)은 선택 라인 컷 영역(SLC)을 채울 수 있다. 예를 들면, 분리 절연층(194)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 분리 절연층(194)은 매립 절연층(192)과 동일한 물질로 이루어질 수 있다.
일부 실시 예에서, 복수의 워드 라인 구조체(WL)는 수직 방향(Z 방향)을 따라서 서로 이격되는 3개를 포함할 수 있다. 복수의 워드 라인 구조체(WL) 중 선택 라인 컷 영역(SLC)에 의하여 분리되는 최상단의 워드 라인 구조체(WL)는 선택 라인(SL)일 수 있다. 선택 라인 컷 영역(SLC)에 의하여 분리되지 않고, 워드 라인 컷 영역(WLC)에 의하여 분리되는 워드 라인 구조체(WL)들 중 상측의 워드 라인 구조체(WL)는 제1 배리어 라인(UBA)일 수 있고, 하측의 워드 라인 구조체(WL)는 제2 배리어 라인(LBA)일 수 있다.
복수의 절연층(132) 상에는 드레인층(170)과 전기적으로 연결되는 복수의 비트 라인(BL)이 배치될 수 있다. 일부 실시 예에서 복수의 비트 라인(BL)은 제2 수평 방향(Y 방향)을 따라서 서로 대체로 일정한 간격을 가지며, 제2 수평 방향(Y 방향)과 직교인 제1 수평 방향(X 방향)을 따라서 연장될 수 있다. 도 1b에는 복수의 비트 라인(BL)이 복수의 메모리 셀 구조체(MCS)의 드레인층(170)과 접하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 비트 라인(BL)은 복수의 메모리 셀 구조체(MCS)의 드레인층(170)과 도전성 비아 및/또는 도전성 스터드를 통하여 전기적으로 연결될 수 있다.
도 1d를, 도 1a 내지 도 1c와 함께 참조하면, 반도체 메모리 소자(1)는 드레인층(170)에 드레인 전압(VD), 공통 소스 반도체층(180)에 소스 전압(VS), 선택 라인(SL)에 선택 전압(VG), 제1 배리어 라인(UBA)에 제1 배리어 전압(VA), 및 제2 배리어 라인(LBA)에 제2 배리어 전압(VB)이 제공되며 동작할 수 있다. 선택 전압(VG)은 복수의 메모리 셀 구조체(MCS) 중 하나의 메모리 셀 구조체(MCS)를 선택할 수 있는 전압이 제공될 수 있다.
예를 들면, 제1 배리어 라인(UBA)에 제1 배리어 전압(VA)으로 상대적으로 큰 값의 전압을 제공하고, 제2 배리어 라인(LBA)에 제2 배리어 전압(VB)으로 상대적으로 작은 값의 전압을 제공하면, 제1 배리어 라인(UBA)에 인접하는 채널층(150)의 부분에는 제1 캐리어 영역(150A)이 형성되고, 제2 배리어 라인(LBA)에 인접하는 채널층(150)의 다른 부분에는 제2 캐리어 영역(150B)이 형성될 수 있다. 일부 실시 예에서, 제1 배리어 전압(VA)은 순 방향 전압인 양의 전압일 수 있고, 제2 배리어 전압(VB)은 역 방향 전압인 음의 전압일 수 있다. 예를 들면, 제1 배리어 전압(VA)은 5V일 수 있고, 제2 배리어 전압(VB)은 ??5V일 수 있으나, 이는 예시적으로 이에 한정되지 않는다. 본 명세서에서 언급되는 전압의 수치는 상대적인 비교를 위한 것일 뿐, 해당 수치에 한정되지 않는다.
드레인층(170)은 제1 도전형의 불순물이 도핑된 영역일 수 있고, 공통 소스 반도체층(180)은 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일부 실시 예에서, 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다. 예를 들면, 드레인층(170)은 p+ 영역이고, 공통 소스 반도체층(180)은 n+ 영역일 수 있다.
제1 배리어 라인(UBA)에 제1 배리어 전압(VA)이 제공될 때, 제1 캐리어 영역(150A)은 전자가 다수 캐리어로 존재하여, 제2 도전형의 영역이 될 수 있고, 제2 배리어 라인(LBA)에 제2 배리어 전압(VB)이 제공될 때, 제2 캐리어 영역(150B)은 정공이 다수 캐리어로 존재하여, 제1 도전형의 영역이 될 수 있다. 예를 들면, 제1 캐리어 영역(150A)은 n+ 영역이 될 수 있고, 제2 배리어 전압(VB)이 제공되는 제2 캐리어 영역(150B)은 p+ 영역이 될 수 있다.
따라서 드레인층(170), 제1 캐리어 영역(150A), 및 제2 캐리어 영역(150B)은 배리어 전압(VB)이 제공되는 pnp 트랜지스터를 구성하고, 제1 캐리어 영역(150A), 제2 캐리어 영역(150B), 및 공통 소스 반도체층(180)은 npn 트랜지스터를 구성하여, 메모리 셀 구조체(MCS)는 pnpn의 사이리스터 구조를 형성할 수 있다.
드레인층(170)과 공통 소스 반도체층(180)에 드레인 전압(VD)과 소스 전압(VS)의 차이를 0V에서 트리거 전압 이상의 전압까지 스윕하여 제공하면, 메모리 셀 구조체(MCS)에 사이리스터 동작이 발생해 드레인 전류가 높은 고전류 상태가 일정한 시간 동안 유지될 수 있다. 반면에, 드레인층(170)과 공통 소스 반도체층(180)에 드레인 전압(VD)과 소스 전압(VS)의 차이를 트리거 전압보다 낮은 전압이 되게 인가하면, 메모리 셀 구조체(MCS)에는 전위 장벽으로 인해 전류는 거의 흐르지 않는 저전류 상태가 일정한 시간 동안 유지될 수 있다. 일부 실시 예에서, 트리거 전압은 3V일 수 있다.
드레인층(170)과 공통 소스 반도체층(180)에 드레인 전압(VD)과 소스 전압(VS)의 차이를 트리거 전압의 약 1/2 정도인 읽기 전압으로 제공하면, 고전류 상태와 저전류 상태의 2개의 전류 상태, 즉 저장된 1 비트의 데이터를 읽어낼 수 있다.
반도체 메모리 소자(1)는, 메모리 셀 구조체(MCS)가 pnpn의 사이리스터 구조를 가지도록 제1 배리어 라인(UBA)에 제1 배리어 전압(VA), 및 제2 배리어 라인(LBA)에 제2 배리어 전압(VB)을 일정하게 제공하고, 소스 라인(SL)에 선택 전압(VG)을 제공하여 복수의 메모리 셀 구조체(MCS) 중 하나의 메모리 셀 구조체(MCS)를 선택할 수 있고, 드레인 전압(VD)과 소스 전압(VS)을 제어하여 트리거 전압과 읽기 전압을 제공하여 쓰기 동작과 읽기 동작이 수행될 수 있는 DRAM과 같은 휘발성 메모리 소자로 기능할 수 있다.
제1 배리어 라인(UBA)과 채널층(150) 사이, 및 제2 배리어 라인(LBA)과 채널층(150) 사이에는 게이트 절연층(142) 및 전하 트랩층(144)으로 이루어지는 적층 절연 구조체(140)인 메모리 셀 유전층(MCD)이 개재될 수 있다. 따라서 1 배리어 라인(UBA)에 제1 배리어 전압(VA), 및 제2 배리어 라인(LBA)에 제2 배리어 전압(VB)이 제공되어, 채널층(150)에 제1 캐리어 영역(150A), 및 제2 캐리어 영역(150B)이 형성될 때, 제1 캐리어 영역(150A)에 인접하는 전하 트랩층(144)의 부분, 및 제2 캐리어 영역(150B)에 인접하는 전하 트랩층(144)의 부분 각각에는 제1 캐리어 영역(150A) 및 제2 캐리어 영역(150B)에 존재하는 다수 캐리어가 트랩될 수 있다. 따라서 전하 트랩층(144)에 트랩된 다수 캐리어에 의하여 메모리 셀 구조체(MCS)에서 데이터를 저장하는 2개의 전류 상태는 상대적으로 더 오랜 시간 동안 유지될 수 있다. 또한 전하 트랩층(144)에 트랩된 다수 캐리어에 의하여 고전류 상태와 저전류 상태의 전류 차이가 증가할 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 복수의 메모리 셀 구조체(MCS) 각각이 pnpn의 사이리스터 구조를 가지도록 하여, 복수의 메모리 셀 구조체(MCS) 각각에 대하여 고전류 상태와 저전류 상태의 2개의 전류 상태, 즉 저장된 1 비트의 데이터에 대한 쓰기 동작과 읽기 동작이 수행될 수 있는 DRAM으로 기능할 수 있으며, 채널층(150)과 접하는 전하 트랩층(144)에 캐리어가 트랩되어, 유지 시간(retention time)과 메모리 윈도우(memory window) 특성이 향상될 수 있다.
도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 및 도 6b, 도 7a 내지 도 7c, 도 8, 도 9, 도 10, 도 11a 내지 도 11c, 도 12a 내지 12c, 그리고 도 13a 내지 도 13c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 평면도들 및 단면도들이다. 구체적으로, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8, 도 9, 도 10, 도 11a, 도 12a, 및 도 13a는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 평면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 11b, 도 12b, 및 도 13b 각각은 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 11a, 도 12a, 및 도 13a 각각의 B-B' 선을 따라 절단한 단면도이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 7c, 도 11c, 도 12c, 및 도 13c 각각은 도 2b, 도 3b, 도 4b, 도 5b, 도 7b, 도 11b, 도 12b, 및 도 13b 각각의 C-C' 선을 따라 절단한 단면도이다.
도 2a 내지 도 2c를 함께 참조하면, 반도체 기판(102) 상에 희생 반도체층(120)을 형성하고, 희생 반도체층(120) 상에 복수의 절연층(132) 및 복수의 희생층(134)을 교번적으로 적층한다. 일부 실시 예에서, 복수의 절연층(132)은 복수의 희생층(134)보다 1개층이 더 형성되어, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 절연층(132)의 사이에 복수의 희생층(134)이 개재될 수 있다. 예를 들면, 복수의 희생층(134) 중 최하단의 희생층(134)의 하부, 및 최상단의 희생층(134)의 상부 각각에 절연층(132)이 배치될 수 있다.
일부 실시 예에서, 희생 반도체층(120)을 형성하기 전에, 반도체 기판(102) 상에 식각 정지층(110)을 형성하고, 식각 정지층(110) 상에 희생 반도체층(120)을 형성할 수 있다.
반도체 기판(102)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 반도체 기판(102)은 저머늄(Ge, germanium)과 같은 반도체 원소를 포함하거나, SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 또는 반도체 기판(102)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 예를 들면, 반도체 기판(102)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
일부 실시 예에서, 반도체 기판(102)에는 소자분리막(도시 생략)이 형성될 수 있다. 상기 소자분리막은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 상기 소자분리막은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 상기 소자분리막은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다. 상기 소자분리막은 STI(shallow trench isolation) 구조를 가질 수 있다.
식각 정지층(110)은 반도체 기판(102), 희생 반도체층(120), 절연층(132), 및 희생층(134) 각각에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시 예에서, 반도체 기판(102)이 실리콘(Si)으로 이루어지고, 희생 반도체층(120)이 폴리 실리콘으로 이루어지고, 절연층(132)이 산화물로 이루어지고, 희생층(134)이 질화물로 이루어지는 경우, 식각 정지층(110)은 산질화물로 이루어질 수 있다. 예를 들면, 식각 정지층(110)은 실리콘 산질화물(SiON)로 이루어질 수 있다.
희생 반도체층(120)은 식각 정지층(110), 절연층(132), 및 희생층(134) 각각에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 희생 반도체층(120)은 증착 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 희생 반도체층(120)은 폴리 실리콘으로 이루어질 수 있다.
절연층(132)과 희생층(134)은 서로 식각 선택비를 가지는 물질로 이루어질 수 있다. 절연층(132)과 희생층(134)은 예를 들면, 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 절연층(132)은 실리콘 산화물로 이루어지고, 희생층(134)은 실리콘 질화물로 이루어질 수 있다.
도 3a 내지 도 3c를 함께 참조하면, 복수의 절연층(132), 복수의 희생층(134) 그리고 희생 반도체층(120)을 관통하여 반도체 기판(102) 내로 연장되는 복수의 채널 홀(CH)을 형성한다. 복수의 채널 홀(CH)의 저면에는 반도체 기판(102)이 노출될 수 있다. 일부 실시 예에서, 반도체 기판(102)과 희생 반도체층(120) 사이에 식각 정지층(110)이 개재된 경우, 복수의 채널 홀(CH)은 복수의 절연층(132), 복수의 희생층(134), 식각 정지층(110) 그리고 희생 반도체층(120)을 관통하여 반도체 기판(102) 내로 연장될 수 있다. 일부 실시 예에서, 복수의 채널 홀(CH)은 이방성 식각 공정을 수행하여 형성할 수 있다.
도 3a 및 도 3c에는 복수의 채널 홀(CH)이 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 열을 이루는 매트릭스 배열을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 채널 홀(CH)은 제1 수평 방향(X 방향)을 따라서 열을 이루며 배치되고, 제2 수평 방향(Y 방향)을 따라서 지그재그(zigzag)로 배열되도록 형성될 수 있다. 예를 들면, 복수의 채널 홀(CH)은 벌집 형상(honeycomb)으로 배열되도록 형성될 수 있다.
일부 실시 예에서, 복수의 채널 홀(CH) 각각의 수평 방향(X 방향 또는 Y 방향)의 폭은 반도체 기판(102)에 가까울수록 더 작아지는 테이퍼드된 형상을 가질 수 있다. 다른 일부 실시 예에서, 복수의 채널 홀(CH) 각각의 수평 방향(X 방향 또는 Y 방향)의 폭은, 복수의 절연층(132), 복수의 희생층(134), 희생 반도체층(120), 및 식각 정지층(110)을 이방성 식각하는 과정에서 발생하는 보잉(bowing) 현상에 의하여 복수의 채널 홀(CH) 각각의 최상단보다 하측에서 최대 폭을 가지고, 최대 폭을 가지는 부분으로부터 반도체 기판(102)에 가까울수록 더 작아질 수 있다.
도 4a 내지 도 4c를 함께 참조하면, 복수의 채널 홀(CH) 각각의 내측벽 및 저면을 덮는 적층 절연 구조체(140)를 형성한다. 적층 절연 구조체(140)는 복수의 채널 홀(CH) 각각의 내측벽 및 저면을 덮는 게이트 절연층(142) 및 게이트 절연층(142)을 덮는 전하 트랩층(144)으로 이루어질 수 있다. 게이트 절연층(142)은 대체로 일정한 두께를 가지며 채널 홀(CH)의 내측벽 및 저면을 컨포멀하게 덮도록 형성될 수 있고, 전하 트랩층(144)은 대체로 일정한 두께를 가지며 게이트 절연층(142)을 컨포멀하게 덮도록 형성될 수 있다. 게이트 절연층(142) 및 전하 트랩층(144)은 예를 들면, 원자층 증착 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 게이트 절연층(142) 및 전하 트랩층(144)으로 이루어지는 적층 절연 구조체(140)는 복수의 절연층(132) 및 복수의 희생층(134)의 적층 구조체의 상면, 예를 들면, 최상단의 절연층(132)의 상면을 더 덮을 수 있다.
게이트 절연층(142)은 상대적으로 낮은 트랩 사이트 밀도(trap site density)를 가지는 물질로 이루어질 수 있고, 전하 트랩층(144)은 상대적으로 높은 트랩 사이트 밀도를 가지는 물질로 이루어질 수 있다. 예를 들면, 게이트 절연층(142)은 실리콘 산화물로 이루어질 수 있다. 일부 실시 예에서, 전하 트랩층(144)은 게이트 절연층(142)보다 높은 유전율을 가지는 high-k 물질로 이루어질 수 있다. 예를 들면, 전하 트랩층(144)은 실리콘 질화물, HfO2, Al2O3, ZrO2, Y2O3, HfSON, HfON, HfAlO 중 적어도 하나로 이루어질 수 있다. 일부 실시 예에서, 전하 트랩층은 전이 금속 원자가 도핑된 유전막일 수 있다. 예를 들면, 전하 트랩층(144)은 Ta, V, Ru, Nb, Mn, Pd, Ir 및 Sb 등의 전이 금속 원자가 도핑된 HfO2, 또는 Zn, W, Mo, Ru, Si, Hf, Ni 및 Pt 등의 전이 금속 원자가 도핑된 Al2O3일 수 있다.
도 5a 내지 도 5c를 함께 참조하면, 적층 절연 구조체(140) 상에 채널 홀(CH)의 적어도 일부분을 채우는 채널층(150)을 형성한다. 일부 실시 예에서, 채널층(150)은 적층 절연 구조체(140)의 전하 트랩층(144)을 컨포멀하게 덮도록 형성되어, 채널 홀(CH)의 일부분을 채울 수 있고, 채널층(150) 상에는 채널 홀(CH)의 나머지 부분을 모두 채우는 충전 절연층(160)이 형성될 수 있다. 예를 들면, 충전 절연층(160)은 절연 물질로 이루어질 수 있다. 일부 실시 예에서, 충전 절연층(160)은 실리콘 산화물로 이루어질 수 있다. 다른 일부 실시 예에서, 채널 홀(CH)을 모두 채우도록 적층 절연 구조체(140)의 전하 트랩층(144) 상에 형성될 수 있으며, 이 경우 충전 절연층(160)은 형성되지 않을 수 있다.
일부 실시 예에서, 채널층(150)은 불순물이 도핑되지 않은 인트린직(intrinsic) 폴리 실리콘으로 이루어지도록 형성될 수 있다. 다른 일부 실시 예에서 채널층(150)은 상대적으로 낮은 p0의 도핑 농도를 가지는 폴리 실리콘으로 이루어지도록 형성될 수 있다.
도 6a 내지 도 6c를 함께 참조하면, 복수의 절연층(132) 및 복수의 희생층(134)의 적층 구조체의 상면보다 높은 수직 레벨에 위치하는 채널층(150)의 부분 및 충전 절연층(160)의 부분을 제거하고, 복수의 채널 홀(CH)의 상측 부분을 채우는 채널층(150)의 부분 및 충전 절연층(160)의 부분을 더 제거한다. 채널층(150)의 부분 및 충전 절연층(160)의 부분을 제거하여, 채널층(150)의 상면 및 충전 절연층(160)의 상면이 복수의 절연층(132) 및 복수의 희생층(134)의 적층 구조체의 상면보다 낮은 수직 레벨을 가지도록 형성할 수 있다.
이후, 채널층(150)의 부분 및 충전 절연층(160)의 부분이 제거된 복수의 채널 홀(CH)의 상측 부분을 채우는 드레인층(170)을 형성한다. 드레인층(170)은 제1 도전형의 불순물이 도핑된 반도체 물질로 형성될 수 있다. 일부 실시 예에서, 제1 도전형은 p형일 수 있다. 예를 들면, 드레인층(170)은 p형 불순물이 고농도로 도핑된 p+ 폴리 실리콘으로 형성될 수 있다.
도 6a 내지 도 7c를 함께 참조하면, 복수의 절연층(132), 및 복수의 희생층(134)을 관통하는 워드 라인 컷 영역(WLC)을 형성한다. 워드 라인 컷 영역(WLC)은 희생 반도체층(120)이 노출되도록, 복수의 절연층(132), 복수의 희생층(134), 및 희생 반도체층(120) 각각의 일부분을 제거하는 이방성 식각을 수행하여 형성할 수 있다. 일부 실시 예에서, 워드 라인 컷 영역(WLC)은 저면에 식각 정지층(110)이 노출되도록 복수의 절연층(132), 복수의 희생층(134), 및 희생 반도체층(120)을 관통하도록 형성할 수 있다. 일부 실시 예에서, 워드 라인 컷 영역(WLC)은 제2 수평 방향(Y 방향)을 따라서 연장되도록 형성할 수 있다.
일부 실시 예에서, 워드 라인 컷 영역(WLC)의 제1 수평 방향(X 방향)의 폭은 반도체 기판(102)에 가까울수록 더 작아지는 테이퍼드된 형상을 가지도록 형성될 수 있다.
도 7a 내지 도 8을 함께 참조하면, 워드 라인 컷 영역(WLC)을 통하여, 희생 반도체층(120)을 제거한다. 예를 들면, 희생 반도체층(120)은 워드 라인 컷 영역(WLC)을 통하여 공급되는 에천트(etchant)에 의한 등방성 식각 공정을 수행하여 제거할 수 있다. 희생 반도체층(120)에 제거된 부분에는 내부 공간(120S)이 형성될 수 있다. 내부 공간(120S)은 식각 정지층(110)과 복수의 희생측(132) 중 최하단의 절연층(132) 사이의 공간일 수 있다. 워드 라인 컷 영역(WLC)과 내부 공간(120S)은 서로 연통될 수 있다.
도 9를 참조하면, 내부 공간(120S)에 노출되는 적층 절연 구조체(140)의 부분을 제거하여, 채널층(150)을 노출시키는 채널 오프닝(140O)을 형성한다. 채널 오프닝(140O)은 워드 라인 컷 영역(WLC) 및 내부 공간(120S)을 통하여 공급되는 에천트에 의한 등방성 식각 공정을 수행하여 적층 절연 구조체(140)의 일부분을 제거하여 형성할 수 있다.
채널 오프닝(140O)에 의하여 적층 절연 구조체(140)는 메모리 셀 유전층(MCD) 및 배리어 절연층(MCI)으로 분리될 수 있다. 메모리 셀 유전층(MCD) 및 배리어 절연층(MCI) 각각은 채널 오프닝(140O)의 상측 및 하측에 위치하는 적층 절연 구조체(140)의 부분일 수 있다. 메모리 셀 유전층(MCD) 및 배리어 절연층(MCI)은 채널 오프닝(140O)을 사이에 가지며 서로 이격되도록 형성될 수 있다.
메모리 셀 유전층(MCD)을 이루는 게이트 절연층(142)의 부분 및 전하 트랩층(144)의 부분을 각각 제1 게이트 절연층 및 제1 전하 트랩층이라 호칭할 수 있고, 배리어 절연층(MCI)을 이루는 게이트 절연층(142)의 부분 및 전하 트랩층(144)의 부분을 각각 제2 게이트 절연층 및 제2 전하 트랩층이라 호칭할 수 있다. 따라서 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층은 채널 오프닝(140O)을 사이에 가지며 서로 이격될 수 있고, 상기 제1 전하 트랩층과 상기 제2 전하 트랩층은 채널 오프닝(140O)을 사이에 가지며 서로 이격될 수 있다.
도 10을 참조하면, 내부 공간(120S) 및 채널 오프닝(140O)을 채우는 베이스 소스층(180B)을 형성한다. 일부 실시 예에서, 베이스 소스층(180B)은 채널 오프닝(140O), 내부 공간(120S) 및 워드 라인 컷 영역(WLC)을 채우는 예비 소스층을 형성한 후, 워드 라인 컷 영역(WLC)을 채우는 상기 예비 소스층의 부분을 제거하여 형성할 수 있다. 상기 예비 소스층은 예를 들면, 화학 기상 증착 공정을 수행하여 형성할 수 있다. 다른 일부 실시 예에서, 베이스 소스층(180B)은 채널 오프닝(140O)을 통하여 노출되는 채널층(150)의 부분을 시드(seed)로 사용하는 SEG(selective epitaxial growth) 공정을 수행하여 형성할 수 있다.
베이스 소스층(180B)은 제2 도전형의 불순물이 도핑된 반도체 물질로 형성될 수 있다. 일부 실시 예에서, 제2 도전형은 n형일 수 있다. 예를 들면, 베이스 소스층(180B)은 n형 불순물이 고농도로 도핑된 n+ 폴리 실리콘으로 형성될 수 있다.
베이스 소스층(180B)을 화학 기상 증착 공정을 수행하여 형성하는 경우, 비정질의 반도체 물질층을 형성한 후, 열처리를 수행하여 폴리 실리콘으로 변화시키거나, 증착 온도 조건을 제어하여 증착하는 과정에서 폴리 실리콘으로 형성되도록 할 수 있다. 베이스 소스층(180B)을 SEG 공정을 수행하여 형성하는 경우, 시드로 사용하는 채널층(150)의 부분이 폴리 실리콘인 경우, 베이스 소스층(180B)도 폴리 실리콘으로 형성될 수 있다.
베이스 소스층(180B)을 형성하는 과정에서, 베이스 소스층(180B)에 도핑된 제2 도전형의 불순물이 채널층(150)의 부분으로 확산되어 제2 도전형의 불순물이 확산된 채널층(150)이 부분이 제2 도전형의 불순물이 도핑된 셀 소스층(180S)이 될 수 있다. 이를 통하여 베이스 소스층(180B) 및 셀 소스층(180S)으로 이루어지며 제2 도전형의 불순물이 도핑된 공통 소스 반도체층(180)이 형성될 수 있다.
베이스 소스층(180B)은, 채널 오프닝(140O) 및 내부 공간(120S)을 채워서 형성되므로, 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이로부터 절연 오프닝(140O)까지 대체로 동일한 수직 높이를 가지고 수평 방향(X 방향 및 Y 방향)을 따라서 연장될 수 있다. 일부 실시 예에서, 셀 소스층(180S)은 베이스 소스층(180B)의 수직 높이보다 큰 값의 수직 높이를 가지도록 형성될 수 있다. 셀 소스층(180S)은 제2 도전형의 불순물이 채널층(150)의 부분으로 확산되어 형성되므로, 셀 소스층(180S)의 하면은 베이스 소스층(180B)의 하면보다 낮은 수직 레벨에 위치할 수 있고, 셀 소스층(180S)의 상면은 베이스 소스층(180B)의 상면보다 높은 수직 레벨에 위치할 수 있다.
따라서 공통 소스 반도체층(180)은, 수평 방향(X 방향 및 Y 방향)을 따라서 대체로 동일한 수직 높이를 가지고 연장되는 베이스 소스층(180B), 및 베이스 소스층(180B)으로부터 연장되며 채널 홀(CH) 내에서 상측 및 하측으로 연장되는 셀 소스층(180S)으로 이루어질 수 있다.
메모리 셀 유전층(MCD) 및 배리어 절연층(MCI)은 채널 오프닝(140O)을 채우는 공통 소스 반도체층(180)을 사이에 가지며 서로 이격될 수 있다.
공통 소스 반도체층(180)의 셀 소스층(180S)이 형성됨에 따라, 채널층(150)의 하측 부분은 채널층(150)의 나머지 부분으로부터 매립 반도체층(150E)으로 분리될 수 있다. 매립 반도체층(150E)은 반도체 기판(102) 내로 연장되는 채널 홀(CH)의 하측 부분을 채울 수 있다. 매립 반도체층(150E)은 셀 소스층(180S)을 사이에 가지며 채널층(150)의 나머지 부분으로부터 분리되므로, 채널층(150)의 나머지 부분과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 매립 반도체층(150E)은 불순물이 도핑되지 않은 인트린직 폴리 실리콘으로 이루어질 수 있다. 다른 일부 실시 예에서 채널층(150)은 상대적으로 낮은 p0의 도핑 농도를 가지는 폴리 실리콘으로 이루어질 수 있다.
도 10 및 도 11c를 함께 참조하면, 워드 라인 컷 영역 (WLC)을 통하여 복수의 희생막(134)을 제거하여, 워드 라인 컷 영역(WLC)과 연통되는 복수의 워드 라인 공간(WS)을 형성할 수 있다. 복수의 워드 라인 공간(WS)은 워드 라인 컷 영역(WLC)을 통하여 공급되는 에천트에 의한 등방성 식각 공정을 수행하여 제거할 수 있다.
도 12a 내지 도 12c를 함께 참조하면, 복수의 워드 라인 공간(WS)을 채우는 복수의 워드 라인 구조체(WL)를 형성한다. 복수의 워드 라인 구조체(WL)는 복수의 워드 라인 공간(WS) 및 워드 라인 컷 영역(WLC)을 채우는 워드 라인 물질층을 형성한 후, 워드 라인 컷 영역(WLC)에 형성된 상기 워드 라인 물질층의 부분을 제거하여 형성할 수 있다.
복수의 워드 라인 구조체(WL)는 반도체 기판(102) 상에서 수평 방향(X 방향 또는 Y 방향)으로 연장되고, 반도체 기판(102)에 수직인 수직 방향(Z 방향)을 따라 상호 중첩될 수 있다. 워드 라인 구조체(WL)는 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
복수의 워드 라인 구조체(WL)를 형성한 후, 워드 라인 컷 영역(WLC)을 채우는 매립 절연층(192)을 형성한다. 예를 들면, 매립 절연층(192)은 산화막, 질화막, 또는 이들의 조합으로 이루어지도록 형성할 수 있다. 일부 실시 예에서, 매립 절연층(192)은 절연층(132)과 동일한 물질로 형성할 수 있다.
도 13a 내지 도 13c를 참조하면, 복수의 절연층(132) 중 최상단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최상단의 워드 라인 구조체(WL)를 관통하는 선택 라인 컷 영역(SLC)을 형성한다. 선택 라인 컷 영역(SLC)은 최상단의 워드 라인 구조체(WL)의 하면과 접하는 복수의 절연층(132) 중 차상단의 절연층(132)이 노출되도록, 희생 반도체층(120)이 노출되도록, 복수의 절연층(132) 중 최상단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최상단의 워드 라인 구조체(WL) 각각의 일부분을 제거하는 이방성 식각을 수행하여 형성할 수 있다. 일부 실시 예에서, 선택 라인 컷 영역(SLC)은 최상단의 워드 라인 구조체(WL)의 하면과 접하는 복수의 절연층(132) 중 차상단의 절연층(132) 내로 연장되도록 형성할 수 있다. 일부 실시 예에서, 선택 라인 컷 영역(SLC)은 제2 수평 방향(Y 방향)을 따라서 연장은 제2 수평 방향(Y 방향)을 따라서 연장되도록 형성할 수 있다.
이후 선택 라인 컷 영역(SLC)은 분리 절연층(194)에 의하여 채워질 수 있다. 예를 들면, 분리 절연층(194)은 산화막, 질화막, 또는 이들의 조합으로 이루어지도록 형성될 수 있다. 일부 실시 예에서, 분리 절연층(194)은 매립 절연층(192)과 동일한 물질로 형성될 수 있다.
선택 라인 컷 영역(SLC)에 의하여 분리되는 분리되는 최상단의 워드 라인 구조체(WL)는 선택 라인(SL)이 될 수 있다. 복수의 워드 라인 이라 호칭할 수 있고, 선택 라인 컷 영역(SLC)에 의하여 분리되지 않고, 워드 라인 컷 영역(WLC)에 의하여 분리되는 워드 라인 구조체(WL)들 중 상측의 워드 라인 구조체(WL)는 제1 배리어 라인(UBA)일 수 있고, 하측의 워드 라인 구조체(WL)는 제2 배리어 라인(LBA)일 수 있다.
이후, 도 1a 내지 도 1c에 보인 것과 같이, 복수의 절연층(132) 상에 드레인층(170)과 전기적으로 연결되는 복수의 비트 라인(BL)을 형성하여, 반도체 메모리 소자(1)를 형성할 수 있다. 일부 실시 예에서 복수의 비트 라인(BL)은 제2 수평 방향(Y 방향)을 따라서 서로 대체로 일정한 간격을 가지며, 제1 수평 방향(X 방향)을 따라서 연장되도록 형성될 수 있다.
도 14 내지 도 17 각각은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도이다. 도 14 내지 도 17에서 도 1a 내지 도 13c와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 14를 참조하면, 반도체 메모리 소자(1a)는 반도체 기판(102) 상에 배치되는 공통 소스 반도체층(180a), 공통 소스 반도체층(180a) 상에 배치되며 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 절연층(132), 복수의 절연층(132)의 사이에 개재되며, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 워드 라인 구조체(WL), 및 수직 방향(Y 방향)을 따라서 연장되는 복수의 메모리 셀 구조체(MCSa)를 포함한다. 복수의 메모리 셀 구조체(MCSa)는 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180a)을 관통하여 반도체 기판(102) 내로 연장되는 복수의 채널 홀(CH) 내에 개재될 수 있다. 반도체 기판(102)과 공통 소스 반도체층(180a) 사이에는 식각 정지층(110)이 개재될 수 있다.
메모리 셀 유전층(MCD)은 대체로 일정한 두께를 가지며 채널 홀(CH)의 내측벽을 컨포멀하게 덮을 수 있다. 메모리 셀 구조체(MCSa)는 메모리 셀 유전층(MCD)을 사이에 가지며 채널 홀(CH)의 적어도 일부분을 채우는 채널층(150), 채널층(150)의 상면을 덮으며 채널 홀(CH)의 상측 일부분을 채우는 드레인층(170a)을 포함할 수 있다. 메모리 셀 구조체(MCSa)는 실리더 형상의 채널층(150)의 내부를 채우는 충전 절연층(160)을 더 포함할 수 있다. 채널층(150)의 상면은 드레인층(170a)과 접할 수 있고, 채널층(150)의 하면은 공통 소스 반도체층(180a)과 접할 수 있다. 반도체 기판(102) 내로 연장되는 채널 홀(CH)의 하측 부분은 매립 반도체층(150E)이 채울 수 있다. 매립 반도체층(150E)은 공통 소스 반도체층(180a)을 사이에 두고 채널층(150)과 이격될 수 있다.
드레인층(170a)은 제2 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 도전형은 n형일 수 있다. 예를 들면, 드레인층(170a)은 n형 불순물이 고농도로 도핑된 n+ 폴리 실리콘으로 이루어질 수 있다. 공통 소스 반도체층(180a)은 제1 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 도전형은 p형일 수 있다. 예를 들면, 공통 소스 반도체층(180a)은 p형 불순물이 고농도로 도핑된 p+ 폴리 실리콘으로 이루어질 수 있다.
공통 소스 반도체층(180a)은 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이에서 수평 방향(X 방향 및 Y 방향)을 따라서 연장되는 베이스 소스층(180Ba) 및 베이스 소스층(180Ba)으로부터 연장되며 채널 홀(CH) 내에서 채널층(150)과 매립 반도체층(150E) 사이에 개재되는 셀 소스층(180Sa)으로 이루어질 수 있다. 예를 들면, 공통 소스 반도체층(180a)은, 수평 평면(X-Y 평면)을 따라서 대체로 동일한 수직 높이를 가지고 연장되는 베이스 소스층(180Ba) 및 베이스 소스층(180Ba)으로부터 연장되며 채널 홀(CH) 내에서 상측 및 하측으로 연장되는 셀 소스층(180Sa)으로 이루어질 수 있다.
워드 라인 컷 영역(WLC)은 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180a)을 관통할 수 있다. 선택 라인 컷 영역(SLC)은 복수의 절연층(132) 중 최상단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최상단의 워드 라인 구조체(WL)를 관통할 수 있다.
복수의 워드 라인 구조체(WL) 중 선택 라인 컷 영역(SLC)에 의하여 분리되는 최상단의 워드 라인 구조체(WL)는 선택 라인(SL)일 수 있다. 선택 라인 컷 영역(SLC)에 의하여 분리되지 않고, 워드 라인 컷 영역(WLC)에 의하여 분리되는 워드 라인 구조체(WL)들 중 상측의 워드 라인 구조체(WL)는 제1 배리어 라인(UBAa)일 수 있고, 하측의 워드 라인 구조체(WL)는 제2 배리어 라인(LBAa)일 수 있다.
복수의 절연층(132) 상에는 드레인층(170a)과 전기적으로 연결되는 복수의 비트 라인(BL)이 배치될 수 있다.
반도체 메모리 소자(1a)는 예를 들면, 제1 배리어 라인(UBAa)에 상대적으로 작은 값의 전압을 제공하고, 제2 배리어 라인(LBAa)에 상대적으로 큰 값의 전압을 제공하여, 메모리 셀 구조체(MCSa)가 npnp의 사이리스터 구조를 형성하도록 할 수 있다. 예를 들면, 제1 배리어 라인(UBAa)에는 ??5V의 전압이 제공될 수 있고, 제2 배리어 라인(LBAa)에는 5V의 전압이 제공될 수 있다.
도 15를 참조하면, 반도체 메모리 소자(2)는 반도체 기판(102) 상에 배치되는 공통 소스 반도체층(180), 공통 소스 반도체층(180) 상에 배치되며 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 절연층(132), 복수의 절연층(132)의 사이에 개재되며, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 워드 라인 구조체(WL), 및 수직 방향(Y 방향)을 따라서 연장되는 복수의 메모리 셀 구조체(MCS)를 포함한다. 메모리 셀 유전층(MCD)은 대체로 일정한 두께를 가지며 채널 홀(CH)의 내측벽을 컨포멀하게 덮을 수 있다.
선택 라인 컷 영역(SLCb)은 복수의 절연층(132) 중 최하단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최하단의 워드 라인 구조체(WL)를 관통할 수 있다.
복수의 워드 라인 구조체(WL) 중 선택 라인 컷 영역(SLCb)에 의하여 분리되는 최하단의 워드 라인 구조체(WL)는 선택 라인(SLb)일 수 있다. 선택 라인 컷 영역(SLCb)에 의하여 분리되지 않고, 워드 라인 컷 영역(WLC)에 의하여 분리되는 워드 라인 구조체(WL)들 중 상측의 워드 라인 구조체(WL)는 제1 배리어 라인(UBAb)일 수 있고, 하측의 워드 라인 구조체(WL)는 제2 배리어 라인(LBAb)일 수 있다.
반도체 메모리 소자(2)는 예를 들면, 제1 배리어 라인(UBAb)에 상대적으로 큰 값의 전압을 제공하고, 제2 배리어 라인(LBAb)에 상대적으로 작은 값의 전압을 제공하여, 메모리 셀 구조체(MCS)가 pnpn의 사이리스터 구조를 형성하도록 할 수 있다. 선택 라인(SLb)에는 복수의 메모리 셀 구조체(MCS) 중 하나의 메모리 셀 구조체(MCS)를 선택할 수 있는 전압이 제공될 수 있다. 예를 들면, 제1 배리어 라인(UBAb)에는 5V의 전압이 제공될 수 있고, 제2 배리어 라인(LBAb)에는 -5V의 전압이 제공될 수 있다.
도 16을 참조하면, 반도체 메모리 소자(2a)는 반도체 기판(102) 상에 배치되는 공통 소스 반도체층(180a), 공통 소스 반도체층(180a) 상에 배치되며 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 절연층(132), 복수의 절연층(132)의 사이에 개재되며, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 워드 라인 구조체(WL), 및 수직 방향(Y 방향)을 따라서 연장되는 복수의 메모리 셀 구조체(MCSa)를 포함한다. 복수의 메모리 셀 구조체(MCSa)는 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180a)을 관통하여 반도체 기판(102) 내로 연장되는 복수의 채널 홀(CH) 내에 개재될 수 있다. 반도체 기판(102)과 공통 소스 반도체층(180a) 사이에는 식각 정지층(110)이 개재될 수 있다.
메모리 셀 유전층(MCD)은 대체로 일정한 두께를 가지며 채널 홀(CH)의 내측벽을 컨포멀하게 덮을 수 있다. 메모리 셀 구조체(MCSa)는 메모리 셀 유전층(MCD)을 사이에 가지며 채널 홀(CH)의 적어도 일부분을 채우는 채널층(150), 채널층(150)의 상면을 덮으며 채널 홀(CH)의 상측 일부분을 채우는 드레인층(170a)을 포함할 수 있다. 메모리 셀 구조체(MCSa)는 실리더 형상의 채널층(150)의 내부를 채우는 충전 절연층(160)을 더 포함할 수 있다. 채널층(150)의 상면은 드레인층(170a)과 접할 수 있고, 채널층(150)의 하면은 공통 소스 반도체층(180a)과 접할 수 있다. 반도체 기판(102) 내로 연장되는 채널 홀(CH)의 하측 부분은 매립 반도체층(150E)이 채울 수 있다. 매립 반도체층(150E)은 공통 소스 반도체층(180a)을 사이에 두고 채널층(150)과 이격될 수 있다.
드레인층(170a)은 제2 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 공통 소스 반도체층(180a)은 제1 도전형의 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 도전형은 p형일 수 있다.
공통 소스 반도체층(180a)은 식각 정지층(110)과 복수의 절연층(132) 중 최하단의 절연층(132) 사이에서 수평 방향(X 방향 및 Y 방향)을 따라서 연장되는 베이스 소스층(180Ba) 및 베이스 소스층(180Ba)으로부터 연장되며 채널 홀(CH) 내에서 채널층(150)과 매립 반도체층(150E) 사이에 개재되는 셀 소스층(180Sa)으로 이루어질 수 있다.
워드 라인 컷 영역(WLC)은 복수의 절연층(132), 복수의 워드 라인 구조체(WL) 그리고 공통 소스 반도체층(180a)을 관통할 수 있다. 선택 라인 컷 영역(SLCb)은 복수의 절연층(132) 중 최하단의 절연층(132) 및 복수의 워드 라인 구조체(WL) 중 최하단의 워드 라인 구조체(WL)를 관통할 수 있다.
복수의 워드 라인 구조체(WL) 중 선택 라인 컷 영역(SLCb)에 의하여 분리되는 최하단의 워드 라인 구조체(WL)는 선택 라인(SLc)일 수 있다. 선택 라인 컷 영역(SLCb)에 의하여 분리되지 않고, 워드 라인 컷 영역(WLC)에 의하여 분리되는 워드 라인 구조체(WL)들 중 상측의 워드 라인 구조체(WL)는 제1 배리어 라인(UBAc)일 수 있고, 하측의 워드 라인 구조체(WL)는 제2 배리어 라인(LBAc)일 수 있다.
복수의 절연층(132) 상에는 드레인층(170a)과 전기적으로 연결되는 복수의 비트 라인(BL)이 배치될 수 있다.
반도체 메모리 소자(2a)는 예를 들면, 제1 배리어 라인(UBAc)에 상대적으로 작은 값의 전압을 제공하고, 제2 배리어 라인(LBAc)에 상대적으로 큰 값의 전압을 제공하여, 메모리 셀 구조체(MCSa)가 npnp의 사이리스터 구조를 형성하도록 할 수 있다. 예를 들면, 제1 배리어 라인(UBAc)에는 ??5V의 전압이 제공될 수 있고, 제2 배리어 라인(LBAc)에는 5V의 전압이 제공될 수 있다.
도 17을 참조하면, 반도체 메모리 소자(3)는 반도체 기판(102) 상에 배치되는 제1 메모리 스택(ST1) 및 제1 메모리 스택(ST1) 상에 적층되는 제2 메모리 스택(ST2)을 포함할 수 있다. 반도체 기판(102)과 제1 메모리 스택(ST1) 사이에는 식각 정지층(110)이 개재될 수 있다. 도 17에는 반도체 메모리 소자(3)가 반도체 기판(102) 상에 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함하는 2개의 메모리 스택이 적층된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 메모리 소자(3)는 반도체 기판(102) 상에 3개 이상의 메모리 스택이 적층될 수 있다.
제1 메모리 스택(ST1)은 제1 공통 소스 반도체층(180) 상에서 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 제1 절연층(132), 복수의 제1 절연층(132)의 사이에 개재되며, 수직 방향(Y 방향)을 따라서 서로 이격되는 복수의 제1 워드 라인 구조체(WL-1), 및 수직 방향(Y 방향)을 따라서 연장되는 복수의 제1 메모리 셀 구조체(MCS-1)를 포함한다. 제1 메모리 셀 유전층(MCD-1)은 대체로 일정한 두께를 가지며 제1 채널 홀(CH-1)의 내측벽을 컨포멀하게 덮을 수 있다. 제1 메모리 셀 유전층(MCD-1)은 제1 게이트 절연층(142) 및 제1 전하 트랩층(144)으로 이루어지는 제1 적층 절연 구조체(140)로 이루어질 수 있다. 제1 메모리 셀 구조체(MCS-1)는 제1 메모리 셀 유전층(MCD-1)을 사이에 가지며 제1 채널 홀(CH-1)의 적어도 일부분을 채우는 제1 채널층(150), 제1 채널층(150)의 상면을 덮으며 제1 채널 홀(CH-1)의 상측 일부분을 채우는 제1 드레인층(170)을 포함할 수 있다. 제1 메모리 셀 구조체(MCS)는 실리더 형상의 제1 채널층(150)의 내부를 채우는 제1 충전 절연층(160)을 더 포함할 수 있다. 반도체 기판(102) 내로 연장되는 제1 채널 홀(CH)의 하측 부분은 매립 반도체층(150E)이 채울 수 있다.
제1 워드 라인 컷 영역(WLC-1)은 복수의 제1 절연층(132), 복수의 제1 워드 라인 구조체(WL-1) 그리고 제1 공통 소스 반도체층(180)을 관통할 수 있다. 제1 선택 라인 컷 영역(SLC-1)은 복수의 제1 워드 라인 구조체(WL-1) 중 최상단의 제1 워드 라인 구조체(WL-1)를 관통할 수 있다.
복수의 제1 워드 라인 구조체(WL-1) 중 제1 선택 라인 컷 영역(SLC-1)에 의하여 분리되는 최상단의 제1 워드 라인 구조체(WL-1)는 제1 선택 라인(SL-1)일 수 있다. 제1 선택 라인 컷 영역(SLC-1)에 의하여 분리되지 않고, 제1 워드 라인 컷 영역(WLC-1)에 의하여 분리되는 제1 워드 라인 구조체(WL-1)들 중 상측의 제1 워드 라인 구조체(WL-1)는 제1 하부 배리어 라인(UBA-1)일 수 있고, 하측의 제1 워드 라인 구조체(WL-1)는 제2 하부 배리어 라인(LBA-1)일 수 있다.
복수의 제1 절연층(132) 상에는 제1 드레인층(170)과 전기적으로 연결되는 복수의 비트 라인(BL)이 배치될 수 있다.
제1 메모리 스택(ST1)이 포함하는 제1 공통 소스 반도체층(180), 제1 절연층(132), 제1 워드 라인 구조체(WL-1), 제1 메모리 셀 구조체(MCS-1), 제1 메모리 셀 유전층(MCD-1), 제1 적층 절연 구조체(140), 제1 게이트 절연층(142), 제1 전하 트랩층(144), 제1 채널 홀(CH-1), 제1 채널층(150), 제1 드레인층(170), 제1 충전 절연층(160), 제1 워드 라인 컷 영역(WLC-1), 제1 선택 라인 컷 영역(SLC-1), 제1 선택 라인(SL-1), 제1 하부 배리어 라인(UBA-1), 및 제2 하부 배리어 라인(LBA-1)은 도 1a 내지 도 1d를 통하여 설명한 공통 소스 반도체층(180), 절연층(132), 워드 라인 구조체(WL), 메모리 셀 구조체(MCS), 메모리 셀 유전층(MCD), 적층 절연 구조체(140), 게이트 절연층(142), 전하 트랩층(144), 채널 홀(CH), 채널층(150), 드레인층(170), 충전 절연층(160), 워드 라인 컷 영역(WLC), 선택 라인 컷 영역(SLC), 선택 라인(SL), 제1 배리어 라인(UBA), 및 제2 배리어 라인(LBA)과 실질적으로 동일할 수 있다.
제2 메모리 스택(ST2)은 제2 공통 소스 반도체층(280), 제2 절연층(232), 제2 워드 라인 구조체(WL-2), 제2 메모리 셀 구조체(MCS-2), 제2 메모리 셀 유전층(MCD-2), 제2 적층 절연 구조체(240), 제2 게이트 절연층(242), 제2 전하 트랩층(244), 제2 채널 홀(CH-2), 제2 채널층(250), 제2 드레인층(270), 제2 충전 절연층(260), 제2 워드 라인 컷 영역(WLC-2), 제2 선택 라인 컷 영역(SLC-2), 제2 선택 라인(SL-2), 제1 상부 배리어 라인(UBA-2), 및 제2 상부 배리어 라인(LBA-2)을 포함할 수 있다.
제2 메모리 스택(ST2)이 포함하는 제2 공통 소스 반도체층(280), 제2 절연층(232), 제2 워드 라인 구조체(WL-2), 제2 메모리 셀 구조체(MCS-2), 제2 메모리 셀 유전층(MCD-2), 제2 적층 절연 구조체(240), 제2 게이트 절연층(242), 제2 전하 트랩층(244), 제2 채널 홀(CH-2), 제2 채널층(250), 제2 드레인층(270), 제2 충전 절연층(260), 제2 워드 라인 컷 영역(WLC-2), 제2 선택 라인 컷 영역(SLC-2), 제2 선택 라인(SL-2), 제1 상부 배리어 라인(UBA-2), 및 제2 상부 배리어 라인(LBA-2)은, 제1 메모리 스택(ST1)이 포함하는 제1 공통 소스 반도체층(180), 제1 절연층(132), 제1 워드 라인 구조체(WL-1), 제1 메모리 셀 구조체(MCS-1), 제1 메모리 셀 유전층(MCD-1), 제1 적층 절연 구조체(140), 제1 게이트 절연층(142), 제1 전하 트랩층(144), 제1 채널 홀(CH-1), 제1 채널층(150), 제1 드레인층(170), 제1 충전 절연층(160), 제1 워드 라인 컷 영역(WLC-1), 제1 선택 라인 컷 영역(SLC-1), 제1 선택 라인(SL-1), 제1 하부 배리어 라인(UBA-1), 및 제2 하부 배리어 라인(LBA-1)과 대체로 유사할 수 있다.
단, 제2 스택(ST2)에서, 제2 드레인층(270)은 제2 채널 홀(CH-2)의 하측 일부분을 채우며 제2 채널층(250)의 하면과 접하고, 제2 공통 소스 반도체층(280)은 제2 채널층(250)의 상면과 접하도록 복수의 제2 절연층(232) 및 복수의 제2 워드 라인 구조체(WL)의 적층 구조체 상에 형성될 수 있다.
본 발명에 따른 반도체 메모리 소자(3)는 수직 방향(Z 방향)을 따라서 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함하는 복수개의 메모리 스택을 적층하여, 동일 면적에 저장할 수 있는 데이터의 용량을 증가시킬 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 3 : 반도체 메모리 소자, 102 : 반도체 기판, 110 : 식각 정지층, 120 : 희생 반도체층, 132 : 절연층, 134 : 희생층, 140 : 적층 절연 구조체, 142 : 게이트 절연층, 144 : 전하 트랩층, 150 : 채널층, 160 : 충전 절연층, 170, 170a : 드레인층, 180, 180a : 공통 소스 반도체층, MCS, MCSa : 메모리 셀 구조체, MCD : 메모리 셀 유전층, WL : 워드 라인 구조체

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상의 제1 도전형의 불순물이 도핑된 공통 소스 반도체층;
    상기 공통 소스 반도체층 상에 교번적으로 적층되는 복수의 절연층 및 복수의 워드 라인 구조체; 및
    상기 복수의 절연층 및 상기 복수의 워드 라인 구조체를 관통하여 수직 방향을 따라서 연장되는 채널 홀의 내측벽을 덮는 메모리 셀 유전층, 및 상기 채널 홀을 채우는 메모리 셀 구조체;를 포함하며,
    상기 메모리 셀 구조체는, 상기 메모리 셀 유전층을 사이에 가지며 상기 채널 홀의 적어도 일부분을 채우는 채널층, 상기 채널층의 상면을 덮으며 상기 채널 홀의 상측 일부분을 채우는 제2 도전형의 불순물이 도핑된 드레인층을 포함하고,
    상기 메모리 셀 유전층은, 상기 복수의 채널 홀의 내측벽을 덮는 게이트 절연층 및 상기 게이트 절연층과 상기 채널층 사이에 개재되는 전하 트랩층으로 이루어지는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 전하 트랩층은, 상기 게이트 절연층보다 높은 트랩 사이트 밀도 및 높은 유전율을 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 채널 홀은 상기 반도체 기판 내로 연장되며,
    상기 공통 소스 반도체층을 사이에 두고 상기 채널층과 이격되며, 상기 반도체 기판 내로 연장되는 상기 채널 홀의 하측 부분을 채우는 매립 반도체층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3 항에 있어서,
    상기 매립 반도체층과 상기 반도체 기판 사이에는 개재되며, 상기 메모리 셀 유전층과 동일한 물질로 이루어지는 배리어 절연층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 반도체 기판과 상기 공통 소스 반도체층 사이에 개재되는 식각 정지층을 더 포함하며, 상기 채널 홀은 상기 복수의 절연층, 상기 복수의 워드 라인 구조체 및 상기 식각 정지층을 관통하며,
    상기 공통 소스 반도체층은, 상기 복수의 절연층 중 최하단의 절연층과 상기 식각 정지층 사이에서 수평 방향을 따라서 연장되는 베이스 소스층, 및 상기 베이스 소스층으로부터 연장되며 상기 채널층의 하면과 접하는 상면을 가지며 상기 채널 홀 내에 배치되는 셀 소스층으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 베이스 소스층은, 상기 복수의 절연층 중 최하단의 절연층과 상기 식각 정지층 사이에서 동일한 수직 높이를 가지며 상기 수평 방향을 따라서 연장되고,
    상기 셀 소스층의 수직 높이는, 상기 베이스 소스층의 수직 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판;
    상기 반도체 기판으로부터 수직 방향으로 순차적으로 적층되는 셀 소스층, 채널층, 및 드레인층으로 이루어지며, 상기 수직 방향으로 연장되는 수직 기둥 형상을 각각 가지는 복수의 메모리 셀 구조체;
    상기 수직 방향을 따라서 서로 이격되며 상기 복수의 메모리 셀 구조체를 포위하는 복수의 워드라인 구조체;
    상기 복수의 메모리 셀 구조체 각각의 채널층과 상기 복수의 워드 라인 구조체 사이에 개재되는 복수의 메모리 셀 유전층; 및
    상기 복수의 워드 라인 구조체의 상기 드레인층과 전기적으로 연결되며, 상기 복수의 워드 라인 구조체 상에서 제1 수평 방향을 따라서 연장되고 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라서 일정한 간격을 가지는 복수의 비트 라인;을 포함하며,
    상기 드레인층은 제1 도전형의 불순물이 도핑되고, 상기 셀 소스층은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑되고,
    상기 복수의 메모리 셀 유전층 각각은, 상기 복수의 워드 라인 구조체를 덮는 게이트 절연층 및 상기 게이트 절연층과 상기 채널층 사이에 개재되는 전하 트랩층으로 이루어지는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 반도체 기판 상에서, 상기 복수의 메모리 셀 구조체 각각이 가지는 상기 셀 소스층을 서로 연결하며 상기 제2 도전형의 불순물이 도핑된 베이스 소스층;을 더 포함하며,
    상기 셀 소스층의 하면은 상기 베이스 소스층의 하면보다 낮은 수직 레벨에 위치하고, 상기 셀 소스층의 상면은 상기 베이스 소스층의 상면보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7 항에 있어서,
    상기 반도체 기판 내에 배치되며, 상기 채널층과 동일한 물질로 이루어지고 상기 셀 소스층의 하면과 접하는 상면을 가지는 매립 반도체층;을 더 포함하며,
    상기 매립 반도체층과 상기 반도체 기판 사이에는 개재되어, 상기 매립 반도체층의 측면 및 하면을 포위하는 배리어 절연층;을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 반도체 기판;
    상기 반도체 기판 상의 식각 정지막;
    상기 반도체 기판 상의 제1 도전형의 불순물이 도핑된 공통 소스 반도체층;
    상기 공통 소스 반도체층 상에 교번적으로 적층되는 복수의 절연층 및 복수의 워드 라인 구조체;
    상기 복수의 절연층, 상기 복수의 워드 라인 구조체, 및 상기 식각 정지막을 수직 방향을 따라서 관통하여 상기 반도체 기판 내로 연장되는 복수의 채널 홀 각각의 내측벽을 순차적으로 덮는 게이트 절연층 및 전하 트랩층으로 이루어지는 메모리 셀 유전층;
    상기 메모리 셀 유전층과 이격되는 배리어 절연층을 사이에 가지며 상기 복수의 채널 홀 각각의 하측 일부분을 채우는 상기 매립 반도체층;, 상기 공통 소스 반도체층을 사이에 가지며 상기 매립 반도체층과 이격되고, 상기 메모리 셀 유전층을 사이에 가지며 상기 복수의 채널 홀 각각의 일부분을 채우며 상기 매립 반도체층과 동일한 물질로 이루어지는 채널층, 상기 채널층의 상면을 덮으며 상기 채널 홀 각각의 상측 일부분을 채우고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인층을 각각 포함하는 복수의 메모리 셀 구조체; 및
    상기 복수의 메모리 셀 구조체 각각의 상기 드레인층과 전기적으로 연결되며, 상기 복수의 메모리 셀 구조체 상에서 제1 수평 방향을 따라서 연장되고 상기 제1 수평 방향에 직교인 제2 수평 방향을 따라서 일정한 간격을 가지는 복수의 비트 라인;을 포함하며,
    상기 전하 트랩층은, 상기 게이트 절연층보다 높은 트랩 사이트 밀도 및 높은 유전율을 가지는 물질로 이루어지고,
    상기 공통 소스 반도체층은, 상기 복수의 채널 홀 각각의 내에서 상기 채널층의 하면과 접하는 상면을 가지는 셀 소스층; 및 상기 복수의 절연층 중 최하단의 절연층과 상기 식각 정지층 사이에서 상기 복수의 채널 홀 내의 상기 셀 소스층들을 서로 연결하되 상기 셀 소스층의 수직 높이보다 작은 값의 수직 높이를 가지는 베이스 소스층;으로 이루어지는 반도체 메모리 소자.
KR1020200129507A 2020-10-07 2020-10-07 반도체 메모리 소자 KR20220046283A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200129507A KR20220046283A (ko) 2020-10-07 2020-10-07 반도체 메모리 소자
US17/362,138 US11887648B2 (en) 2020-10-07 2021-06-29 Semiconductor memory devices
CN202110819494.6A CN114300453A (zh) 2020-10-07 2021-07-20 半导体存储器装置
TW110127552A TWI824270B (zh) 2020-10-07 2021-07-27 半導體記憶體裝置
US18/544,996 US20240119984A1 (en) 2020-10-07 2023-12-19 Semiconductor memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200129507A KR20220046283A (ko) 2020-10-07 2020-10-07 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20220046283A true KR20220046283A (ko) 2022-04-14

Family

ID=80932571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200129507A KR20220046283A (ko) 2020-10-07 2020-10-07 반도체 메모리 소자

Country Status (4)

Country Link
US (2) US11887648B2 (ko)
KR (1) KR20220046283A (ko)
CN (1) CN114300453A (ko)
TW (1) TWI824270B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116540048B (zh) * 2023-03-13 2023-12-01 长鑫存储技术有限公司 半导体测试方法及测试结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8921899B2 (en) 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9812454B2 (en) 2016-02-08 2017-11-07 Kilopass Technology, Inc. Methods and systems for reducing electrical disturb effects between thyristor memory cells using buried metal cathode lines
KR101804688B1 (ko) 2016-07-05 2017-12-04 임유준 동영상 탐색 속도 및 간격 미세 조절 방법 및 장치
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN108807411B (zh) 2017-04-28 2023-06-27 三星电子株式会社 三维半导体存储器装置
US20190013317A1 (en) 2017-07-10 2019-01-10 Tc Lab, Inc. High-Density Volatile Random Access Memory Cell Array and Methods of Fabrication
US10636473B2 (en) 2017-07-11 2020-04-28 Tc Lab, Inc. 3D stacked high-density memory cell arrays and methods of manufacture
CN107564915B (zh) 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2019145191A (ja) 2018-02-23 2019-08-29 東芝メモリ株式会社 半導体記憶装置及び半導体記憶装置の制御方法
US10381362B1 (en) * 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
US20220238548A1 (en) * 2021-01-26 2022-07-28 Micron Technology, Inc. Microelectronic devices with vertically recessed channel structures and discrete, spaced inter-slit structures, and related methods and systems

Also Published As

Publication number Publication date
CN114300453A (zh) 2022-04-08
US11887648B2 (en) 2024-01-30
TWI824270B (zh) 2023-12-01
US20240119984A1 (en) 2024-04-11
US20220108741A1 (en) 2022-04-07
TW202230735A (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
CN109817633A (zh) 垂直存储器件
US11862476B2 (en) Method of forming a semiconductor device including an active region with variable atomic concentration of oxide semiconductor material
KR20170090045A (ko) 수직형 메모리 장치 및 그 제조 방법
US20140061746A1 (en) Semiconductor device with buried bit line and method for fabricating the same
CN111373534B (zh) 包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法
CN108511447A (zh) 垂直存储器件
CN111276490B (zh) 一种三维存储器及其制作方法
CN111162084B (zh) 垂直型存储器件
US10636473B2 (en) 3D stacked high-density memory cell arrays and methods of manufacture
US11862556B2 (en) Semiconductor devices
US20230209807A1 (en) Memory cell, memory and method for manufacturing memory
CN115332264A (zh) 半导体存储器件
CN113035867A (zh) 存储器件和半导体器件
US20240119984A1 (en) Semiconductor memory devices
US10770465B1 (en) Method used in forming integrated circuitry
KR102640872B1 (ko) 3차원 반도체 장치
CN115696914A (zh) 半导体器件
KR20230119405A (ko) 반도체 소자
KR101950146B1 (ko) 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US11903197B2 (en) Semiconductor device
WO2024037164A1 (zh) 半导体器件及其形成方法
US20240172426A1 (en) Semiconductor device
US20240049441A1 (en) Semiconductor device
KR20230062490A (ko) 비트라인 콘택을 포함하는 반도체 소자
CN117835691A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
A201 Request for examination
E902 Notification of reason for refusal