TWI824270B - 半導體記憶體裝置 - Google Patents

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Abstract

根據本發明概念的半導體記憶體裝置包含：半導體基底；摻雜有第一導電類型的雜質的共源極半導體層，位於半導體基底上；多個絕緣層及多個字元線結構，交替地堆疊於共源極半導體層上；記憶體胞元介電層，穿透多個絕緣層及多個字元線結構且覆蓋在垂直方向上延伸的通道孔的內壁；以及記憶體胞元結構，填充通道孔。記憶體胞元結構包含：通道層，其上具有記憶體胞元介電層且填充通道孔的至少一部分；及汲極層，其覆蓋通道層的上表面，摻雜有第二導電類型的雜質，且填充通道孔的上部部分中的一些。

Description

半導體記憶體裝置
本發明概念是關於一種半導體記憶體裝置，且更特定言之，是關於一種無電容器半導體記憶體裝置。 相關申請案的交叉參考
本申請案主張2020年10月7日向韓國智慧財產局申請的韓國專利申請案第10-2020-0129507號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
電子裝置根據電子工業的快速發展及使用者對高效能電子系統的持續需求已變得更緊湊且更輕量。因此，為電子裝置的主要組件的半導體裝置需要具有高整合度及高容量。
在半導體記憶體裝置當中，動態隨機存取記憶體（dynamic random-access memory；DRAM）裝置包含電容器，但由於難以減小執行記憶體功能的電容器的電容，故存在對高度整合的限制。
本發明概念提供一種能夠高度整合的無電容器半導體記憶體裝置。
本發明概念提供如下半導體記憶體裝置。根據本發明概念的實施例的半導體記憶體裝置包含：半導體基底；共源極半導體層，摻雜有第一導電類型的雜質且配置於半導體基底上；多個絕緣層及多個字元線結構，交替地堆疊於共源極半導體層上；記憶體胞元介電層，穿透多個絕緣層及多個字元線結構且覆蓋在垂直方向上延伸的通道孔的內壁；以及記憶體胞元結構，填充通道孔，其中記憶體胞元結構包含：通道層，其上安置有記憶體胞元介電層且填充通道孔的至少一部分；及汲極層，其覆蓋通道層的上表面，摻雜有第二導電類型的雜質，且填充通道孔的上部部分中的一些，並且所述記憶體胞元介電層包含覆蓋通道孔的內壁的閘極絕緣層以及配置於閘極絕緣層與通道層之間的電荷捕獲層。
根據本發明概念的實施例的半導體記憶體裝置包含：半導體基底；多個記憶體胞元結構，各自包含在垂直方向上自半導體基底依序堆疊的胞元源極層、通道層以及汲極層，且各自具有在垂直方向上延伸的垂直柱形狀；多個字元線結構，在垂直方向上彼此隔開且包圍多個記憶體胞元結構；多個記憶體胞元介電層，各自分別插入於多個記憶體胞元結構中的每一者的通道層與多個字元線結構之間；以及多個位元線，各自分別電連接至多個記憶體胞元結構中的每一者的汲極層，在第一水平方向上在多個字元線結構上延伸，且彼此在與第一水平方向正交的第二水平方向上具有一定距離，其中汲極層摻雜有第一導電類型的雜質，且胞元源極層摻雜有不同於第一導電類型的第二導電類型的雜質，且多個記憶體胞元介電層中的每一者包含：閘極絕緣層，覆蓋多個字元線結構；以及電荷捕獲層，配置於閘極絕緣層與通道層之間。
根據本發明概念的實施例的半導體記憶體裝置包含：半導體基底；蝕刻終止層，配置於半導體基底上；共源極半導體層，摻雜有第一導電類型的雜質且配置於半導體基底上；多個絕緣層及多個字元線結構，交替地堆疊於共源極半導體層上；記憶體胞元介電層，包含依序覆蓋多個通道孔中的每一者的內側壁的閘極絕緣層及電荷捕獲層，所述多個通道孔在垂直方向上穿透多個絕緣層、多個字元線結構以及蝕刻終止層且延伸至半導體基底中；多個記憶體胞元結構，各自包含：填充半導體層，其具有配置於其上、與記憶體胞元介電層隔開定位的障壁絕緣層，且填充多個通道孔中的每一者的下部部分中的一些；通道層，其具有配置於其上的記憶體胞元介電層，藉由配置於其間的共源極半導體層與填充半導體層隔開，填充通道孔中的每一者的一部分，且包含與填充半導體層的材料相同的材料；以及汲極層，其覆蓋通道層的上表面，填充通道孔中的每一者的上部部分中的一些，且摻雜有不同於第一導電類型的第二導電類型的雜質；以及多個位元線，各自分別電連接至多個記憶體胞元結構中的每一者的汲極層，在第一水平方向上在多個記憶體胞元結構上延伸，且彼此在與第一水平方向正交的第二水平方向上具有一定距離。
圖1A及圖1C為根據本發明概念的實施例的半導體記憶體裝置的俯視圖且圖1B為其橫截面圖，且圖1D為根據本發明概念的實施例的用於描述其操作的半導體記憶體裝置的橫截面圖。根據本發明概念的實施例，圖1A為半導體記憶體裝置的俯視圖，圖1B及圖1D為沿圖1A中的線B-B'截取的橫截面圖，且圖1C為沿圖1B中的線C-C'截取的半導體記憶體裝置的橫截面圖。
同時參考圖1A至圖1C，半導體記憶體裝置1可包含：共源極半導體層180，配置於半導體基底102上；多個絕緣層132，配置於共源極半導體層180上且在垂直方向（Z方向）上彼此隔開；多個字元線結構WL，置放於多個絕緣層132之間且在垂直方向（Z方向）上彼此隔開；以及多個記憶體胞元結構MCS，在垂直方向（Z方向）上延伸。舉例而言，多個絕緣層132及多個字元線結構WL可交替地堆疊於配置在半導體基底102上的共源極半導體層180上。多個記憶體胞元結構MCS可置放於多個通道孔CH內部，所述多個通道孔CH穿透多個絕緣層132、多個字元線結構WL以及多個共源極半導體層180且延伸至半導體基底102中。蝕刻終止層110可置放於半導體基底102與共源極半導體層180之間。因此，通道孔CH亦可穿透蝕刻終止層110。在本發明概念的實施例中，多個通道孔CH可以矩陣形式配置。替代地，多個通道孔CH可經配置以形成六邊形陣列。
半導體基底102可包含例如矽（Si），例如結晶矽（c-Si）、多晶矽（p-Si）或非晶矽（a-Si）。替代地，半導體基底102可包含例如鍺（Ge）的半導體元件，或矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）、銻化銦（InSb）、鉛碲（PbTe）化合物、銻化鎵（GaSb）、磷化銦（InP）或砷化銦鎵（InGaAs）的至少一個化合物半導體。替代地，半導體基底102可包含絕緣層上矽（silicon-on-insulator；SOI）基底、絕緣層上矽鍺（silicon germanium-on-insulator；SGOI）基底，或絕緣層上鍺（germanium-on-insulator；GOI）基底。舉例而言，半導體基底102可包含埋入式氧化物（buried oxide；BOX）層。半導體基底102可包含導電區，例如，摻雜有雜質的井，或摻雜有雜質的結構。此外，半導體基底102可包含一或多個半導體層或結構且可包含半導體裝置的主動或可操作部分。半導體基底102可具有在第一水平方向（X方向）及與第一水平方向（X方向）正交的第二水平方向（Y方向）兩者上（例如，在X-Y平面上）延伸的主表面。
在本發明概念的實施例中，裝置隔離層可形成於半導體基底102上。裝置隔離層可包含例如氧化矽（SiO 2）層、氮化矽（Si 3N 4）層或氮氧化矽（SiON）層中的至少一者。裝置隔離層可包含：單層，其包含一個種類的絕緣層；雙層，其包含兩個種類的絕緣層；或多層，其包含至少三個種類的絕緣層的組合。舉例而言，裝置隔離層可包含兩個不同種類的絕緣層，諸如氧化矽（SiO 2）層及氮化矽（Si 3N 4）層。舉例而言，裝置隔離層可包含三層，包含氧化矽（SiO 2）層、氮化矽（Si 3N 4）層以及氧化矽（SiO 2）層。裝置隔離層可包含淺溝槽隔離（shallow trench isolation；STI）結構。在本發明概念的實施例中，裝置隔離溝槽可藉由經由非等向性蝕刻製程移除半導體基底102的上部部分而形成，且接著可提供包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）及/或氮氧化矽（SiON）的絕緣膜以填充裝置隔離溝槽以形成裝置隔離層。
蝕刻終止層110可包含氮氧化物。舉例而言，蝕刻終止層110可包含氮氧化矽（SiON）。絕緣層132可包含氧化物。舉例而言，絕緣層132可包含氧化矽（SiO 2）。
多個字元線結構WL可在半導體基底102上在水平方向（X方向或Y方向）上延伸，且在垂直於半導體基底102的垂直方向（Z方向）上彼此重疊。字元線結構WL可包含金屬，諸如鎢（W）、鎳（Ni）、鈷（Co）及/或鉭（Ta）；金屬矽化物，諸如矽化鎢（WSi x）、矽化鎳（NiSi x）、矽化鈷（CoSi x）及/或矽化鉭（TaSi x）、摻雜有雜質的多晶矽（p-Si）或其組合。在本發明概念的實施例中，字元線結構WL可更包含擴散障壁，且擴散障壁可包含例如氮化鎢（WN）、氮化鉭（TaN）及/或氮化鈦（TiN）。
在本發明概念的實施例中，多個通道孔CH中的每一者在水平方向（X方向或Y方向）上的寬度可具有其寬度朝向半導體基底102變得更小的楔形形狀。此可歸因於用於形成通道孔CH的蝕刻製程的特性。在本發明概念的實施例中，與在水平方向（X方向或Y方向）上的多個通道孔CH中的每一者的最上部末端處相比，多個通道孔CH中的每一者的寬度在下部末端處可具有最大寬度，且可自具有最大寬度的部分朝向半導體基底102變得更小。換言之，具有最大寬度的部分位於多個通道孔CH中的每一者的最下部末端與最上部末端之間。
記憶體胞元介電層MCD可置放於多個字元線結構WL與通道層150之間。記憶體胞元結構MCS可包含：通道層150，其包含安置於其間或其上的記憶體胞元介電層MCD且覆蓋通道孔CH的至少部分；及汲極層170，其覆蓋通道層150的上表面且填充通道孔CH的上側的部分。舉例而言，記憶體胞元介電層MCD可安置於通道層150的側壁上，且可插入於通道層150與多個字元線結構WL之間。如稍後將描述，記憶體胞元結構MCS可更包含胞元源極層180S。在本發明概念的實施例中，通道層150可各自具有上面配置有記憶體胞元介電層MCD的圓柱形形狀，且可覆蓋通道孔CH的內壁。記憶體胞元結構MCS可更包含填充具有圓柱形形狀的通道層150的內部的填充絕緣層160。舉例而言，通道層150可具有圓形管形狀，且填充絕緣層160可具有柱形狀。在本發明概念的實施例中，通道層150可具有實質上恆定的厚度且可保形地覆蓋記憶體胞元介電層MCD。記憶體胞元介電層MCD可包圍通道層150的外壁。在整個說明書中的許多情況下，術語封「覆蓋」或「在……上」可意謂覆蓋個體的側壁或在個體的側壁上，或可意謂自下方覆蓋個體或在個體上。
通道層150的上表面可接觸汲極層170，且通道層150的下表面可接觸共源極半導體層180。埋入式半導體層150E可填充延伸至半導體基底102中的通道孔CH的下部部分。埋入式半導體層150E亦可稱為填充半導體層。埋入式半導體層150E可與通道層150隔開，其中共源極半導體層180安置在其間。在本發明概念的實施例中，填充絕緣層160可自通道層150的內部穿透共源極半導體層180且延伸至埋入式半導體層150E中。在通道孔CH的下部部分中，例如半導體基底102內部的部分中，可將障壁絕緣層MCI置放於埋入式半導體層150E與半導體基底102之間。在本發明概念的實施例中，障壁絕緣層MCI可覆蓋通道孔CH的下部部分中的半導體基底102及蝕刻終止層110。障壁絕緣層MCI可包圍埋入式半導體層150E的側表面及下表面。
在本發明概念的實施例中，通道層150可包含未摻雜有雜質的純質半導體材料。舉例而言，通道層150可包含純質多晶矽（p-Si）。在本發明概念的實施例中，通道層150可包含具有p0的相對較低摻雜濃度的多晶矽（p-Si）。
埋入式半導體層150E可包含與通道層150的材料相同的材料。舉例而言，埋入半導體層150E可包含純質半導體材料。在本發明概念的實施例中，埋入式半導體層150E可包含未摻雜有雜質的純質多晶矽（p-Si）。在本發明概念的實施例中，埋入式半導體層150E可包含摻雜濃度低於通道層150的摻雜濃度的多晶矽（p-Si）。舉例而言，埋入式半導體層150E的摻雜濃度可低於p0的相對較低摻雜濃度，所述相對較低摻雜濃度為摻雜於通道層150中的雜質的濃度。
汲極層170可包含摻雜有第一導電類型的雜質的半導體材料。在本發明概念的實施例中，第一導電類型可為p型。舉例而言，汲極層170可包含摻雜有高濃度的p型雜質（例如，硼（B）、鋁（Al）、鎵（Ga）等）的p+多晶矽（p-Si）。共源極半導體層180可包含摻雜有不同於第一導電類型的第二導電類型的雜質的半導體材料。在本發明概念的實施例中，第二導電類型可為n型。舉例而言，共源極半導體層180可包含摻雜有高濃度的n型雜質（例如，磷（P）、砷（As）等）的n+多晶矽（p-Si）。
在本發明概念的實施例中，記憶體胞元介電層MCD可沿著通道孔CH的內壁自共源極半導體層180延伸至汲極層170。舉例而言，記憶體胞元介電層MCD可具有實質上恆定的厚度，且可保形地覆蓋通道孔CH的內壁。在本發明概念的實施例中，多個記憶體胞元介電層MCD可各自配置於多個字元線結構WL與通道層150之間，且可彼此隔開。
記憶體胞元介電層MCD及障壁絕緣層MCI可包含堆疊絕緣結構140，所述堆疊絕緣結構包含閘極絕緣層142及電荷捕獲層144。舉例而言，障壁絕緣層MCI可包含與記憶體胞元介電層MCD的材料相同的材料。舉例而言，障壁絕緣層MCI可具有實質上恆定的厚度，且可保形地覆蓋延伸至半導體基底102中的通道孔CH的內壁及底表面。閘極絕緣層142可接觸字元線結構WL，且電荷捕獲層144可與字元線結構WL隔開，其中閘極絕緣層142插入於其間。電荷捕獲層144可接觸通道層150，且閘極絕緣層142可與通道層150隔開，其中電荷捕獲層144插入於其間。
在本發明概念的實施例中，閘極絕緣層142可保形地覆蓋通道孔CH的內壁，且電荷捕獲層144可保形地覆蓋通道孔CH的內壁的閘極絕緣層142。在本發明概念的實施例中，多個閘極絕緣層142可分別覆蓋暴露於通道孔CH的內壁的多個字元線結構WL，且可彼此隔開，且多個電荷捕獲層144可分別覆蓋多個閘極絕緣層142。在本發明概念的實施例中，閘極絕緣層142可保形地覆蓋通道孔CH的內壁，且多個電荷捕獲層144可分別面向多個字元線結構WL且彼此隔開，且可具有插入於其間的閘極絕緣層142。
閘極絕緣層142可包含具有相對較低的捕獲位點密度的材料，且電荷捕獲層144可包含具有相對較高的捕獲位點密度的材料。舉例而言，電荷捕獲層144可包含具有比包含於閘極絕緣層142中的材料的捕獲位點密度及電容率高的捕獲位點密度及電容率的材料。舉例而言，閘極絕緣層142可包含氧化矽（SiO 2）。在本發明概念的實施例中，電荷捕獲層144可包含具有高於閘極絕緣層142的介電常數的介電常數的高k材料。舉例而言，電荷捕獲層144可包含氮化矽（Si 3N 4）、氧化鉿（HfO 2）、氧化鋁（Al 2O 3）、氧化鋯（ZrO 2）、氧化釔（Y 2O 3）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAlO 3）、氮氧化鉿矽（HfSiON）、氮氧化鉿（HfON）或氧化鉿鋁（HfAlO 3）中的至少一者。在本發明概念的實施例中，電荷捕獲層144可包含摻雜有過渡金屬原子的介電層。舉例而言，電荷捕獲層144可包含摻雜有過渡金屬原子的氧化鉿（HfO 2），過渡金屬原子諸如鉭（Ta）、釩（V）、釕（Ru）、鈮（Nb）、錳（Mn）、鈀（Pd）、銥（Ir）以及銻（Sb），或摻雜有過渡金屬原子或摻雜有矽（Si）的氧化鋁（Al 2O 3），過渡金屬原子例如鋅（Zn）、鎢（W）、鉬（Mo）、釕（Ru）、鉿（Hf）、鎳（Ni）以及鉑（Pt）。
堆疊絕緣結構140可具有通道開口140O，所述通道開口140O定位於與半導體基底102與多個緣層132中的最下部絕緣層132之間的部分相同的垂直水平處。舉例而言，通道開口140O可定位於與將描述為位於蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間的基礎源極層180B的垂直水平相同的垂直水平處。通道開口140O可沿著通道孔CH的內壁延伸且完全包圍通道孔CH的下側的一部分。
記憶體胞元介電層MCD及障壁絕緣層MCI可包含安置於其間的通道開口140O且彼此隔開。記憶體胞元介電層MCD及障壁絕緣層MCI中的每一者可為定位於通道開口140O的上側及下側上的堆疊絕緣結構140的一部分。構成記憶體胞元介電層MCD的閘極絕緣層142的一部分及電荷捕獲層144的一部分可分別被稱作第一閘極絕緣層及第一電荷捕獲層，且構成障壁絕緣層MCI的閘極絕緣層142的一部分及電荷捕獲層144的一部分可分別被稱作第二閘極絕緣層及第二電荷捕獲層。因此，第一閘極絕緣層及第二閘極絕緣層可包含安置於其間的通道開口140O且彼此隔開，且第一電荷捕獲層及第二電荷捕獲層可包含安置於其間的通道開口140O且彼此隔開。
共源極半導體層180可包含在水平方向（X方向及Y方向）上在蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間延伸的基礎源極層180B，以及自基礎源極層180B延伸且在通道孔CH中配置於通道層150與埋入式半導體層150E之間的胞元源極層180S。在通道孔中，填充絕緣層160可穿透胞元源極層180S，且可延伸至埋入式半導體層150E中。胞元源極層180S的上表面可接觸通道層150的下表面，且胞元源極層180S的下表面可接觸埋入式半導體層150E的上表面。
基礎源極層180B可以自蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間至通道開口140O的實質上相同的垂直高度延伸。基礎源極層180B可填充蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間的內部空間120S。在本發明概念的實施例中，胞元源極層180S的垂直高度可大於基礎源極層180B的垂直高度。舉例而言，胞元源極層180S的下表面可位於比基礎源極層180B的下表面的垂直水平低的垂直水平處，且胞元源極層180S的上表面可位於比基礎源極層180B的上表面的垂直水平高的垂直水平處。舉例而言，共源極半導體層180可包含在水平面（XY平面）上以實質上相同的垂直高度延伸的基礎源極層180B，以及在通道孔CH內部自基礎源極層180B延伸且延伸至通道孔CH的上側及下側的胞元源極層180S。舉例而言，基礎源極層180B可具有上表面且可在水平方向（X方向或Y方向）上延伸，所述上表面具有與多個絕緣層132中的最下部絕緣層132的下表面相同的垂直高度。胞元源極層180S可在垂直方向（Z方向）上在通道孔CH內部向上及向下延伸，且因此，胞元源極層180S的上表面的垂直高度可高於基礎源極層180B的上表面的垂直高度。舉例而言，基礎源極層180B的上表面的垂直高度可低於胞元源極層180S的上表面的垂直高度。
多個記憶體胞元結構MCS中的每一者可包含在垂直方向（Z方向）上彼此隔開的胞元源極層180S及汲極層170，以及置放於胞元源極層180S與汲極層170之間的通道層150。包含於多個記憶體胞元結構MCS中的胞元源極層180S可由基礎源極層180B彼此連接。舉例而言，基礎源極層180B可配置於半導體基底102上（例如，配置於蝕刻終止層110上），且可將包含於多個記憶體胞元結構MCS中的每一者中的胞元源極層180S連接至緊鄰所述胞元源極層180S的另一胞元源極層180S。換言之，記憶體胞元結構MCS可具有垂直柱形狀，其中胞元源極層180S、通道層150以及汲極層170在垂直方向（Z方向）上自半導體基底102依序堆疊且置放於通道孔CH內部。多個字元線結構WL可在垂直方向（Z方向）上彼此隔開且可包圍記憶體胞元結構MCS。記憶體胞元介電層MCD可安置於通道層150的側壁上，且可置放於記憶體胞元結構MCS的通道層150與多個字元線結構WL之間。
字元線切割區WLC可穿透共源極半導體層180的多個絕緣層132、多個字元線結構WL以及基礎源極層180B。字元線切割區WLC可經配置為與多個記憶體胞元結構MCS隔開。舉例而言，蝕刻終止層110可暴露於字元線切割區WLC的底部。在本發明概念的實施例中，字元線切割區WLC可在第二水平方向（Y方向）上延伸。舉例而言，多個字元線切割區WLC可在第二水平方向（Y方向）上延伸以切割胞元陣列區，從而形成多個記憶體胞元區塊。因此，多個記憶體胞元區塊中的每一者可形成於兩個相鄰字元線切割區WLC之間。埋入式絕緣層192可填充字元線切割區WLC。舉例而言，埋入式絕緣層192可包含例如氧化物層、氮化物層或其組合。在本發明概念的實施例中，埋入式絕緣層192可包含與絕緣層132的材料相同的材料。
選擇線切割區SLC可穿透多個絕緣層132中的最上部絕緣層132及多個字元線結構WL中的最上部字元線結構WL。舉例而言，與最上部字元線結構WL的下表面接觸的絕緣層132可暴露於選擇線切割區SLC中。在本發明概念的實施例中，選擇線切割區SLC可在第二水平方向（Y方向）上延伸。在本發明概念的實施例中，選擇線切割區SLC可延伸至多個絕緣層132中的與最上部字元線結構WL的下表面接觸的下一個最上部絕緣層132中。隔離絕緣層194可填充選擇線切割區SLC。舉例而言，隔離絕緣層194可包含例如氧化物層、氮化物層或其組合。在本發明概念的實施例中，隔離絕緣層194可包含與埋入式絕緣層192的材料相同的材料。
在本發明概念的實施例中，多個字元線結構WL可包含在垂直方向（Z方向）上彼此隔開的三個字元線結構WL。多個字元線結構WL中的由選擇線切割區SLC分離的最上部字元線結構WL可包含選擇線SL。舉例而言，可經由藉由選擇線切割區SLC切割的選擇線SL分開地選擇且控制由選擇線切割區SLC彼此間隔開記憶體胞元結構MCS。對於未由選擇線切割區SLC分離且由字元線切割區WLC分離的兩個字元線結構WL，上部字元線結構WL可包含第一阻柵線（barrier line）UBA，且下部字元線結構WL可包含第二阻柵線LBA。
電連接至汲極層170的多個位元線BL可配置於多個絕緣層132上。在本發明概念的實施例中，多個位元線BL可在第二水平方向（Y方向）上具有彼此實質上恆定的距離，且可在正交於第二水平方向（Y方向）的第一水平方向（X方向）上延伸。舉例而言，多個位元線BL中的每一者可延伸以接觸在第一水平方向（X方向）上配置的一列多個記憶體胞元結構MCS的汲極層170。在圖1B中，其說明多個位元線BL接觸多個記憶體胞元記憶胞結構MCS的汲極層170，但本發明概念不限於此。舉例而言，多個位元線BL可經由導電通孔及/或導電立柱電連接至多個記憶體胞元結構MCS的汲極層170。
參考圖1D以及圖1A至圖1C，半導體記憶體裝置1可藉由將汲極電壓VD施加至汲極層170、將源極電壓VS施加至共源極半導體層180、將選擇電壓VG施加至選擇線SL、將第一隔離電壓（barrier voltage）VA施加至第一阻柵線UBA以及將第二隔離電壓VB施加至第二阻柵線LBA來操作。選擇電壓VG可提供為能夠自多個記憶體胞元結構MCS選擇一個記憶體胞元結構MCS的電壓。
當相對較大電壓作為第一隔離電壓VA提供至第一阻柵線UBA，且相對較小電壓作為第二隔離電壓VB提供至第二阻柵線LBA時，第一載子區150A可形成於與第一阻柵線UBA相鄰的通道層150的一部分中，且第二載子區150B可形成於與第二阻柵線LBA相鄰的通道層150的另一部分中。在本發明概念的實施例中，第一隔離電壓VA可為正電壓，其為正向電壓，且第二隔離電壓VB可為負電壓，其為反向電壓。舉例而言，第一隔離電壓VA可為約5伏，且第二隔離電壓VB可為約-5伏，但這些僅為實例且本發明概念不限於此。本發明概念中所提及的電壓值僅用於相對比較，且不限於對應值。替代地，在本發明概念的實施例中，第一隔離電壓VA可為負電壓，且第二隔離電壓VB可為正電壓（參考待描述的圖14）。舉例而言，可將正電壓提供至第一阻柵線UBA及第二阻柵線LBA中的一者，且可將負電壓提供至其中的另一者。
汲極層170可包含摻雜有第一導電類型的雜質的區，且共源極半導體層180可包含摻雜有第二導電類型的雜質的區。在本發明概念的實施例中，第一導電類型可為p型，且第二導電類型可為n型。舉例而言，汲極層170可為p+區，且共源極半導體層180可為n+區。
當第一隔離電壓VA施加至第一阻柵線UBA時，第一載子區150A可變成第二導電類型的區，其中存在作為多個載子的電子，且當第二隔離電壓VB施加至第二阻柵線LBA時，第二載子區150B可變成第一導電類型的區，其中存在作為多個載子的電洞。舉例而言，第一隔離電壓VA所提供至的第一載子區150A可包含n+區，且第二隔離電壓VB所提供至的第二載子區150B可包含p+區。
汲極層170、第一載子區150A以及第二載子區150B可構成pnp電晶體，且第一載子區150A、第二載子區150B以及共源極半導體層180可構成npn電晶體，且因此，記憶體胞元結構MCS可形成pnpn結構的閘流體。舉例而言，記憶體胞元結構MCS可包含交替p型與n型半導體（p-n-p-n），且可具有三個接面：pn、np以及pn。舉例而言，記憶體胞元結構MCS可包含耦接在一起的兩個電晶體，例如，pnp電晶體及npn電晶體。
當藉由自約0伏至等於或大於觸發電壓的電壓進行掃掠而將汲極電壓VD與源極電壓VS之間的差提供至汲極層170及共源極半導體層180時，可在記憶體胞元結構MCS中執行閘流體操作，且可在一段時間內維持具有高汲極電流的高電流狀態。另一方面，當將汲極電壓VD與源極電壓VS之間的差作為小於觸發電壓的電壓施加至汲極層170及共源極半導體層180時，歸因於記憶體胞元結構MCS中的電位障，可在一段時間內維持極少電流流動的低電流狀態。在本發明概念的實施例中，觸發電壓可為約3伏。
當將汲極電壓VD與源極電壓VS之間的差作為約為1/2觸發電壓的讀取電壓提供至汲極層170及共源極半導體層180時，可讀取高電流狀態及低電流狀態的兩個電流狀態，亦即1位元的所儲存資料。
半導體記憶體裝置1可不斷地將第一隔離電壓VA提供至第一阻柵線UBA，且將第二隔離電壓VB提供至第二阻柵線LBA，使得記憶體胞元結構MCS具有pnpn結構的閘流體；可藉由將選擇電壓VG提供至選擇線SL來選擇多個記憶體胞元結構MCS中的一個記憶體胞元結構MCS；且可充當能夠藉由經由控制汲極電壓VD及源極電壓VS而分別提供觸發電壓及讀取電壓來執行寫入操作及讀取操作的揮發性記憶體裝置，例如DRAM。換言之，多個記憶體胞元結構MCS中的每一者可包含具有閘流體結構的揮發性記憶體裝置。
包含閘極絕緣層142及電荷捕獲層144的記憶體胞元介電層MCD，其為堆疊絕緣結構140，可配置於第一阻柵線UBA與通道層150之間及第二阻柵線LBA與通道層150之間。因此，當第一載子區150A及第二載子區150B藉由將第一隔離電壓VA提供至第一阻柵線UBA且將第二隔離電壓VB提供至第二阻柵線LBA來形成時，第一載子區150A及第二載子區150B中的多個載子可被捕獲於電荷捕獲層144的鄰近於第一載子區150A的一部分及電荷捕獲層144的鄰近於第二載子區150B的一部分中的每一者中。舉例而言，作為可變成第二導電類型的區的第一載子區150A的載子的電子可被捕獲於電荷捕獲層144的在第一阻柵線UBA與通道層150的第一載子區150A之間的一部分中。舉例而言，作為可變成第一導電類型的區的第二載子區150B的載子的電洞可被捕獲於電荷捕獲層144的在第二阻柵線LBA與通道層150的第二載子區150B之間的一部分中。因此，藉由使用捕獲於電荷捕獲層144中的多個載子將資料儲存於記憶體胞元結構MCS中的兩個電流狀態可維持相對較長時間。此外，高電流狀態與低電流狀態之間的電流差可歸因於電荷捕獲層144中捕獲的多個載子而增大。
根據本發明概念的半導體記憶體裝置1可允許多個記憶體胞元結構（MCS）中的每一者具有pnpn結構的閘流體，且因此，可充當能夠執行以下操作的DRAM：寫入操作，例如藉由提供觸發電壓；及讀取操作，例如藉由分別針對高電流狀態及低電流狀態的兩個電流狀態，亦即針對多個記憶體胞元結構（MCS）中的每一者的1位元的所儲存資料提供約1/2觸發電壓，且載子可被捕獲於與通道層150接觸的電荷捕獲層144中，且因此，滯留時間及記憶體窗口特性可增強。
圖2A至圖2C、圖3A至圖3C、圖4A至圖4C、圖5A至圖5C、圖6A及圖6B、圖7A至圖7C、圖8、圖9、圖10、圖11A至圖11C、圖12A至圖12C以及圖13A至圖13C為依序示出根據本發明概念的實施例的半導體記憶體裝置的製造方法的俯視圖及橫截面圖。圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖11A、圖12A以及圖13A為依序示出根據本發明概念的實施例的半導體記憶體裝置的製造方法的俯視圖，圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8、圖9、圖10、圖11B、圖12B以及圖13B分別為沿圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖11A、圖12A以及圖13A中的線B-B'截取的橫截面圖，且圖2C、圖3C、圖4C、圖5C、圖7C、圖11C、圖12C以及圖13C為分別沿圖2B、圖3B、圖4B、圖5B、圖7B、圖11B、圖12B以及圖13B中的線C-C'截取的橫截面圖。
參考圖2A至圖2C，犧牲半導體層120可形成於半導體基底102上，且多個絕緣層132及多個犧牲層134可交替地堆疊於犧牲半導體層120上。在本發明概念的實施例中，多個絕緣層132可形成有比多個犧牲層134多一個層，且因此，犧牲層134可配置於在垂直方向（Z方向）上彼此隔開的多個絕緣層132之間。舉例而言，絕緣層132可配置在多個犧牲層134中的最下部犧牲層134下方且配置在最上部犧牲層134上。
在本發明概念的實施例中，在形成犧牲半導體層120之前，蝕刻終止層110可形成於半導體基底102上，且接著犧牲半導體層120可形成於蝕刻終止層110上。
半導體基底102可包含例如矽（Si），例如結晶矽（c-Si）、多晶矽（p-Si）或非晶矽（a-Si）。替代地，半導體基底102可包含例如鍺（Ge）的半導體元件，或例如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）、銻化銦（InSb）、鉛碲（PbTe）化合物、銻化鎵（GaSb）、磷化銦（InP）或砷化銦鎵（InGaAs）的至少一個化合物半導體。替代地，半導體基底102可包含絕緣層上矽（SOI）基底、絕緣層上矽鍺（SGOI）基底，或絕緣層上鍺（GOI）基底。舉例而言，半導體基底102可包含BOX層。半導體基底102可包含導電區，例如，摻雜有雜質的井，或摻雜有雜質的結構。此外，半導體基底102可包含一或多個半導體層或結構且可包含半導體裝置的主動或可操作部分。
在本發明概念的實施例中，裝置隔離層可形成於半導體基底102上。裝置隔離層可包含例如氧化矽（SiO 2）層、氮化矽（Si 3N 4）層或氮氧化矽（SiON）層中的至少一者。裝置隔離層可包含：單層，其包含一個種類的絕緣層；雙層，其包含兩個種類的絕緣層；或多層，其包含至少三個種類的絕緣層的組合。舉例而言，裝置隔離層可包含兩個不同種類的絕緣層，諸如氧化矽（SiO 2）層及氮化矽（Si 3N 4）層。舉例而言，裝置隔離層可包含三層，包含氧化矽（SiO 2）層、氮化矽（Si 3N 4）層以及氧化矽（SiO 2）層。裝置隔離層可包含STI結構。在本發明概念的實施例中，裝置隔離溝槽可藉由經由非等向性蝕刻製程移除半導體基底102的上部部分而形成，且接著可提供包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）及/或氮氧化矽（SiON）的絕緣膜以填充裝置隔離溝槽。
蝕刻終止層110可包含相對於半導體基底102、犧牲半導體層120、絕緣層132以及犧牲層134中的每一者具有蝕刻選擇性的材料。舉例而言，可在蝕刻終止層110可經極緩慢地蝕刻或根本未經蝕刻時，選擇性地快速蝕刻掉半導體基底102、犧牲半導體層120、絕緣層132以及犧牲層134中的每一者。在本發明概念的實施例中，半導體基底102可包含矽（Si），犧牲半導體層120可包含多晶矽（p-Si），絕緣層132可包含氧化物，且當犧牲層134包含氮化物時，蝕刻終止層110可包含氮氧化物。舉例而言，蝕刻終止層110可包含氮氧化矽（SiON）。
犧牲半導體層120可包含相對於蝕刻終止層110、絕緣層132以及犧牲層134中的每一者具有蝕刻選擇性的材料。舉例而言，可在蝕刻終止層110、絕緣層132以及犧牲層134中的每一者可經極緩慢地蝕刻或根本未經蝕刻時，選擇性地快速蝕刻掉犧牲半導體層120。犧牲半導體層120可藉由執行沈積製程而形成。在本發明概念的實施例中，犧牲半導體層120可包含多晶矽（p-Si）。
絕緣層132及犧牲層134可包含具有彼此不同的蝕刻選擇性的材料。絕緣層132及犧牲層134可藉由執行例如化學氣相沈積（chemical vapor deposition；CVD）製程、原子層沈積（atomic layer deposition；ALD）製程、物理氣相沈積（physical vapor deposition；PVD）製程或類似者而形成。在本發明概念的實施例中，絕緣層132可包含例如氧化矽（SiO 2），且犧牲層134可包含例如氮化矽（Si 3N 4）。
同時參考圖3A至圖3C，可形成穿透多個絕緣層132、多個犧牲層134以及犧牲半導體層120且延伸至半導體基底102中的多個通道孔CH。半導體基底102可暴露於多個通道孔CH的底部。在本發明概念的實施例中，當蝕刻終止層110置放於半導體基底102與犧牲半導體層120之間時，多個通道孔CH可穿透多個絕緣層132、多個犧牲層134、蝕刻終止層110以及犧牲半導體層120，且可延伸至半導體基底102中。在本發明概念的實施例中，可藉由執行非等向性蝕刻製程來形成多個通道孔CH。舉例而言，非等向性蝕刻製程可為反應性離子蝕刻（reactive ion etching；RIE）製程。
在圖3A及圖3C中，示出了多個通道孔CH具有矩陣配置，其中行形成於第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上，但本發明概念不限於此。在本發明概念的實施例中，多個通道孔CH可在第一水平方向（X方向）上配置成一列，且可在第二水平方向（Y方向）上配置成Z形圖案。舉例而言，多個通道孔CH可以蜂巢形式配置。
在本發明概念的實施例中，在第一水平方向或第二水平方向（X方向或Y方向）上的多個通道孔CH中的每一者的寬度可朝向半導體基底102以楔形形狀變小。此可歸因於用於形成通道孔CH的蝕刻製程的特性。在本發明概念的實施例中，多個通道孔CH中的每一者在第一水平方向或第二水平方向（X方向或Y方向）上的寬度可在通道孔CH中的每一者的下側上而非最上部末端上具有最大寬度，且可自最大寬度的一部分朝向半導體基底102變得更小，此是由於在多個絕緣層132、多個犧牲層134、犧牲半導體層120以及蝕刻終止層110的非等向性蝕刻的製程中產生的彎曲現象。
同時參考圖4A至圖4C，可形成覆蓋多個通道孔CH中的每一者的內壁及底表面的堆疊絕緣結構140。堆疊絕緣結構140可包含覆蓋多個通道孔CH中的每一者的內壁及底表面的閘極絕緣層142，及覆蓋閘極絕緣層142的電荷捕獲層144。閘極絕緣層142可具有實質上恆定的厚度，且保形地覆蓋通道孔CH的內壁及底部，且電荷捕獲層144可具有實質上恆定的厚度，且保形地覆蓋閘極絕緣層142。閘極絕緣層142及電荷捕獲層144可保形地形成以具有並不填充通道孔CH中的每一者的厚度。閘極絕緣層142及電荷捕獲層144可藉由執行例如ALD製程而形成。在本發明概念的實施例中，包含閘極絕緣層142及電荷捕獲層144的堆疊絕緣結構140可進一步覆蓋多個絕緣層132及多個犧牲層134的堆疊結構的上表面，例如最上部絕緣層132的最上部表面。
閘極絕緣層142可包含具有相對較低的捕獲位點密度的材料，且電荷捕獲層144可包含具有相對較高的捕獲位點密度的材料。舉例而言，電荷捕獲層144可包含具有比包含於閘極絕緣層142中的材料的捕獲位點密度及電容率高的捕獲位點密度及電容率的材料。舉例而言，閘極絕緣層142可包含氧化矽（SiO 2）。在本發明概念的實施例中，電荷捕獲層144可包含具有高於閘極絕緣層142的介電常數的介電常數的高k材料。舉例而言，電荷捕獲層144可包含例如氮化矽（Si 3N 4）、氧化鉿（HfO 2）、氧化鋁（Al 2O 3）、氧化鋯（ZrO 2）、氧化釔（Y 2O 3）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAlO 3）、氮氧化鉿矽（HfSiON）、氮氧化鉿（HfON）或氧化鉿鋁（HfAlO 3）中的至少一者。在本發明概念的實施例中，電荷捕獲層144可包含摻雜有過渡金屬原子的介電層。舉例而言，電荷捕獲層144可包含摻雜有過渡金屬原子的氧化鉿（HfO 2），過渡金屬原子諸如鉭（Ta）、釩（V）、釕（Ru）、鈮（Nb）、錳（Mn）、鈀（Pd）、銥（Ir）以及銻（Sb），或摻雜有過渡金屬原子或摻雜有矽（Si）的氧化鋁（Al 2O 3），過渡金屬原子諸如鋅（Zn）、鎢（W）、鉬（Mo）、釕（Ru）、鉿（Hf）、鎳（Ni）以及鉑（Pt）。
參考圖5A至圖5C，填充通道孔CH的至少一部分的通道層150可形成於堆疊絕緣結構140上。在本發明概念的實施例中，通道層150可保形地覆蓋堆疊絕緣結構140的電荷捕獲層144且填充通道孔CH的一部分，且填充通道孔CH的所有剩餘部分的填充絕緣層160可形成於通道層150上。形成於經堆疊絕緣結構140上的通道層150可具有圓形管形狀。因此，填充絕緣層160可由通道層150包圍。舉例而言，填充絕緣層160可包含絕緣材料。在本發明概念的實施例中，填充絕緣層160可包含氧化矽（SiO 2）。在本發明概念的實施例中，通道層150可形成於堆疊絕緣結構140的電荷捕獲層144上以填充整個通道孔CH，且在此情況下，可不形成填充絕緣層160。舉例而言，形成於堆疊式絕緣結構140上的通道層150可具有實心柱形狀。
在本發明概念的實施例中，通道層150可包含未摻雜有雜質的純質多晶矽（p-Si）。在本發明概念的實施例中，通道層150可包含具有p0的相對較低摻雜濃度的多晶矽（p-Si）。
參考圖6A及圖6B，可移除通道層150的一部分及定位於比多個絕緣層132及多個犧牲層134的堆疊結構的上表面高的垂直水平處的填充絕緣層160的一部分，且可進一步移除通道層150的一部分及填充多個通道孔CH的上部部分的填充絕緣層160的一部分。藉由移除通道層150的一部分及填充絕緣層160的一部分，通道層150的上表面及填充絕緣層160的上表面可分別具有低於多個絕緣層132及多個犧牲層134的堆疊結構的上表面的垂直水平。在本發明概念的實施例中，在移除製程之後，通道層150的上表面及填充絕緣層160的上表面可具有高於多個絕緣層132中的最上部絕緣層132的下表面的垂直水平。
此後，可形成填充多個通道孔CH中的每一者的上部部分的汲極層170，在所述多個通道孔CH中已移除通道層150的部分及填充絕緣層160的部分。汲極層170可包含摻雜有第一導電類型的雜質的半導體材料。在本發明概念的實施例中，第一導電類型可為p型。舉例而言，汲極層170可包含摻雜有高濃度的p型雜質（例如，硼（B）、鋁（Al）、鎵（Ga）等）的p+多晶矽（p-Si）。
參考圖6A至圖7C，可形成穿透多個絕緣層132及多個犧牲層134的字元線切割區WLC。可藉由執行非等向性蝕刻以移除多個絕緣層132、多個犧牲層134以及犧牲半導體層120中的每一者的一部分以使得暴露犧牲半導體層120來形成字元線切割區WLC。在本發明概念的實施例中，字元線切割區WLC可穿透多個絕緣層132、多個犧牲層134以及犧牲半導體層120，使得蝕刻終止層110暴露於字元線切割區WLC的下表面。在本發明概念的實施例中，字元線切割區WLC可在第二水平方向（Y方向）上延伸。舉例而言，字元線切割區WLC可在與多個位元線BL相交的方向上延伸，所述多個位元線BL可在第一水平方向（X方向）上延伸。
在本發明概念的實施例中，在第一水平方向（X方向）上的字元線切割區WLC的寬度可具有朝向半導體基底102變得更小的楔形形狀。此可歸因於用於形成字元線切割區WLC的蝕刻製程的特性。
同時參考圖7A至圖8，可經由字元線切割區WLC移除犧牲半導體層120。舉例而言，可藉由使用經由多個字元線切割區WLC供應的蝕刻劑執行等向性蝕刻製程來移除犧牲半導體層120。舉例而言，可使用為等向性蝕刻製程的濕式蝕刻製程相對於多個絕緣層132、多個犧牲層134以及蝕刻終止層110選擇性地移除犧牲半導體層120。替代地，等向性乾式蝕刻製程可用於選擇性地移除犧牲半導體層120。內部空間120S可形成於已移除犧牲半導體層120的部分中。內部空間120S可為蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間的空間。字元線切割區WLC及內部空間120S可彼此互連。
參考圖9，暴露通道層150的通道開口140O可藉由移除堆疊式絕緣結構140的暴露於內部空間120S的部分而形成。通道開口140O可藉由以下操作形成：藉由使用經由字元線切割區WLC及內部空間120S供應的蝕刻劑執行等向性蝕刻製程而移除堆疊絕緣結構140的一部分。
堆疊絕緣結構140可藉由通道開口140O分離成記憶體胞元介電層MCD及障壁絕緣層MCI。記憶體胞元介電層MCD及障壁絕緣層MCI中的每一者可為定位於通道開口140O的上側及下側上的堆疊絕緣結構140的一部分。記憶體胞元介電層MCD與障壁絕緣層MCI可彼此隔開，其中通道開口140O插入於其間。
構成記憶體胞元介電層MCD的閘極絕緣層142的一部分及電荷捕獲層144的一部分可分別被稱作第一閘極絕緣層及第一電荷捕獲層，且構成障壁絕緣層MCI的閘極絕緣層142的一部分及電荷捕獲層144的一部分可分別被稱作第二閘極絕緣層及第二電荷捕獲層。因此，第一閘極絕緣層及第二閘極絕緣層可包含插入於其間的通道開口140O且彼此隔開，且第一電荷捕獲層及第二電荷捕獲層可包含插入於其間的通道開口140O且彼此隔開。
參考圖10，可形成填充內部空間120S及通道開口140O的基礎源極層180B。在本發明概念的實施例中，在形成填充通道開口140O、內部空間120S以及字元線切割區WLC的初步源極層之後，基礎源極層180B可藉由移除填充字元線切割區WLC的初步源極層的一部分而形成。可藉由執行例如CVD製程而形成初步源極層。在本發明概念的實施例中，可藉由使用經由通道開口140O暴露的通道層150的一部分作為晶種執行選擇性磊晶成長（selective epitaxial growth；SEG）製程而形成基礎源極層180B。
基礎源極層180B可包含摻雜有第二導電類型的雜質的半導體材料。在本發明概念的實施例中，第二導電類型可為n型。舉例而言，基礎源極層180B可包含摻雜有高濃度的n型雜質（例如磷（P）、砷（As）等）的n+多晶矽（p-Si）。
當基礎源極層180B藉由執行CVD製程而形成時，在形成非晶態半導體材料層之後，非晶態半導體材料層可藉由執行熱處理而改變成多晶矽（p-Si），或可藉由控制沈積溫度條件而在沈積製程中形成為多晶矽（p-Si）。當基礎源極層180B藉由執行SEG製程而形成時，當用作晶種的通道層150的一部分為多晶矽（p-Si）時，基礎源極層180B亦可包含多晶矽（p-Si）。
在形成基礎源極層180B的製程中，摻雜於基礎源極層180B上的第二導電類型的雜質可擴散至通道層150的部分中，且其上已擴散第二導電類型的雜質的通道層150的一部分可變成胞元源極層180S。舉例而言，第二導電類型的雜質可經由通道開口140O在第一水平方向及第二水平方向（X方向及Y方向）上自基礎源極層180B橫向擴散至通道層150中，且亦可在垂直方向（Z方向）上在通道孔CH內部的通道層150內向上及向下擴散。摻雜有第二導電類型的雜質的通道孔CH內部的通道層150可隨後形成胞元源極層180S。以此方式，可形成包含基礎源極層180B及胞元源極層180S且摻雜有第二導電類型的雜質的共源極半導體層180。
由於基礎源極層180B是藉由填充通道開口140O及內部空間120S而形成，因此基礎源極層180B可在第一水平方向及第二水平方向（X方向及Y方向）上以自蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間至通道開口140O的實質上恆定的垂直高度延伸。在本發明概念的實施例中，胞元源極層180S可形成為具有大於基礎源極層180B的垂直高度的垂直高度。由於胞元源極層180S是藉由將第二導電類型的雜質擴散至通道層150的部分中而形成，因此胞元源極層180S的下表面可定位於比基礎源極層180B的下表面的垂直水平低的垂直水平處，且胞元源極層180S的上表面可定位於比基礎源極層180B的上表面的垂直水平高的垂直水平處。
共源極半導體層180可包含在第一水平方向及第二水平方向（X方向及Y方向）上以實質上相同的垂直高度延伸的基礎源極層180B，以及自基礎源極層180B延伸且在通道孔CH中延伸至通道孔CH的上側及下側的胞元源極層180S。換言之，胞元源極層180S可在垂直方向（Z方向）上在通道孔CH內部向上及向下延伸，且因此，胞元源極層180S的下表面的垂直高度可低於基礎源極層180B的下表面的垂直高度，且胞元源極層180S的上表面的垂直高度可高於基礎源極層180B的上表面的垂直高度。
記憶體胞元介電層MCD及障壁絕緣層MCI可包含填充安置於其間的通道開口140O的共源極半導體層180，且可彼此隔開。
當形成共源極半導體層180的胞元源極層180S時，通道層150的下部部分可與通道層150的剩餘部分隔開，且被稱為埋入式半導體層150E。埋入式半導體層150E可填充延伸至半導體基底102中的通道孔CH的下部部分。由於埋入式半導體層150E與通道層150的其餘部分隔開且具有安置於其間的胞元源極層180S，因此埋入式半導體層150E可包含與通道層150的其餘部分的材料相同的材料。在本發明概念的實施例中，埋入式半導體層150E可包含未摻雜有雜質的純質多晶矽（p-Si）。在本發明概念的實施例中，通道層150可包含具有p0的相對較低摻雜濃度的多晶矽（p-Si）。
同時參考圖10至圖11C，藉由經由字元線切割區WLC移除多個犧牲層134，可形成互連至字元線切割區WLC的多個字元線空間WS。可藉由使用經由多個字元線切割區WLC供應的蝕刻劑執行等向性蝕刻製程來移除多個犧牲層134。舉例而言，可使用為等向性蝕刻製程的濕式蝕刻製程相對於多個絕緣層132及蝕刻終止層110選擇性地移除多個犧牲層134。替代地，等向性乾式蝕刻製程可用於選擇性地移除多個犧牲層134。舉例而言，當多個犧牲層134由氮化矽（Si 3N 4）形成且多個絕緣層132由氧化矽（SiO 2）形成時，可使用包含磷酸（H 3PO 4）的蝕刻溶液藉由蝕刻製程移除多個犧牲層134。然而，本發明概念不限於此。
同時參考圖12A至圖12C，可形成填充多個字元線空間WS的多個字元線結構WL。在形成填充多個字元線空間WS及字元線切割區WLC的字元線材料層之後，可藉由移除形成於字元線切割區WLC中的字元線材料層的一部分而形成多個字元線結構WL。
多個字元線結構WL可在半導體基底102上在第一水平方向及第二水平方向（X方向或Y方向）上延伸，且在垂直於半導體基底102的垂直方向（Z方向）上彼此重疊。字元線結構WL可包含金屬，諸如鎢（W）、鎳（Ni）、鈷（Co）及/或鉭（Ta）；金屬矽化物，諸如矽化鎢（WSi x）、矽化鎳（NiSi x）、矽化鈷（CoSi x）及/或矽化鉭（TaSi x）、摻雜有雜質的多晶矽（p-Si）或其組合。
在形成多個字元線結構WL之後，可形成填充字元線切割區WLC的埋入式絕緣層192。舉例而言，埋入式絕緣層192可包含例如氧化物層、氮化物層或其組合。在本發明概念的實施例中，埋入式絕緣層192可包含與絕緣層132的材料相同的材料。
參考圖13A至圖13C，可形成穿透多個絕緣層132中的最上部絕緣層132及多個字元線結構WL中的最上部字元線結構WL的選擇線切割區SLC。選擇線切割區SLC可藉由執行非等向性蝕刻以移除多個絕緣層132中的最上部絕緣層132及多個字元線結構WL中的最上部字元線結構WL中的每一者的一部分來形成，使得暴露多個絕緣層132中的與最上部字元線結構WL的下表面接觸的下一個最上部絕緣層132。在本發明概念的實施例中，選擇線切割區SLC可延伸至多個絕緣層132中的與最上部字元線結構WL的下表面接觸的下一個最上部絕緣層132中。在本發明概念的實施例中，選擇線切割區SLC可在第二水平方向（Y方向）上延伸。
此後，選擇線切割區SLC可由隔離絕緣層194填充。舉例而言，隔離絕緣層194可包含例如氧化物層、氮化物層或其組合。在本發明概念的實施例中，填充選擇線切割區SLC的隔離絕緣層194可包含與填充字元線切割區WLC的埋入式絕緣層192的材料相同的材料。
由選擇線切割區SLC分離的最上部字元線結構WL可變成選擇線SL。字元線結構WL的上部字元線結構WL可為第一阻柵線UBA，且其下部字元線結構WL可為第二阻柵線LBA，所述字元線結構WL被稱為多個字元線，且並不由選擇線切割區SLC分離但由字元線切割區WLC分離。
此後，如圖1A至圖1C中所示出，半導體記憶體裝置1可藉由形成配置於多個絕緣層132上且電連接至多個汲極層170的多個位元線BL而形成。在本發明概念的實施例中，多個位元線BL可在第二水平方向（Y方向）上具有彼此實質上恆定的距離，且可在第一水平方向（X方向）上延伸。
圖14至圖17為各自根據本發明概念的實施例的半導體記憶體裝置的橫截面圖。在圖14至圖17中，與圖1A至圖13C中的構件編號相同的構件編號可表示相同組件，且可省略其重複描述。
參考圖14，半導體記憶體裝置1a可包含：共源極半導體層180a，配置於半導體基底102上；多個絕緣層132，配置於共源極半導體層180a上且在垂直方向（Z方向）上彼此隔開；多個字元線結構WL，置放於多個絕緣層132之間且在垂直方向（Z方向）上彼此隔開；以及多個記憶體胞元結構MCSa，在垂直方向（Z方向）上延伸。舉例而言，多個絕緣層132及多個字元線結構WL可交替地堆疊於配置在半導體基底102上的共源極半導體層180a上。多個記憶體胞元結構MCSa可置放於多個通道孔CH內部，所述多個通道孔CH穿透多個絕緣層132、多個字元線結構WL以及多個共源極半導體層180a且延伸至半導體基底102中。蝕刻終止層110可置放於半導體基底102與共源極半導體層180a之間。
記憶體胞元介電層MCD可具有實質上恆定的厚度，且可保形地覆蓋通道孔CH的內壁。記憶體胞元結構MCSa可包含：通道層150，其包含安置於其間或其上的記憶體胞元介電層MCD且覆蓋通道孔CH的至少部分；及汲極層170a，其覆蓋通道層150的上表面且填充通道孔CH的上側的部分。記憶體胞元結構MCSa可更包含填充具有圓柱形形狀或圓形管形狀的通道層150的內部的填充絕緣層160。通道層150的上表面可接觸汲極層170a，且通道層150的下表面可接觸共源極半導體層180a。埋入式半導體層150E可填充延伸至半導體基底102中的通道孔CH的下部部分。埋入式半導體層150E可與通道層150隔開，其中共源極半導體層180a安置在其間。
汲極層170a可包含摻雜有第二導電類型的雜質的半導體材料。在本發明概念的實施例中，第二導電類型可為n型。舉例而言，汲極層170a可包含摻雜有高濃度的n型雜質（例如，磷（P）、砷（As）等）的n+多晶矽（p-Si）。共源極半導體層180a可包含摻雜有第一導電類型的雜質的半導體材料。在本發明概念的實施例中，第一導電類型可為p型。舉例而言，共源極半導體層180a可包含摻雜有高濃度的p型雜質（例如，硼（B）、鋁（Al）、鎵（Ga）等）的p+多晶矽（p-Si）。
共源極半導體層180a可包含在水平方向（X方向及Y方向）上在蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間延伸的基礎源極層180Ba，以及自基礎源極層180Ba延伸且在通道孔CH中配置於通道層150與埋入式半導體層150E之間的胞元源極層180Sa。舉例而言，共源極半導體層180a可包含在水平面（XY平面）上以實質上相同的垂直高度延伸的基礎源極層180Ba，以及在通道孔CH內部自基礎源極層180Ba延伸且延伸至通道孔CH的上側及下側的胞元源極層180Sa。換言之，胞元源極層180Sa可在垂直方向（Z方向）上在通道孔CH內部向上及向下延伸，且因此，胞元源極層180Sa的下表面的垂直高度可低於基礎源極層180Ba的下表面的垂直高度，且胞元源極層180Sa的上表面的垂直高度可高於基礎源極層180Ba的上表面的垂直高度。
字元線切割區WLC可穿透多個絕緣層132、多個字元線結構WL以及共源極半導體層180a。選擇線切割區SLC可穿透多個絕緣層132中的最上部絕緣層132及多個字元線結構WL中的最上部字元線結構WL。
多個字元線結構WL中的由選擇線切割區SLC分離的最上部字元線結構WL可包含選擇線SL。對於未由選擇線切割區SLC分離且由字元線切割區WLC分離的兩個字元線結構WL，上部字元線結構WL可包含第一阻柵線UBAa，且下部字元線結構WL可包含第二阻柵線LBAa。
電連接至汲極層170a的多個位元線BL可配置於多個絕緣層132上。
當具有相對低電壓的第一隔離電壓VA施加至第一阻柵線UBAa時，鄰近於第一阻柵線UBAa的通道層150可變為第一導電類型（亦即，p型）的區，且當具有相對高電壓的第二隔離電壓VB施加至第二阻柵線LBAa時，鄰近於第二阻柵線LBAa的通道層150可變為第二導電類型（亦即，n型）的區。
半導體記憶體裝置1a可將例如相對低電壓提供至第一阻柵線UBAa，及將相對高電壓提供至第二阻柵線LBAa，使得記憶體胞元結構MCSa形成npnp結構的閘流體。舉例而言，可將約-5伏的電壓提供至第一阻柵線UBAa，且可將約5伏的電壓提供至第二阻柵線LBAa。
根據本發明概念的半導體記憶體裝置1a可允許多個記憶體胞元結構MCSa中的每一者具有npnp結構的閘流體，且因此，可充當能夠執行以下操作的DRAM：寫入操作，例如藉由提供觸發電壓；及讀取操作，例如藉由分別針對高電流狀態及低電流狀態的兩個電流狀態，亦即針對多個記憶體胞元結構MCSa中的每一者的1位元的所儲存資料提供約1/2觸發電壓，且載子可被捕獲於與通道層150接觸的電荷捕獲層144中，且因此，滯留時間及記憶體窗口特性可增強。
參考圖15，半導體記憶體裝置2可包含：共源極半導體層180，配置於半導體基底102上；多個絕緣層132，配置於共源極半導體層180上且在垂直方向（Z方向）上彼此隔開；多個字元線結構WL，置放於多個絕緣層132之間且在垂直方向（Z方向）上彼此隔開；以及多個記憶體胞元結構MCS，在垂直方向（Z方向）上延伸。舉例而言，多個絕緣層132及多個字元線結構WL可交替地堆疊於配置在半導體基底102上的共源極半導體層180上。記憶體胞元介電層MCD可具有實質上恆定的厚度，且可保形地覆蓋通道孔CH的內壁。
選擇線切割區SLCb可穿透多個絕緣層132中的最下部絕緣層132及多個字元線結構WL中的最下部字元線結構WL。
汲極層170可包含摻雜有第一導電類型（亦即，p型）的雜質的半導體材料，且共源極半導體層180可包含摻雜有不同於第一導電類型（亦即，p型）的第二導電類型（亦即，n型）的雜質的半導體材料。
多個字元線結構WL中的由選擇線切割區SLCb分離的最下部字元線結構WL可包含選擇線SLb。對於未由選擇線切割區SLCb分離且由字元線切割區WLC分離的兩個字元線結構WL，上部字元線結構WL可包含第一阻柵線UBAb，且下部字元線結構WL可包含第二阻柵線LBAb。
當具有相對高電壓的第一隔離電壓VA施加至第一阻柵線UBAb時，鄰近於第一阻柵線UBAb的通道層150可變為第二導電類型（亦即，n型）的區，且當具有相對低電壓的第二隔離電壓VB施加至第二阻柵線LBAb時，鄰近於第二阻柵線LBAb的通道層150可變為第一導電類型（亦即，p型）的區。
半導體記憶體裝置2可將例如相對高電壓提供至第一阻柵線UBAb，及將相對低電壓提供至第二阻柵線LBAb，使得記憶體胞元結構MCS形成pnpn結構的閘流體。可將能夠自多個記憶體胞元結構MCS選擇一個記憶體胞元結構MCS的電壓提供至選擇線SLb。舉例而言，約5伏的電壓可提供至第一阻柵線UBAb，且約-5伏電壓可提供至第二阻柵線LBAb。
根據本發明概念的半導體記憶體裝置2可允許多個記憶體胞元結構MCS中的每一者具有pnpn結構的閘流體，且因此，可充當能夠執行以下操作的DRAM：寫入操作，例如藉由提供觸發電壓；及讀取操作，例如藉由分別針對高電流狀態及低電流狀態的兩個電流狀態，亦即針對多個記憶體胞元結構MCS中的每一者的1位元的所儲存資料提供約1/2觸發電壓，且載子可被捕獲於與通道層150接觸的電荷捕獲層144中，且因此，滯留時間及記憶體窗口特性可增強。
參考圖16，半導體記憶體裝置2a可包含：共源極半導體層180a，配置於半導體基底102上；多個絕緣層132，配置於共源極半導體層180a上且在垂直方向（Z方向）上彼此隔開；多個字元線結構WL，置放於多個絕緣層132之間且在垂直方向（Z方向）上彼此隔開；以及多個記憶體胞元結構MCSa，在垂直方向（Z方向）上延伸。舉例而言，多個絕緣層132及多個字元線結構WL可交替地堆疊於配置在半導體基底102上的共源極半導體層180a上。多個記憶體胞元結構MCSa可置放於多個通道孔CH內部，所述多個通道孔CH穿透多個絕緣層132、多個字元線結構WL以及多個共源極半導體層180a且延伸至半導體基底102中。蝕刻終止層110可置放於半導體基底102與共源極半導體層180a之間。
記憶體胞元介電層MCD可具有實質上恆定的厚度，且可保形地覆蓋通道孔CH的內壁。記憶體胞元結構MCSa可包含：通道層150，其包含安置於其上的記憶體胞元介電層MCD且覆蓋通道孔CH的至少部分；及汲極層170a，其覆蓋通道層150的上表面且填充通道孔CH的上側的部分。記憶體胞元結構MCSa可更包含填充具有圓柱形形狀或圓形管形狀的通道層150的內部的填充絕緣層160。通道層150的上表面可接觸汲極層170a，且通道層150的下表面可接觸共源極半導體層180a。埋入式半導體層150E可填充延伸至半導體基底102中的通道孔CH的下部部分。埋入式半導體層150E可與通道層150隔開，其中共源極半導體層180a安置在其間。
汲極層170a可包含摻雜有第二導電類型的雜質的半導體材料。在本發明概念的實施例中，第二導電類型可為n型。共源極半導體層180a可包含摻雜有第一導電類型的雜質的半導體材料。在本發明概念的實施例中，第一導電類型可為p型。
共源極半導體層180a可包含在水平方向（X方向及Y方向）上在蝕刻終止層110與多個絕緣層132中的最下部絕緣層132之間延伸的基礎源極層180Ba，以及自基礎源極層180Ba延伸且在通道孔CH中配置於通道層150與埋入式半導體層150E之間的胞元源極層180Sa。
字元線切割區WLC可穿透多個絕緣層132、多個字元線結構WL以及共源極半導體層180a。選擇線切割區SLCb可穿透多個絕緣層132中的最下部絕緣層132及多個字元線結構WL中的最下部字元線結構WL。
多個字元線結構WL中的由選擇線切割區SLCb分離的最下部字元線結構WL可包含選擇線SLc。對於未由選擇線切割區SLCb分離且由字元線切割區WLC分離的兩個字元線結構WL，上部字元線結構WL可包含第一阻柵線UBAc，且下部字元線結構WL可包含第二阻柵線LBAc。
電連接至汲極層170a的多個位元線BL可配置於多個絕緣層132上。
當具有相對低電壓的第一隔離電壓VA施加至第一阻柵線UBAc時，鄰近於第一阻柵線UBAc的通道層150可變為第一導電類型（亦即，p型）的區，且當具有相對高電壓的第二隔離電壓VB施加至第二阻柵線LBAc時，鄰近於第二阻柵線LBAc的通道層150可變為第二導電類型（亦即，n型）的區。
半導體記憶體裝置2a可將例如相對低電壓提供至第一阻柵線UBAc，及將相對高電壓提供至第二阻柵線LBAc，使得記憶體胞元結構MCSa形成npnp結構的閘流體。舉例而言，約-5伏的電壓可提供至第一阻柵線UBAcb，且約5伏電壓可提供至第二阻柵線LBAc。
根據本發明概念的半導體記憶體裝置2a可允許多個記憶體胞元結構MCSa中的每一者具有npnp結構的閘流體，且因此，可充當能夠執行以下操作的DRAM：寫入操作，例如藉由提供觸發電壓；及讀取操作，例如藉由分別針對高電流狀態及低電流狀態的兩個電流狀態，亦即針對多個記憶體胞元結構MCSa中的每一者的1位元的所儲存資料提供約1/2觸發電壓，且載子可被捕獲於與通道層150接觸的電荷捕獲層144中，且因此，滯留時間及記憶體窗口特性可增強。
參考圖17，半導體記憶體裝置3可包含配置於半導體基底102上的第一記憶體堆疊ST1及堆疊於第一記憶體堆疊ST1上的第二記憶體堆疊ST2。蝕刻終止層110可置放於半導體基底102與第一記憶體堆疊ST1之間。圖17示出半導體記憶體裝置3包含兩個記憶體堆疊，包含堆疊在半導體基底102上的第一記憶體堆疊ST1及第二記憶體堆疊ST2，但本發明概念不限於此。舉例而言，半導體記憶體裝置3可包含堆疊於半導體基底102上的三個或多於三個記憶體堆疊。
第一記憶體堆疊ST1可包含在第一共源極半導體層180上在垂直方向（Z方向）上彼此隔開的多個第一絕緣層132、配置於多個第一絕緣層132之間且在垂直方向（Z方向）上彼此隔開的多個第一字元線結構WL-1，以及在垂直方向（Z方向）上延伸的多個第一記憶體胞元結構MCS-1。舉例而言，多個第一絕緣層132及多個第一字元線結構WL1可交替堆疊於配置在半導體基底102上的第一共源極半導體層180上。第一記憶體胞元介電層MCD-1可具有實質上恆定的厚度，且可保形地覆蓋第一通道孔CH-1的內壁。第一記憶體胞元介電層MCD-1可包含第一堆疊絕緣結構140，所述第一堆疊絕緣結構140包含第一閘極絕緣層142及第一電荷捕獲層144。第一記憶體胞元結構MCS-1可包含：第一通道層150，其包含安置於其上的第一記憶體胞元介電層MCD-1且填充第一通道孔CH-1的至少一部分；及第一汲極層170，其覆蓋第一通道層150的上表面且填充第一通道孔CH-1的上側的一部分。第一記憶體胞元結構MCS-1可更包含填充具有圓柱形形狀或圓形管形狀的第一通道層150的內部的第一填充絕緣層160。埋入式半導體層150E可填充延伸至半導體基底102中的第一通道孔CH-1的下部部分。
第一字元線切割區WLC-1可穿透多個第一絕緣層132、多個第一字元線結構WL-1以及第一共源極半導體層180。第一選擇線切割區SLC-1可穿透多個第一絕緣層132中的最上部第一絕緣層132及多個第一字元線結構WL-1中的最上部第一字元線結構WL-1。
多個第一字元線結構WL-1中的由第一選擇線切割區SLC-1分離的最上部第一字元線結構WL-1可為第一選擇線SL-1。對於未由第一選擇線切割區SLC-1分離但由第一字元線切割區WLC-1分離的兩個第一字元線結構WL-1，上部第一字元線結構WL-1可包含第一下部阻柵線UBA-1，且下部第一字元線結構WL-1可包含第二下部阻柵線LBA-1。
電連接至第一汲極層170的多個位元線BL可配置於多個第一絕緣層132上。
第一共源極半導體層180、第一絕緣層132、第一字元線結構WL-1、第一記憶體胞元結構MCS-1、第一記憶體胞元介電層MCD-1、第一堆疊絕緣結構140、第一閘極絕緣層142、第一電荷捕獲層144、第一通道孔CH-1、第一通道層150、第一汲極層170、第一填充絕緣層160、第一字元線切割區WLC-1、第一選擇線切割區SLC-1、第一選擇線SL-1、第一下部阻柵線UBA-1以及第二下部阻柵線LBA-1可分別與已參考圖1A至圖1D描述的共源極半導體層180、絕緣層132、字元線結構WL、記憶體胞元結構MCS、記憶體胞元介電層MCD、堆疊絕緣結構140、閘極絕緣層142、電荷捕獲層144、通道孔CH、通道層150、汲極層170、填充絕緣層160、字元線切割區WLC、選擇線切割區SLC、選擇線SL、第一阻柵線UBA以及第二阻柵線LBA實質上相同。
第二記憶體堆疊ST2可包含第二共源極半導體層280、第二絕緣層232、第二字元線結構WL-2、第二記憶體胞元結構MCS-2、第二記憶體胞元介電層MCD-2、第二堆疊絕緣結構240、第二閘極絕緣層242、第二電荷捕獲層244、第二通道孔CH-2、第二通道層250、第二汲極層270、第二填充絕緣層260、第二字元線切割區WLC-2、第二選擇線切割區SLC-2、第二選擇線SL-2、第一上部阻柵線UBA-2以及第二上部阻柵線LBA-2。
包含於第二記憶體堆疊ST2中的第二共源極半導體層280、第二絕緣層232、第二字元線結構WL-2、第二記憶體胞元結構MCS-2、第二記憶體胞元介電層MCD-2、第二堆疊絕緣結構240、第二閘極絕緣層242、第二電荷捕獲層244、第二通道孔CH-2、第二通道層250、第二汲極層270、第二填充絕緣層260、第二字元線切割區WLC-2、第二選擇線切割區SLC-2、第二選擇線SL-2、第一上部阻柵線UBA-2以及第二上部阻柵線LBA-2可與包含於第一記憶體堆疊ST1中的第一共源極半導體層180、第一絕緣層132、第一字元線結構WL-1、第一記憶體胞元結構MCS-1、第一記憶體胞元介電層MCD-1、第一堆疊絕緣結構140、第一閘極絕緣層142、第一電荷捕獲層144、第一通道孔CH-1、第一通道層150、第一汲極層170、第一填充絕緣層160、第一字元線切割區WLC-1、第一選擇線切割區SLC-1、第一選擇線SL-1、第一下部阻柵線UBA-1以及第二下部阻柵線LBA-1實質上類似。
在第二記憶體堆疊ST2中，第二汲極層270可形成於多個第二絕緣層232與多個第二字元線結構WL-2的堆疊結構上以使得第二汲極層270填充第二通道孔CH-2的下部部分並接觸第二通道層250的下表面。在本發明概念的實施例中，如圖17中所繪示，第二記憶體堆疊ST2的第二汲極區270可電連接至位元線BL，例如，穿透多個第二絕緣層232（及第二蝕刻終止層210）中的最下部第二絕緣層232以電連接至位元線BL。
根據本發明概念的半導體記憶體裝置3可在垂直方向（Z方向）上堆疊包含第一記憶體堆疊ST1及第二記憶體堆疊ST2的多個記憶體堆疊，且可增加待儲存於同一區域中的資料的容量（例如，增加可用以將資料儲存於同一區域中的容量）。
雖然本發明概念已參考其實施例具體繪示及描述，但應理解，如由所附申請專利範圍所定義，可在其中在不偏離本發明概念的精神及範疇的情況下作出形式及細節的各種改變。
1、1a、2、2a、3:半導體記憶體裝置 102:半導體基底 110:蝕刻終止層 120:犧牲半導體層 120S:內部空間 132:絕緣層 134:犧牲層 140:堆疊絕緣結構 140O:通道開口 142:閘極絕緣層 144:電荷捕獲層 150:通道層 150A:第一載子區 150B:第二載子區 150E:埋入式半導體層 160:填充絕緣層 170、170a:汲極層 180、180a:共源極半導體層 180B、180Ba:基礎源極層 180S、180Sa:胞元源極層 192:埋入式絕緣層 194:隔離絕緣層 210:第二蝕刻終止層 232:第二絕緣層 240:第二堆疊絕緣結構 242:第二閘極絕緣層 244:第二電荷捕獲層 250:第二通道層 260:第二填充絕緣層 270:第二汲極層 280:第二共源極半導體層 B-B'、C-C':線 BL:位元線 CH、CH-1:通道孔 CH-1:第一通道孔 CH-2:第二通道孔 LBA、LBAa、LBAb、LBAc:第二阻柵線 LBA-1:第二下部阻柵線 LBA-2:第二上部阻柵線 MCD:記憶體胞元介電層 MCD-1:第一記憶體胞元介電層 MCD-2:第二記憶體胞元介電層 MCI:障壁絕緣層 MCS、MCSa:記憶體胞元結構 MCS-1:第一記憶體胞元結構 MCS-2:第二記憶體胞元結構 SL、SLb、SLc:選擇線 SL-1:第一選擇線 SL-2:第二選擇線 SLC、SLCb:選擇線切割區 SLC-1:第一選擇線切割區 SLC-2:第二選擇線切割區 ST1:第一記憶體堆疊 ST2:第二記憶體堆疊 UBA、UBAa、UBAb、UBAc:第一阻柵線 UBA-1:第一下部阻柵線 UBA-2:第一上部阻柵線 VA:第一隔離電壓 VB:第二隔離電壓 VD:汲極電壓 VG:選擇電壓 VS:源極電壓 WL:字元線結構 WL-1:第一字元線結構 WL-2:第二字元線結構 WLC:字元線切割區 WLC-1:第一字元線切割區 WLC-2:第二字元線切割區 WS:字元線空間
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1A及圖1C為根據本發明概念的實施例的半導體記憶體裝置的俯視圖且圖1B為其橫截面圖，且圖1D為根據本發明概念的實施例的用於描述其操作的半導體記憶體裝置的橫截面圖。 圖2A至圖2C、圖3A至圖3C、圖4A至圖4C、圖5A至圖5C、圖6A及圖6B、圖7A至圖7C、圖8、圖9、圖10、圖11A至圖11C、圖12A至圖12C以及圖13A至圖13C為依序示出根據本發明概念的實施例的半導體記憶體裝置的製造方法的俯視圖及橫截面圖。 圖14至圖17為各自根據本發明概念的實施例的半導體記憶體裝置的橫截面圖。 由於圖1A至圖17中的圖式意欲出於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，為了清楚起見，可放大或誇示元件中的一些。
1:半導體記憶體裝置
132:絕緣層
140:堆疊絕緣結構
142:閘極絕緣層
144:電荷捕獲層
170:汲極層
192:埋入式絕緣層
194:隔離絕緣層
B-B':線
BL:位元線
CH:通道孔
MCD:記憶體胞元介電層
MCS:記憶體胞元結構
SLC:選擇線切割區
WLC:字元線切割區

Claims (9)

  1. 一種半導體記憶體裝置，包括：半導體基底；共源極半導體層，摻雜有第一導電類型的雜質且配置於所述半導體基底上；多個絕緣層及多個字元線結構，交替地堆疊於所述共源極半導體層上；記憶體胞元介電層，穿過所述多個絕緣層及所述多個字元線結構且覆蓋在垂直方向上延伸的通道孔的內壁；以及記憶體胞元結構，填充所述通道孔；以及蝕刻終止層，配置於所述半導體基底與所述共源極半導體層之間，其中所述記憶體胞元結構包括：通道層，其上安置有所述記憶體胞元介電層且填充所述通道孔的至少一部分；以及汲極層，覆蓋所述通道層的上表面，摻雜有第二導電類型的雜質，且填充所述通道孔的上部部分中的一些，所述記憶體胞元介電層包括覆蓋所述通道孔的所述內壁的閘極絕緣層以及配置於所述閘極絕緣層與所述通道層之間的電荷捕獲層，且所述通道孔穿過所述多個絕緣層、所述多個字元線結構以及所述蝕刻終止層。
  2. 如請求項1所述的半導體記憶體裝置，其中所述電荷捕獲層包括具有比包含於所述閘極絕緣層中的材料的捕獲位點密度(trap site density)及電容率(permittivity)高的捕獲位點密 度及電容率的材料。
  3. 如請求項1所述的半導體記憶體裝置，更包括填充半導體層，其中所述通道孔延伸至所述半導體基底中，所述填充半導體層填充延伸至所述半導體基底中的所述通道孔的下部部分，且所述填充半導體層以配置於其間的所述共源極半導體層與所述通道層隔開。
  4. 如請求項3所述的半導體記憶體裝置，更包括配置於所述填充半導體層與所述半導體基底之間的障壁絕緣層，所述障壁絕緣層包括與所述記憶體胞元介電層的材料相同的材料。
  5. 如請求項1所述的半導體記憶體裝置，其中所述共源極半導體層包括：基礎源極層，在水平方向上在所述多個絕緣層中的最下部絕緣層與所述蝕刻終止層之間延伸；以及胞元源極層，自所述基礎源極層延伸，包括接觸所述通道層的下表面的上表面，且配置於所述通道孔中。
  6. 如請求項5所述的半導體記憶體裝置，其中所述基礎源極層具有上表面且在所述水平方向上延伸，所述上表面具有與所述多個絕緣層中的所述最下部絕緣層的下表面的垂直高度相同的垂直高度，且所述胞元源極層的所述上表面的垂直高度大於所述基礎源極層的所述上表面的垂直高度。
  7. 一種半導體記憶體裝置，包括： 半導體基底；多個記憶體胞元結構，各自包括在垂直方向上自所述半導體基底依序堆疊的胞元源極層、通道層以及汲極層，且各自具有在所述垂直方向上延伸的垂直柱形狀；多個字元線結構，在所述垂直方向上彼此隔開且包圍所述多個記憶體胞元結構；多個記憶體胞元介電層，各自分別插入於所述多個記憶體胞元結構中的每一者的所述通道層與所述多個字元線結構之間；多個位元線，各自分別電連接至所述多個記憶體胞元結構中的每一者的所述汲極層、在第一水平方向上在所述多個字元線結構上延伸以及彼此在與所述第一水平方向正交的第二水平方向上具有距離；填充半導體層，配置於所述半導體基底中且包括與所述胞元源極層的下表面接觸的上表面；以及障壁絕緣層，配置於所述填充半導體層與所述半導體基底之間，且圍繞所述填充半導體層的側表面及下表面，其中所述汲極層摻雜有第一導電類型的雜質，所述胞元源極層摻雜有不同於所述第一導電類型的第二導電類型的雜質，且所述多個記憶體胞元介電層中的每一者包括：閘極絕緣層，覆蓋所述多個字元線結構；以及電荷捕獲層，配置於所述閘極絕緣層與所述通道層之間。
  8. 如請求項7所述的半導體記憶體裝置，更包括：基礎源極層，配置於所述半導體基底上，將包括於所述多個 記憶體胞元結構中的一者中的所述胞元源極層連接至包括於鄰近所述多個記憶體胞元結構中的所述一者的所述多個記憶體胞元結構中的另一者中的所述胞元源極層，且摻雜有所述第二導電類型的雜質，其中所述胞元源極層的下表面位於比所述基礎源極層的下表面的水平低的水平處，且所述胞元源極層的上表面位於比所述基礎源極層的上表面的水平高的水平處。
  9. 一種半導體記憶體裝置，包括：半導體基底；蝕刻終止層，配置於所述半導體基底上；共源極半導體層，摻雜有第一導電類型的雜質且配置於所述半導體基底上；多個絕緣層及多個字元線結構，交替地堆疊於所述共源極半導體層上；記憶體胞元介電層，包括依序覆蓋多個通道孔中的每一者的內側壁的閘極絕緣層及電荷捕獲層，所述多個通道孔在垂直方向上穿過所述多個絕緣層、所述多個字元線結構以及所述蝕刻終止層且延伸至所述半導體基底中；多個記憶體胞元結構，各自包括：填充半導體層，具有配置於其上、與所述記憶體胞元介電層隔開定位的障壁絕緣層，且填充所述多個通道孔中的每一者的下部部分；通道層，其上配置有所述記憶體胞元介電層，藉由配置於其間的所述共源極半導體層與所述填充半導體層隔開，填充所述 通道孔中的每一者的一部分，且包括與所述填充半導體層的材料相同的材料；以及汲極層，覆蓋所述通道層的所述上表面，填充所述通道孔中的每一者的上部部分，且摻雜有不同於所述第一導電類型的第二導電類型的雜質；以及多個位元線，各自分別電連接至所述多個記憶體胞元結構中的每一者的所述汲極層，在第一水平方向上在所述多個記憶體胞元結構上延伸，且彼此在與所述第一水平方向正交的第二水平方向上具有距離，其中所述電荷捕獲層包括具有比包含於所述閘極絕緣層中的材料的捕獲位點密度及電容率高的捕獲位點密度及電容率的材料，且所述共源極半導體層包括：胞元源極層，包括與所述多個通道孔中的每一者中的所述通道層的下表面接觸的上表面；以及基礎源極層，將所述多個通道孔中的一者中的所述胞元源極層連接至鄰近所述多個通道孔中的所述一者的所述多個通道孔中的另一者中的所述胞元源極層，配置於所述多個絕緣層中的最下部絕緣層與所述蝕刻終止層之間，且具有處於比所述胞元源極層的上表面的垂直高度低的垂直高度的上表面。
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