CN115332264A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层在所述垂直方向上彼此间隔开并且均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，所述多个半导体图案在所述垂直方向上彼此间隔开并且均具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。

Description

半导体存储器件
相关申请的交叉引用
本申请基于并要求于2021年5月11日在韩国知识产权局提交的韩国专利申请No.10-2021-0060737的优先权，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及半导体存储器件，更具体地，涉及无电容器的半导体存储器件。
背景技术
根据对电子产品的小型化、多功能和高性能的需求，可能需要高容量半导体存储器件。此外，可能需要提高集成度以提供这种高容量半导体存储器件。因此，可能需要半导体存储器件的高集成度和大容量。在此类半导体存储器件中，动态随机存取存储器(DRAM)一般包括电容器；然而，由于存储功能，可能难以降低电容器的电容，这会限制高集成度。
发明内容
本发明构思提供一种高性能和高集成度的无电容器的半导体存储器件。
另外的方面将部分地在下面的描述中阐述，并且部分地将根据描述变得明显，或者可以通过本公开的所呈现的实施例的实践而获悉。
根据本发明构思的实施例，一种半导体存储器件可以包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，每个所述半导体图案均具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。所述多个电荷俘获层可以在所述垂直方向上彼此间隔开。所述多个半导体图案可以在所述垂直方向上彼此间隔开。所述源极区可以掺杂有第一导电类型杂质。所述漏极区可以掺杂有第二导电类型杂质。所述第二导电类型杂质的导电类型与所述第一导电类型杂质的导电类型相反。
根据本发明构思的实施例，一种半导体存储器件可以包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，每个所述半导体图案具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极线，所述源极线在所述半导体衬底上沿所述垂直方向延伸；源极区，所述源极区位于所述多个半导体图案中的每个半导体图案的一端与所述源极线之间，所述源极区掺杂有第一导电类型杂质；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。所述多个电荷俘获层可以在所述垂直方向上彼此间隔开。所述多个半导体图案可以在所述垂直方向上彼此间隔开。所述源极区可以掺杂有第一导电类型杂质。所述漏极区可以掺杂有第二导电型杂质。所述第二导电型杂质的导电类型可以与所述第一导电型杂质的导电类型相反。
根据本发明构思的实施例，一种无电容器的半导体存储器件可以包括：半导体衬底；蚀刻停止层，所述蚀刻停止层位于所述半导体衬底上；多个模制绝缘层和多个牺牲绝缘层，所述多个模制绝缘层和所述多个牺牲绝缘层交替地堆叠在所述蚀刻停止层上；栅极结构，所述栅极结构具有圆形的水平截面；多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面；多个沟道区，每个所述沟道区具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区位于所述多个沟道区中的每个沟道区的一端处，所述源极线电连接到所述源极区；漏极区和漏极线，所述漏极区位于所述多个沟道区中的每个沟道区的另一端处，所述漏极线电连接到所述漏极区。所述栅极结构可以通过沿垂直方向穿透所述多个模制绝缘层和所述多个牺牲绝缘层而延伸到所述蚀刻停止层中。所述栅极结构可以包括栅极绝缘层和栅电极层。所述多个电荷俘获层可以在所述垂直方向上彼此间隔开。所述多个沟道区可以在所述垂直方向上彼此间隔开。所述源极区可以掺杂有第一导电类型杂质。所述漏极区可以掺杂有第二导电类型杂质。所述第二导电类型杂质的导电类型可以与所述第一导电类型杂质的导电类型相反。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1A是根据本发明构思的实施例的半导体存储器件的俯视图，图1B是沿图1A的线B-B'截取的截面图；
图2A是根据本发明构思的另一实施例的半导体存储器件的俯视图，图2B是沿图2A的线B-B'截取的截面图；
图3A是根据本发明构思的另一实施例的半导体存储器件的俯视图，图3B是沿图3A的线B-B'截取的截面图；
图4A至图11A是按照工艺顺序示出根据本发明构思的实施例的制造半导体存储器件的方法的俯视图，图4B至图11B分别是沿图4A至图11A的线B-B'截取的截面图；以及
图12A至图20A是按照工艺顺序示出根据本发明构思的另一实施例的制造半导体存储器件的方法的俯视图，图12B至图20B分别是沿图12A至图20A的线B-B'截取的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
图1A是根据本发明构思的实施例的半导体存储器件的俯视图，图1B是沿图1A的线B-B'截取的截面图。
参照图1A和图1B，半导体存储器件10可以包括半导体衬底101、栅极结构GS、电荷俘获层150、半导体图案140、源极区142、源极线180、漏极区144和漏极线190。
半导体衬底101可以包括例如硅(Si)。或者，半导体衬底101可以包括诸如锗(Ge)的元素半导体或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体。或者，半导体衬底101可以具有绝缘体上硅(SOI)结构。例如，半导体衬底101可以包括掩埋氧化物(BOX)层。
基体绝缘层103可以形成在半导体衬底101上。基体绝缘层103可以包括例如包括氧化硅、氮化硅和氮氧化硅中的至少一种的材料。基体绝缘层103可以包括由一种绝缘层构成的单层、由两种绝缘层构成的双层或者由至少三种绝缘层构成的多层。
蚀刻停止层105可以形成在基体绝缘层103上。蚀刻停止层105的顶表面可以是不平坦的表面，并且蚀刻停止层105的底表面可以是平坦的表面。蚀刻停止层105可以包括例如氮化硅或氧化硅。
多个模制绝缘层110可以沿垂直方向(Z方向)以特定距离彼此间隔开地布置在蚀刻停止层105上。多个模制绝缘层110可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。在一些实施例中，多个模制绝缘层110和蚀刻停止层105可以分别包括相对于彼此具有蚀刻选择性的材料。例如，当模制绝缘层110包括氧化硅时，蚀刻停止层105可以包括氮化硅。
第一掩埋绝缘层130和第二掩埋绝缘层132可以穿透多个模制绝缘层110。第一掩埋绝缘层130和第二掩埋绝缘层132可以布置在多个栅极结构GS之间。例如，蚀刻停止层105可以布置在第一掩埋绝缘层130和第二掩埋绝缘层132的底部处。在一些实施例中，第一掩埋绝缘层130和第二掩埋绝缘层132可以在第一水平方向(X方向)上彼此间隔开，并在第二水平方向(Y方向)上延伸。在一些实施例中，第一掩埋绝缘层130可以被布置为与多个栅极结构GS接触，并且第二掩埋绝缘层132可以被布置为与多个栅极结构GS间隔开。第一掩埋绝缘层130和第二掩埋绝缘层132可以包括例如氧化硅、氮化硅或它们的组合。
多个栅极结构GS可以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此间隔开地布置在半导体衬底101上，并且在垂直方向(Z方向)上延伸。多个栅极结构GS可以布置在穿透多个模制绝缘层110的垂直开口中。在一些实施例中，与附图的描述不同，多个栅极结构中的每一个在水平方向(X方向和Y方向)上的宽度可以朝向半导体衬底101逐渐变窄。
多个栅极结构GS可以包括布置在垂直开口的内壁上的栅极绝缘层160和在栅极绝缘层160上填充垂直开口的内部的栅电极层170。附图示出了多个具有圆形水平截面的栅极结构GS，但本发明构思不限于此。
栅极绝缘层160可以包括例如氧化硅。与电荷俘获层150相比，栅极绝缘层160可以包括具有相对低的俘获位密度(trap site density)的材料。
在一些实施例中，栅极阻挡层172可以形成在栅极绝缘层160与栅电极层170之间。例如，栅电极层170与栅极阻挡层172可以包括掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如钨、钛、钽等)以及金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
电荷俘获层150可以沿垂直方向(Z方向)彼此间隔开地布置在多个栅极结构GS中的每一者的侧壁上。电荷俘获层150可以具有围绕多个栅极结构GS的侧壁的环形水平截面。多个电荷俘获层150和多个模制绝缘层110可以交替地布置在栅极结构GS的侧壁上。即，模制绝缘层110可以围绕栅极结构GS的侧壁的未被电荷俘获层150覆盖的部分。
与栅极绝缘层160相比，电荷俘获层150可以包括具有相对高的介电常数的高k介电材料。此外，与栅极绝缘层160相比，电荷俘获层150可以包括具有相对高的俘获位密度的材料。例如，电荷俘获层150可以包括选自HfO2、Al2O3、ZrO2、Y2O3、HfSON、HfON和HfAlO中的至少一种，或者氮化硅。在一些实施例中，电荷俘获层150可以是掺杂有过渡金属的介电层。例如，电荷俘获层150可以包括掺杂有诸如Ta、V、Ru、Nb、Mn、Pd、Ir、Sb等的过渡金属的HfO2，或掺杂有诸如Zn、W、Mo、Ru、Si、Hf、Ni、Pt等的过渡金属的Al2O3。
半导体图案140可以被布置为在垂直方向(Z方向)上彼此间隔开并覆盖电荷俘获层150。半导体图案140可以具有围绕电荷俘获层150的环形水平截面。半导体图案140的直径140D可以大于电荷俘获层150的直径150D。
半导体图案140可以包括未掺杂的半导体材料或掺杂的半导体材料。在一些实施例中，半导体图案140可以包括本征多晶硅或掺杂多晶硅。在一些实施例中，半导体图案140可以包括非晶金属氧化物、多晶金属氧化物、它们的组合等。例如，半导体图案140可以包括In-Ga基氧化物(IGO)、In-Zn基氧化物(IZO)和In-Ga-Zn基氧化物(IGZO)中的至少一种。在其他实施例中，半导体图案140可以包括2D材料半导体，并且2D材料半导体可以包括例如MoS2、WSe2、石墨烯、碳纳米管或它们的组合。
多条源极线180和多条漏极线190可以布置为在半导体图案140的任一侧面对彼此。
多条源极线180可以邻近于多个半导体图案140的一端在第一水平方向(X方向)上延伸，并且布置为在垂直方向(Z方向)上彼此间隔开。模制绝缘层110可以布置为位于在垂直方向(Z方向)上相邻的两条源极线180之间。多条源极线180可以包括掺杂的半导体材料、导电金属氮化物、金属和金属-半导体化合物中的任一种。
源极区142可以布置在多条源极线180和与其连接的多个半导体图案140之间。源极区142可以包括掺杂有高浓度水平的第一导电类型杂质的半导体材料。这里，第一导电类型可以是n型，例如，源极区142可以是掺杂有高浓度水平的n型杂质的n+区。
在一些实施例中，源极阻挡层182可以布置在通过穿透多个模制绝缘层110而在第一水平方向(X方向)上延伸的侧开口中。源极阻挡层182可以与模制绝缘层110和源极区142接触，并且源极阻挡层182的内部可以填充有源极线180。
多条漏极线190可以邻近于多个半导体图案140的另一端在第一水平方向(X方向)上延伸，并且布置为在垂直方向(Z方向)上彼此间隔开。模制绝缘层110可以布置为位于在垂直方向(Z方向)上相邻的两条漏极线190之间。多条漏极线190可以包括掺杂的半导体材料、导电金属氮化物、金属和金属-半导体化合物中的任一种。
漏极区144可以布置在多条漏极线190和与其连接的多个半导体图案140之间。漏极区144可以包括掺杂有高浓度水平的与第一导电类型杂质相反的第二导电类型杂质的半导体材料。这里，第二导电类型可以是p型，例如，漏极区144可以是掺杂有高浓度水平的p型杂质的p+区。即，在本发明构思的半导体存储器件10中，源极区142可以具有与漏极区144的导电类型相反的导电类型。
在一些实施例中，漏极阻挡层192可以布置在通过穿透多个模制绝缘层110而在第一水平方向(X方向)上延伸的侧开口中。漏极阻挡层192可以与模制绝缘层110和漏极区144接触，并且漏极阻挡层192的内部可以填充有漏极线190。
在一些实施例中，虽然未在图中示出，但是可以在存储单元晶体管周围布置选择晶体管。
在半导体存储器件10中，半导体图案140可以用作存储单元的沟道区。在电荷俘获层150的与源极区142相邻的部分处，可以俘获位于源极区142中的多个载流子(例如，电子)。此外，在电荷俘获层150的与漏极区144相邻的另一部分处，可以俘获位于漏极区144中的多个载流子(例如，空穴)。因此，通过被俘获在电荷俘获层150中的多个载流子，半导体存储器件10可以以与在存储单元中存储数据的隧穿场效应晶体管(TFET)如何操作的方式类似的方式进行操作。即，半导体存储器件10可以用作能够在不使用电容器的情况下对所存储的1位数据执行读取/写入操作的动态随机存取存储器(DRAM)。以这种方式，可以实现无电容器的半导体存储器件。
对于使用TFET的此种半导体存储器件的驱动方法，该半导体存储器件使用隧穿方法来控制电子和空穴的流动，这与金属氧化物半导体场效应晶体管(MOSFET)使用的热离子发射方法不同，因此，输入电压的微小变化可能导致输出电流的明显变化。只是，在一般的TFET中，源极区和漏极区都包含相同的n型杂质，导致空穴累积时间相对长，并且进一步导致擦除操作慢。
因此，为了解决这样的问题，根据本申请中的发明构思的实施例的半导体存储器件10的发明人设计了半导体存储器件10，以允许在擦除操作中从掺杂有高浓度水平的p型杂质的漏极区144直接提供空穴。因此，半导体存储器件10的空穴累积时间相对短，这可以使得擦除速度明显增加。
最终，因为根据本发明构思的实施例的半导体存储器件10可以明显提高擦除速度，同时通过存储单元结构而具有高集成度和高可扩展性的特性，所以可以实现高性能，这可以获得优异的竞争力和可靠性。
图2A是根据本发明构思的另一实施例的半导体存储器件的俯视图，图2B是沿图2A的线B-B'截取的截面图。
下面描述的构成半导体存储器件20的大部分组件和组件中包括的材料可以与上面参照图1A和图1B描述的组件和材料基本相同或相似。因此，为了便于说明，其描述将集中于与上述半导体存储器件10的不同之处。
参照图2A和图2B，半导体存储器件20可以包括半导体衬底101、栅极结构GS、电荷俘获层150、半导体图案140、源极区142、源极线280、漏极区144和漏极线190。
多个模制绝缘层110和多个牺牲绝缘层120可以沿垂直方向(Z方向)交替地布置在蚀刻停止层105上。多个模制绝缘层110和多个牺牲绝缘层120可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。在一些实施例中，模制绝缘层110和牺牲绝缘层120可以分别包括相对于彼此具有蚀刻选择性的材料。例如，当模制绝缘层110包括氧化硅时，牺牲绝缘层120可以包括氮化硅。
掩埋绝缘层134可以穿透多个模制绝缘层110和多个牺牲绝缘层120。掩埋绝缘层134可以布置为与多个栅极结构GS间隔开。蚀刻停止层105可以布置在掩埋绝缘层134的底表面处。在一些实施例中，掩埋绝缘层134可以沿第二水平方向(Y方向)延伸。掩埋绝缘层134可以包括例如氧化硅、氮化硅或它们的组合。
多条源极线280和多条漏极线190可以布置在半导体图案140的任一侧。
多条源极线280可以通过穿透多个模制绝缘层110和多个牺牲绝缘层120而在垂直方向(Z方向)上延伸，并且具有在第一水平方向(X方向)上突出的不平坦表面以与多个半导体图案140的一端接触。多条源极线280可以包括掺杂的半导体材料、导电金属氮化物和金属-半导体化合物中的任一种。
源极区142可以布置在一条源极线280和与其连接的多个半导体图案140之间。源极区142可以包括掺杂有高浓度水平的第一导电类型杂质的半导体材料。这里，第一导电类型可以是n型，例如，源极区142可以是掺杂有高浓度水平的n型杂质的n+区。
在一些实施例中，源极阻挡层282可以布置在通过穿透多个模制绝缘层110和多个牺牲绝缘层120而在垂直方向(Z方向)上延伸的垂直开口的内壁上。源极阻挡层282可以与模制绝缘层110、牺牲层120和源极区142接触，并且源极阻挡层282的内部可以填充有源极线280。
多条漏极线190可以邻近于多个半导体图案140的另一端沿第一水平方向(X方向)延伸，并且布置为在垂直方向(Z方向)上彼此间隔开。模制绝缘层110可以布置为位于在垂直方向(Z方向)上相邻的两条漏极线190之间。多条漏极线190可以包括掺杂的半导体材料、导电金属氮化物、金属和金属-半导体化合物。
漏极区144可以布置在多条漏极线190和与其连接的多个半导体图案140之间。漏极区144可以包括掺杂有高浓度水平的与第一导电类型杂质相反的第二导电类型杂质的半导体材料。这里，第二导电类型可以是p型，例如，漏极区144可以是掺杂有高浓度水平的p型杂质的p+区。即，在本发明构思的半导体存储器件20中，源极区142可以具有与漏极区144的导电类型相反的导电类型。
在一些实施例中，虽然未在图中示出，但是多条源极线280可以用作公共源极线(CSL)。
根据本发明构思的实施例的半导体存储器件20已经设计了允许在擦除操作中直接从掺杂有高浓度水平的p型杂质的漏极区144提供空穴的半导体存储器件20。因此，半导体存储器件20的空穴累积时间相对短，这可以使得擦除速度明显增加。
最终，由于根据本发明构思的实施例的半导体存储器件20可以明显提高擦除速度，同时通过存储单元结构而具有高集成度和高可扩展性的特性，所以可以实现高性能，这可以获得优异的竞争力和可靠性。
图3A是根据本发明构思的另一实施例的半导体存储器件的俯视图，图3B是沿图3A的线B-B'截取的截面图。
下面描述的构成半导体存储器件30的大部分组件和组件中包括的材料可以与上面参照图1A和图1B描述的组件和材料基本相同或相似。因此，为了便于说明，其描述将集中于与上述半导体存储器件10的不同之处。
参照图3A和图3B，半导体存储器件30可以包括外围电路结构PS和布置在比外围电路结构PS高的垂直高度上的单元阵列结构CS。
本实施例的半导体存储器件30可以具有外围上单元(COP)结构，其中，单元阵列结构CS布置在外围电路结构PS上。基体绝缘层103可以布置在外围电路结构PS与单元阵列结构CS之间。
外围电路结构PS可以包括布置在半导体衬底101上的外围电路晶体管310TR和外围电路布线320。在半导体衬底101中，有源区AC可以由器件隔离物102限定，并且多个外围电路晶体管310TR可以形成在有源区AC上。多个外围电路晶体管310TR可以包括外围电路栅极310G以及布置在半导体衬底101的位于外围电路栅极310G的任一侧的部分上的源极区和漏极区。
外围电路布线320可以包括多个外围电路接触322和多个外围电路金属层324。覆盖外围电路晶体管310TR和外围电路布线320的层间绝缘膜330可以布置在半导体衬底101上。多个外围电路金属层324可以具有包括布置在不同垂直高度的多个金属布线层的多层结构。附图将多个外围电路金属层324示出为具有相同的厚度；然而，与附图中的描绘不同，布置在同一高度(例如，最高高度)的外围电路金属层324的厚度可以大于布置在其余高度的外围电路金属层324的厚度。
图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A是按照工艺顺序示出根据本发明构思的实施例的制造半导体存储器件的方法的俯视图，图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别是沿图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A的线B-B'截取的截面图。
参照图4A和图4B，可以在半导体衬底101上形成基体绝缘层103和蚀刻停止层105。可以在蚀刻停止层105上交替地且顺序地形成多个模制绝缘层110和多个牺牲绝缘层120。
多个模制绝缘层110和多个牺牲绝缘层120可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或原子层沉积(ALD)形成。
在一些实施例中，多个模制绝缘层110和多个牺牲绝缘层120可以分别由相对于彼此具有蚀刻选择性的材料形成。例如，多个模制绝缘层110可以通过使用氧化硅形成，并且多个牺牲绝缘层120可以通过使用氮化硅形成。多个模制绝缘层110和多个牺牲绝缘层120均可以具有数十纳米的厚度。
参照图5A和图5B，可以在多个模制绝缘层110和多个牺牲绝缘层120上形成掩模图案(未示出)，并且通过使用掩模图案作为蚀刻掩模来去除多个模制绝缘层110和多个牺牲绝缘层120的一部分，可以形成第一线开口130L。
第一线开口130L可以暴露蚀刻停止层105的顶表面。在一些实施例中，第一线开口130L可以在第一水平方向(X方向)上彼此分开并且在第二水平方向(Y方向)上延伸。
在附图中，例如，第一线开口130L被描绘为对于所有高度具有相同的水平宽度；然而，与附图中的描绘不同，水平宽度可以朝向半导体衬底101逐渐变窄。
然后，可以形成填充第一线开口130L的第一掩埋绝缘层130。例如，第一掩埋绝缘层130可以包括对模制绝缘层110和牺牲绝缘层120具有蚀刻选择性的材料。例如，第一掩埋绝缘层130可以包括含有多晶硅或碳的材料。
参照图6A和图6B，可以在第一掩埋绝缘层130上形成掩模图案(未示出)，并且通过使用掩模图案作为蚀刻掩模来去除第一掩埋绝缘层130的一部分，可以形成第一栅极开口160H。
第一栅极开口160H可以暴露蚀刻停止层105的顶表面。在一些实施例中，第一栅极开口160L可以在水平方向(X方向和Y方向)上彼此分开并且在垂直方向(Z方向)上延伸。
在附图中，例如，第一栅极开口160L被描绘为对于所有高度具有相同的水平宽度；然而，与附图中的描绘不同，水平宽度可以朝向半导体衬底101逐渐变窄。另外，第一栅极开口160H在附图中被描绘为具有圆形水平截面，但是本发明构思不限于此。
参照图7A和图7B，通过去除牺牲绝缘层120的通过第一栅极开口160H暴露的部分，可以形成与第一栅极开口160H连接的延伸空间140EX。
因为可以通过去除牺牲绝缘层120的通过第一栅极开口160H暴露的部分来形成延伸空间140EX，所以延伸空间140EX在水平方向(X方向和Y方向)上距第一栅极开口160H的宽度可以是恒定的。在一些实施例中，延伸空间140EX在水平方向(X方向和Y方向)上距第一栅极开口160H的宽度可以为数十纳米。延伸空间140EX占据的厚度可以与牺牲绝缘层120的厚度基本相同。
参照图8A和图8B，可以在延伸空间140EX的内壁上形成半导体图案140。半导体图案140可以通过CVD、PECVD或ALD形成。
然后，可以在半导体图案140的内壁上形成电荷俘获层150。电荷俘获层150可以通过使用热氧化、CVD、PECVD和ALD中的至少一种形成。
然后，可以在第一栅极开口160H的内壁上形成栅极绝缘层160(参见图6B)。栅极绝缘层160可以通过使用热氧化、CVD、PECVD或ALD中的至少一种形成。栅极绝缘层160可以形成为覆盖电荷俘获层150的内壁和模制绝缘层110的内壁。
然后，可以形成填充第一栅极开口160H(参见图6B)的牺牲掩埋层122。在一些实施例中，可以通过使用氮化硅形成牺牲掩埋层122。
参照图9A和图9B，通过去除布置在边缘部分处的多个牺牲绝缘层120，可以形成暴露半导体图案140的一个侧壁的一部分的源极延伸空间180EX。
因为可以通过去除牺牲绝缘层120的布置在边缘处的部分来形成源极延伸空间180EX，所以源极延伸空间180EX在第一水平方向(X方向)上距半导体图案140的宽度可以是恒定的。
然后，通过以高浓度水平的第一导电类型杂质掺杂半导体图案140的一个侧壁的被源极延伸空间180EX暴露的部分，可以在该部分上形成源极区142。这里，第一导电类型可以是n型，例如，源极区142可以是掺杂有高浓度水平的n型杂质的n+区。在一些实施例中，可以通过扩散工艺或外延生长工艺来执行掺杂第一导电类型杂质的工艺。
参照图10A和图10B，通过去除布置在中心部分处的多个牺牲绝缘层120，可以形成暴露半导体图案140的另一侧壁的一部分的漏极延伸空间190EX。
因为可以通过去除牺牲绝缘层120的布置在中心处的部分来形成漏极延伸空间190EX，所以漏极延伸空间190EX在第一水平方向(X方向)上距半导体图案140的宽度可以是恒定的。
然后，通过以高浓度水平的第二导电类型杂质掺杂半导体图案140的另一侧壁的由漏极延伸空间190EX暴露的部分，可以在该部分上形成漏极区144。这里，第二导电类型可以是p型，例如，漏极区144可以是掺杂有高浓度水平的p型杂质的p+区。在一些实施例中，可以通过扩散工艺或外延生长工艺来执行掺杂第二导电类型杂质的工艺。
然后，可以去除牺牲掩埋层122以暴露栅极绝缘层160的内壁。以这种方式，可以形成第二栅极开口170H。
参照图11A和图11B，可以形成填充第二栅极开口170H(参见图10B)、源极延伸空间180EX(参见图10B)和漏极延伸空间190EX(参见图10B)的多个导电层。
多个导电层可以包括栅电极层170、源极线180和漏极线190。
在一些实施例中，可以在栅极绝缘层160与栅电极层170之间形成栅极阻挡层172。具体地，栅极阻挡层172可以共形地形成在第二栅极开口170H(参见图10B)的内壁上，并且栅电极层170可以形成为完全填充第二栅极开口170H(参见图10B)的内部。
在一些实施例中，可以在源极区142与源极线180之间形成源极阻挡层182。具体地，源极阻挡层182可以共形地形成在源极延伸空间180EX(参见图10B)的内壁上，并且源极线180可以形成为完全填充源极延伸空间180EX的内部(参见图10B)。
在一些实施例中，可以在漏极区144与漏极线190之间形成漏极阻挡层192。具体地，漏极阻挡层192可以共形地形成在漏极延伸空间190EX(参见图10B)的内壁上，并且漏极线190可以形成为完全填充漏极延伸空间190EX(参见图10B)的内部。
参照图1B，可以形成填充第二线开口132L的第二掩埋绝缘层132。第二掩埋绝缘层132可以包括氧化硅、氮化硅或它们的组合。第二掩埋绝缘层132可以布置在多个栅极结构GS之间。
通过上述制造工艺，可以完成根据本发明构思的实施例的半导体存储器件10。
图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是按照工艺顺序示出根据本发明构思的另一实施例的制造半导体存储器件的方法的俯视图，图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B分别是沿图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A的线B-B'截取的截面图。
参照图12A和图12B，可以在半导体衬底101上形成基体绝缘层103和蚀刻停止层105。可以在蚀刻停止层105上交替地且顺序地形成多个模制绝缘层110和多个牺牲绝缘层120。
多个模制绝缘层110和多个牺牲绝缘层120可以通过CVD、PECVD或ALD形成。
在一些实施例中，多个模制绝缘层110和多个牺牲绝缘层120可以分别包括相对于彼此具有蚀刻选择性的材料。例如，多个模制绝缘层110可以使用氧化硅形成，并且多个牺牲绝缘层120可以使用氮化硅形成。多个模制绝缘层110和多个牺牲绝缘层120均可以具有数十纳米的厚度。
参照图13A和图13B，可以通过在多个模制绝缘层110和多个牺牲绝缘层120上形成掩模图案(未示出)，然后通过使用掩模图案作为蚀刻掩模去除多个模制绝缘层110和牺牲绝缘层120的一部分，来形成第一线开口130L、第一栅极开口160H和第一源极开口280H。
可以在第一线开口130L、第一栅极开口160H和第一源极开口280H的底部处暴露蚀刻停止层105的顶表面。
在一些实施例中，第一线开口130L可以形成为在第一水平方向(X方向)上彼此分开并且具有在第二水平方向(Y方向)上延伸的线形。
在一些实施例中，第一栅极开口160H和第一源极开口280H可以形成为具有圆形或椭圆形的水平截面。多个第一栅极开口160H可以在第二水平方向(Y方向)上彼此分开，并且在垂直方向(Z方向)上延伸。多个第一源极开口280H可以在第二水平方向(Y方向)上彼此分开，并且在垂直方向(Z方向)上延伸。
虽然第一线开口130L、第一栅极开口160H和第一源极开口280H被示为对于所有高度具有相同的水平宽度，但与此不同的是，它们可以具有朝向半导体衬底101逐渐变窄的水平宽度。
参照图14A和图14B，可以形成填充第一线开口130L的第一掩埋绝缘层130和填充第一源极开口280H的第二掩埋绝缘层132。
第一掩埋绝缘层130和第二掩埋绝缘层132可以包括对于模制绝缘层110和牺牲绝缘层120具有蚀刻选择性的材料。例如，第一掩埋绝缘层130和第二掩埋绝缘层132可以包括含有多晶硅或碳的材料。
参照图15A和图15B，通过去除通过第一栅极开口160H暴露的牺牲绝缘层120的一部分，可以形成与第一栅极开口160H连接的延伸空间140EX。
因为可以通过去除通过第一栅极开口160H暴露的牺牲绝缘层120的一部分来形成延伸空间140EX，所以延伸空间140EX在水平方向(X方向和Y方向)上距第一栅极开口160H的宽度可以是恒定的。在一些实施例中，延伸空间140EX在水平方向(X方向和Y方向)上距第一栅极开口160H的宽度可以为数十纳米。延伸空间140EX所占据的厚度可以与牺牲绝缘层120的厚度基本相同。
参照图16A和图16B，可以在延伸空间140EX的内壁上形成半导体图案140。半导体图案140可以通过CVD、PECVD或ALD形成。
然后，可以在半导体图案140的内壁上形成电荷俘获层150。电荷俘获层150可以通过使用热氧化、CVD、PECVD或ALD中的至少一种形成。
然后，可以在第一栅极开口160H(参见图14B)的内壁上形成栅极绝缘层160。栅极绝缘层160可以通过使用热氧化、CVD、PECVD或ALD中的至少一种形成。栅极绝缘层160可以形成为覆盖电荷俘获层150的内壁和模制绝缘层110的内壁两者。
然后，可以形成填充第一栅极开口160H(参见图14B)的牺牲掩埋层122。在一些实施例中，可以通过使用氮化硅形成牺牲掩埋层122。
参照图17A和图17B，通过去除第一掩埋绝缘层130(参见图16B)和与其连接的多个牺牲绝缘层120，可以形成暴露半导体图案140的一个侧壁的一部分的漏极延伸空间190EX。
因为可以通过去除牺牲绝缘层120的连接到第一掩埋绝缘层130的部分(参见图16B)来形成漏极延伸空间190EX，所以漏极延伸空间190EX在第一水平方向(X方向)上距半导体图案140的宽度可以是恒定的。以该方式，可以形成切割线开口134L。
然后，通过用高浓度水平的第二导电类型杂质掺杂半导体图案140的一个侧壁的由漏极延伸空间190EX暴露的部分，可以在该部分上形成漏极区144。这里，第二导电类型可以是p型，例如，漏极区144可以是掺杂有高浓度水平的p型杂质的p+区。在一些实施例中，掺杂第二导电类型杂质的工艺可以通过扩散工艺或外延生长工艺来执行。
参照图18A和图18B，通过去除第二掩埋绝缘层132(参见图17B)和与其连接的多个牺牲绝缘层120，可以形成暴露半导体图案140的另一侧壁的一部分的源极延伸空间280EX。
由于可以通过去除连接到第二掩埋绝缘层132的牺牲绝缘层120的一部分(参见图17B)来形成源极延伸空间280EX，所以源极延伸空间280EX在第一水平方向(X方向)上距半导体图案140的宽度可以是恒定的。
然后，通过用高浓度水平的第一导电类型杂质掺杂半导体图案140的另一侧壁的由源极延伸空间280EX暴露的部分，可以在该部分上形成源极区142。这里，第一导电类型可以是n型，例如，源极区142可以是掺杂有高浓度水平的n型杂质的n+区。在一些实施例中，掺杂第一导电类型杂质的工艺可以通过扩散工艺或外延生长工艺来执行。
参照图19A和图19B，可以去除牺牲掩埋层122以暴露栅极绝缘层160的内壁。以这种方式，可以形成第二栅极开口170H。
参照图20A和图20B，可以形成填充第二栅极开口170H(参见图10B)、源极延伸空间280EX(参见图10B)和漏极延伸空间190EX(参见图10B)的多个导电层。
多个导电层可以包括栅电极层170、漏极线190和源极线280。
在一些实施例中，可以在栅极绝缘层160与栅电极层170之间形成栅极阻挡层172。具体地，栅极阻挡层172可以共形地形成在第二栅极开口170H(参见图10B)的内壁上，并且栅电极层170可以形成为完全填充第二栅极开口170H(参见图10B)的内部。
在一些实施例中，可以在漏极区144与漏极线190之间形成漏极阻挡层192。具体地，漏极阻挡层192可以共形地形成在漏极延伸空间190EX(参见图10B)的内壁上，并且漏极线190可以形成为完全填充漏极延伸空间190EX(参见图10B)的内部。
在一些实施例中，可以在源极区142与源极线280之间形成源极阻挡层282。具体地，源极阻挡层282可以共形地形成在源极延伸空间280EX(参见图10B)的内壁上，并且源极线280可以形成为完全填充源极延伸空间280EX(参见图10B)和第一源极开口280H(参见图10B)的内部。
参照图2B，可以形成填充切割线开口134L的掩埋绝缘层134。掩埋绝缘层134可以包括例如氧化硅、氮化硅或它们的组合。掩埋绝缘层134可以被布置为与多个栅极结构GS间隔开。
通过上述制造工艺，可以完成根据本发明构思的实施例的半导体存储器件20。
虽然已经参考本发明构思的实施例具体示出和描述了其实施例，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
半导体衬底；
栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸，所述栅极结构包括栅极绝缘层和栅电极层；
多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面，并且所述多个电荷俘获层在所述垂直方向上彼此间隔开；
多个半导体图案，每个所述半导体图案具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面，并且所述多个半导体图案在所述垂直方向上彼此间隔开；
源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处，所述源极区掺杂有第一导电类型杂质；以及
漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处，并且
所述漏极区掺杂有第二导电类型杂质，所述第二导电类型杂质的导电类型与所述第一导电类型杂质的导电类型相反。
2.根据权利要求1所述的半导体存储器件，其中，与所述栅极绝缘层的材料相比，所述多个电荷俘获层的材料具有更高的俘获位密度和更高的介电常数。
3.根据权利要求2所述的半导体存储器件，其中，所述多个电荷俘获层包括氮化硅、氧化铝、氧化铪和氧化钇中的至少一种。
4.根据权利要求1所述的半导体存储器件，其中，
所述多个半导体图案被配置为充当沟道区，并且
所述多个半导体图案包括掺杂的硅、多晶硅、硅锗、二维材料半导体、非晶金属氧化物和多晶金属氧化物中的至少一种。
5.根据权利要求1所述的半导体存储器件，其中，所述多个半导体图案中的至少一个半导体图案的水平截面的直径大于所述多个电荷俘获层中的至少一个电荷俘获层的水平截面的直径。
6.根据权利要求1所述的半导体存储器件，其中，
所述源极区包括高浓度的n型杂质以提供n+区，并且
所述漏极区包括高浓度的p型杂质以提供p+区。
7.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
多个绝缘层和多个导电层，所述多个绝缘层和所述多个导电层交替地堆叠在所述半导体衬底上，
其中，所述多个导电层均包括所述源极线和所述漏极线。
8.根据权利要求7所述的半导体存储器件，其中，在所述多个导电层的每个导电层中，所述源极线和所述漏极线彼此平行。
9.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件是无电容器的动态随机存取存储器。
10.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
外围电路结构，所述外围电路结构位于所述半导体衬底与所述栅极结构之间。
11.一种半导体存储器件，所述半导体存储器件包括：
半导体衬底；
栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸，所述栅极结构包括栅极绝缘层和栅电极层；
多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面，并且所述多个电荷俘获层在所述垂直方向上彼此间隔开；
多个半导体图案，每个所述半导体图案具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面，并且所述多个半导体图案在所述垂直方向上彼此间隔开；
源极线，所述源极线在所述半导体衬底上沿所述垂直方向延伸；
源极区，所述源极区位于所述多个半导体图案中的每个半导体图案的一端与所述源极线之间，所述源极区掺杂有第一导电类型杂质；以及
漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的另一端处，
所述漏极区掺杂有第二导电型杂质，并且所述第二导电型杂质的导电类型与所述第一导电型杂质的导电类型相反。
12.根据权利要求11所述的半导体存储器件，其中，
与所述栅极绝缘层的材料相比，所述多个电荷俘获层的材料具有更高的俘获位密度和更高的介电常数，并且
所述电荷俘获层包括氮化硅、氧化铝、氧化铪和氧化钇中的至少一种。
13.根据权利要求11所述的半导体存储器件，其中，所述多个半导体图案中的至少一个半导体图案的所述水平截面的直径大于所述多个电荷俘获层中的至少一个电荷俘获层的所述水平截面的直径。
14.根据权利要求11所述的半导体存储器件，其中，
所述源极区包括高浓度的n型杂质以提供n+区，并且
所述漏极区包括高浓度的p型杂质以提供p+区。
15.根据权利要求11所述的半导体存储器件，所述半导体存储器件还包括：
多个绝缘层和多个导电层，所述多个绝缘层和所述多个导电层交替地堆叠在所述半导体衬底上，
其中，所述多个导电层中的每个导电层包括所述漏极线。
16.根据权利要求15所述的半导体存储器件，其中，
所述多个导电层中的每个导电层包括所述源极线，并且
在所述多个导电层中的每个导电层中，所述漏极线和所述源极线彼此垂直。
17.根据权利要求16所述的半导体存储器件，所述半导体存储器件还包括：
蚀刻停止层，所述蚀刻停止层位于所述多个绝缘层的最下面的底部处。
18.根据权利要求11所述的半导体存储器件，其中，所述半导体存储器件是无电容器的动态随机存取存储器。
19.一种无电容器的半导体存储器件，所述半导体存储器件包括：
半导体衬底；
蚀刻停止层，所述蚀刻停止层位于所述半导体衬底上；
多个模制绝缘层和多个牺牲绝缘层，所述多个模制绝缘层和所述多个牺牲绝缘层交替地堆叠在所述蚀刻停止层上；
栅极结构，所述栅极结构具有圆形的水平截面，所述栅极结构通过沿垂直方向穿透所述多个模制绝缘层和所述多个牺牲绝缘层而延伸到所述蚀刻停止层中，所述栅极结构包括栅极绝缘层和栅电极层；
多个电荷俘获层，所述多个电荷俘获层均具有围绕所述栅极结构的第一环形的水平截面，所述多个电荷俘获层在所述垂直方向上彼此间隔开；
多个沟道区，每个所述沟道区具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面，所述多个沟道区在所述垂直方向上彼此间隔开；
源极区和源极线，所述源极区位于所述多个沟道区中的每个沟道区的一端处，所述源极线电连接到所述源极区，所述源极区掺杂有第一导电类型杂质；以及
漏极区和漏极线，所述漏极区位于所述多个沟道区中的每个沟道区的另一端处，所述漏极线电连接到所述漏极区，
所述漏极区掺杂有第二导电类型杂质，所述第二导电类型杂质的导电类型与所述第一导电类型杂质的导电类型相反。
20.根据权利要求19所述的无电容器的半导体存储器件，其中，
与所述栅极绝缘层的材料相比，所述多个电荷俘获层的材料具有更高的俘获位密度和更高的介电常数，
所述多个沟道区包括本征半导体材料，并且
所述源极区包括高浓度的n型杂质以提供n+区，并且
所述漏极区包括高浓度的p型杂质以提供p+区。
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