TWI818714B - 積體電路裝置 - Google Patents

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TWI818714B TW111133711A TW111133711A TWI818714B TW I818714 B TWI818714 B TW I818714B TW 111133711 A TW111133711 A TW 111133711A TW 111133711 A TW111133711 A TW 111133711A TW I818714 B TWI818714 B TW I818714B
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Abstract

可提供一種積體電路裝置，所述積體電路裝置包括：基板，包括字元線溝渠及與字元線溝渠的內壁的第一側壁部分相鄰的第一凹槽；通道區，位於內壁上且在與基板的上表面平行的第一方向上延伸，通道區包括第一通道區及第二通道區，第一通道區位於基板的與內壁相鄰的一部分中，第二通道區位於內壁上且包含第一導電類型的二維（2D）材料；閘極絕緣層，位於第二通道區上；字元線，位於閘極絕緣層上且位於字元線溝渠內部；以及源極區，位於第一凹槽中且包含第一導電類型的2D材料。

Description

積體電路裝置
[相關申請案的交叉參考]
本申請案是基於在2021年9月10日在韓國智慧財產局提申的韓國專利申請案第10-2021-0121170號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於積體電路裝置，且更具體而言，是有關於具有隱埋式通道電晶體的積體電路裝置。
隨著積體電路裝置的按比例縮小，用於實施積體電路裝置的個別精細電路圖案的大小變得越來越小。另外，對於可以低功率驅動以用於各種應用(包括物聯網(Internet-of-things，IoT)、人工智慧(artificial intelligence，AI)記憶體裝置等)的積體電路裝置的需求正在增加。
本發明概念提供能夠降低功耗的積體電路裝置。
根據本發明概念的態樣，一種積體電路裝置包括：基板，包括字元線溝渠及與字元線溝渠的內壁的第一側壁部分相鄰 的第一凹槽；通道區，位於字元線溝渠的內壁上，通道區在與基板的上表面平行的第一方向上延伸，通道區包括第一通道區及第二通道區，第一通道區位於基板的與字元線溝渠的內壁相鄰的一部分中，第二通道區位於字元線溝渠的內壁上且包含第一導電類型的二維(2D)材料；閘極絕緣層，位於第二通道區上；字元線，位於閘極絕緣層上且位於字元線溝渠內部；以及源極區，位於第一凹槽中且包含第一導電類型的2D材料。
根據本發明概念的另一態樣，一種積體電路裝置包括：基板，包括字元線溝渠及與字元線溝渠的內壁的第一側壁部分相鄰的第一凹槽；通道區，位於字元線溝渠的內壁上且在與基板的上表面平行的第一方向上延伸，通道區包含第一導電類型的二維(2D)材料；閘極絕緣層，位於通道區上；字元線，位於閘極絕緣層上且位於字元線溝渠內部；以及源極區，位於第一凹槽中、包含第一導電類型的2D材料且連接至通道區。
根據本發明概念的另一態樣，一種積體電路裝置包括：基板，包括字元線溝渠；第一凹槽，與字元線溝渠的內壁的第一側壁部分相鄰；以及第二凹槽，與字元線溝渠的第二側壁部分相鄰，第二側壁部分與第一側壁部分相對；通道區，位於字元線溝渠的內壁上且在與基板的上表面平行的第一方向上延伸，通道區包括第一通道區及第二通道區，第一通道區位於基板的與字元線溝渠的內壁相鄰的一部分中，第二通道區位於字元線溝渠的內壁上且包含第一導電類型的二維(2D)材料；字元線，位於字元線 溝渠的內壁上且在第一方向上延伸；源極區，位於第一凹槽中且包含第一導電類型的二維(2D)材料；位元線，位於源極區上且在與基板的上表面平行且與第一方向垂直的第二方向上延伸；以及汲極區，位於第二凹槽中。
100、100A、100B、100C、200、200A:積體電路裝置
110、210:基板
112:隔離膜
112T:隔離溝渠
122、122B、260:閘極絕緣層
124:閘極頂蓋層
130、222:第一絕緣層
132:下部導電層
134:中間導電層
136:上部導電層
138:位元線頂蓋層
140:位元線間隔件
150:第二絕緣層
152:汲極接觸件
152H:接觸孔洞
154:搭接墊
154H:孔洞
160、280:蝕刻停止膜
162、292:下部電極
164、294:電容器介電層
166、296:上部電極
170D:汲極電極
170G、250:閘極電極
170S:源極電極
172:字元線屏蔽件
174:緩衝絕緣層
212:下部絕緣層
220:第一導電線
230、230A、SR:源極區
232:第二絕緣層
240、CH:通道區
240H、310T:開口
242、CH1、CH1B:第一通道區
244、CH2、CH2A、CH2B:第二通道區
246、BC、BCA:汲極區
252:第一隱埋式絕緣層
254:第二隱埋式絕緣層
270:電容器接觸件
272:上部絕緣層
310:第一罩幕圖案
A-A'、B-B':線
AC:主動區
BCH:第二凹槽
BL:位元線
CH2_T:上部側
CHA、CHB:通道區
CS:電容器結構
CTS:單元電晶體空間
CV1_Dirac、CV1_Si:態密度曲線
CV2_Dirac、CV2_Si:電子數曲線
CV2_Ref:參考電子數曲線/電子數曲線
CX1:部份
DC:直接接觸件
DCH:第一凹槽
DOS:態密度
E:能階
Emax:最大能階
Eo:參考能階
E_Dirac:狄拉克能階
Lov1:第一交疊長度
Lov2:第二交疊長度
n(E):電子數
t11:第一厚度
t12:第二厚度
WL、WLB:字元線
WLP:字元線導電層
WLT:字元線溝渠
WLT_1:第一側壁/第一側壁部分
WLT_2:第二側壁
X:第一方向/軸方向
Y:第二方向/軸方向
Z:第三方向/垂直方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的一些實例性實施例，在附圖中：圖1是根據實例性實施例的積體電路裝置的佈局圖。
圖2是沿著圖1所示線A-A'截取的剖視圖。
圖3是圖2所示部份CX1的放大視圖。
圖4A是示意性地示出二維(2D)狄拉克源材料的能階及態密度DOS的曲線圖。
圖4B是示意性地示出2D狄拉克源材料的能階及電子數的曲線圖。
圖5是根據實例性實施例的積體電路裝置的剖視圖。
圖6是圖5所示部份CX1的放大視圖。
圖7是根據實例性實施例的積體電路裝置的剖視圖。
圖8是圖7所示部份CX1的放大視圖。
圖9是根據實例性實施例的積體電路裝置的剖視圖。
圖10是根據實例性實施例的積體電路裝置的佈局圖。
圖11是沿著圖10所示線B-B'截取的剖視圖。
圖12是根據實例性實施例的積體電路裝置的剖視圖。
圖13至圖20是示出根據實例性實施例的根據製程次序的積體電路裝置的製造方法的剖視圖。
在下文中，將參照附圖詳細闡述本發明概念的一些實例性實施例。
儘管在實例性實施例的說明中使用用語「相同」、「相等」或「一致」，但應理解，可能存在一些不精確。因此，當一個元件被稱為與另一元件相同時，應理解，在期望的製造或操作容差範圍(例如，±10%)內，一元件或值與另一元件相同。
當在本說明書中結合數值使用用語「約」或「實質上」時，其旨在使相關聯的數值包括所述數值的製造或操作容差(例如±10%)。此外，當詞語「約」及「實質上」與幾何形狀結合使用時，其旨在並不要求幾何形狀的精確性，而是所述形狀的寬容度亦處於本揭露的範圍內。此外，不管數值或形狀是被修改為「約」還是「實質上」，應理解，該些值及形狀應被解釋為包括所陳述數值或形狀的製造或操作容差(例如，±10%)。
例如「...中的至少一者」等表達在出現於一系列元件之前時會修飾整個系列的元件而非修飾所述一系列中的個別元件。因此，例如，「A、B或C中的至少一者」及「A、B及C中的至少一個者」兩者均意指A、B、C或其任意組合。
圖1是根據實例性實施例的積體電路裝置100的佈局 圖。圖2是沿著圖1所示線A-A'截取的剖視圖，且圖3是圖2所示部份CX1的放大視圖。
參照圖1至圖3，在基板110中可形成有隔離溝渠112T，且在隔離溝渠112T中可形成有隔離膜112。可藉由隔離膜112在基板110中對多個主動區AC進行界定。
所述多個主動區AC各自可被設置成在相對於第一方向X及第二方向Y的對角線方向上具有長軸。多條字元線WL可在第一方向X上延伸跨越所述多個主動區AC且在第二方向Y上彼此平行。
多條位元線BL可在第二方向Y上在所述多條字元線WL上延伸且在第一方向X上彼此平行。所述多條位元線BL可藉由直接接觸件DC連接至所述多個主動區AC。
多個汲極區BC可設置於所述多條位元線BL之中的兩條相鄰的位元線BL之間。所述多個汲極區BC可在第一方向X及第二方向Y上佈置成線。在所述多個汲極區BC上可形成有多個搭接墊154。所述多個搭接墊154可將電容器結構CS的位於所述多條位元線BL上(或所述多條位元線BL之上)的下部電極162連接至主動區AC。
基板110可包含矽，例如單晶矽、複晶矽或非晶矽。在其他實例性實施例中，基板110可包含選自Ge、SiGe、SiC、GaAs、InAs及InP之中的至少一者。在一些實例性實施例中，基板110可包括導電區，例如摻雜有雜質的阱或摻雜有雜質的結構。隔離 膜112可包括氧化物膜、氮化物膜或其組合。
在基板110中形成有在第一方向X上延伸的多條字元線溝渠WLT。所述多條字元線溝渠WLT中的每一者可具有第一側壁(或者作為另一種選擇，第一側壁部分)WLT_1及與第一側壁(或者作為另一種選擇，第一側壁部分)WLT_1相對的第二側壁WLT_2，且例如，第一側壁WLT_1與第二側壁WLT_2可在第一方向X上延伸，同時彼此面對。第一側壁WLT_1可被設置成與源極區SR及直接接觸件DC相鄰，且第二側壁WLT_2可被設置成與汲極區BC相鄰。
在基板110的與所述多條字元線溝渠WLT相鄰的一部分中且在基板110的表面上可形成有通道區CH。通道區CH可包括位於基板110的與所述多條字元線溝渠WLT中的對應一者相鄰的一部分中的第一通道區CH1以及位於所述多條字元線溝渠WLT中的對應一者的內壁上的第二通道區CH2。換言之，第一通道區CH1是基板110的位於所述多條字元線溝渠WLT中的對應一者外部的一部分且第二通道區CH2位於所述多條字元線溝渠WLT中的對應一者內部。
第一通道區CH1可指基板110的自基板110的暴露於字元線溝渠WLT的內壁上的表面起具有第一厚度t11的一部分。舉例而言，第一厚度t11可介於約1奈米至約20奈米的範圍內，但實例性實施例並不限於此。
在一些實例性實施例中，第一通道區CH1可為基板110 的一部分且包含例如矽、鍺、矽鍺、SiC、GaAs、InAs及InP中的至少一者。在一些實例中，第一通道區CH1可包含摻雜有n型雜質的矽。在其他實例中，第一通道區CH1可包含摻雜有p型雜質的矽。
第二通道區CH2可在所述多條字元線溝渠WLT的內壁上共形地覆蓋第一通道區CH1的表面。第二通道區CH2可具有第二厚度t12，且第二厚度t12可介於約1埃至30埃的範圍內，但實例性實施例並不限於此。
在一些實例性實施例中，第二通道區CH2可包含第二導電類型的二維(two-dimensional，2D)材料，且2D材料可為例如2D狄拉克源材料(Dirac source material)。在一些實例中，第二通道區CH2可包括由狄拉克源材料形成的單層。在其他實例中，第二通道區CH2可包括狄拉克源材料形成的二至五個層。
2D狄拉克源材料可指具有如圖4A及圖4B中所示的能態的材料。圖4A是示意性地示出2D狄拉克源材料的能階E及態密度DOS的曲線圖。在圖4A中，2D狄拉克源材料的態密度曲線CV1_Dirac由實線代表，且矽的態密度曲線CV1_Si由虛線代表，以用於進行比較。圖4B示出2D狄拉克源材料的能階E及電子數n(E)或其狀態數。在圖4B中，2D狄拉克源材料的電子數曲線CV2_Dirac由實線代表，並且矽的電子數曲線CV2_Si由虛線代表且根據玻爾茲曼分佈(Boltzmann distribution)的參考電子數曲線CV2_Ref由交替的長短虛線代表，以用於進行比較。
參照圖4A，在矽具有三維(three-dimensional，3D)結構的情形中，處於高於參考能階Eo的能階處的密度狀態DOS與能階E的1/2次方成比例(例如，DOS
Figure 111133711-A0305-02-0011-2
E1/2)且具有所謂的「拋物線色散」。換言之，如圖4A中的虛線所指示，隨著能階E的增大，矽具有呈拋物線形式的態密度DOS。
在2D狄拉克源材料的情形中，態密度DOS與能階E成線性比例(例如，DOS
Figure 111133711-A0305-02-0011-3
E)且具有所謂的「線性色散」。換言之，如圖4A中的實線所指示，2D狄拉克源材料具有態密度DOS的如下分佈：其中態密度DOS隨著能階E的增大而以線性方式減小，直至能階E達到狄拉克能階E_Dirac，當能階E達到狄拉克能階E_Dirac時，態密度DOS為零，且隨著能階E在高於狄拉克能階E_Dirac的能階E的範圍內增大，態密度DOS以線性方式增大。
圖4A中所示的矽的態密度曲線CV1_Si的幅值或梯度以及2D狄拉克源材料的態密度曲線CV1_Dirac的幅值或梯度僅為實例，且本發明概念並不限於圖4A中所示內容。
參照圖4B，具有三維(3D)結構的矽(如CV2_Si中所示)的電子分佈具有較根據玻爾茲曼分佈的參考電子數曲線CV2_Ref的能階高的能階。另一方面，2D狄拉克源材料(如CV2_Dirac中所示)的電子分佈具有較根據玻爾茲曼分佈的參考電子數曲線CV2_Ref的能階低的能階。2D狄拉克源材料可表現出較根據玻爾茲曼分佈的參考電子數曲線CV2_Ref的最大能階低的最大能階Emax。
根據具有3D結構的矽的電子數曲線CV2_Si，存在具有較根據玻爾茲曼分佈的參考電子數曲線CV2_Ref的能量分佈高的能階的電子，且在熱電子注入方法中，具有高能階的電子(一般被稱為長尾電子的電子)可在關斷狀態下穿過相對高的能障。因此，已知亞臨限值電壓擺動特性可能具有大於或等於60毫伏/十倍漏電流(mV/decade)的值。
另一方面，2D狄拉克源材料的電子分佈具有較根據玻爾茲曼分佈的參考電子數曲線CV2_Ref低的能階，且因此在冷電子注入方法中，電子穿過能障。在接通狀態下，電子可穿過相對低的能障，但在關斷狀態下，所有的電子均無法穿過相對高的能障。因此，已知亞臨限值電壓擺動特性可能具有小於60毫伏/十倍漏電流的值。
返回參照圖1至圖3，包含於第二通道區CH2中的2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳(square carbon)、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3中的至少一者。
舉例而言，Pmmn硼可具有屬於正交空間群的硼原子的2D結構。石墨烯可具有以蜂窩結構佈置的碳原子的2D結構。石墨烯可由具有sp2鍵的碳原子組成。石墨炔可指根據規則佈置的碳原子的平片材或六方晶格結構(其中規則地佈置有具有sp鍵及sp2鍵的碳原子)。矽烯可具有以蜂窩結構佈置的矽原子的2D結 構，且鍺烯可具有以蜂窩結構佈置的鍺原子的2D結構。
如圖3中所示，通道區CH可具有其中第一通道區CH1與第二通道區CH2沿著字元線溝渠WLT的內壁彼此交疊的結構，且因此可具有相對低的亞臨限值電壓擺動特性(例如，小於60毫伏/十倍漏電流的亞臨限值電壓擺動值)。
在所述多條字元線溝渠WLT中，可佈置有多個閘極絕緣層122、多條字元線WL及多個閘極頂蓋層124。
閘極絕緣層122可在字元線溝渠WLT的內壁上共形地設置於第二通道區CH2的上部側(例如，上表面)上。字元線WL可設置於字元線溝渠WLT的下部部分中，且字元線WL的側壁及底表面可被閘極絕緣層122環繞。字元線溝渠WLT的位於字元線WL上的上部部分可利用閘極頂蓋層124進行填充。
在一些實例性實施例中，所述多條字元線WL可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合中的至少一者。閘極絕緣層122可包括氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)膜或者具有較氧化矽膜高的介電常數的高介電常數(high dielectric constant，high-k)介電膜。閘極頂蓋層124可包括氧化矽膜、氮化矽膜、氮氧化矽膜或其組合。
在基板110上可設置有第一絕緣層130，以覆蓋閘極頂蓋層124的上部側(例如，上表面)。在一些實例中，第一絕緣層130可包含氧化矽、氮氧化矽、氮化矽或其組合。
在基板110中可設置有第一凹槽DCH以與字元線溝渠WLT的第一側壁WLT_1相鄰，且源極區SR可與第一凹槽DCH的內壁接觸。源極區SR可連接至多個主動區AC。源極區SR可包含第二導電類型的2D狄拉克源材料。舉例而言，在源極區SR中，可在第一凹槽DCH的內壁上共形地形成特定厚度的2D狄拉克源材料。
在一些實例性實施例中，2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
舉例而言，源極區SR可包含與第二通道區CH2中所包含的2D狄拉克源材料相同的材料。舉例而言，當第二通道區CH2包含摻雜有p型雜質的石墨烯時，源極區SR亦可包含摻雜有p型雜質的石墨烯。然而，本發明概念並不限於此。
源極區SR可在與字元線溝渠WLT的第一側壁WLT_1相鄰的區中和第二通道區CH2接觸。如圖3中所示，當第二通道區CH2延伸至與第一絕緣層130的上部側相同的垂直水平高度時，源極區SR的底部側可處於較與第二通道區CH2的第一側壁WLT_1相鄰的上部側低的水平高度處，且源極區SR與第二通道區CH2可沿著第三方向Z彼此交疊達第一交疊長度Lov1。
直接接觸件DC可設置於源極區SR上，以對第一凹槽DCH內部進行填充。直接接觸件DC可包含摻雜有雜質的矽。
所述多條位元線BL可在第二方向Y上在基板110及直接接觸件DC上延伸。所述多條位元線BL可藉由直接接觸件DC及源極區SR連接至所述多個主動區AC。所述多條位元線BL各自可包括依序堆疊於基板110上的下部導電層132、中間導電層134及上部導電層136。下部導電層132可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合。舉例而言，下部導電層132可包含複晶矽。中間導電層134及上部導電層136可各自包含TiN、TiSiN、W、矽化鎢或其組合。在一些實例性實施例中，中間導電層134可由TiN、TiSiN或其組合形成，且上部導電層136可包含W。
所述多條位元線BL各自可覆蓋有多個位元線頂蓋層138中的一者。所述多個位元線頂蓋層138可包含氮化矽。所述多個位元線頂蓋層138可在第二方向Y上在所述多條位元線BL上延伸。
在所述多條位元線BL的每一者的兩個側壁上可設置有位元線間隔件140，且位元線間隔件140可在所述多條位元線BL的相對的側壁之間在第二方向Y上延伸。在一些實例性實施例中，位元線間隔件140可具有如圖2所示的單層式結構。在其他實例性實施例中，位元線間隔件140可具有多材料層結構。舉例而言，位元線間隔件140可包括具有環繞於絕緣層之間的空氣空間的空氣間隔件結構。
在所述多條位元線BL之間可設置有多個汲極區BC。舉 例而言，汲極區BC可在基板110中設置於第二凹槽BCH中，且汲極區BC的上部側(例如，上表面)可在穿過第一絕緣層130的同時垂直地延伸至較基板110的上部側(例如，上表面)高的水平高度。汲極區BC可被設置成與字元線溝渠WLT的第二側壁WLT_2相鄰。在一些實例性實施例中，汲極區BC可包含摻雜有雜質的矽。
汲極區BC可在與字元線溝渠WLT的第二側壁WLT_2相鄰的區中和第二通道區CH2接觸。如圖3中所示，當第二通道區CH2延伸至與基板110的上部側(例如，上表面)相同的垂直水平高度處時，汲極區BC的底部側(例如，底部)可處於較第二通道區CH2的與第二側壁WLT_2相鄰的上部側(例如，頂部)低的水平高度處，且當自側觀察時，汲極區BC與第二通道區CH2可彼此交疊達第二交疊長度Lov2。
在第一絕緣層130上可設置有覆蓋位元線BL、位元線頂蓋層138、位元線間隔件140以及汲極區BC的上部側的第二絕緣層150。第二絕緣層150可包含SiO2、SiOCH、SiOC、SiN及SiON之中的至少一者。
搭接墊154可設置於汲極區BC上孔洞154H中。搭接墊154可包括導電障壁膜(未單獨示出)及搭接墊導電層(未單獨示出)。舉例而言，導電障壁膜可包含Ti、TiN或其組合。搭接墊導電層可包含金屬、金屬氮化物、導電複晶矽或其組合。
在一些實例性實施例中，在汲極區BC與搭接墊154之 間可進一步設置有金屬矽化物膜(未示出)。金屬矽化物膜可包含矽化鎳、矽化鈷及矽化鎢之中的至少一者。
在第二絕緣層150及搭接墊154上可設置有蝕刻停止膜160，且在蝕刻停止膜160上可設置有電容器結構CS。電容器結構CS可包括下部電極162、電容器介電層164及上部電極166，且下部電極162的底部部分可在穿過蝕刻停止膜160的同時位於搭接墊154上。
在動態隨機存取記憶體(dynamic random access memory，DRAM)裝置中，具有隱埋式通道電晶體(buried channel transistor，BCAT)結構的單元電晶體可連接至電容器結構，以在電容器結構中儲存資料。舉例而言，當矽基板被用作通道區域時，藉由熱電子注入出現電子遷移率，且因此少量電子可能在關斷狀態下穿過能障，藉此引起不期望的漏電流出現。因此，可週期性地實行再新操作以減少不期望的漏電流，因此增大積體電路裝置的功耗。
然而，根據上述實例性實施例，通道區CH可包括與矽基板的一部分對應的第一通道區CH1及包括2D狄拉克源材料形成的單層的第二通道區CH2，且源極區SR可包含2D狄拉克源材料。因此，藉由使用2D狄拉克源材料進行冷電子注入可發生電子遷移率，且因此電子無法在關斷狀態下穿過能障，藉此減少不期望的漏電流。積體電路裝置100可具有低功耗。
圖5是根據實例性實施例的積體電路裝置100A的剖視 圖。圖6是圖5所示部份CX1的放大視圖。在圖5及圖6中，與圖1至圖3中的參考編號相同的參考編號表示相同的組件。
參照圖5及圖6，通道區CHA可包括第一通道區CH1及第二通道區CH2A，且第二通道區CH2A可自字元線溝渠WLT的第一側壁WLT_1延伸至第二側壁WLT_2。第二通道區CH2A的位於第二側壁WLT_2上的上部側(例如，頂部)CH2_T可處於較汲極區BC的底部側(例如，底部)低且較字元線WL的上部側(例如，上表面)高的水平高度處。汲極區BC及第一通道區CH1的與汲極區BC相鄰的一部分可和閘極絕緣層122接觸。
圖7是根據實例性實施例的積體電路裝置100B的剖視圖。圖8是圖7所示部份CX1的放大視圖。在圖7及圖8中，與圖1至圖3中的參考編號相同的參考編號表示相同的組件。
參照圖7及圖8，在基板110中在第二凹槽BCH中可設置有汲極區BCA，以與字元線溝渠WLT的第二側壁WLT_2相鄰。在一些實例性實施例中，汲極區BCA可包含第二導電類型的2D狄拉克源材料。
舉例而言，2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3中的至少一者。
在一些實例中，汲極區BCA可包含與源極區SR中所包含的2D狄拉克源材料相同的材料。舉例而言，當源極區SR包含 摻雜有p型雜質的石墨烯時，汲極區BCA亦可包含摻雜有p型雜質的石墨烯。然而，本發明概念並不限於此。
圖7示出其中汲極區BCA的上部側(例如，上表面)與基板110的上部側(例如，上表面)處於相同水平高度處且被第一絕緣層130覆蓋的實例，然而，在其他實例性實施例中，汲極區BC的上部側(例如，上表面)可處於較基板110的上部側(例如，上表面)高的水平高度處。
在穿過第二絕緣層150及第一絕緣層130的接觸孔洞152H中可設置有汲極接觸件152，且汲極接觸件152可連接至汲極區BCA。在汲極接觸件152上可設置有搭接墊154。
在一些實例性實施例中，汲極接觸件152可包含摻雜有N型雜質的矽，且在搭接墊154與汲極接觸件152之間可形成有金屬矽化物膜(未示出)。搭接墊154可包括導電障壁膜(未單獨示出)及搭接墊導電層(未單獨示出)。舉例而言，導電障壁膜可包含Ti、TiN或其組合。搭接墊導電層可包含金屬、金屬氮化物、導電複晶矽或其組合。
與圖2中所示的不同，搭接墊154的底部側(例如，底表面)可設置於較位元線頂蓋層138的上部側(例如，上表面)高的水平高度處，使得搭接墊154的底部側(例如，底表面)可不與位元線頂蓋層138的上部側(例如，上表面)接觸。
圖9是根據一些實例性實施例的積體電路裝置100C的剖視圖。在圖9中，與圖1至圖8中的參考編號相同的參考編號 表示相同的組件。
參照圖9，在基板110上可提供有多個字元線屏蔽件172且在相鄰的兩個字元線屏蔽件172之間可界定有單元電晶體空間CTS。字元線屏蔽件172可包含2D狄拉克源材料，例如石墨烯。
在單元電晶體空間CTS中可設置有各自包含2D材料的緩衝絕緣層174、閘極絕緣層122B、通道區CHB及字元線WLB。
緩衝絕緣層174可共形地設置於單元電晶體空間CTS的內壁上(例如，基板110的上部側(例如，上表面)及字元線屏蔽件172的側壁上)，且具有U形垂直橫截面。
在一些實例性實施例中，緩衝絕緣層174可包含六方氮化硼(hexagonal boron nitride，h-BN)。舉例而言，緩衝絕緣層174可具有5奈米至20奈米的厚度。
通道區CHB可設置於緩衝絕緣層174上且包括第一通道區CH1B及第二通道區CH2B。
第一通道區CH1B可共形地設置於緩衝絕緣層174上且可具有U形垂直橫截面。舉例而言，第一通道區CH1B可包含n型導電類型的2D材料。舉例而言，第一通道區CH1B可包含頻寬隙2D材料，例如MoS2或InSe。在一些實例性實施例中，第一通道區CH1B可為由2D材料形成的單層，或者包括二至五個層。第一通道區CH1B可具有約5埃至30埃的厚度。
第二通道區CH2B可設置於第一通道區CH1B的側(或內側壁)處且包含2D狄拉克源材料。在一些實例性實施例中，第 二通道區CH2B可包含Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
在一些實例性實施例中，第二通道區CH2B可包括由2D狄拉克源材料形成的單層。在其他實例性實施例中，第二通道區CH2B可包括2D狄拉克源材料形成的二至五個層。第二通道區CH2B可具有約1埃至30埃的厚度。儘管示出其中第二通道區CH2B僅包括在第一通道區CH1B的側壁上垂直地延伸的一部分的實例，但第二通道區CH2B亦可設置於第一通道區CH1B的其他側壁及/或上部側(例如，頂部)上，以在第一通道區CH1B的整個內壁上延伸。
由於第一通道區CH1B具有U形垂直橫截面，因此通道區CHB可具有相對大的長度且可減輕或防止短通道效應。
閘極絕緣層122B可設置於通道區CHB的內壁上。閘極絕緣層122B可具有U形垂直橫截面。舉例而言，閘極絕緣層122B可包含六方氮化硼(h-BN)。舉例而言，閘極絕緣層122B可具有5奈米至20奈米的厚度。
字元線WLB可設置於閘極絕緣層122B上。字元線WLB可包含2D狄拉克源材料，例如石墨烯。字元線WLB的寬度可為約2奈米至20奈米，但實例性實施例並不限於此。
在緩衝絕緣層174上可設置有源極電極170S，以覆蓋通 道區CHB的一個端部。舉例而言，源極電極170S可被佈置成覆蓋第一通道區CH1B及第二通道區CH2B兩者。在緩衝絕緣層174上可設置有汲極電極170D，以覆蓋通道區CHB的另一端部。在緩衝絕緣層174上可設置有閘極電極170G，以覆蓋字元線WLB且與源極電極170S及汲極電極170D間隔開。
源極電極170S、汲極電極170D及閘極電極170G可各自包含過渡金屬、金屬氮化物或貴金屬之中的至少一者。舉例而言，源極電極170S、汲極電極170D及閘極電極170G可具有包含鎳及鉑或者鈦及金的雙層結構，但實例性實施例並不限於此。
儘管未示出，但可進一步提供電性連接至汲極電極170D的電容器結構(未示出)。
根據上述實例性實施例，由於單元電晶體是由2D材料形成，因此積體電路裝置100C具有高接通電流且具有低功耗。
圖10是根據實例性實施例的積體電路裝置200的佈局圖。圖11是沿著圖10所示線B-B'截取的剖視圖。在圖10及圖11中，與圖1至圖9中的參考編號相同的參考編號表示相同的組件。
參照圖10及圖11，積體電路裝置200可包括佈置於基板210上的多條第一導電線220、通道區240、閘極電極250、閘極絕緣層260及電容器結構CS。積體電路裝置200可為具有垂直通道電晶體(vertical channel transistor，VCT)的記憶體裝置，且VCT可指其中通道區240的通道長度在垂直方向上自基板210延伸的結構。
在基板210上可設置有下部絕緣層212，且在下部絕緣層212上可設置有所述多條第一導電線220以在第一方向X上彼此間隔開且在第二方向Y上延伸。在下部絕緣層212上可設置有第一絕緣層222以對所述多條第一導電線220之間的空間進行填充。所述多條第一導電線220可與積體電路裝置200的位元線BL對應。
在一些實例性實施例中，所述多條第一導電線220可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導電線220可包含，但本發明概念並不限於，經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。所述多條第一導電線220可包括由上述材料中的任意者形成的單個層或多個層。在一些實例性實施例中，所述多條第一導電線220可包含2D半導體材料，且2D半導體材料可包括例如石墨烯、碳奈米管或其組合。
源極區230可以島的形式佈置於所述多條第一導電線220上，以在第一方向X及第二方向Y上彼此間隔開。源極區230的側壁可被第二絕緣層232環繞。
在一些實例性實施例中，源極區230可包含2D狄拉克源材料。2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、 Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
通道區240可以島的形式佈置於所述多條第一導電線220上，以在第一方向X及第二方向Y上彼此間隔開。在一些實例性實施例中，通道區240可包括具有柱形狀的第一通道區242及環繞第一通道區242的外側壁的第二通道區244。通道區240可具有第一方向X上的第一寬度及垂直方向Z上的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至10倍，但本發明概念並不限於此。
在一些實例性實施例中，第一通道區242可包含氧化物半導體，且氧化物半導體可包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合。第一通道區242可包括由氧化物半導體形成的單個層或多個層。在一些實例中，第一通道區242可具有較矽的帶隙能階高的帶隙能階。舉例而言，第一通道區242可具有約1.5電子伏至5.6電子伏的帶隙能量。舉例而言，當第一通道區242具有約2.0電子伏至4.0電子伏的帶隙能量時，第一通道區242可表現出最佳的或改善的通道效能。舉例而言，第一通道區242可包括多晶或非晶膜，但本發明概念並不限於此。在一些實例性實施例中，第一通道區242可包含2D半導體材料，且2D半導體材料可包括例如石墨烯、碳奈米管或其組合。
在一些實例性實施例中，第二通道區244可包含2D狄拉克源材料且包括由狄拉克源材料形成的單層。2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
在第一通道區242上設置有汲極區246。汲極區246的側壁可被第二通道區244環繞。汲極區246可與第一通道區242成一體地形成且藉由在第一通道區242的上部部分上摻雜雜質來形成，但本發明概念並不限於此。
閘極電極250可在第一方向(X軸方向)上延伸，同時環繞通道區240的側壁。在平面圖中，閘極電極250可為環繞通道區240的所有側壁(例如，所有四個側壁)的全環繞閘極型閘極電極。閘極電極250可與積體電路裝置200的字元線WL對應。
在其他實例性實施例中，閘極電極250可為雙閘極型閘極電極，且包括例如面對通道區240的第一側壁的第一子閘極電極(未示出)及面對通道區240的與第一側壁相對的第二側壁的第二子閘極電極(未示出)。在其他實例性實施例中，閘極電極250可為僅覆蓋通道區240的第一側壁且在第一方向X上延伸的單閘極型閘極電極。
閘極電極250可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言， 閘極電極250可包含，但本發明概念並不限於，經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。
閘極絕緣層260可環繞通道區240的側壁且可夾置於通道區240與閘極電極250之間。在一些實例性實施例中，閘極絕緣層260可包括氧化矽膜、氮氧化矽膜、具有較氧化矽膜高的介電常數的高k介電膜或其組合。高k介電膜可由金屬氧化物或金屬氮氧化物形成。舉例而言，可用作閘極絕緣層260的高k介電膜可包含，但本發明概念並不限於，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合。
在所述多個第二絕緣層232上可設置有環繞通道區240的側壁的下部部分的第一隱埋式絕緣層252，且在第一隱埋式絕緣層252上可設置有環繞通道區240的下部側壁的上部部分且覆蓋閘極電極250的第二隱埋式絕緣層254。
在汲極區246上可設置有電容器接觸件270。電容器接觸件270可被設置成與通道區240垂直地交疊且可被佈置成矩陣，以在第一方向(X軸方向)及第二方向(Y軸方向)上彼此間隔開。電容器接觸件270可包含，但本發明概念並不限於，經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。上部絕緣層272可設置於第 二隱埋式絕緣層254上，以環繞電容器接觸件270的側壁。
在上部絕緣層272上可設置有蝕刻停止膜280且在蝕刻停止膜280上可設置有電容器結構CS。電容器結構CS可包括下部電極292、電容器介電層294及上部電極296。
圖12是根據實例性實施例的積體電路裝置200A的剖視圖。
參照圖12，穿過第一隱埋式絕緣層252、閘極電極250及第二隱埋式絕緣層254的多個開口240H可被設置成在第一方向X及第二方向Y上彼此間隔開。多個第一導電線220的上部側(例如，上表面)可位於所述多個開口240H的底部處且在所述多個開口240H的側壁上可設置有閘極絕緣層260。
在所述多個開口240H的底部處可設置有源極區230A。在源極區230A上可設置有對所述多個開口240H內部進行填充的通道區240。通道區240可包括具有柱形狀的第一通道區242及環繞第一通道區242的外側壁的第二通道區244。
源極區230A及第二通道區244可包含2D狄拉克源材料。源極區230A與第二通道區244可包含相同的材料，且可在所述多個開口240H的底部處形成源極區230A，同時在所述多個開口240H的側壁上形成第二通道區244。在此種情形中，如圖12中所示，第二通道區244的厚度可與源極區230A的厚度相同或實質上相似。然而，本發明概念並不限於此，且源極區230A的厚度可被形成為大於第二通道區244的厚度。
圖13至圖20是示出根據實例性實施例的根據製程次序的積體電路裝置的製造方法的剖視圖。以下將參照圖13至圖20闡述圖1至圖3中所示的積體電路裝置100的製造方法。
參照圖13，可在基板110上形成多個隔離溝渠112T，且可在所述多個隔離溝渠112T中形成隔離膜112，以在基板110上對多個主動區AC進行界定。如圖1中所示，所述多個主動區AC可各自被設置成在相對於第一方向X及第二方向Y的對角線方向上具有長軸。
此後，可在基板110上形成第一罩幕圖案310。第一罩幕圖案310可具有在第一方向X上延伸的開口310T。
參照圖14，可使用第一罩幕圖案310作為蝕刻罩幕而在基板110中形成字元線溝渠WLT。此後，字元線溝渠WLT可在第二方向Y上具有約5奈米約200奈米的寬度。
參照圖15，可在字元線溝渠WLT的內壁上共形地形成第二通道區CH2。
在一些實例性實施例中，可使用2D狄拉克源材料形成第二通道區CH2。2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
在一些實例性實施例中，可藉由原子層沈積(atomic layer deposition，ALD)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、分子束磊晶(molecular beam epitaxy，MBE)製程及物理氣相沈積(physical vapor deposition，PVD)製程之中的至少一者來形成2D狄拉克源材料。
舉例而言，第二通道區CH2的形成可為在字元線溝渠WLT的內壁上形成2D狄拉克源材料形成的單層的製程。在一些實例性實施例中，可藉由ALD製程將2D狄拉克源材料的前驅物供應至字元線溝渠WLT的內壁，且可移除未吸附至字元線溝渠WLT的內壁上的其餘量的前驅物，以在字元線溝渠WLT的內壁上形成2D狄拉克源材料形成的單層。在其他實例性實施例中，隨著重複實行如上所述的前驅物的供應及移除，可在字元線溝渠WLT的內壁上以二至五個層形成2D狄拉克源材料。
在第二通道區CH2的形成中或者在第二通道區CH2的形成之後，可以期望的(或者作為另一種選擇預定的)濃度將p型雜質摻雜至第二通道區CH2上。
在一些實例性實施例中，第二通道區CH2可具有第二厚度t12且第二厚度t12可介於約1埃至約30埃的範圍內，但實例性實施例並不限於此。在一些實例中，第二通道區CH2可包括石墨烯形成的單層，但在此種情形中，第二厚度t12可為3.4埃。
儘管在圖15中未示出，但可移除第二通道區CH2的位於字元線溝渠WLT的內壁上的一部分。舉例而言，可對字元線溝渠WLT的內壁實行反應離子蝕刻製程、傾斜離子束蝕刻製程、化學機械研磨(chemical mechanical polishing，CMP)製程或類似製 程，以移除第二通道區CH2的一部分(例如，第二通道區CH2的位於字元線溝渠WLT的第二側壁WLT_2(參見圖3)上的一部分)。在此種情形中，可獲得以上參照圖5及圖6闡述的積體電路裝置100A。
參照圖16，可在字元線溝渠WLT的內壁上在第二通道區CH2上形成閘極絕緣層122。
在一些實例性實施例中，閘極絕緣層122可包括氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物(ONO)膜或者具有較氧化矽膜高的介電常數的高k介電膜。
此後，可在閘極絕緣層122上形成對字元線溝渠WLT內部進行填充的字元線導電層WLP。
在一些實例性實施例中，字元線導電層WLP可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。
參照圖17，可藉由對字元線導電層WLP實行回蝕製程來形成字元線WL(參見圖15)。
此後，可在字元線溝渠WLT中形成絕緣層(未示出)，且可對絕緣層的上部側(例如，上表面)實行平坦化製程以形成閘極頂蓋層124。在平坦化製程中，亦可移除第一罩幕圖案310(參見圖16)。
參照圖18，可在基板110上形成第一絕緣層130，可在第一絕緣層130上形成罩幕圖案(未示出)，且可對基板110的藉由罩幕圖案的開口(未示出)暴露出的一部分及隔離膜112的藉 由罩幕圖案的開口(未示出)暴露出的一部分進行蝕刻以形成用於暴露出基板110的主動區AC的第一凹槽DCH。
此後，移除罩幕圖案且在第一凹槽DCH中形成源極區SR及直接接觸件DC。在一些實例性實施例中，可使用2D狄拉克源材料形成源極區SR。2D狄拉克源材料可包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO2)3/(TiO2)5、方形八邊形(so)-MoS2及Pb2(C6H4)3之中的至少一者。
在一些實例性實施例中，可藉由ALD製程、CVD製程、MBE製程及PVD製程之中的至少一者形成2D狄拉克源材料。舉例而言，可藉由以下方式來形成源極區SR及直接接觸件DC：在第一凹槽DCH中且在第一絕緣層130上形成特定厚度的2D狄拉克源材料層，在2D狄拉克源材料層上形成厚度足以對第一凹槽DCH進行填充的導電層(未示出)；以及對2D狄拉克源材料層及導電層進行回蝕，使得2D狄拉克源材料層及導電層可保留於第一凹槽DCH中。
參照圖19，可在直接接觸件DC及第一絕緣層130上依序形成下部導電層132、中間導電層134及上部導電層136。
在一些實例性實施例中，下部導電層132可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合。舉例而言，下部導電層132可包含複晶矽。中間導電層134及上部導電層136可各自包含TiN、TiSiN、W、矽化鎢或 其組合。在一些實例性實施例中，中間導電層134可由TiN、TiSiN或其組合形成，且上部導電層136可包含W。
此後，可在上部導電層136上形成絕緣層(未示出)且對絕緣層(未示出)進行圖案化以形成在第二方向Y上延伸的多個位元線頂蓋層138。所述多個位元線頂蓋層138可包括氮化矽膜。
此後，可使用所述多個位元線頂蓋層138作為蝕刻罩幕來對上部導電層136、中間導電層134及下部導電層132進行圖案化。因此，獲得包括下部導電層132、中間導電層134及上部導電層136的多條位元線BL。
此後，可在所述多條位元線BL的側壁及上部側上共形地形成絕緣層(未示出)且可對絕緣層實行非等向性蝕刻，使得位元線間隔件140可保留於所述多條位元線BL的側壁上。在一些實例性實施例中，位元線間隔件140可由氮化矽形成。
參照圖20，可形成覆蓋所述多條位元線BL的第二絕緣層150。第二絕緣層150可包含SiO2、SiOCH、SiOC、SiN及SiON之中的至少一者。
此後，移除第二絕緣層150的一部分及第一絕緣層130的一部分，以形成多個第二凹槽BCH，以用於暴露出基板110的位於所述多條位元線BL之間的主動區AC。
此後，形成對所述多個第二凹槽BCH進行填充的多個汲極區BC。在一些實例性實施例中，所述多個汲極區BC可包含 摻雜有雜質的矽。
此後，可在所述多個汲極區BC上形成多個搭接墊154，且可在所述多個搭接墊154上形成包括下部電極162、電容器介電層164及上部電極166的電容器結構CS。
根據上述製造方法完成積體電路裝置100。
儘管已參照本發明概念的一些實例性實施例具體示出及闡述本發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
100:積體電路裝置 110:基板 112:隔離膜 112T:隔離溝渠 122:閘極絕緣層 124:閘極頂蓋層 130:第一絕緣層 132:下部導電層 134:中間導電層 136:上部導電層 138:位元線頂蓋層 140:位元線間隔件 150:第二絕緣層 154:搭接墊 154H:孔洞 160:蝕刻停止膜 162:下部電極 164:電容器介電層 166:上部電極 A-A':線 AC:主動區 BC:汲極區 BCH:第二凹槽 BL:位元線 CH:通道區 CH1:第一通道區 CH2:第二通道區 CS:電容器結構 CX1:部份 DC:直接接觸件 DCH:第一凹槽 SR:源極區 WL:字元線 WLT:字元線溝渠

Claims (10)

  1. 一種積體電路裝置，包括： 基板，包括字元線溝渠及與所述字元線溝渠的內壁的第一側壁部分相鄰的第一凹槽； 通道區，位於所述字元線溝渠的所述內壁上，所述通道區在與所述基板的上表面平行的第一方向上延伸，所述通道區包括第一通道區及第二通道區，所述第一通道區位於所述基板的與所述字元線溝渠的所述內壁相鄰的一部分中，所述第二通道區位於所述字元線溝渠的所述內壁上且包含第一導電類型的二維（2D）材料； 閘極絕緣層，位於所述第二通道區上； 字元線，位於所述閘極絕緣層上且位於所述字元線溝渠內部；以及 源極區，位於所述第一凹槽中且包含所述第一導電類型的所述二維材料。
  2. 如請求項1所述的積體電路裝置，其中所述二維材料包括狄拉克（Dirac）源材料。
  3. 如請求項1所述的積體電路裝置，其中所述二維材料包括Pmmn硼、石墨烯、S-石墨烯、α-石墨炔、6,6,12-石墨炔、14,14,18-石墨炔、方形碳、矽烯、鍺烯、Cu(111)上CO、(VO 2) 3/(TiO 2) 5、方形八邊形(so)-MoS 2及Pb 2(C 6H 4) 3之中的至少一者。
  4. 如請求項1所述的積體電路裝置，其中所述第二通道區共形地位於所述字元線溝渠的所述內壁上、與所述源極區接觸且包括所述二維材料形成的單層。
  5. 如請求項1所述的積體電路裝置，其中 所述第一通道區在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上具有第一厚度，且 所述第二通道區在所述第二方向上具有較所述第一厚度小的第二厚度， 所述第一厚度介於1奈米至20奈米的範圍內，且 所述第二厚度介於1埃至30埃的範圍內。
  6. 如請求項1所述的積體電路裝置，更包括： 位元線，位於所述源極區上且在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上延伸；以及 汲極區，在所述基板中位於第二凹槽中，所述第二凹槽與所述字元線溝渠的所述內壁的第二側壁部分相鄰，所述第二側壁部分與所述第一側壁部分相對。
  7. 如請求項6所述的積體電路裝置，其中 所述第二通道區在所述字元線溝渠的所述內壁上自所述第一側壁部分延伸至所述第二側壁部分， 位於所述第二側壁部分上的所述第二通道區的頂部處於較所述汲極區的底部高的水平高度處，且 所述第二通道區與所述汲極區接觸。
  8. 如請求項6所述的積體電路裝置，其中 所述第二通道區在所述字元線溝渠的所述內壁上自所述第一側壁部分延伸至所述第二側壁部分， 位於所述第二側壁部分上的所述第二通道區的頂部處於較所述汲極區的底部低的水平高度處，且 所述第二通道區不與所述汲極區接觸。
  9. 如請求項6所述的積體電路裝置，其中 所述第一通道區包含第二導電類型的矽，且 所述汲極區包含所述第一導電類型的矽。
  10. 一種積體電路裝置，包括： 基板，包括字元線溝渠及與所述字元線溝渠的內壁的第一側壁部分相鄰的第一凹槽； 通道區，位於所述字元線溝渠的所述內壁上且在與所述基板的上表面平行的第一方向上延伸，所述通道區包含第一導電類型的二維（2D）材料； 閘極絕緣層，位於所述通道區上； 字元線，位於所述閘極絕緣層上且位於所述字元線溝渠內部；以及 源極區，位於所述第一凹槽中、包含所述第一導電類型的所述二維材料且連接至所述通道區。
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