KR20230037986A - 집적회로 장치 - Google Patents

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Abstract

집적회로 장치는, 기판에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 워드 라인 트렌치 내벽 상에 배치되는 채널 영역으로서, 상기 워드 라인 트렌치의 내벽에 인접한 상기 기판의 내부에 배치되는 제1 채널 영역과, 상기 워드 라인 트렌치의 내벽 상에 배치되며 제1 도전형을 갖는 2차원 물질을 포함하는 제2 채널 영역을 포함하는, 채널 영역; 상기 워드 라인 트렌치 내벽 상에서 상기 제2 채널 영역 상에 배치되는 게이트 절연층; 상기 워드 라인 트렌치 내부에서 상기 게이트 절연층 상에 배치되는 워드 라인; 및 상기 워드 라인 트렌치의 제1 측벽에 인접한 상기 기판에 형성되는 제1 리세스 내에 배치되고, 상기 제1 도전형을 갖는 2차원 물질을 포함하는 소스 영역을 포함한다.

Description

집적회로 장치{Integrated Circuit devices}
본 발명의 기술적 사상은 집적회로 장치에 관한 것으로, 더욱 상세하게는, 매립형 채널 트랜지스터를 포함하는 집적회로 장치에 관한 것이다.
집적회로 장치의 다운스케일링에 따라 집적회로 장치를 구현하기 위한 개별미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 또한 사물 인터넷, 인공 지능 등의 저장 소자와 같이 다양한 어플리케이션들에서의 사용을 위하여 저전력에서 구동 가능한 집적회로 장치에 대한 요구가 증가하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 소비 전력의 감소가가능한 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 워드 라인 트렌치 내벽 상에 배치되는 채널 영역으로서, 상기 워드 라인 트렌치의 내벽에 인접한 상기 기판의 내부에 배치되는 제1 채널 영역과, 상기 워드 라인 트렌치의 내벽 상에 배치되며 제1 도전형을 갖는 2차원 물질을 포함하는 제2 채널 영역을 포함하는, 채널 영역; 상기 워드 라인 트렌치 내벽 상에서 상기 제2 채널 영역 상에 배치되는 게이트 절연층; 상기 워드 라인 트렌치 내부에서 상기 게이트 절연층 상에 배치되는 워드 라인; 및 상기 워드 라인 트렌치의 제1 측벽에 인접한 상기 기판에 형성되는 제1 리세스 내에 배치되고, 상기 제1 도전형을 갖는 2차원 물질을 포함하는 소스 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 워드 라인 트렌치 내벽 상에 배치되며, 제1 도전형을 갖는 2차원 물질을 포함하는 채널 영역; 상기 워드 라인 트렌치 내벽 상에서 상기 채널 영역 상에 배치되는 게이트 절연층; 상기 워드 라인 트렌치 내부에서 상기 게이트 절연층 상에 배치되는 워드 라인; 및 상기 워드 라인 트렌치의 제1 측벽에 인접한 상기 기판에 형성되는 제1 리세스 내에 배치되고, 상기 제1 도전형을 갖는 2차원 물질을 포함하며, 상기 채널 영역과 연결되는 소스 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 워드 라인 트렌치 내벽 상에 배치되는 채널 영역으로서, 상기 워드 라인 트렌치의 내벽에 인접한 상기 기판의 내부에 배치되는 제1 채널 영역과, 상기 워드 라인 트렌치의 내벽 상에 배치되며 제1 도전형을 갖는 2차원 물질을 포함하는 제2 채널 영역을 포함하는, 채널 영역; 상기 워드 라인 트렌치 내벽 상에 배치되고 상기 제1 방향으로 연장되는 워드 라인; 상기 워드 라인 트렌치의 제1 측 상의 상기 기판에 형성되는 제1 리세스 내에 배치되고, 상기 제1 도전형을 갖는 2차원 물질을 포함하는 소스 영역; 상기 소스 영역 상에 배치되며, 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트 라인; 및 상기 워드 라인 트렌치의 상기 제1 측에 반대되는 제2 측 상의 상기 기판에 형성되는 제2 리세스 내에 배치되는 드레인 영역을 포함한다.
본 발명의 기술적 사상에 따르면, 매립 콘택이 2차원 디락 소스 물질을 포함하고 워드 라인 트렌치의 내벽 상에 2차원 디락 소스 물질의 채널층을 포함함에 따라 트랜지스터의 서브문턱전압 스윙이 감소될 수 있고, 집적회로 장치는 낮은 소비 전력을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 선에 따른 단면도이다.
도 3은 도 2의 CX1 부분의 확대도이다.
도 4a는 디락 소스 2차원 물질의 물질의 에너지와 상태 밀도(density of state, DOS)를 개략적으로 나타내는 그래프이다.
도 4b는 디락 소스 2차원 물질의 물질의 에너지와 전자 개수를 개략적으로 나타내는 그래프이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 6은 도 5의 CX1 부분의 확대도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 도 7의 CX1 부분의 확대도이다.
도 9는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 11은 도 10의 B-B' 선에 따른 단면도이다.
도 12는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 13 내지 도 20은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 선에 따른 단면도이고, 도 3은 도 2의 CX1 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 기판(110)에 복수의 활성 영역(AC)이 정의될 수 있다.
복수의 활성 영역(AC)은 각각 제1 방향(X) 및 제2 방향(Y)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 제1 방향(X)을 따라 상호 평행하게 연장될 수 있다.
복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제2 방향(Y)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 드레인 영역(BC)이 형성될 수 있다. 복수의 드레인 영역(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 일렬로 배열될 수 있다. 복수의 드레인 영역(BC) 위에는 복수의 콘택(152) 및 복수의 랜딩 패드(154)가 형성될 수 있다. 복수의 콘택(152) 및 복수의 랜딩 패드(154)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터 구조물(CS)의 하부 전극(162)을 활성 영역(AC)에 연결시키는 역할을 할 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
기판(110)에는 제1 방향(X)으로 연장되는 복수의 워드 라인 트렌치(WLT)가 형성된다. 복수의 워드 라인 트렌치(WLT) 각각은 제1 측벽(WLT_1)과 이에 반대되는 제2 측벽(WLT_2)을 가질 수 있고, 예를 들어 제1 측벽(WLT_1)과 제2 측벽(WLT_2)이 서로 마주 보며 제1 방향(X)을 따라 연장될 수 있다. 제1 측벽(WLT_1)은 소스 영역(SR) 및 다이렉트 콘택(DC)과 인접하게 배치될 수 있고, 제2 측벽(WLT_2)은 드레인 영역(BC)과 인접하게 배치될 수 있다.
복수의 워드 라인 트렌치(WLT)에 인접한 기판(110)의 일부분 내에 및 기판(110)의 표면 상에는 채널 영역(CH)이 형성될 수 있다. 채널 영역(CH)은 복수의 워드 라인 트렌치(WLT)에 인접한 기판(110)의 일부분 내에 배치되는 제1 채널 영역(CH1)과, 복수의 워드 라인 트렌치(WLT)의 내벽 상에 배치되는 제2 채널 영역(CH2)을 포함할 수 있다.
제1 채널 영역(CH1)은 워드 라인 트렌치(WLT)의 내벽에 노출된 기판(110)의 표면으로부터 제1 두께(t11)를 갖는 기판(110)의 일부분을 가리킬 수 있다. 예를 들어, 제1 두께(t11)는 약 1 nm 내지 약 20 nm일 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 채널 영역(CH1)은 기판(110)의 일부분일 수 있고, 예를 들어 제1 도전형을 갖는 실리콘, 게르마늄, 실리콘 게르마늄, SiC, GaAs, InAs, 및 InP 중 적어도 하나를 포함할 수 있다. 일부 예시들에서, 제1 채널 영역(CH1)은 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 다른 예시들에서, 제1 채널 영역(CH1)은 p형 불순물이 도핑된 실리콘을 포함할 수 있다.
제2 채널 영역(CH2)은 복수의 워드 라인 트렌치(WLT)의 내벽 상에서 제1 채널 영역(CH1)의 표면을 콘포말하게 커버하도록 배치될 수 있다. 제2 채널 영역(CH2)은 제2 두께(t12)를 가질 수 있고, 제2 두께(t12)는 약 1 내지 30 옹스트롬(Å)의 범위일 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제2 채널 영역(CH2)은 제2 도전형을 갖는 2차원 물질을 포함할 수 있고, 예를 들어, 상기 2차원 물질은 디락(Dirac) 소스 2차원 물질일 수 있다. 일부 예시들에서, 제2 채널 영역(CH2)은 디락 소스 물질의 모노레이어를 포함할 수 있다. 다른 예시들에서, 제2 채널 영역(CH2)은 디락 소스 물질의 2 내지 5 층으로 구성될 수 있다.
디락 소스 2차원 물질은 도 4a 및 도 4b에 도시된 것과 같은 에너지 상태를 갖는 물질을 가리킬 수 있다. 도 4a에는 디락 소스 2차원 물질의 물질의 에너지(E)와 상태 밀도(density of state, DOS)를 도시한다. 도 4a에는 디락 소스 2차원 물질의 상태 밀도 곡선(CV1_Dirac)을 실선으로 도시하며, 비교를 위하여 실리콘의 상태 밀도 곡선(CV1_Si)을 점선으로 도시하였다. 도 4b에는 디락 소스 2차원 물질의 물질의 에너지(E)와 전자 개수(n(E)) 또는 상태 개수를 도시한다. 도 4b에는 디락 소스 2차원 물질의 전자 개수 곡선(CV2_Dirac)을 실선으로 도시하며, 비교를 위하여 실리콘의 전자 개수 곡선(CV2_Si)을 점선으로, 볼츠만 분포에 따른 기준 전자 개수 곡선(CV2_Ref)을 일점 쇄선으로 도시하였다
도 4a를 참조하면, 3차원 구조를 갖는 실리콘의 경우, 기준 에너지(Eo)보다 높은 에너지 레벨에서 상태 밀도(DOS)는 에너지(E)의 1/2 제곱에 비례하고(즉, DOS ∝ E1/2), 소위 "포물선 분산(parabolic dispersion)"을 갖는다. 다시 말하면, 도 4a에 점선으로 도시된 것과 같이, 실리콘의 경우 에너지(E)의 증가에 따라 포물선 형태를 갖는 상태 밀도(DOS)를 갖는다.
반면, 디락 소스 2차원 물질의 경우, 상태 밀도(DOS)는 에너지(E)에 선형적으로 비례하고(즉, DOS ∝ E), 소위 "선형 분산(linear dispersion)"을 갖는다. 다시 말하면, 도 4a에 실선으로 도시된 것과 같이, 디락 소스 2차원 물질은 에너지(E)가 디락 에너지(E_Dirac)에 도달할 때까지 에너지(E)가 증가함에 따라 선형으로 감소하는 상태 밀도(DOS)를 가지며, 에너지(E)가 디락 에너지(E_Dirac)에 도달할 때 상태 밀도(DOS)는 0이 되며, 에너지(E)가 디락 에너지(E_Dirac)보다 클 때 에너지(E)가 증가함에 따라 상태 밀도(DOS)는 선형으로 증가한다.
한편, 도 4a에 도시된 실리콘의 상태 밀도 곡선(CV1_Si)의 크기(magnitude) 또는 기울기와 디락 소스 2차원 물질의 상태 밀도 곡선(CV1_Dirac)의 크기 또는 기울기는 예시적인 것으로서, 도 4a에 도시된 것에 한정되는 것은 아니다.
도 4b를 참조하면, 3차원 구조를 갖는 실리콘의 경우, 볼츠만 분포에 따른 전자 개수 곡선(CV2_Ref)보다 높은 에너지를 갖는 전자의 분포를 갖는다. 반면, 디락 소스 2차원 물질은 볼츠만 분포에 따른 전자 개수 곡선(CV2_Ref)보다 낮은 에너지를 갖는 전자의 분포를 갖는다. 디락 소스 2차원 물질은 볼츠만 분포에 따른 전자 개수 곡선(CV2_Ref)의 최대 에너지보다 더 작은 최대 에너지(Emax)를 나타낼 수 있다.
3차원 구조를 갖는 실리콘의 전자 개수 곡선(CV2_Si)에 따르면, 볼츠만 분포에 따른 전자 개수 곡선(CV2_Ref)에서의 에너지 분포보다 높은 에너지를 갖는 전자들이 존재하므로, 이러한 높은 에너지를 갖는 전자들(일반적으로 롱 테일(long-tail) 전자로 지칭되는 전자들)이 핫 전자 주입(hot electron injection) 방식으로 오프 상태에서의 상대적으로 높은 에너지 배리어를 통과할 수 있다. 따라서 서브 문턱 전압 스윙 특성이 60 mV/dec(mV/decade) 이상의 값을 갖는 것으로 알려진다.
반면, 디락 소스 2차원 물질은 볼츠만 분포에 따른 전자 개수 곡선(CV2_Ref)보다 낮은 에너지를 갖는 전자의 분포를 가지므로, 전자들이 콜드 전자 주입(cold electron injection) 방식으로 에너지 배리어를 통과한다. 전자들이 온 상태의 상대적으로 낮은 에너지 배리어를 통과할 수 있는 반면, 모든 전자들이 오프 상태에서의 상대적으로 높은 에너지 배리어를 통과할 수 없다. 따라서, 서브 문턱 전압 스윙 특성이 60 mV/dec보다 작은 값을 갖는 것으로 알려진다.
다시 도 1 내지 도 3을 참조하면, 제2 채널 영역(CH2)에 포함되는 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
예를 들어, Pmmn 보론은 사방정계 공간군(orthorhombic space group)에 속하는 보론 원자의 2차원 구조를 가질 수 있다. 그래핀은 허니콤 구조로 배열된 카본 원자의 2차원 구조를 가질 수 있다. 그래핀은 sp2 본딩을 갖는 카본 원자들로 구성될 수 있다. 그래파인은 규칙성을 가지며 배열된 카본 원자의 평평한 시트일 수 있고, sp 본딩 및 sp2 본딩을 갖는 카본 원자들이 육방정계 격자 구조 내에 규칙적으로 배열될 수 있다. 실리센은 허니콤 구조로 배열된 실리콘 원자의 2차원 구조를 가질 수 있고, 게르마넨은 허니콤 구조로 배열된 게르마늄 원자의 2차원 구조를 가질 수 있다.
도 3에 도시된 것과 같이, 채널 영역(CH)은 워드 라인 트렌치(WLT)의 내벽을 따라 제1 채널 영역(CH1)과 제2 채널 영역(CH2)이 서로 오버랩되는 구조를 가질 수 있고, 이에 따라 상대적으로 낮은 서브 문턱전압 스윙 특성, 예를 들어 60 mV/dec 보다 작은 서브 문턱 전압 스윙 값을 가질 수 있다.
복수의 워드 라인 트렌치(WLT) 내에는 복수의 게이트 절연층(122), 복수의 워드 라인(WL), 및 복수의 게이트 캡핑층(124)이 배치될 수 있다.
게이트 절연층(122)은 워드 라인 트렌치(WLT)의 내벽 상에서 제2 채널 영역(CH2)의 상면 상에 콘포말하게 배치될 수 있다. 워드 라인(WL)은 워드 라인 트렌치(WLT)의 하측 부분 내에 배치될 수 있고, 워드 라인(WL)의 측벽과 바닥면이 게이트 절연층(122)에 의해 둘러싸일 수 있다. 게이트 캡핑층(124)은 워드 라인(WL) 상에서 워드 라인 트렌치(WLT)의 상측 부분을 채울 수 있다.
예시적인 실시예들에서, 복수의 워드 라인(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 게이트 캡핑층(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다.
기판(110) 상에는 게이트 캡핑층(124)의 상면을 커버하는 제1 절연층(130) 이 배치될 수 있다. 일부 예시들에서, 제1 절연층(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
기판(110)에는 워드 라인 트렌치(WLT)의 제1 측벽(WLT_1)에 인접하게 제1 리세스(DCH)가 배치될 수 있고, 제1 리세스(DCH) 내벽 상에 소스 영역(SR)이 배치될 수 있다. 소스 영역(SR)은 복수의 활성 영역(AC)에 연결될 수 있다. 소스 영역(SR)은 제2 도전형을 갖는 디락 소스 2차원 물질을 포함할 수 있다. 예를 들어, 소스 영역(SR)은 디락 소스 2차원 물질이 제1 리세스(DCH) 내벽 상에 소정의 두께를 가지며 콘포말하게 배치될 수 있다.
예시적인 실시예들에서, 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
예를 들어, 소스 영역(SR)은 제2 채널 영역(CH2)에 포함되는 디락 소스 2차원 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 채널 영역(CH2)이 p형 불순물이 도핑된 그래핀을 포함할 때, 소스 영역(SR) 또한 p형 불순물이 도핑된 그래핀을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
소스 영역(SR)은 워드 라인 트렌치(WLT)의 제1 측벽(WLT_1)에 인접한 영역에서 제2 채널 영역(CH2)과 접촉하도록 배치될 수 있다. 도 3에 도시된 것과 같이, 제2 채널 영역(CH2)이 제1 절연층(130)의 상면과 동일한 수직 레벨까지 연장됨에 따라, 소스 영역(SR)의 바닥면이 제1 측벽(WLT_1)에 인접한 제2 채널 영역(CH2)의 상면보다 더 낮은 레벨에 배치될 수 있고, 소스 영역(SR)과 제2 채널 영역(CH2)이 제1 오버랩 길이(Lov1)만큼 오버랩될 수 있다.
소스 영역(SR) 상에는 제1 리세스(DCH) 내부를 채우는 다이렉트 콘택(DC)이 배치될 수 있다. 다이렉트 콘택(DC)은 불순물이 도핑된 실리콘을 포함할 수 있다.
기판(110) 및 다이렉트 콘택(DC) 위에 복수의 비트 라인(BL)이 제2 방향(Y)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC) 및 소스 영역(SR)을 통해 활성 영역(AC)에 연결될 수 있다. 복수의 비트 라인(BL)은 각각 기판(110) 상에 차례로 적층된 하부 도전층(132), 중간 도전층(134), 및 상부 도전층(136)을 포함할 수 있다. 하부 도전층(132)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 도전층(132)은 폴리실리콘을 포함할 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전층(134)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전층(136)은 W을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 복수의 비트 라인 캡핑층(138)으로 덮일 수 있다. 복수의 비트 라인 캡핑층(138)은 실리콘 질화물을 포함할 수 있다. 복수의 비트 라인 캡핑층(138)은 복수의 비트 라인(BL) 상에서 제2 방향(Y)으로 연장될 수 있다.
복수의 비트 라인(BL) 각각의 양 측벽 상에 비트 라인 스페이서(140)가 배치될 수 있고, 비트 라인 스페이서(140)는 복수의 비트 라인(BL)의 양 측벽 상에서 제2 방향(Y)으로 연장될 수 있다. 일부 실시예들에서, 도 2에 도시된 것과 같이 비트 라인 스페이서(140)는 단일층 구조를 가질 수 있다. 다른 실시예들에서, 비트 라인 스페이서(140)는 복수의 물질층 구조를 가질 수도 있다. 예를 들어, 비트 라인 스페이서(140)는 절연층 사이에 포위된 에어 공간을 구비하는 에어 스페이서 구조를 포함할 수도 있다.
복수의 비트 라인(BL) 각각의 사이에는 복수의 드레인 영역(BC)이 배치될 수 있다. 예를 들어, 기판(110)에 형성된 제2 리세스(BCH) 내에 드레인 영역(BC)이 배치되고 제1 절연층(130)을 관통하여 드레인 영역(BC)의 상면이 기판(110)의 상면보다 높은 레벨까지 수직 방향으로 연장될 수 있다. 드레인 영역(BC)은 워드 라인 트렌치(WLT)의 제2 측벽(WLT_2)에 인접하게 배치될 수 있다. 예시적인 실시예들에서, 드레인 영역(BC)은 불순물이 도핑된 실리콘을 포함할 수 있다.
드레인 영역(BC)은 워드 라인 트렌치(WLT)의 제2 측벽(WLT_2)에 인접한 영역에서 제2 채널 영역(CH2)과 접촉하도록 배치될 수 있다. 도 3에 도시된 것과 같이, 제2 채널 영역(CH2)이 기판(110)의 상면과 동일한 수직 레벨까지 연장됨에 따라, 드레인 영역(BC)의 바닥면이 제2 측벽(WLT_2)에 인접한 제2 채널 영역(CH2)의 상면보다 더 낮은 레벨에 배치될 수 있고, 드레인 영역(BC)과 제2 채널 영역(CH2)이 제2 오버랩 길이(Lov2)만큼 오버랩될 수 있다.
제1 절연층(130) 상에는 비트 라인(BL), 비트 라인 캡핑층(138), 비트 라인 스페이서(140), 및 드레인 영역(BC)의 상측을 둘러싸는 제2 절연층(150)이 배치될 수 있다. 제2 절연층(150)은 SiO2, SiOCH, SiOC, SiN, SiON 중 적어도 하나를 포함할 수 있다.
드레인 영역(BC) 상에는 랜딩 패드(154)가 배치될 수 있다. 랜딩 패드(154)는 도전성 배리어막(도시 생략) 및 랜딩 패드 도전층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 상기 랜딩 패드 도전층은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 드레인 영역(BC)과 랜딩 패드(154) 사이에는 금속 실리사이드막(도시 생략)이 더 형성될 수 있다. 상기 금속 실리사이드막은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 중 적어도 하나를 포함할 수 있다.
제2 절연층(150) 및 랜딩 패드(154) 상에는 식각 정지막(160)이 배치될 수 있고, 식각 정지막(160) 상에 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 하부 전극(162), 커패시터 유전층(164), 및 상부 전극(166)을 포함할 수 있고, 하부 전극(162)의 바닥부가 식각 정지막(160)을 관통하여 랜딩 패드(154) 상에 배치될 수 있다.
일반적으로 DRAM 장치에서 매립 채널 트랜지스터(BCAT) 구조의 셀 트랜지스터가 커패시터 구조물에 연결되어 커패시터 구조물에 데이터를 저장할 수 있다. 예를 들어, 실리콘 기판을 채널 영역으로 사용하는 경우 핫 전자 주입(hot electron injection) 방식에 의한 전자 이동이 일어나므로, 오프 상태에서 소량의 전자가 에너지 배리어를 통과할 수 있고, 이에 따라 원치 않는 누설 전류가 발생한다. 따라서 원치 않는 누설 전류를 해결하기 위하여 리프레시 동작을 주기적으로 수행함에 의해 집적회로 장치의 소비 전력이 증가하는 문제가 있다.
그러나 전술한 예시적인 실시예들에 따르면, 채널 영역(CH)은 실리콘 기판의 일부분에 해당하는 제1 채널 영역(CH1)과 디락 소스 2차원 물질의 모노레이어를 포함하는 제2 채널 영역(CH2)을 포함하고, 소스 영역(SR)은 디락 소스 2차원 물질을 포함할 수 있다. 따라서 디락 소스 2차원 물질을 통한 콜드 전자 주입(cold electron injection) 방식에 의한 전자 이동이 일어나므로, 오프 상태에서 전자가 에너지 배리어를 통과하지 못하고, 이에 따라 원치 않는 누설 전류가 감소될 수 있다. 집적회로 장치(100)는 낮은 소비 전력을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이다. 도 6은 도 5의 CX1 부분의 확대도이다. 도 5 및 도 6에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 5 및 도 6을 참조하면, 채널 영역(CH)은 제1 채널 영역(CH1)과 제2 채널 영역(CH2)을 포함하고, 제2 채널 영역(CH2A)은 워드 라인 트렌치(WLT)의 제1 측벽(WLT_1) 상으로부터 제2 측벽(WLT_2) 상으로 연장될 수 있다. 제2 측벽(WLT_2) 상에 배치되는 제2 채널 영역(CH2A)의 상면(CH2_T)은 드레인 영역(BC)의 바닥면보다 낮은 레벨에 배치되고 워드 라인(WL)의 상면보다 높은 레벨에 배치될 수 있다. 드레인 영역(BC) 및 드레인 영역(BC)에 인접하게 배치되는 제1 채널 영역(CH1) 부분은 게이트 절연층(122)과 접촉할 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도이다. 도 8은 도 7의 CX1 부분의 확대도이다. 도 7 및 도 8에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 7 및 도 8을 참조하면, 드레인 영역(BCA)은 기판(110)에 형성된 제2 리세스(BCH) 내에 배치될 수 있고, 드레인 영역(BCA)은 워드 라인 트렌치(WLT)의 제2 측벽(WLT_2)에 인접하게 배치될 수 있다. 예시적인 실시예들에서, 드레인 영역(BCA)은 제2 도전형을 갖는 디락 소스 2차원 물질을 포함할 수 있다.
예를 들어, 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
일부 예시들에서, 드레인 영역(BCA)은 소스 영역(SR)에 포함되는 디락 소스 2차원 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 소스 영역(SR)이 p형 불순물이 도핑된 그래핀을 포함할 때, 드레인 영역(BCA) 또한 p형 불순물이 도핑된 그래핀을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7에는 드레인 영역(BCA)의 상면이 기판(110)의 상면과 동일한 레벨에 배치되고 드레인 영역(BC)의 상면이 제1 절연층(130)에 의해 커버되는 것이 예시적으로 도시되었으나, 이와는 달리 드레인 영역(BC)의 상면이 기판(110)의 상면보다 높은 레벨에 배치될 수 있다.
제2 절연층(150) 및 제1 절연층(130)을 관통하는 콘택홀(152H) 내에 드레인 콘택(152)이 배치될 수 있고, 드레인 콘택(152)은 드레인 영역(BC)과 연결될 수 있다. 드레인 콘택(152) 상에는 랜딩 패드(154)가 배치될 수 있다.
예시적인 실시예들에서, 드레인 콘택(152)은 n형 불순물이 도핑된 실리콘을 포함할 수 있고, 랜딩 패드(154)와 드레인 콘택(152) 사이에는 금속 실리사이드막(도시 생략)이 더 형성될 수 있다. 랜딩 패드(154)는 도전성 배리어막(도시 생략) 및 랜딩 패드 도전층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 상기 랜딩 패드 도전층은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
한편 도 2에 도시된 것과는 달리, 랜딩 패드(154)의 바닥면이 비트 라인 캡핑층(138) 상면보다 낮은 레벨에 배치되어, 랜딩 패드(154)의 바닥면이 비트 라인 캡핑층(138)의 상면과 접촉하도록 배치될 수도 있다.
도 9는 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 9를 참조하면, 기판(110) 상에 복수의 워드 라인 쉴드(172)가 배치될 수 있고, 인접한 2개의 워드 라인 쉴드(172) 사이에 셀 트랜지스터 공간(CTS)이 정의될 수 있다. 워드 라인 쉴드(172)는 디락 소스 2차원 물질을 포함할 수 있고, 예를 들어 그래핀을 포함할 수 있다.
셀 트랜지스터 공간(CTS) 내에 각각 2차원 물질로 구성되는 버퍼 절연층(174), 게이트 절연층(122B), 채널 영역(CHB), 및 워드 라인(WLB)이 배치될 수 있다.
버퍼 절연층(174)은 셀 트랜지스터 공간(CTS)의 내벽 상에 콘포말하게 배치되고, 예를 들어, 기판(110)의 상면 상에 및 워드 라인 쉴드(172)의 측벽 상에 배치될 수 있으며, U 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에서, 버퍼 절연층(174)은 육방정계 보론 질화물(h-BN)을 포함할 수 있다. 예를 들어, 버퍼 절연층(174)은 5 내지 20 nm의 두께를 가질 수 있다.
채널 영역(CHB)은 버퍼 절연층(174) 상에 배치될 수 있고, 제1 채널 영역(CH1B)과 제2 채널 영역(CH2B)을 포함할 수 있다.
제1 채널 영역(CH1B)은 버퍼 절연층(174) 상에 콘포말하게 배치될 수 있고, U 형상의 수직 단면을 가질 수 있다. 예를 들어, 제1 채널 영역(CH1B)은 n형 도전형을 갖는 2차원 물질을 포함할 수 있다. 예를 들어, 제1 채널 영역(CH1B)은 와이드 밴드갭 2차원 물질을 포함할 수 있고, 예를 들어 MoS2 또는 InSe을 포함할 수 있다. 예시적인 실시예들에서, 제1 채널 영역(CH1B)은 상기 2차원 물질의 모노레이어일 수 있거나, 또는 2 내지 5 층들을 포함할 수 있다. 제1 채널 영역(CH1B)은 약 5 내지 30 옹스트롬의 두께를 가질 수 있다.
제2 채널 영역(CH2B)은 제1 채널 영역(CH1B)의 일 측면 상에 배치될 수 있고, 디락 소스 2차원 물질을 포함할 수 있다. 예시적인 실시예들에서, 제2 채널 영역(CH2B)은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 제2 채널 영역(CH2B)은 디락 소스 2차원 물질의 모노레이어를 포함할 수 있다. 다른 실시예들에서, 제2 채널 영역(CH2B)은 디락 소스 2차원 물질의 2 내지 5층으로 구성될 수 있다. 제2 채널 영역(CH2B)은 약 1 내지 30 옹스트롬의 두께를 가질 수 있다. 제2 채널 영역(CH2B)은 제1 채널 영역(CH1B)의 일 측벽 상에서 수직으로 연장하는 부분만으로 구성된 것이 예시적으로 도시되었으나, 이와는 달리 제2 채널 영역(CH2B)은 제1 채널 영역(CH1B)의 다른 측벽 및 상면 상에도 배치되어 제1 채널 영역(CH1B)의 전체 내벽 상에서 연장될 수도 있다.
제1 채널 영역(CH1B)이 U 형상의 수직 단면을 가짐에 따라, 채널 영역(CHB)은 상대적으로 큰 길이를 가질 수 있고, 단채널 효과(short channel effect)가 방지될 수 있다.
게이트 절연층(122B)은 채널 영역(CHB)의 내벽 상에 배치될 수 있다. 게이트 절연층(122B)은 U 형상의 수직 단면을 가질 수 있다. 예를 들어, 게이트 절연층(122B)은 육방정계 보론 질화물(h-BN)을 포함할 수 있다. 예를 들어, 게이트 절연층(122B)은 5 내지 20 nm의 두께를 가질 수 있다.
게이트 절연층(122B) 상에는 워드 라인(WLB)이 배치될 수 있다. 워드 라인(WLB)은 디락 소스 2차원 물질을 포함할 수 있고, 예를 들어, 그래핀을 포함할 수 있다. 워드 라인(WLB)의 폭은 약 2 내지 20 nm일 수 있으나, 이에 한정되는 것은 아니다.
버퍼 절연층(174) 상에는 채널 영역(CHB)의 일 단부를 커버하도록 소스 전극(170S)이 배치될 수 있다. 예를 들어, 소스 전극(170S)은 제1 채널 영역(CH1B) 및 제2 채널 영역(CH2B) 모두를 커버하도록 배치될 수 있다. 버퍼 절연층(174) 상에는 채널 영역(CHB)의 타 단부를 커버하도록 드레인 전극(170D)이 배치될 수 있다. 또한 버퍼 절연층(174) 상에는 워드 라인(WLB)을 커버하며, 소스 전극(170S) 및 드레인 전극(170D)과 이격되어 배치되는 게이트 전극(170G)이 배치될 수 있다.
소스 전극(170S), 드레인 전극(170D), 및 게이트 전극(170G)은 각각 전이 금속, 금속 질화물, 또는 귀금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 소스 전극(170S), 드레인 전극(170D), 및 게이트 전극(170G)은 니켈/백금의 이중층, 또는 티타늄/금의 이중층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 도시되지는 않았으나, 드레인 전극(170D)에 전기적으로 연결되는 커패시터 구조물(도시 생략)이 더 배치될 수 있다.
전술한 예시적인 실시예들에 따르면, 셀 트랜지스터가 2차원 물질로 구성됨에 따라 집적회로 장치(100C)는 높은 온-전류를 가지며 낮은 소비 전력을 가질 수 있다.
도 10은 예시적인 실시예들에 따른 집적회로 장치(200)를 나타내는 레이아웃도이다. 도 11은 도 10의 B-B 선에 따른 단면도이다. 도 10 및 도 11에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 10 및 도 11을 참조하면, 집적회로 장치(200)는 기판(210) 상에 배치된 복수의 제1 도전 라인(220), 채널 영역(240), 게이트 전극(250), 게이트 절연층(260), 및 커패시터 구조물(CS)을 포함할 수 있다. 집적회로 장치(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있고, 상기 수직 채널 트랜지스터는, 채널 영역(240)의 채널 길이가 기판(110)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 제1 수평 방향(X)으로 서로 이격되고 제2 수평 방향(Y)으로 연장될 수 있다. 하부 절연층(212) 상에는 제1 절연층(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 도전 라인(220)은 집적회로 장치(200)의 비트 라인(BL)에 대응될 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
소스 영역(230)은 복수의 제1 도전 라인(220) 상에서 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 이격되어 배치되는 아일랜드 형상으로 배열될 수 있다. 소스 영역(230)의 측벽은 제2 절연층(232)에 의해 둘러싸일 수 있다.
예시적인 실시예들에서, 소스 영역(230)은 디락 소스 2차원 물질을 포함할 수 있다. 상기 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
채널 영역(240)은 복수의 제1 도전 라인(220) 상에서 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 이격되어 배치되는 아일랜드 형상으로 배열될 수 있다. 예시적인 실시예들에서, 채널 영역(240)은 필라 형태의 제1 채널 영역(242)과, 제1 채널 영역(242)의 외측벽을 둘러싸는 제2 채널 영역(244)을 포함할 수 있다. 채널 영역(240)은 제1 수평 방향(X)에 따른 제1 폭과 수직 방향(Z)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 채널 영역(242)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 제1 채널 영역(242)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 제1 채널 영역(242)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 채널 영역(242)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 채널 영역(242)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 제1 채널 영역(242)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제1 채널 영역(242)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제2 채널 영역(244)은 디락 소스 2차원 물질을 포함할 수 있고, 제2 채널 영역(244)은 디락 소스 물질의 모노레이어를 포함할 수 있다. 상기 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
드레인 영역(246)은 제1 채널 영역(242) 상에 배치될 수 있다. 드레인 영역(246)의 측벽이 제2 채널 영역(244)에 의해 둘러싸일 수 있다. 드레인 영역(246)은 제1 채널 영역(242)과 일체로 연결되어 형성될 수 있으며, 제1 채널 영역(242)의 상측 부분에 불순물을 도핑함에 의해 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
게이트 전극(250)은 채널 영역(240)의 측벽을 둘러싸며 제1 방향(X 방향)으로 연장될 수 있다. 평면도에서 게이트 전극(250)의 채널 영역(240)의 측벽 전체(예를 들어, 네 개의 측벽 모두)를 둘러싸는 게이트 올 어라운드 타입의 게이트 전극일 수 있다. 게이트 전극(250)은 집적회로 장치(200)의 워드 라인(WL)에 대응될 수 있다.
다른 실시예들에서, 게이트 전극(250)은 듀얼 게이트 타입의 게이트 전극일 수 있고, 예를 들어 채널 영역(240)의 제1 측벽과 마주보는 제1 서브 게이트 전극(도시 생략)과, 채널 영역(240)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(도시 생략)을 포함할 수 있다. 또 다른 실시예들에서, 게이트 전극(250)은 채널 영역(240)의 제1 측벽만을 커버하며 제1 수평 방향(X)으로 연장되는 싱글 게이트 타입의 게이트 전극일 수도 있다.
게이트 전극(250)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(250)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(260)은 채널 영역(240)의 측벽을 둘러싸며, 채널 영역(240)과 게이트 전극(250) 사이에 개재될 수 있다. 예시적인 실시예들에서, 게이트 절연층(260)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(260)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제2 절연층(232) 상에는 채널 영역(240)의 하부 측벽을 둘러싸는 제1 매립 절연층(252)이 배치될 수 있고, 제1 매립 절연층(252) 상에 채널 영역(240)의 하부 측벽을 둘러싸며 게이트 전극(250)을 커버하는 제2 매립 절연층(254)이 배치될 수 있다.
드레인 영역(246) 상에는 커패시터 콘택(270)이 배치될 수 있다. 커패시터 콘택(270)은 채널 영역(240)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(270)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(272)은 제2 매립 절연층(254) 상에서 커패시터 콘택(270)의 측벽을 둘러쌀 수 있다.
상부 절연층(272) 상에는 식각 정지막(280)이 배치되고, 식각 정지막(280)상에 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 하부 전극(292), 커패시터 유전층(294), 및 상부 전극(296)을 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 집적회로 장치(200A)를 나타내는 단면도이다.
도 12를 참조하면, 제1 매립 절연층(252), 게이트 전극(250), 및 제2 매립 절연층(254)을 관통하는 복수의 개구부(240H)가 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치될 수 있다. 복수의 개구부(240H) 바닥부에는 복수의 제1 도전 라인(220)의 상면이 배치될 수 있고, 복수의 개구부(240H)의 측벽 상에 게이트 절연층(260)이 배치될 수 있다.
복수의 개구부(240H)의 바닥부에 소스 영역(230)이 배치될 수 있다. 소스 영역(230) 상에는 복수의 개구부(240H) 내부를 채우는 채널 영역(240)이 배치될 수 있다. 채널 영역(240)은 필라 형태의 제1 채널 영역(242)과, 제1 채널 영역(242)의 외측벽을 둘러싸는 제2 채널 영역(244)을 포함할 수 있다.
소스 영역(230) 및 제2 채널 영역(244)은 디락 소스 2차원 물질을 포함할 수 있다. 소스 영역(230)과 제2 채널 영역(244)은 동일한 물질을 포함할 수 있고, 예를 들어 복수의 개구부(240H) 측벽 상에 제2 채널 영역(244)을 형성하는 공정에서 동시에 복수의 개구부(240H) 바닥부에 소스 영역(230)이 형성될 수 있다. 이러한 경우에, 도 12에 도시된 것과 같이 제2 채널 영역(244)의 두께가 소스 영역(230)의 두께와 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 소스 영역(230)의 두께가 제2 채널 영역(244)의 두께보다 더 크게 형성될 수도 있다.
도 13 내지 도 20은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13 내지 도 20을 참조하여 도 1 내지 도 3에 예시한 집적회로 장치(100)의 제조 방법을 설명한다.
도 13을 참조하면, 기판(110)에 복수의 소자 분리용 트렌치(112T)를 형성하고, 소자 분리용 트렌치(112T) 내에 소자 분리막(112)을 형성하여 기판(110)에 복수의 활성 영역(AC)을 정의할 수 있다. 도 1에 도시된 것과 같이, 복수의 활성 영역(AC)은 각각 제1 방향(X) 및 제2 방향(Y)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
이후, 기판(110) 상에 제1 마스크 패턴(310)을 형성할 수 있다. 제1 마스크 패턴(310)은 제1 방향(X)으로 연장되는 개구부(310H)를 구비할 수 있다.
도 14를 참조하면, 제1 마스크 패턴(310)을 식각 마스크로 사용하여 기판(110)에 워드 라인 트렌치(WLT)를 형성할 수 있다. 이후, 워드 라인 트렌치(WLT)는 제2 방향(Y)을 따라 약 5 내지 200 nm의 폭을 가질 수 있다.
도 15를 참조하면, 워드 라인 트렌치(WLT)의 내벽 상에 제2 채널 영역(CH2)을 콘포말하게 형성할 수 있다.
예시적인 실시예들에서, 제2 채널 영역(CH2)은 디락 소스 2차원 물질을 사용하여 형성할 수 있다. 상기 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 디락 소스 2차원 물질은 원자층 증착(atomic layer deposition, ALD), 화학적 기상 증착(chemical vapor deposition, CVD), 분자빔 에피택시(molecular beam epitaxy, MBE), 물리적 기상 증착(physical vapor deposition, PVD), 중 적어도 하나를 사용하여 형성될 수 있다.
예를 들어, 제2 채널 영역(CH2)의 형성 공정은 워드 라인 트렌치(WLT)의 내벽 상에 디락 소스 2차원 물질의 모노레이어를 형성하기 위한 공정일 수 있다. 일부 실시예들에서, ALD 공정에 의해 워드 라인 트렌치(WLT)의 내벽 상에 디락 소스 2차원 물질의 전구체를 공급하고, 워드 라인 트렌치(WLT)의 내벽에 흡착되지 못한 여분의 전구체를 제거함에 의해, 워드 라인 트렌치(WLT)의 내벽 상에 디락 소스 2차원 물질의 모노레이어를 형성할 수 있다. 다른 실시예들에서, 전술한 전구체의 공급과 제거를 수 회 반복함에 따라 워드 라인 트렌치(WLT)의 내벽 상에 디락 소스 2차원 물질의 2 내지 5 층을 형성할 수 있다
제2 채널 영역(CH2)을 형성하기 위한 공정에서, 또는 제2 채널 영역(CH2)을 형성한 이후에 제2 채널 영역(CH2) 상에 p형 불순물이 소정의 농도로 도핑될 수 있다.
예시적인 실시예들에서, 제2 채널 영역(CH2)은 제2 두께(t12)를 가질 수 있고, 제2 두께(t12)는 약 1 내지 30 옹스트롬의 범위일 수 있으나 이에 한정되는 것은 아니다. 일부 예시들에서, 제2 채널 영역(CH2)이 그래핀의 모노레이어를 포함할 수 있고, 이러한 경우에 제2 두께(t12)는 3.4 옹스트롬일 수 있다.
도 15에 도시되지는 않았지만, 워드 라인 트렌치(WLT)의 내벽 상에 배치된 제2 채널 영역(CH2)의 일부분이 제거될 수도 있다. 예를 들어, 워드 라인 트렌치(WLT)의 내벽 상에 반응성 이온 식각(reactive ion etching) 공정, 경사 이온 빔 식각(angled ion beam etching) 공정, 화학 기계적 평탄화(chemical mechanical polishing, CMP) 공정 등을 수행하여 제2 채널 영역(CH2)의 일부분, 예를 들어 워드 라인 트렌치(WLT)의 제2 측벽(WLT_2)(도 3 참조) 상에 배치된 제2 채널 영역(CH2)의 일부분을 제거할 수 있다. 이러한 경우에, 도 5 및 도 6을 참조로 설명한 집적회로 장치(100A)가 형성될 수 있다.
도 16을 참조하면, 워드 라인 트렌치(WLT)의 내벽 상에 및 제2 채널 영역(CH2) 상에 게이트 절연층(122)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다.
이후, 게이트 절연층(122) 상에 워드 라인 트렌치(WLT)의 내부를 채우는 워드 라인 도전층(WLP)을 형성할 수 있다.
예시적인 실시예들에서, 워드 라인 도전층(WLP)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 17을 참조하면, 워드 라인 도전층(WLP)(도 15 참조)에 에치백 공정을 수행하여 워드 라인(WL)을 형성할 수 있다.
이후, 워드 라인 트렌치(WLT)의 내부에 절연층(도시 생략)을 형성하고, 기판(110)의 상면이 노출될 때까지 상기 절연층의 상측에 평탄화 공정을 수행하여 게이트 캡핑층(124)을 형성할 수 있다. 상기 평탄화 공정에서 제1 마스크 패턴(310)(도 16 참조)이 함께 제거될 수 있다.
도 18을 참조하면, 기판(110) 상에 제1 절연층(130)을 형성할 수 있고, 제1 절연층(130) 상에 마스크 패턴(도시 생략)을 형성한 후, 마스크 패턴의 개구(도시 생략)을 통해 노출되는 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하여 기판(110)의 활성 영역(AC)을 노출시키는 제1 리세스(DCH)를 형성할 수 있다.
이후, 상기 마스크 패턴을 제거하고, 제1 리세스(DCH) 내에 소스 영역(SR) 및 다이렉트 콘택(DC)을 형성한다. 예시적인 실시예들에서, 소스 영역(SR)은 디락 소스 2차원 물질을 사용하여 형성할 수 있다. 상기 디락 소스 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 디락 소스 2차원 물질은 ALD 공정, CVD 공정, MBE 공정, PVD 공정 중 적어도 하나를 사용하여 형성될 수 있다. 예를 들어, 제1 리세스(DCH) 내에 및 제1 절연층(130) 상에 소정의 두께로 디락 소스 2차원 물질층을 형성하고, 디락 소스 2차원 물질층 상에 제1 리세스(DCH)를 채우기 충분한 두께로 도전층(도시 생략)을 형성하고, 상기 디락 소스 2차원 물질층 및 상기 도전층이 제1 리세스(DCH) 내에만 남도록 상기 상기 디락 소스 2차원 물질층 및 상기 도전층을 에치백하여 소스 영역(SR) 및 다이렉트 콘택(DC)을 형성할 수 있다.
도 19를 참조하면, 다이렉트 콘택(DC) 및 제1 절연층(130) 상에 하부 도전층(132), 중간 도전층(134) 및 상부 도전층(136)을 순차적으로 형성할 수 있다.
예시적인 실시예들에서, 하부 도전층(132)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 도전층(132)은 폴리실리콘을 포함할 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전층(134)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전층(136)은 W을 포함할 수 있다.
이후, 상부 도전층(136) 상에 절연층(도시 생략)을 형성하고, 상기 절연층을 패터닝하여 제2 방향(Y)으로 연장되는 복수의 비트 라인 캡핑층(138)을 형성할 수 있다. 복수의 비트 라인 캡핑층(138)은 실리콘 질화막을 포함할 수 있다.
이후, 복수의 비트 라인 캡핑층(138)을 식각 마스크로 사용하여 상부 도전층(136), 중간 도전층(134), 및 하부 도전층(132)을 패터닝할 수 있다. 이에 의해, 하부 도전층(132), 중간 도전층(134), 및 상부 도전층(136)으로 이루어지는 복수의 비트 라인(BL)을 형성한다.
이후, 복수의 비트 라인(BL) 측벽 및 상면 상에 절연층(도시 생략)을 콘포말하게 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 복수의 비트 라인(BL) 측벽 상에 비트 라인 스페이서(140)를 남길 수 있다. 예시적인 실시예들에서, 비트 라인 스페이서(140)는 실리콘 질화물을 사용하여 형성될 수 있다.
도 20을 참조하면, 복수의 비트 라인(BL)를 커버하는 제2 절연층(150)을 형성할 수 있다. 제2 절연층(150)은 SiO2, SiOCH, SiOC, SiN, SiON 중 적어도 하나를 사용하여 형성할 수 있다.
이후 제2 절연층(150)의 일부분 및 제1 절연층(130)의 일부분을 제거하여 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(AC)을 노출시키는 복수의 제2 리세스(BCH)를 형성한다.
이후, 복수의 제2 리세스(BCH)를 채우는 복수의 드레인 영역(BC)을 형성한다. 예시적인 실시예들에서, 복수의 드레인 영역(BC)은 불순물이 도핑된 실리콘을 포함할 수 있다.
이후, 복수의 드레인 영역(BC) 위에 복수의 랜딩 패드(154)를 형성할 수 있고, 복수의 랜딩 패드(154) 위에 하부 전극(162), 커패시터 유전층(164), 및 상부 전극(166)을 포함하는 커패시터 구조물(CS)을 형성할 수 있다.
전술한 제조 방법에 따라 집적회로 장치(100)가 완성된다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 CH1: 제1 채널 영역
CH2: 제2 채널 영역 SR: 소스 영역
BL: 비트 라인

Claims (10)

  1. 기판에 형성되며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 워드 라인 트렌치 내벽 상에 배치되는 채널 영역으로서, 상기 워드 라인 트렌치의 내벽에 인접한 상기 기판의 내부에 배치되는 제1 채널 영역과, 상기 워드 라인 트렌치의 내벽 상에 배치되며 제1 도전형을 갖는 2차원 물질을 포함하는 제2 채널 영역을 포함하는, 채널 영역;
    상기 워드 라인 트렌치 내벽 상에서 상기 제2 채널 영역 상에 배치되는 게이트 절연층;
    상기 워드 라인 트렌치 내부에서 상기 게이트 절연층 상에 배치되는 워드 라인; 및
    상기 워드 라인 트렌치의 제1 측벽에 인접한 상기 기판에 형성되는 제1 리세스 내에 배치되고, 상기 제1 도전형을 갖는 2차원 물질을 포함하는 소스 영역을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 2차원 물질은 디락(Dirac) 소스 물질인 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 2차원 물질은 Pmmn 보론, 그래핀(graphene), S-그래핀, α-그래파인(α-graphyne), 6, 6, 12-그래파인, 14, 14, 18-그래파인, 스퀘어 카본, 실리센(silicene), 게르마넨(germanene), Cu (111) 상의 CO, (VO2)3/(TiO2)5, 스퀘어 옥타곤(square octagon, so)-MoS2, 및 Pb2(C6H4)3 중 적어도 하나를 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제2 채널 영역은 상기 워드 라인 트렌치의 내벽 상에 콘포말하게 배치되고 상기 소스 영역과 접촉하며,
    상기 제2 채널 영역은 상기 2차원 물질의 모노레이어를 포함하는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제1 채널 영역은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 제1 두께를 가지고,
    상기 제2 채널 영역은 상기 제2 방향으로 상기 제1 두께보다 더 작은 제2 두께를 가지며,
    상기 제1 두께는 1 내지 20 nm의 범위이며,
    상기 제2 두께는 1 내지 30 옹스트롬의 범위인 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 소스 영역 상에 배치되며, 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트 라인; 및
    상기 워드 라인 트렌치의 상기 제1 측벽에 반대되는 제2 측벽에 인접한 상기 기판에 형성되는 제2 리세스 내에 배치되는 드레인 영역을 더 포함하는 집적회로 장치.
  7. 제6항에 있어서,
    상기 제2 채널 영역은 상기 워드 라인 트렌치 내벽 상에서, 상기 제1 측벽 상으로부터 상기 제2 측벽 상으로 연장되고,
    상기 제2 측벽 상에 배치되는 상기 제2 채널 영역의 상면은 상기 드레인 영역의 바닥면보다 높은 레벨에 배치되고,
    상기 제2 채널 영역은 상기 드레인 영역과 접촉하는 것을 특징으로 하는 집적회로 장치.
  8. 제6항에 있어서,
    상기 제2 채널 영역은 상기 워드 라인 트렌치 내벽 상에서, 상기 제1 측벽 상으로부터 상기 제2 측벽 상으로 연장되고,
    상기 제2 측벽 상에 배치되는 상기 제2 채널 영역의 상면은 상기 드레인 영역의 바닥면보다 낮은 레벨에 배치되고,
    상기 제2 채널 영역은 상기 드레인 영역과 접촉하지 않는 것을 특징으로 하는 집적회로 장치.
  9. 제6항에 있어서,
    상기 제1 채널 영역은 제2 도전형을 갖는 실리콘을 포함하고,
    상기 드레인 영역은 상기 제1 도전형을 갖는 실리콘을 포함하는 것을 특징으로 하는 집적회로 장치.
  10. 제6항에 있어서,
    상기 드레인 영역은 상기 제1 도전형을 갖는 2차원 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
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