CN111564441A - 半导体结构及制备方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：半导体衬底，于所半导体衬底内设置沟槽；埋入式栅堆叠，埋入式栅堆叠填充沟槽的下部；埋入式栅堆叠具有朝沟槽底部方向凹陷的顶表面。本申请的埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面，减小了埋入式栅堆叠(Gate)与源/漏区(S/D)之间的重叠部分，减少了GIDL电流,提高现有的半导体器件的可靠性。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及制备方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。由于存储半导体器件高度集成，因此使用了埋入式沟道阵列晶体管(Buried Channel Array Transistor，BCAT)，这样可以延长沟道(Channel)，减少因短道效应(Short Channel Effect，SCE)引起的漏电流，以克服短沟效应并且减小晶体管的尺寸。
然而，随着DRAM尺寸的不断缩小，引发驱动(Drive)电流减少以及静态功耗的泄漏电流现象逐渐显现，其中泄漏电流主要包括亚阈泄漏电流、栅泄漏电流以及栅感应漏极漏电流(gate-induced drain leakage，GIDL)。当电路中器件处于等待状态或关态时，GIDL电流在泄露电流中占主导地位。特别是由于栅电极(Gate)与漏极(Drain)制作时会存在重叠区域，重叠区域下方会出现一定的GIDL漏电，导致直接隧穿效应或带-带隧穿效应(DirectTunneling或Band to Band Tunneling)的增加，进而减少DRAM的刷新时间(RefreshTime)。
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及制备方法，以减少半导体器件的GIDL电流，提高现有的半导体器件的可靠性。
为了实现上述目的，本申请第一方面提供了一种半导体结构，包括：
半导体衬底，于所述半导体衬底内设置沟槽；
埋入式栅堆叠，所述埋入式栅堆叠填充所述沟槽的下部；
所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。
本申请第二方面提供了一种半导体结构的制备方法，包括以下步骤：
提供一半导体衬底；
在半导体衬底中形成沟槽；
在所述沟槽的下部形成埋入式栅堆叠，
所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本申请一个实施例中半导体衬底上形成沟槽后的结构示意图；
图2示出了在图1所示的结构上形成栅极氧化层后的结构示意图；
图3示出了在图2所示的结构上形成栅极组件后的结构示意图；
图4示出了在图3所示的结构上形成多晶硅层后的结构示意图；
图5示出了在图4所示的结构上形成第四介质层后的结构示意图；
图6示出了在图5示出的结构上去除部分第四介质层后的结构示意图；
图7示出了在图6示出的结构上氧化多晶硅层、形成上栅极后的结构示意图；
图8示出了对图7的结构形成第二介质层、第三介质后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
请参照图8，其绘示出根据本发明一些实施例之半导体结构100的剖面示意图。本申请的第一方面提供了一种半导体结构100，具体地，本实施例的半导体结构100可以是DRAM存储器件，其包括一电容器和一开关晶体管(图内未示)，本实施例中的晶体管可以选自埋入式沟道阵列晶体管(Buried Channel Array Transistor，BCAT)。本实施例将对半导体结构100中的晶体管部分结构进行详细描述。该半导体结构100包括：
半导体衬底10，具有由一装置隔离结构所定义出的至少一有源区(Active Area)101，在本实施例中，半导体衬底10例如可以是体硅半导体衬底、绝缘体上硅(SOI)半导体衬底、锗半导体衬底、绝缘体上锗(GOI)半导体衬底、硅锗半导体衬底、III-V族化合物半导体半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜半导体衬底。
在本实施例中，隔离结构所定义出的有源区101使相邻的存储单元(Cell)彼此电性隔离。在一些实施例中，隔离结构包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。在一些实施例，藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成隔离结构。举例来说，隔离结构可为利用沟槽隔离技术所形成的深沟槽隔离(deep trench isolation,DTI)结构。
每个有源区101中可以有源/漏区(S/D)，并且可以具有不同于半导体衬底10的导电性。例如，源/漏区可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区可以包括三价杂质元素，源/漏区可以包括例如硼(B)或铟(In)。
在半导体衬底10内开设沟槽102，形成有埋入式栅堆叠11填充沟槽102(RecessedChannel)的下部，有源区101位于埋入式栅堆叠11的相对两侧，其中，埋入式栅堆叠11具有朝所述沟槽底部方向凹陷的顶表面。
值得一提的是，埋入式栅堆叠11的顶表面的截面呈U形或V形。
在本实施例中，埋入式栅堆叠11的顶部低于沟槽102的顶部，即埋入式栅堆叠11并未完全填满沟槽102。
具体地，埋入式栅堆叠11可以包括：栅极氧化层110(Gate Oxide)，设置在沟槽102中，并覆盖沟槽102的整个底壁和整个侧壁；下栅极12，覆盖栅极氧化层110的底壁和侧壁下部；上栅极111，设置在下栅极12上以填充沟槽102的一部分；上栅极111具有朝沟槽102底部方向凹陷的顶表面。即上栅极111的顶表面截面呈U形或V形。
值得一提的是，上栅极111的侧壁覆盖栅极氧化层110的部分侧壁，上栅极111的底壁覆盖下栅极12的整个顶表面，且上栅极111的顶表面低于半导体衬底10的表面，即上栅极111也并未将沟槽102填满。
需要注意的是，下栅极12包括：栅金属层120；功函数层121，功函数层121位于栅金属层120的下方，并包覆在栅金属层120的底壁和侧壁，且覆盖栅极氧化层110的底壁和侧壁下部，栅金属层120和功函数层121构成叠层结构，即下栅极12。需要说明的是，栅极氧化层110可以覆盖沟槽102的底壁与整个侧壁，即栅极氧化层110可以覆盖沟槽102的整个内表面，功函数层121覆盖栅极氧化层110的底壁和侧壁下端，且栅金属层120填充至沟槽102的下部，栅金属层120的顶面与所述功函数层121的顶面平齐，且下栅极12未填满沟槽102。
具体地，栅极氧化层110可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高k电介质层。例如，高k电介质层可以具有约10到25的介电常数，并且可以包括例如铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)和/或钛氧化物(TiO2)。在本实施例中，栅极氧化层110的材料可以为氧化硅。
此外，栅金属层120、功函数层121可包括包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅化物氮化物(TiSiN)、钨硅化物氮化物(WSiN)或其组合，在本实施例中，栅金属层120可以为金属钨，功函数层121可以为钛氮化物(TiN)，栅金属层120和功函数层121构成金属栅极(Metal Gate)的叠层结构，即下栅极12。
值得一提的是，上栅极111的材料可以选自多晶硅、金属氮化物以及金属碳化物中的任一种。在本实施例中，上栅极的材料选自多晶硅(Gate PolySi)，多晶硅可以为N型掺杂(N-Type Doping)多晶硅。
在一些实施例中，上栅极的高度可以为
在一些实施例中，半导体结构100还可以包括：第一介质层13，第一介质层13填充上栅极111的凹陷处，且第一介质层13的顶表面与上栅极111的顶表面平齐。
具体地，在本实施例中，第一介质层13的材料可以为氧化物或氮化物
(Oxide或者Nitride)等电介质材料(Dielectrics)。
在一些实施例中，半导体结构100还可以包括：侧壁层15，侧壁层15设置于上栅极111上，并覆盖沟槽102上部的两个相对侧壁，侧壁层15横向延伸至半导体衬底10的表面。
具体地，在本实施例中，侧壁层15的材料可以是氧化硅。根据上述描述可知，侧壁层15覆盖栅极氧化层110侧壁的上部，即栅极氧化层110侧壁的上部夹设于侧壁层15与沟槽102侧壁之间，位于同一个沟槽102内的相邻的两个侧壁层15之间具有容纳空间。
在一些实施例中，半导体结构还可以包括：第二介质层16，第二介质层16第二介质层16填充于相邻的两个侧壁层15之间，且横向延伸至侧壁层15的表面。
具体地，第二介质层16的材料可以是本领域常用的电介质材料。根据上述描述可以获知，第二介质层16将相邻的两个侧壁层15之间的容纳空间填满，此时，整个沟槽102被填满。
值得一提的是，半导体衬底10上形成有第三介质层18，其中，第三介质层18位于侧壁层15延伸部分与半导体衬底10之间，第三介质层18的材料可以是本领域常用的电介质材料。
在本实施例中，埋入式栅堆叠11具有朝所述沟槽底部方向凹陷的顶表面，具体地，将上栅极111的顶表面的截面设置呈U形或V形，减小了埋入式栅堆叠(Gate)11与源/漏区(S/D)之间的重叠部分，减少了GIDL电流,改善DRAM的刷新(Refresh)性能，本申请的实施例可应用于使用半导体技术的电子器件或系统。
图1至图8绘示出根据本申请的一些实施例之半导体结构的中间制造阶段剖面示意图。请参照第1图，图1绘示出半导体结构的截面图,其系绘示出一半导体衬底10。半导体衬底10可为块材硅基底或绝缘层覆硅(SOI)基底。半导体衬底10也可为掺杂(例如，具有p型或n型掺杂物)或未掺杂。在一些实施例中，半导体衬底10的半导体材料可包括硅、锗、化合物半导体、合金半导体或其组合。
值得一提的是，可以通过离子注入和扩散工艺形成有源区101，在本实施例中，可以通过离子注入形成有源区101，在执行离子注入工艺形成有源区101之后还可以通过执行热退火处理工艺，以进一步活化有源区101中的掺杂离子，并使掺杂离子扩散以形成粒子分布更为均匀的源/漏区(S/D)，此外，经过热退火工艺可进一步驱动离子迁移，使有源区101中的掺杂离子浓度在远离顶面的方向上呈递减分布，这种具有浓度梯度且最大掺杂离子浓度位于掺杂区顶部区域的好处是，在不增加有源区101的掺杂离子总量的前提下，减小有源区101顶部区域和与有源区101顶部相接触的其他区域的掺杂离子浓度的浓度差，使得在后续的热退火处理工艺中，能够减少高浓度掺杂离子因活化而产生的向低掺杂离子浓度区域的离子扩散，避免了有源区101与埋入式栅堆叠的重叠区域的掺杂离子浓度变大的问题，间接降低了有源区101与埋入式栅堆叠的重叠区域的掺杂离子浓度，进而降低GIDL效应，提高了半导体结构的电学性能。热退火工艺的温度例如为900℃-1100℃。
在本实施例中，可藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成隔离结构于半导体衬底10内以定义出的至少一有源区101。举例来说，隔离结构可为深沟槽隔离(deep trench isolation,DTI)结构，且其制作可包括于半导体衬底10内刻蚀出一沟槽并接着于沟槽内填入绝缘材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。之后，可进行化学机械研磨(chemicalmechanical polishing,CMP)制作工艺，以去除过量的绝缘材料并将隔离结构的上表面平坦化。
接着，如图1所示，可藉由现有技术的沉积(例如，化学气相沉积(chemical vapordeposition,CVD)制作工艺或旋转涂布(spin-on coating)制作工艺)、光刻及刻蚀(例如，干刻蚀或湿刻蚀)等制作工艺在半导体衬底10上形成第三介质层18。之后，藉由第三介质层18作为刻蚀掩模来刻蚀半导体衬底10(对应于有源区101)，以在半导体衬底10内形成二个相邻的沟槽102。具体地，在刻蚀的方法优选为干法硅刻蚀。
之后，继续参照图1，可以通过本领域已知的方法，在沟槽102相对两侧的有源区101内形成位线节点(Bitline Node，BN)、存储节点(Storage Node，SN)、接(junction，又称为结)区域。
之后，如图2所示，在每一个沟槽102内形成一栅极氧化层110，具体地，可以通过高温氧化工艺形成栅极氧化层110，高温氧化工艺的温度例如900℃～1200℃。高温氧化工艺会在半导体衬底10内沟槽102表面形成氧化层，该氧化层作为栅极氧化层110，高温氧化工艺同时还会在半导体衬底10顶部表面形成中间氧化层(未图示)。在本实施例中，可以去除位于衬底顶部表面的中间氧化层。栅极氧化层110可以包括其他材料，通过其他工艺形成，比如沉积工艺，例如为硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高k电介质层。例如，高k电介质层可以具有约10到25的介电常数，并且可以包括例如铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)和/或钛氧化物(TiO2)。在本实施例中，栅极氧化层110的材料可以为氧化硅。
之后，如图3所示，于栅极氧化层110的底壁和侧壁形成功函数层121，以及在功函数层121内填满栅金属层120，其中，栅金属层120和功函数层121构成叠层结构，即下栅极12，栅金属层120可以是金属钨(Wu)，功函数层121可以是钛氮化物(TiN)。可藉由物理气相沉积(physical vapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺而形成栅金属层120和功函数层121。在形成栅金属层120和功函数层121之后，可依序回刻蚀栅金属层120和功函数层121，使栅金属层120和功函数层121未完全填满沟槽102。
之后，如图4所示，于沟槽102未填满部分的两相对侧壁、下栅极12的顶表面上以及半导体衬底10的表面上形成多晶硅层19，多晶硅层19具有一开口，即多晶硅层19包括覆盖沟槽102两相对侧壁的侧壁层、覆盖下栅极12的底壁以及覆盖第三介质层18的顶面，其中，多晶硅层19的侧壁层与底壁构成U型结构，且中部具有一开口。需要说明的是，多晶硅层19的材料可以是N型掺杂(N-Type Doping)多晶硅，可藉由蒸镀、物理气相沉积(physicalvapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺形成。具体地，在本实施例中，多晶硅层19可以使用原位沉积(In-situ Doping)的工艺形成，其中，当多晶硅层19使用原位沉积的工艺形成时，掺杂离子的浓度是5E19/cm3-5E21/cm3,多晶硅层19的厚度是
之后，如图5所示，于整个多晶硅层19上形成第一介质层13，且所述第一介质层13填满所述开口。需要说明的是，第一介质层13的材料可以是氧化物(Oxide)或者氮化物(Nitride)，进一步地，可藉由蒸镀、物理气相沉积(physical vapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺形成。
之后，如图6所示，将第一介质层13上部去除，通过刻蚀去除第一介质层13上部。即暴露第一介质层13的下部。具体地，可以通过干法或湿法进行刻蚀。
之后，如图7所示，氧化位于剩余的第一介质层13之上的多晶硅层19形成侧壁层15，多晶硅层19的下部形成上栅极111。暴露在外面的多晶硅层19被氧化成氧化硅，即侧壁层15为氧化硅膜层，上栅极111可以是N型掺杂多晶硅，可以得知，上栅极111、栅极氧化层110、栅金属层120、功函数层121共同构成本实施例半导体结构100的埋入式栅堆叠11。
之后，如图8所示，在侧壁层15上沉积第二介质层16。具体地，第二介质层16的材料可以是氧化物(Oxide)或者氮化物(Nitride)，进一步地，可藉由蒸镀、物理气相沉积(physical vapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺形成第二介质层16。
之后，可藉由习知制作工艺，在图8的结构内部及/或上方依序形成电容接触电极(未绘示)及电容元件(未绘示)，以完成半导体结构100的制作。
进一步地，本实施例中的半导体结构100还可以是Flash与Logic等类型的半导体器件，本申请在此不做限定，具有该半导体结构100的半导体器件均可以使用在各种芯片中。
更进一步地，具有上述晶体管的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (18)
1.一种半导体结构，其特征在于，包括：
半导体衬底，于所述半导体衬底内设置沟槽；
埋入式栅堆叠，所述埋入式栅堆叠填充所述沟槽的下部；
所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。
2.根据权利要求1所述的半导体结构，其特征在于，所述埋入式栅堆叠的顶表面的截面呈U形或V形。
3.根据权利要求1所述的半导体结构，其特征在于，所述埋入式栅堆叠包括：
栅极氧化层，设置在所述沟槽中，并覆盖所述沟槽的底壁和侧壁；
下栅极，覆盖所述栅极氧化层的底壁和侧壁下部；
上栅极，设置在所述下栅极上以填充所述沟槽的一部分；
所述上栅极具有朝所述沟槽底部方向凹陷的顶表面。
4.根据权利要求3所述的半导体结构，其特征在于，所述下栅极包括：
栅金属层；
功函数层，所述功函数层位于所述栅金属层的下方，并包覆所述栅金属层的底壁和侧壁，且覆盖所述栅极氧化层的底壁和侧壁下部。
5.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：
第一介质层，所述第一介质层填充所述上栅极的凹陷处，且所述第一介质层的顶表面与所述上栅极的顶表面平齐。
6.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：
侧壁层，所述侧壁层设置于所述上栅极上，并覆盖所述沟槽上部的两个相对侧壁。
7.根据权利要求6所述的半导体结构，其特征在于，所述侧壁层横向延伸至所述半导体衬底的表面。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
第二介质层，所述第二介质层填充于相邻的两个所述侧壁层之间，且横向延伸至所述侧壁层的表面。
9.根据权利要求3-8任一项所述的半导体结构，其特征在于，所述上栅极的材料选自多晶硅、金属氮化物以及金属碳化物中的任一种。
10.根据权利要求9所述的半导体结构，其特征在于，所述上栅极的材料选自多晶硅，所述多晶硅为N型掺杂多晶硅。
11.根据权利要求10所述的半导体结构，其特征在于，所述上栅极的高度为
12.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供一半导体衬底；
在半导体衬底中形成沟槽；
在所述沟槽的下部形成埋入式栅堆叠，
所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述埋入式栅堆叠包括栅极氧化层、下栅极以及上栅极，其中，所述上栅极具有朝所述沟槽底部方向凹陷的顶表面，形成所述埋入式栅堆叠的步骤包括：
于所述沟槽的底壁和侧壁上形成栅极氧化层，使得所述下栅极覆盖所述栅极氧化层的底壁和侧壁下部；
于所述栅极氧化层的底壁和侧壁下部形成下栅极；
于所述下栅极之上形成上栅极以填充所述沟槽的一部分。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，还包括以下步骤：于所述上栅极的凹陷处形成第一介质层。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成第一介质层的步骤包括：
于所述沟槽未填满部分的两相对侧壁、下栅极的顶表面上以及所述半导体衬底的表面上形成多晶硅层，所述多晶硅层具有一开口；
于整个所述多晶硅层上形成第一介质层，且所述第一介质层填满所述开口；
将所述第一介质层上部去除。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，在去除第一介质层的步骤之后，进一步包括：
氧化位于剩余的所述第一介质层之上的多晶硅层形成侧壁层，多晶硅层的下部形成上栅极；
在所述侧壁层上沉积第二介质层。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述上栅极的材料选自N型掺杂多晶硅，掺杂离子的浓度是5E19/cm3-5E21/cm3,所述上栅极的厚度是
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，形成所述上栅极的工艺为蒸镀。
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