CN111900205A - 晶体管及其制备方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，具体涉及一种晶体管及其制备方法，包括：衬底，衬底内形成有自对准栅极沟槽；自对准栅堆叠结构，包括栅介质层、金属阻挡层以及栅极金属，其中，所述栅介质层覆盖所述自对准栅极沟槽的表面并与所述衬底的上表面平齐，所述栅极金属填充所述自对准栅极沟槽，所述金属阻挡层位于所述栅介质层与所述栅极金属之间并覆盖所述栅极金属的底面与侧面，所述金属阻挡层的顶面与所述栅极金属的顶面平齐且高于所述衬底的上表面，本申请以自对准的方式在半导体衬底上形成晶体管的自对准栅极沟槽以及栅极，大大改善了晶体管的短沟道效应和电流不对称性，并且与现有技术相比，还减少了光刻掩模的步骤。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种晶体管及其制备方法。
背景技术
随着半导体器件的高度集成化，目前已经进行了许多研究以缩小晶体管在长度、宽度上两个维度的尺寸，沟道长度越小，沟道宽度越大，驱动电流越大，但是沟道长度越小，电流越高，就容易出现导致源漏穿通的短沟道效应，为了提高器件集成度并改善短沟道效应，目前多采用凹形沟道晶体管，但是这样往往会引起亚阈值和饱和区电流的不对称性的
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种晶体管及其制备方法，改善短沟道效应和电流不对称性，提高了晶体管的性能。
为了实现上述目的，本申请第一方面提供了一种晶体管，包括：
衬底，所述衬底内形成有自对准栅极沟槽；
自对准栅堆叠结构，包括栅介质层、金属阻挡层以及栅极金属，其中，所述栅介质层覆盖所述自对准栅极沟槽的表面并与所述衬底的上表面平齐，所述栅极金属填充所述自对准栅极沟槽，所述金属阻挡层位于所述栅介质层与所述栅极金属之间并覆盖所述栅极金属的底面与侧面，所述金属阻挡层的顶面与所述栅极金属的顶面平齐且高于所述衬底的上表面。
本申请第二方面提供了一种晶体管的制备方法，包括以下步骤：
提供一衬底；
在所述衬底内形成自对准栅极沟槽；
所述自对准栅极沟槽的表面氧化形成栅介质层；
形成覆盖所述栅介质层的表面的金属阻挡层；
在所述自对准栅极沟槽填充栅极金属，其中，所述栅介质层、金属阻挡层以及栅极金属构成自对准栅堆叠结构。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了在半导体衬底上形成二隔离层、第一隔离层的水平部分以及牺牲介质层后的结构示意图；
图2示出了在图1所示的结构上图案化刻蚀第二隔离层、第一隔离层的水平部分以及牺牲介质层，向下刻蚀露出半导体衬底以形成开口后的结构示意图；
图3示出了在图2所示的开口的侧面沉积形成第一隔离层的竖直部分后的结构示意图；
图4示出了在图3所示的结构上形成与开口对应的自对准栅极沟槽、形成覆盖开口侧壁和底部的栅介质层后的结构示意图；
图5示出了在图4所示的结构上形成金属阻挡层后的结构示意图；
图6示出了在图5示出的结构上形成栅极金属后的结构示意图；
图7示出了在图6示出的结构上沉积盖层、平坦化处理后的结构示意图；
图8示出了在图7示出的结构上去除牺牲介质层、形成轻掺杂源/漏区后的结构示意图；
图9示出了在图8示出的结构上形成氧化硅层、栅极侧墙，并暴露栅极侧墙两侧的轻掺杂源/漏区后的结构示意图；
图10示出了在图9示出的结构上形成源/漏区后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
请参照图10，本申请的第一方面提供了一种晶体管100，具体地，本申请以沟道栅的晶体管为例进行说明，但是本申请并不因此为限，该晶体管100包括：
半导体衬底10，具有形成在其上的源/漏区101以及轻掺杂源/漏区102，其中，源/漏区101位于轻掺杂源/漏区102的两端，源/漏区101可以具有不同于半导体衬底10的导电性。例如，源/漏区101可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区可以包括三价杂质元素。源/漏区可以包括例如硼(B)或铟(In)。
半导体衬底10例如可以是体硅半导体衬底、绝缘体上硅(SOI)半导体衬底、锗半导体衬底、绝缘体上锗(GOI)半导体衬底、硅锗半导体衬底、III-V族化合物半导体半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜半导体衬底。
当半导体衬底10是硅基半导体衬底时，半导体衬底10可以包括例如与氧离子不接合的悬挂键合硅原子。晶体管的工作特性可以通过氢退火工艺来稳定，通过氢退火工艺，氢原子与半导体衬底10的悬挂键合硅原子接合。在这种情况下，氢原子可以容易地与硅原子分离，但是硼可以增加硅原子和氢原子之间的结合能。因此，可以改善半导体结构中的存储单元(例如，电容器CP)的可变保持时间或电荷保持时间。
在半导体衬底10内形成自对准栅极沟槽103，轻掺杂源/漏区102位于自对准栅极沟槽103的两侧。
自对准栅堆叠结构11，包括栅介质层110、金属阻挡层111以及栅极金属112，其中，栅介质层110覆盖自对准栅极沟槽103的表面，并与半导体衬底10的上表面平齐，栅极金属112填充自对准栅极沟槽103，金属阻挡层111位于栅介质层110与栅极金属112之间并覆盖栅极金属112的底面与整个侧面，金属阻挡层111的顶面与栅极金属112的顶面平齐，且栅极金属112的顶面高于半导体衬底10的上表面。
值得一提的是，栅介质层110可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等。金属阻挡层111与栅极金属112所用到的材料包括Ti、TiN、Ta、TaN、TiAl、W、Mo、TaC、Al、Pd、Sc、Au、TiPd、Mo等金属或其合金或多层金属堆叠材料。另外，需要指出的是，根据实际需要，栅介质层110的材料可以选择单层或多层结构形式，如采用氧化硅或氮氧化硅与高K材料的复合结构。具体地，在本实施例中，金属阻挡层111的材料可以为TiN,栅极金属112的材料可以为W。
盖层12，覆盖金属阻挡层111的顶面与栅极金属112的顶面，且盖层12的侧面与所述金属阻挡层111的侧面平齐。
第一隔离层13，包括竖直部分131以及与竖直部分131连接的水平部分132，其中，竖直部分131覆盖金属阻挡层111在半导体衬底10之上的侧壁以及盖层12的侧壁，水平部分132位于半导体衬底10的上方。其中，所述第一隔离层13竖直部分131的顶面与盖层12的顶面平齐。
栅极侧墙14，覆盖第一隔离层13的竖直部分131以及水平部分132。
第二隔离层15，位于半导体衬底10与第一隔离层13的水平部分132之间。
需要说明的是，盖层12、第一隔离层13、栅极侧墙14、第二隔离层15的材质选自介电质材料，具体地，可以为氧化硅、碳化硅、氮化硅、氮氧化硅或其他绝缘材料，盖层、第一隔离层的材质选自氮化硅；栅极侧墙、第二隔离层的材质选自氧化硅。
以下对本申请实施例中的晶体管100的制造方法进行描述。
图1至图10绘示出根据本申请的一些实施例的晶体管100的中间制造阶段剖面示意图。具体地，该晶体管100的制备方法，包括以下步骤：
如图1所示，提供一半导体衬底10，可以使用物理气相沉积(physical vapordeposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺在半导体衬底10的表面由下自上依次形成第二隔离层15、第一隔离层13的水平部分132以及牺牲介质层16。
接着，如图2所示，图案化刻蚀第二隔离层15、第一隔离层13的水平部分132以及牺牲介质层16，向下刻蚀露出半导体衬底10以形成开口17。
接着，如图3所示，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法在开口17的侧面沉积形成第一隔离层13的竖直部分131。
接着，如图4所示，以牺牲介质层16为掩模，基于第一隔离层13的竖直部分131，向下刻蚀半导体衬底10，在半导体衬底10中通过刻蚀工艺形成与开口17对应的自对准栅极沟槽103。
接着，继续参照图4，形成覆盖开口17侧壁和底部的栅介质层110。
具体地，栅介质层110可以通过高温氧化工艺形成，高温氧化工艺的温度例如900℃～1200℃。高温氧化工艺会在半导体衬底10的表面形成氧化层，该氧化层作为栅介质层110，在本实施例中，栅介质层110可以包括其他材料，通过其他工艺形成，比如沉积工艺，例如为硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高k电介质层。例如，高k电介质层可以具有约10到25的介电常数，并且可以包括例如铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)和/或钛氧化物(TiO2)。在本实施例中，栅介质层110的材料可以为氧化硅。
接着，如图5所示，使用物理气相沉积(physical vapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺在牺牲介质层16、栅介质层110上形成金属阻挡层111，接着在金属阻挡层111的上方、自对准栅极沟槽103内以沉积的方式形成栅极金属112。
接着，如图6所示，刻蚀掉牺牲介质层16上方的金属阻挡层111以及栅极金属112，以暴露牺牲介质层16的表面，刻蚀掉自对准栅极沟槽103内的金属阻挡层111以及栅极金属112的顶端金属阻挡层111与栅极金属112的顶面平齐，金属阻挡层111、栅极金属112的顶面低于牺牲介质层16的顶面且。
值得一提的是，栅介质层110、金属阻挡层111以及栅极金属112构成自对准栅堆叠结构11，自对准栅堆叠结构11未填满开口17。
接着，如图7所示，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法在开口17内沉积盖层12，平坦化处理。
接着，如图8所示，去除牺牲介质层16，使用离子注入工艺穿过第一隔离层13的水平部分以及第二隔离层15，在自对准栅堆叠结构11的两侧的半导体衬底10内形成轻掺杂源/漏区102。
接着，如图9所示，采用沉积工艺形成覆盖第一隔离层13水平部分和竖直部分的氧化硅层，回刻蚀形成栅极侧墙14，并暴露栅极侧墙14两侧的轻掺杂源/漏区102。
接着，如图10所示，可以以栅极侧墙14为掩模，通过离子注入和扩散工艺在暴露的轻掺杂源/漏区102的两侧形成源/漏区101，在本实施例中，可以通过离子注入形成源/漏区101，在执行离子注入工艺形成源/漏区101之后还可以通过执行热退火处理工艺，热退火工艺的温度例如为900℃-1100℃。以进一步活化源/漏区101中的掺杂离子，并使掺杂离子扩散以形成粒子分布更为均匀的源/漏区101，此外，经过热退火工艺可进一步驱动离子迁移，使有源/漏区101中的掺杂离子浓度在远离顶面的方向上呈递减分布，这种具有浓度梯度且最大掺杂离子浓度位于掺杂区顶部区域的好处是，在不增加源/漏区101的掺杂离子总量的前提下，减小源/漏区101顶部区域和与源/漏区101顶部相接触的其他区域的掺杂离子浓度的浓度差，使得在后续的热退火处理工艺中，能够减少高浓度掺杂离子因活化而产生的向低掺杂离子浓度区域的离子扩散。
值得一提的是，本申请以自对准的方式在半导体衬底上形成晶体管的自对准栅极沟槽以及栅极，大大改善了晶体管的短沟道效应和不对称性，并且与现有技术相比，还减少了光刻掩模的步骤。
本实施例中的晶体管可以用在DRAM、Flash与Logic中，可藉由已知的制作工艺，形成与上述晶体管彼此彼此串联耦合的电容器(未绘示)，以完成DRAM的制作。
进一步地，具有本实施例中的电容器的DRAM、Flash与Logic可以使用在各种芯片中。
更进一步地，具有上述电容器的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (13)
1.一种晶体管，其特征在于，包括：
衬底，所述衬底内形成有自对准栅极沟槽；
自对准栅堆叠结构，包括栅介质层、金属阻挡层以及栅极金属，其中，所述栅介质层覆盖所述自对准栅极沟槽的表面并与所述衬底的上表面平齐，所述栅极金属填充所述自对准栅极沟槽，所述金属阻挡层位于所述栅介质层与所述栅极金属之间并覆盖所述栅极金属的底面与侧面，所述金属阻挡层的顶面与所述栅极金属的顶面平齐且高于所述衬底的上表面。
2.根据权利要求1所述的晶体管，其特征在于，还包括：
盖层，覆盖所述金属阻挡层的顶面与所述栅极金属的顶面。
3.根据权利要求2所述的晶体管，其特征在于，还包括：
第一隔离层，包括竖直部分以及与所述竖直部分连接的水平部分，其中，所述竖直部分覆盖所述金属阻挡层在衬底之上的侧壁以及所述盖层的侧壁，所述水平部分位于所述衬底的上方。
4.根据权利要求3所述的晶体管，其特征在于，还包括：
栅极侧墙，覆盖所述第一隔离层的竖直部分以及水平部分。
5.根据权利要求4所述的晶体管，其特征在于，还包括：
第二隔离层，位于所述衬底与所述第一隔离层的水平部分之间。
6.根据权利要求5所述的晶体管，其特征在于，还包括：
轻掺杂源/漏区，形成于所述衬底中，位于所述自对准栅堆叠结构的两端；
源/漏区，形成于所述衬底中，位于所述轻掺杂源/漏区的两端。
7.根据权利要求6所述的晶体管，其特征在于，所述盖层、第一隔离层的材质选自氮化硅；所述栅极侧墙、第二隔离层的材质选自氧化硅。
8.一种晶体管的制备方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底内形成自对准栅极沟槽；
所述自对准栅极沟槽的表面氧化形成栅介质层；
形成覆盖所述栅介质层的表面的金属阻挡层；
在所述自对准栅极沟槽填充栅极金属，其中，所述栅介质层、金属阻挡层以及栅极金属构成自对准栅堆叠结构。
9.根据权利要求8所述的晶体管的制备方法，其特征在于，形成自对准栅极沟槽之前还包括以下步骤：
在衬底的表面由下自上形成第二隔离层、第一隔离层的水平部分以及牺牲介电质层。
10.根据权利要求9所述的晶体管的制备方法，其特征在于，形成自对准栅极沟槽的步骤包括：
图案化第二隔离层、第一隔离层的水平部分以及牺牲介质层，向下刻蚀露出衬底以形成开口；
在所述开口的侧面形成第一隔离层的竖直部分；
基于第一隔离层的竖直部分，向下刻蚀所述衬底，在所述衬底中形成与所述开口对应的自对准栅极沟槽。
11.根据权利要求10所述的晶体管的制备方法，其特征在于，在所述自对准栅极沟槽内依次形成所述金属阻挡层以及栅极金属，其中，所述自对准栅堆叠结构未填满所述开口。
12.根据权利要求11所述的晶体管的制备方法，其特征在于，在形成自对准栅极沟槽之后，在形成所述金属阻挡层以及栅极金属之前，还包括：形成覆盖开口侧壁和底部的栅介质层。
13.根据权利要求12所述的晶体管的制备方法，其特征在于，在所述开口内填充盖层；去除所述牺牲介质层，使用离子注入工艺在所述自对准栅堆叠结构的两侧形成轻掺杂源/漏区；沉积覆盖所述第一隔离层水平部分和竖直部分的氧化硅层；回刻蚀形成栅极侧墙，并暴露栅极侧墙两侧的轻掺杂源/漏区；在暴露的所述轻掺杂源/漏区内形成源/漏区。
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