CN111403388B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN111403388B
CN111403388B CN201911051043.1A CN201911051043A CN111403388B CN 111403388 B CN111403388 B CN 111403388B CN 201911051043 A CN201911051043 A CN 201911051043A CN 111403388 B CN111403388 B CN 111403388B
Authority
CN
China
Prior art keywords
work function
layer
function control
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911051043.1A
Other languages
English (en)
Other versions
CN111403388A (zh
Inventor
李炫姃
文浚硕
禹东秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111403388A publication Critical patent/CN111403388A/zh
Application granted granted Critical
Publication of CN111403388B publication Critical patent/CN111403388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件和制造该半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成栅极线包括在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。

Description

半导体器件及其制造方法
技术领域
本发明构思总地涉及半导体器件以及制造该半导体器件的方法，更具体而言，涉及包括掩埋的栅极线的半导体器件及制造该半导体器件的方法。
背景技术
半导体器件在电子产业中是重要的，因为半导体器件典型地具有小尺寸和多功能性，和/或制造成本低廉。半导体器件可以被分类为储存逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、和具有存储元件和逻辑元件二者的混合式半导体器件中的任一种。
鉴于对具有低功耗的高速电子产品的需求增加，嵌入在电子产品中的半导体器件通常被设计为具有高操作速度和/或低操作电压。结果，半导体器件变得更高度地集成，可靠性降低。然而，随着电子产业的发展，对高可靠性半导体器件的需求增加。因此，研究工作集中于提高半导体器件的可靠性。
发明内容
本发明构思的实施方式提供具有改善的电特性的半导体器件和制造该半导体器件的方法。
本发明构思的一些实施方式提供一种制造半导体器件的方法，该方法降低了制造故障。
本发明构思的实施方式提供一种制造半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成所述多条栅极线当中的栅极线可以包括：在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。
本发明构思的实施方式还提供一种半导体器件，该半导体器件包括：器件隔离层，限定基板的多个有源区；以及多条栅极线，与有源区交叉且被掩埋在基板中。所述多条栅极线当中的栅极线包括：功函数控制层，覆盖在基板中的沟槽的下部分的侧壁，沟槽与有源区交叉；以及导电层，在功函数控制层上且填充沟槽的所述下部分。功函数控制层可以包括：第一功函数控制部，围绕导电层的侧表面；以及第二功函数控制部，在第一功函数控制部上且覆盖导电层的侧表面的一部分和顶表面。
本发明构思的实施方式还提供一种制造半导体器件的方法，该方法包括：在基板中的沟槽的底表面和侧表面上形成栅极电介质图案；在栅极电介质图案上形成栅极线，栅极线填充沟槽的下部分并且包括导电层和围绕导电层的侧表面的功函数控制层；在栅极电介质图案的暴露的内表面上和在栅极线上形成阻挡层；在阻挡层上形成源层，源层覆盖栅极线并且包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分，以使得功函数控制层的所述上部分的功函数低于功函数控制层的下部分的功函数。
附图说明
将参考附图详细描述本发明构思的实施方式。
图1示出根据本发明构思的实施方式的半导体器件的平面图。
图2A和图2B示出根据本发明构思的实施方式的分别沿图1的线I-I'和II-II'截取的半导体器件的剖视图。
图3A和图3B示出根据本发明构思的其它实施方式的分别沿图1的线I-I'和II-II'截取的半导体器件的剖视图。
图4A和图4B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图5A和图5B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图6A和图6B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图7A和图7B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图8A和图8B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图9A和图9B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图9C示出在图9A中的区域A的放大剖视图。
图10A和图10B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图11A和图11B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
图12A和图12B示出分别沿图1的线I-I'和II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。
具体实施方式
在下文将参考附图描述根据本发明构思的实施方式的半导体器件和制造方法。在这个描述中，相同的附图标记可以表示相同的部件。
图1示出根据本发明构思的示例实施方式的半导体器件的平面图。图2A和图2B示出根据本发明构思的实施方式的分别沿图1的线I-I'和II-II'截取的半导体器件的剖视图。图3A和图3B示出根据本发明构思的其它实施方式的分别沿图1的线I-I'和II-II'截取的半导体器件的剖视图。
参考图1、图2A和图2B，半导体器件包括基板100，基板100具有设置在其中以限定有源区105的器件隔离层110。基板100可以包括半导体基板。例如，基板100可以是硅(Si)基板、锗(Ge)基板或硅锗(SiGe)基板。有源区105可以每个都具有在第三方向S上排列的长轴的条形状，第三方向S与彼此垂直的第一方向X和第二方向Y交叉。第四方向Z垂直于第一方向X、第二方向Y和第三方向S。图2A示出半导体器件的在第三方向S和第四方向Z上的截面，图2B示出半导体器件的在第二方向Y和第四方向Z上的截面。
当在平面图中看时，多条栅极线200提供在基板100中，与有源区105交叉。栅极线200可以是字线。栅极线200沿第二方向Y延伸，彼此平行布置且在第一方向X上彼此间隔开。栅极线200可以是形成在基板100中的掩埋栅极线。例如，栅极线200可以设置在基板100的沟槽120中，该沟槽120沿第二方向Y延伸且与有源区105交叉。栅极线200可以部分地填充沟槽120。栅极线200的顶表面可以在比基板100的顶表面低的水平。在本发明构思的实施方式中，栅极线200的下部分具有较高功函数，栅极线200的上部分具有较低功函数。这将在下文与栅极线200的构造一起被进一步详细描述。栅极线200可以包括功函数控制层220和导电层230。
导电层230可以设置在沟槽120中。导电层230可以部分地间隙填充沟槽120。导电层230可以包括具有低电阻的材料。例如，导电层230可以包括诸如钨(W)、钛(Ti)或钽(Ta)的金属，或诸如钨氮化物(WN)的导电金属氮化物。导电层230可以降低栅极线200的电阻。
功函数控制层220可以共形地覆盖基板100的沟槽120。例如，功函数控制层220可以覆盖沟槽120的侧壁和底表面。功函数控制层220可以插置在导电层230与沟槽120的内壁之间。例如，功函数控制层220可以使导电层230与沟槽120的内壁分离，因而，随着导电层230被设置在功函数控制层220的内表面且与之接触，导电层230可以填充沟槽120。取决于沟槽120和导电层230的形状，功函数控制层220可以具有U形截面。功函数控制层220可以具有比导电层230的电阻高的电阻。
功函数控制层220可以是为控制栅极线200的功函数而提供的衬垫层。功函数控制层220可以具有比导电层230的功函数低的功函数。作为另一示例，在一些实施方式中，功函数控制层220可以具有与导电层230的功函数相同或者高于其的功函数，虽然本发明构思不限于此。功函数控制层220可以具有第一功函数控制部222和第二功函数控制部224。
第一功函数控制部222可以覆盖沟槽120的下部分。第一功函数控制部222可以围绕导电层230的下部分。第一功函数控制部222可以包括金属性材料的氮化物，或金属氮化物。所述金属性材料可以包括与功函数控制元素不同的金属元素，如将在下文描述的。例如，所述金属性材料可以包括金属元素诸如钛(Ti)或钽(Ta)。例如，所述金属氮化物可以包括钛氮化物(TiN)、钛铝氮化物(TiAlN)、包含钛氮化物(TiN)的金属化合物、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)、或包含钽氮化物(TaN)的金属化合物。
第二功函数控制部224可以设置在第一功函数控制部222上。也就是，第二功函数控制部224可以具有与第一功函数控制部222的最上面的端部接触的最下面的端部。第二功函数控制部224可以部分地覆盖沟槽120的上部分。第二功函数控制部224可以围绕导电层230的上部分。第二功函数控制部224可以包括掺杂有功函数控制元素的金属性材料，或可以包括金属氮化物，即，掺杂有功函数控制元素的金属性材料的氮化物。所述金属性材料可以包括与功函数控制元素不同的金属元素。例如，所述金属性材料可以包括金属元素诸如钛(Ti)或钽(Ta)。例如，金属氮化物可以包括钛氮化物(TiN)、钛铝氮化物(TiAlN)、包含钛氮化物(TiN)的金属化合物、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)、或包含钽氮化物(TaN)的金属化合物。
在本说明书中，功函数控制元素可以被定义为指的是能够改变金属或金属氮化物的功函数的元素。例如，功函数控制元素可以包括金属，诸如镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、钽(Ta)、铪(Hf)、铱(Ir)、锆(Zr)和镁(Mg)中的一种或更多种。然而，功函数控制元素不应被限制为上述示例。掺杂有功函数控制元素的第二功函数控制部224可以具有比未掺杂功函数控制元素的第一功函数控制部222的功函数低的功函数。第一功函数控制部222和第二功函数控制部224每个可以具有比导电层230的功函数低的功函数。
根据本发明构思的一些实施方式，半导体器件可以包括功函数控制层220，该功函数控制层220具有有较低功函数的部分(即，在栅极线200的上部分上的第二功函数控制部224)，以减小从栅极线200的上部分朝向杂质区SD1和SD2流动的栅致漏极泄露(GIDL)电流，这将在下文描述。此外，第二功函数控制部224的掺杂浓度可以被控制以调整栅极线200的上部分的功函数。因此，可以容易地提供具有需要的较低功函数的栅极线200。
此外，根据本发明构思的一些实施方式，功函数可以在栅极线200的上部分处降低以减小GIDL电流，而栅极线200的下部分处的功函数可以不降低，因而半导体器件可以在栅极线200的下部分处(即，在其下面形成沟道的第一功函数控制部222处)保持较高的阈值电压。
如图2A和图2B所示，功函数控制层220和导电层230可以使其最上面的端部处于相同的水平。例如，功函数控制层220的第二功函数控制部224可以具有与导电层230的顶表面230a共面的顶表面224a。导电层230的顶表面230a可以在功函数控制层220的第二功函数控制部224的顶表面224a上暴露。功函数控制层220的顶表面224a和导电层230的顶表面230a可以位于比基板100的顶表面的水平低的水平。虽然未示出，但是导电层230的顶表面230a可以设置在比第二功函数控制部224的顶表面224a的水平高的水平。在这种情形下，导电层230的上部分可以突出超过第二功函数控制部224的顶表面224a。
在其它实施方式中，如图3A和图3B所示，功函数控制层220的第二功函数控制部224的顶表面224a可以设置在比导电层230的顶表面230a的水平高的水平。在这种情形下，第二功函数控制部224可以具有在导电层230的顶表面230a上延伸的上区段2244，并且可以向下覆盖导电层230。例如，第二功函数控制部224的下区段2242可以覆盖导电层230的侧表面，第二功函数控制部224的上区段2244可以覆盖导电层230的顶表面230a。导电层230的顶表面230a可以不通过第二功函数控制部224的上区段2244暴露。当第二功函数控制部224的下区段2242和上区段2244包括相同的材料时，第二功函数控制部224的下区段2242和上区段2244可以具有连续的构造和在其间的不可见的界面。例如，第二功函数控制部224的下区段2242和上区段2244可以一体连接成单一体。或者，当第二功函数控制部224的下区段2242和上区段2244包括不同的材料时，可见的界面可以位于第二功函数控制部224的下区段2242与上区段2244之间。因此，导电层230的所有上部分都可以用具有较低功函数的第二功函数控制部224覆盖，因而，栅极线200的上部分可以具有降低的功函数。因而，有可能降低从栅极线200的上部分朝向杂质区SD1和SD2流动的GIDL电流，这将在下文被描述。
返回参考图1、图2A和图2B，栅极电介质图案210可以插置在栅极线200和有源区105之间，并且还插置在栅极线200和器件隔离层110之间。栅极电介质图案210可以覆盖沟槽120的侧壁和底表面。栅极电介质图案210可以使栅极线200与基板100分离。例如，栅极电介质图案210可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。
第一覆盖图案240可以设置在栅极线200上。第一覆盖图案240可以具有与基板100的顶表面共面的顶表面。例如，第一覆盖图案240可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。虽然未示出，但是在一些实施方式中，第一覆盖图案240可以具有与栅极电介质图案210的顶表面接触的底表面以及与有源区105和/或器件隔离层110接触的相反的侧表面。在诸如图2A中显示的实施方式中，例如，栅极电介质图案210可以在第一覆盖图案240和有源区105之间和/或在第一覆盖图案240和器件隔离层110之间延伸。在第一覆盖图案240和有源区105之间的栅极电介质图案210可以用作降低第一覆盖图案240与有源区105之间的应力的缓冲器。
第一杂质区SD1和第二杂质区SD2可以设置在与栅极线200的相反侧表面相邻的有源区105中。例如，第一杂质区SD1可以设置在栅极线200之间，第二杂质区SD2可以设置在栅极线200与器件隔离层110之间。第一杂质区SD1和第二杂质区SD2可以从基板100的顶表面延伸到基板100的内部。第一杂质区SD1和第二杂质区SD2具有与基板100的导电类型不同的导电类型。例如，如果基板100是P型，则第一杂质区SD1和第二杂质区SD2可以是N型。第一杂质区SD1和第二杂质区SD2可以分别对应于源极区和漏极区。
第一焊盘310可以在基板100上设置为连接到第一杂质区SD1。第二焊盘320还可以在基板100上设置为连接到第二杂质区SD2。第一焊盘310和第二焊盘320可以包括导电材料，诸如金属或掺杂的多晶硅。
第一层间电介质层400可以设置在第一焊盘310和第二焊盘320上。第一层间电介质层400可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。位线510可以设置在第一层间电介质层400上。位线510可以设置在第一层间电介质层400上在第二层间电介质层550中。第二层间电介质层550可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。位线510可以连接到穿透第一层间电介质层400并与第一焊盘310连接的直接接触520。位线510和直接接触520可以包括掺杂的半导体材料(例如掺杂硅或掺杂锗)、导电的金属氮化物(例如钛氮化物(TiN)或钽氮化物(TaN))、金属(例如钨(W)、钛(Ti)或钽(Ta))和金属-半导体化合物(例如钨硅化物(WSi2)、钴硅化物(CoSi)或钛硅化物(TiSi))中的其中一种。第二覆盖图案530可以设置在位线510上，并且电介质间隔物540可以覆盖每条位线510的相反侧壁。第二覆盖图案530和电介质间隔物540可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。
掩埋接触610可以设置在基板100上，并且可以穿透第一层间电介质层400和第二层间电介质层550且与第二焊盘320连接。掩埋接触610可以包括导电材料，诸如金属或掺杂硅。数据存储元件可以在第二层间电介质层550上设置为连接到掩埋接触610。例如，数据存储元件可以是电容器CA。电容器CA可以包括第一电极620、第二电极640以及在第一电极620与第二电极640之间的电介质层630。第一电极620可以具有有闭合底部的圆筒形形状。第二电极640可以是共同覆盖第一电极620的公共电极。第一电极620和第二电极640可以包括掺杂硅、金属或金属化合物。支撑层700可以设置在第二电极640与第二层间电介质层550之间。支撑层700可以与第一电极620的外侧壁邻接以防止第一电极620倒塌。支撑层700可以包括电介质材料。电介质层630可以沿一个方向延伸以位于支撑层700与第二电极640之间。
图3A和图3B中显示的结构分别与图2A和图2B中显示的结构相同，除了在图3A和图3B中第二功函数控制部224包括如之前描述的上区段2244和下区段2242之外。为了简洁起见，省略了在图3A和图3B中与图2A和图2B中相同的结构的描述。
图4A至图12A示出沿图1的线I-I'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。图4B至图12B示出沿图1的线II-II'截取的剖视图，显示了根据本发明构思的实施方式的制造半导体器件的方法。图9C示出显示了图9A中的区域A的放大剖视图。
参考图4A和图4B，在基板100中形成器件隔离层110，从而限定有源区105。例如，浅沟槽隔离(STI)工艺可以用于形成器件隔离层110。器件隔离层110可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。器件隔离层110可以形成为延伸到基板100中。
在基板100的有源区105中形成第二杂质区SD2。可以采用离子注入工艺以形成第二杂质区SD2。例如，第二杂质区SD2可以是注入有N型掺杂剂的区域。
参考图5A和图5B，在基板100上形成掩模图案MP。掩模图案MP形成为具有开口，所述开口限定如在下文描述地将形成栅极线(参见图2A和图2B的200)的区域。掩模图案MP可以是硅氮化物(SiNx)的硬掩模图案或光致抗蚀剂图案。掩模图案MP可以用作蚀刻掩模以蚀刻基板100和器件隔离层110从而形成具有沿第二方向Y延伸的线形状的沟槽120。沟槽120可以具有暴露器件隔离层110和有源区105的底表面。
在沟槽120中形成栅极电介质图案210。栅极电介质图案210可以通过热氧化、原子层沉积(ALD)或化学气相沉积(CVD)形成。例如，栅极电介质图案210可以包括在执行热氧化时在基板100的暴露表面上形成的硅氧化物(SiOx)。在这种情形下，栅极电介质图案210可以形成在沟槽120的内壁上。例如，栅极电介质图案210可以共形地覆盖沟槽120的内侧(例如侧壁和底表面)。作为另一示例，栅极电介质图案210可以包括通过低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHV-CVD)或原子层沉积(ALD)形成的硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。在这种情形下，栅极电介质图案210可以共形地覆盖沟槽120的内侧和掩模图案MP。
参考图6A和图6B，在基板100上形成初级功函数控制层205。初级功函数控制层205可以形成为共形地覆盖沟槽120的内侧和掩模图案MP。初级功函数控制层205可以使用各种沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)形成。初级功函数控制层205可以包括金属性材料的氮化物，或可以包括金属氮化物。所述金属性材料可以包括与在下文将描述的功函数控制元素不同的金属元素。例如，所述金属性材料可以包括金属元素，诸如钛(Ti)或钽(Ta)。例如，所述金属氮化物可以包括钛氮化物(TiN)、钛铝氮化物(TiAlN)、包含钛氮化物(TiN)的金属化合物、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)、或包含钽氮化物(TaN)的金属化合物。
参考图7A和图7B，在其中覆盖了初级功函数控制层205的沟槽120的下部分中形成导电层230。例如，可以在其上形成了初级功函数控制层205的基板100的整个表面上沉积导电材料。导电材料可以填充沟槽120。导电材料可以使用各种沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)。导电材料可以是掺杂的半导体材料(例如掺杂硅或掺杂锗)、导电的金属氮化物(例如钛氮化物(TiN)或钽氮化物(TaN))、金属(例如钨(W)、钛(Ti)或钽(Ta))和金属-半导体化合物(例如钨硅化物(WSi2)、钴硅化物(CoSi)或钛硅化物(TiSi))中的其中一种。沉积的导电材料可以经历蚀刻工艺以形成导电层230。蚀刻工艺可以继续直到导电材料在沟槽120中具有期望的厚度。
从掩模图案MP以及从基板100的未被导电层230覆盖的部分去除初级功函数控制层205，以形成功函数控制层220。功函数控制层220可以形成为具有在与导电层230的顶表面的水平处于相同水平的顶表面。
参考图8A和图8B，在基板100上形成阻挡层250。阻挡层250可以形成为共形地覆盖栅极电介质图案210、功函数控制层220的顶表面、导电层230的顶表面和掩模图案MP。阻挡层250可以与功函数控制层220的顶表面和导电层230的顶表面接触。阻挡层250可以形成为具有与功函数控制层220的厚度相同的厚度，或者比功函数控制层220的厚度大的厚度。阻挡层250可以使用各种沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)形成。阻挡层250可以包括金属性材料或其氮化物。所述金属性材料可以包括与在下文将描述的功函数控制元素不同的金属元素。阻挡层250可以包括与功函数控制层220的材料相同的材料。例如，阻挡层250可以包括钛氮化物(TiN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、包含钛氮化物(TiN)的金属化合物、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)、或包含钽氮化物(TaN)的金属化合物。或者，阻挡层250可以包括与功函数控制层220的材料不同的材料。
在基板100上形成源层260。源层260可以形成为共形地覆盖阻挡层250的顶表面。例如，阻挡层250可以插置在栅极电介质图案210与源层260之间，同时在源层260与功函数控制层220和导电层230中的每个之间延伸。源层260可以使用各种沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)形成。源层260可以包括功函数控制元素或其化合物。例如，所述功函数控制元素可以包括金属，诸如镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、钽(Ta)、铪(Hf)、铱(Ir)、锆(Zr)和镁(Mg)中的一种或更多种。当源层260包括功函数控制元素的化合物时，功函数控制元素的化合物可以是氧化物或氮化物。
参考图9A至图9C，在功函数控制层220的上部分中掺杂功函数控制元素，从而形成第二功函数控制部224。在这种情形下，第一功函数控制部222被定义为指的是功函数控制层220的下部分，其下部分没有用源层260中包括的功函数控制元素掺杂。第二功函数控制部224可以具有比第一功函数控制部222的功函数低的有效功函数。例如，第二功函数控制部224可以通过扩散工艺形成，在所述扩散工艺中源层260的功函数控制元素扩散到功函数控制层220的上部分中。所述扩散工艺会引起功函数控制元素沿图9C中显示的箭头从源层260穿过阻挡层250扩散到功函数控制层220的上部分中。通过以上工艺，栅极线200可以形成为包括功函数控制层220和导电层230，并且形成为在下部分具有较高功函数且在上部分具有较低功函数。
根据本发明构思的一些实施方式，源层260通过阻挡层250与栅极电介质图案210分离。因此，在执行扩散工艺以使功函数控制元素扩散时，与源层260和栅极电介质图案210直接接触的情形相比，阻挡层250可以防止栅极电介质图案210可能由功函数控制元素所致的损坏或影响。
如果没有提供阻挡层250，则源层260将直接接触功函数控制层220的顶表面，且功函数控制元素将扩散穿过源层260和功函数控制层220之间的界面。然而，源层260和功函数控制层220之间的异质界面可具有高表面能和小面积。因此，将需要长时间和/或高能量的扩散工艺以使功函数控制元素充分地扩散到功函数控制层220的上部分中，这种情况可能损坏半导体器件的部件。
根据本发明构思，宽界面存在于阻挡层250和源层260之间，并且宽界面有利于不同材料之间的扩散。此外，因为功函数控制层220和阻挡层250包括相同或类似的材料，所以可以在功函数控制层220的窄的顶表面224a上实现高扩散速率。在这种意义上讲，功函数控制元素可以容易地扩散到功函数控制层220的上部分中。
参考图10A和图10B，去除阻挡层250和源层260。源层260和阻挡层250的去除可以暴露功函数控制层220的顶表面224a和导电层230的顶表面230a。掩模图案MP也与阻挡层250和源层260一起被去除。掩模图案MP的去除可以暴露器件隔离层110的顶表面和有源区105的顶表面。
在其它实施方式中，如图11A和图11B所示，阻挡层250包括没有被去除而是保留的底部区段252。阻挡层250的底部区段252可以覆盖导电层230的顶表面230a并且接触功函数控制层220的顶表面。阻挡层250的底部区段252可以包括功函数控制元素并且具有比第一功函数控制部222的功函数低的功函数。当阻挡层250包括与功函数控制层220的材料相同的材料，或具体地，包括与第二功函数控制部224的材料相同的材料时，第二功函数控制部224和阻挡层250的底部区段252可以具有连续的构造和在其间的不可见的界面。在这种情形下，阻挡层250的底部区段252可以构成第二功函数控制部224的上区段2244，第二功函数控制部224的覆盖导电层230的侧表面的部分可以构成第二功函数控制部224的下区段2242。或者，当第二功函数控制部224和阻挡层250包括不同的材料时，可见的界面可以提供在第二功函数控制部224与阻挡层250的底部区段252之间。当阻挡层250的底部区段252保留而没有被去除时，功函数控制层220可以具有如参考图3A和图3B描述的结构。以下将描述其中阻挡层250不包括底部区段252的示例。
参考图12A和图12B，在沟槽120中形成第一覆盖图案240。例如，第一覆盖图案240可以通过在基板100的整个表面上形成覆盖层以及然后执行平坦化工艺而形成。第一覆盖图案240可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。
基板100经历离子注入工艺以在有源区105中形成第一杂质区SD1，每个有源区105在两条相邻的栅极线200之间。第一杂质区SD1可以用与第二杂质区SD2的杂质相同的N型杂质掺杂。第一杂质区SD1可以比第二杂质区SD2更进一步地延伸到基板100中。
返回参考图2A和图2B，第一焊盘310和第二焊盘320通过在基板100上形成并图案化杂质掺杂的多晶硅层、杂质掺杂的单晶硅层或导电层而形成。第一焊盘310连接到第一杂质区SD1，第二焊盘320连接到第二杂质区SD2。在第一焊盘310和第二焊盘320包括杂质掺杂的多晶硅层或杂质掺杂的单晶硅层时，第一焊盘310和第二焊盘320可以用具有与第一杂质区SD1和第二杂质区SD2的导电类型相同的导电类型的杂质掺杂。
在第一焊盘310和第二焊盘320上形成第一层间电介质层400。第一层间电介质层400可以使用化学气相沉积(CVD)等形成。第一层间电介质层400可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。第一层间电介质层400可以被部分地图案化以形成接触孔，所述接触孔限定用在下文将描述的直接接触520填充的区域。第一层间电介质层400上可以涂覆有填充接触孔的导电材料，并且覆盖层可以形成在所述导电材料上。例如，所述导电材料可以包括诸如金属或掺杂半导体的导电材料。例如，覆盖层可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。覆盖层和所述导电材料被图案化以形成位线510和设置在位线510上的第二覆盖图案530。在接触孔中形成直接接触520。电介质间隔物层可以共形地沉积在第一层间电介质层400上，然后被各向异性地蚀刻以形成覆盖每条位线510的相反侧壁的电介质间隔物540。电介质间隔物540可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。
在第一层间电介质层400上形成第二层间电介质层550，然后，可以执行平坦化工艺以暴露第二覆盖图案530的顶表面。此后，掩埋接触610形成为穿透第二层间电介质层550和第一层间电介质层400并且与第二焊盘320连接。掩埋接触610可以包括导电材料，诸如掺杂硅或金属。在第二层间电介质层550上形成支撑层700。支撑层700可以包括硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的一种或更多种。支撑层700可以使用各种沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)形成。第一电极620形成为穿透支撑层700并且与掩埋接触610连接。第一电极620形成为具有闭合底部的圆筒形形状。电介质层630形成为共形地覆盖第一电极620，第二电极640形成为共同地覆盖第一电极620，形成电容器CA。第一电极620和第二电极640可以包括杂质掺杂硅、金属或金属化合物。以上工艺可以用于制造根据本发明构思的实施方式的半导体器件。
根据本发明构思的一些实施方式，半导体器件可以包括具有设置在栅极线的上部分上的部分的功函数控制层。功函数控制层的这些部分形成为具有较低功函数，由此降低从栅极线的上部分朝向杂质区流动的栅致漏极泄漏(GIDL)电流。
此外，根据本发明构思的一些实施方式，功函数可以在栅极线的上部分降低以减小GIDL电流，而功函数在栅极线的下部分不降低使得半导体器件可以在其下面形成沟道的下部分处保持高阈值电压。
在根据本发明构思的一些实施方式的制造半导体器件的方法中，在执行扩散工艺以使功函数控制元素扩散时，与源层直接接触栅极电介质图案的情形相比，阻挡层可以防止栅极电介质图案可能由功函数控制元素所致的损坏或影响。
此外，宽界面可以存在于阻挡层和源层之间，其有利于不同材料之间的扩散。此外，在功函数控制层的窄的顶表面上可以实现高扩散速率。在这种意义上讲，功函数控制元素可以容易地扩散到功函数控制层的上部分中。
虽然已经结合如在附图中显示的一些示例实施方式描述了本发明构思，但是本领域的普通技术人员应该理解，可以在形式和细节中进行各种改变而不脱离本发明构思的精神和特征。因而，上述公开的实施方式应该被认为是说明性的而不是限制性的。
本申请要求享有2019年1月3日在韩国知识产权局提交的第10-2019-0000912号韩国专利申请的优先权，其整个内容通过引用被合并于此。

Claims (24)

1.一种制造半导体器件的方法，所述方法包括：
在基板上形成器件隔离层，所述器件隔离层限定多个有源区；以及
形成与所述有源区交叉且被掩埋在所述基板中的多条栅极线，
其中形成所述多条栅极线当中的栅极线包括：
在所述基板上形成沟槽，所述沟槽与所述有源区交叉，
在所述沟槽的侧壁和底表面上形成功函数控制层，
在所述功函数控制层上形成导电层，
在所述功函数控制层上和在所述导电层上顺序地形成阻挡层和源层，所述源层包括功函数控制元素，以及
使所述功函数控制元素从所述源层扩散到所述功函数控制层的上部分中，
其中所述功函数控制元素穿过所述阻挡层扩散到所述功函数控制层中。
2.根据权利要求1所述的方法，其中所述功函数控制层的包含所述扩散的功函数控制元素的所述上部分的功函数比所述功函数控制层的下部分的功函数低。
3.根据权利要求1所述的方法，其中所述阻挡层包含所述功函数控制元素。
4.根据权利要求1所述的方法，还包括在形成所述功函数控制层之前，在所述沟槽的所述侧壁和所述底表面上形成栅极电介质图案。
5.根据权利要求4所述的方法，其中所述阻挡层设置在所述栅极电介质图案和所述源层之间。
6.根据权利要求5所述的方法，其中所述阻挡层从所述栅极电介质图案与所述源层之间延伸到所述源层与所述功函数控制层和所述导电层中每个之间。
7.根据权利要求1所述的方法，其中所述阻挡层的厚度大于所述功函数控制层的厚度。
8.根据权利要求1所述的方法，其中所述阻挡层包括钛氮化物(TiN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、包含钛氮化物(TiN)的金属化合物、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)、或包含钽氮化物(TaN)的金属化合物。
9.根据权利要求1所述的方法，其中所述阻挡层包括与所述功函数控制层的材料相同的材料。
10.根据权利要求1所述的方法，还包括在形成所述阻挡层和所述源层之前，蚀刻所述功函数控制层和所述导电层，以及
其中在蚀刻所述功函数控制层和所述导电层之后，所述功函数控制层的顶表面与所述导电层的顶表面共面。
11.根据权利要求10所述的方法，其中所述阻挡层形成为接触所述功函数控制层的所述顶表面和所述导电层的所述顶表面。
12.根据权利要求1所述的方法，还包括在使所述功函数控制元素扩散之后，去除所述功函数控制层和所述导电层上的所述阻挡层和所述源层。
13.根据权利要求12所述的方法，其中去除所述阻挡层和所述源层包括去除所述阻挡层的一部分使得所述阻挡层的底部区段保留并与所述功函数控制层的顶表面和所述导电层的顶表面接触。
14.根据权利要求13所述的方法，其中所述阻挡层的保留的所述底部区段与所述功函数控制层的所述上部分包括相同的材料并且连接成单一体。
15.一种半导体器件，包括：
器件隔离层，限定基板的多个有源区；以及
多条栅极线，与所述有源区交叉且被掩埋在所述基板中，
其中所述多条栅极线当中的栅极线包括：
功函数控制层，覆盖在所述基板中的沟槽的下部分的侧壁，所述沟槽与所述有源区交叉，以及
导电层，在所述功函数控制层上且填充所述沟槽的所述下部分，以及
其中所述功函数控制层包括：
第一功函数控制部，围绕所述导电层的侧表面，以及
第二功函数控制部，在所述第一功函数控制部上且覆盖所述导电层的所述侧表面的一部分和顶表面，
其中所述第二功函数控制部包括覆盖所述导电层的所述顶表面的上区段和覆盖所述导电层的所述侧表面的一部分的下区段，所述上区段由没有被去除而保留的一部分的阻挡层形成。
16.根据权利要求15所述的半导体器件，其中所述第一功函数控制部的功函数高于所述第二功函数控制部的功函数。
17.根据权利要求15所述的半导体器件，其中所述功函数控制层的所述第二功函数控制部共形地覆盖所述导电层的上部分。
18.根据权利要求15所述的半导体器件，其中所述第一功函数控制部的最上面的端部与所述第二功函数控制部的最下面的端部接触。
19.根据权利要求15所述的半导体器件，其中所述功函数控制层的所述第一功函数控制部和所述第二功函数控制部包括金属或金属氮化物，以及
其中所述第二功函数控制部用功函数控制元素掺杂。
20.根据权利要求19所述的半导体器件，其中所述功函数控制元素包括镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、钽(Ta)、铪(Hf)、铱(Ir)、锆(Zr)和镁(Mg)中的一种或更多种。
21.根据权利要求15所述的半导体器件，还包括在所述沟槽中且在所述栅极线与所述基板之间的栅极电介质图案。
22.根据权利要求15所述的半导体器件，还包括在所述有源区中的多个杂质区，其中所述多个杂质区包括：
在所述栅极线之间的第一杂质区；以及
在所述栅极线与所述器件隔离层之间的第二杂质区。
23.根据权利要求22所述的半导体器件，还包括：
位线，在所述基板上且连接到所述第一杂质区；以及
多个电容器，在所述基板上且连接到所述第二杂质区。
24.一种制造半导体器件的方法，所述方法包括：
在基板中的沟槽的底表面和侧表面上形成栅极电介质图案；
在所述栅极电介质图案上形成栅极线，所述栅极线填充所述沟槽的下部分并且包括导电层和围绕所述导电层的侧表面的功函数控制层；
在所述栅极电介质图案的暴露的内表面上和在所述栅极线上形成阻挡层；
在所述阻挡层上形成源层，所述源层覆盖所述栅极线并且包括功函数控制元素；以及
使所述功函数控制元素从所述源层穿过所述阻挡层扩散到所述功函数控制层的上部分中，以使得所述功函数控制层的所述上部分的功函数低于所述功函数控制层的下部分的功函数。
CN201911051043.1A 2019-01-03 2019-10-31 半导体器件及其制造方法 Active CN111403388B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0000912 2019-01-03
KR1020190000912A KR102657070B1 (ko) 2019-01-03 2019-01-03 반도체 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
CN111403388A CN111403388A (zh) 2020-07-10
CN111403388B true CN111403388B (zh) 2023-11-28

Family

ID=71403669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911051043.1A Active CN111403388B (zh) 2019-01-03 2019-10-31 半导体器件及其制造方法

Country Status (3)

Country Link
US (3) US10964704B2 (zh)
KR (1) KR102657070B1 (zh)
CN (1) CN111403388B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
US11309214B2 (en) 2020-08-11 2022-04-19 Nanya Technology Corporation Semiconductor device with graphene-based element and method for fabricating the same
CN114078853B (zh) * 2020-08-18 2023-02-24 长鑫存储技术有限公司 存储器及其制作方法
CN114497042B (zh) * 2020-11-13 2024-07-19 长鑫存储技术有限公司 半导体结构及其制造方法
US11723207B2 (en) 2021-08-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip with a gate structure disposed within a trench
CN114220765B (zh) * 2022-02-22 2022-06-21 芯盟科技有限公司 存储器及其制造方法
KR20240096232A (ko) * 2022-12-19 2024-06-26 삼성전자주식회사 집적회로 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304710A (zh) * 2014-05-29 2016-02-03 爱思开海力士有限公司 双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
CN106935650A (zh) * 2015-10-28 2017-07-07 爱思开海力士有限公司 半导体器件及其制造方法、存储单元和电子设备
CN107527912A (zh) * 2016-06-16 2017-12-29 三星电子株式会社 半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2487800B1 (en) 2011-02-11 2013-06-19 Alcatel Lucent Active antenna arrays
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
KR102008318B1 (ko) 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140145434A (ko) 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9590065B2 (en) * 2013-12-04 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with metal gate structure comprising work-function metal layer and work-fuction adjustment layer
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR20150090674A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트전극을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102242989B1 (ko) 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102336033B1 (ko) 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102230196B1 (ko) * 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102432719B1 (ko) 2015-12-23 2022-08-17 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
KR102511942B1 (ko) * 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102279732B1 (ko) * 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN109427652B (zh) * 2017-08-31 2020-08-18 联华电子股份有限公司 埋入式字符线结构的制作方法和结构
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US10497571B2 (en) * 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
KR102657070B1 (ko) * 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304710A (zh) * 2014-05-29 2016-02-03 爱思开海力士有限公司 双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
CN106935650A (zh) * 2015-10-28 2017-07-07 爱思开海力士有限公司 半导体器件及其制造方法、存储单元和电子设备
CN107527912A (zh) * 2016-06-16 2017-12-29 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
US20220302124A1 (en) 2022-09-22
KR102657070B1 (ko) 2024-04-16
CN111403388A (zh) 2020-07-10
US20200219884A1 (en) 2020-07-09
US11856753B2 (en) 2023-12-26
US20210210494A1 (en) 2021-07-08
US11380690B2 (en) 2022-07-05
KR20200084988A (ko) 2020-07-14
US10964704B2 (en) 2021-03-30

Similar Documents

Publication Publication Date Title
CN111403388B (zh) 半导体器件及其制造方法
CN109524399B (zh) 半导体存储器件及其制造方法
US11075272B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US10818672B2 (en) Semiconductor memory device and method of manufacturing the same
US11189618B2 (en) Semiconductor memory device including work function adjusting layer in buried gate line and method of manufacturing the same
TWI803874B (zh) 具有埋入式閘極的半導體裝置
US10811408B2 (en) Semiconductor device including a gate insulation pattern and a gate electrode pattern
WO2005029570A1 (en) Dram access transistor and method of formation
CN111564441B (zh) 半导体结构及制备方法
CN114446959A (zh) 半导体装置
CN116419565A (zh) 半导体器件
US20060003536A1 (en) Method for fabricating a trench capacitor with an insulation collar which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell
TWI785706B (zh) 半導體元件
US20230290681A1 (en) Semiconductor device and method of fabricating the same
US20240023319A1 (en) Semiconductor device
KR20230047969A (ko) 반도체 장치 및 그 제조 방법
CN116190461A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant