KR20240050831A - 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자 - Google Patents

블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자 Download PDF

Info

Publication number
KR20240050831A
KR20240050831A KR1020220130712A KR20220130712A KR20240050831A KR 20240050831 A KR20240050831 A KR 20240050831A KR 1020220130712 A KR1020220130712 A KR 1020220130712A KR 20220130712 A KR20220130712 A KR 20220130712A KR 20240050831 A KR20240050831 A KR 20240050831A
Authority
KR
South Korea
Prior art keywords
gate
active
blocking
layer
spacer
Prior art date
Application number
KR1020220130712A
Other languages
English (en)
Inventor
유종렬
김정택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220130712A priority Critical patent/KR20240050831A/ko
Priority to US18/378,874 priority patent/US20240128321A1/en
Priority to CN202311322829.9A priority patent/CN117878137A/zh
Publication of KR20240050831A publication Critical patent/KR20240050831A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 제1 부분 및 제2 부분을 포함하는 활성 영역; 상기 활성 영역의 측면 상의 소자 분리 영역; 상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들; 상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되고, 상기 소자 분리 영역과 상기 수직 방향에서 중첩하는 부분을 포함하는 에피택시얼 구조물; 상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함한다. 상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함하고, 상기 블로킹 층은, 상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및 상기 복수의 활성 블로킹 부분들 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 제1 휨 부(bent portion)를 포함한다.

Description

블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING BLOCKING LAYER AND SOURCE/DRAIN STRUCTURE}
본 발명은 복수의 활성 층들, 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 트랜지스터를 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직하게 이격된 복수의 활성 층들을 포함하는 트랜지스터에서 누설 전류(leakage current)를 방지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 부분 및 제2 부분을 포함하는 활성 영역; 상기 활성 영역의 측면 상의 소자 분리 영역; 상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들; 상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되고, 상기 소자 분리 영역과 상기 수직 방향에서 중첩하는 부분을 포함하는 에피택시얼 구조물; 상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함한다. 상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함하고, 상기 블로킹 층은, 상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및 상기 복수의 활성 블로킹 부분들 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 제1 휨 부(bent portion)를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 부분 및 제2 부분을 포함하는 활성 영역; 상기 활성 영역의 측면 상의 소자 분리 영역; 상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들; 상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되고, 상기 소자 분리 영역과 상기 수직 방향에서 중첩하는 부분을 포함하는 에피택시얼 구조물; 상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함한다. 상기 게이트 구조물은, 상기 복수의 활성 층들 아래에 각각 배치되는 복수의 하부 게이트 부분들; 및 상기 복수의 활성 층들 중 상부 활성 층 상에 배치되는 상부 게이트 부분을 포함하고, 상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함한다. 상기 블로킹 층은, 상기 활성 영역의 상기 제2 부분과 접촉하는 하부 블로킹 부분; 상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및 상기 하부 게이트 부분들과 각각 접촉하는 복수의 게이트 블로킹 부분들; 상기 복수의 활성 블로킹 부분들, 상기 복수의 게이트 블로킹 부분들, 및 상기 하부 블로킹 부분 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 휨 부(bent portion)를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 부분 및 제2 부분을 포함하는 활성 영역; 상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들; 상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되는 에피택시얼 구조물; 상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함한다. 상기 게이트 구조물은, 상기 복수의 활성 층들 아래에 각각 배치되는 복수의 하부 게이트 부분들; 및 상기 복수의 활성 층들 중 상부 활성 층 상에 배치되는 상부 게이트 부분을 포함한다. 상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함한다. 상기 블로킹 층은, 상기 활성 영역의 상기 제2 부분과 접촉하는 하부 블로킹 부분; 상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및 상기 하부 게이트 부분들과 각각 접촉하는 복수의 게이트 블로킹 부분들; 탑 뷰에서, 상기 복수의 활성 블로킹 부분들 및 상기 복수의 게이트 블로킹 부분들 중 적어도 하나로부터 수평적으로 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 휨 부를 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 게이트 전극과 소스/드레인 구조물 사이에서 발생하는 누설전류 또는 게이트 전극과 소스/드레인 구조물 사이에서 발생하는 전기적 쇼트를 방지할 수 있는 블로킹 층을 포함하는 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자를 개략적으로 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 탑 뷰이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 탑 뷰이다.
도 10a, 도 10b, 도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 개략적으로 나타낸 도면들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하에서, "수직 휨 부" 및 "수평 휨 부" 용어들에서, "수직" 표현은 수직 단면 구조에서의 휨 부를 지칭하기 위해 사용되고, "수평" 표현은 탑 뷰 또는 평면도에서의 휨 부를 지칭하기 위해 사용되는 것으로써, "수직" 표현 및 "수평" 표현은 다양한 휨 부들을 서로 구별하기 위해 사용되며, 본 발명의 실시예에서의 "휨 부들"이 "수직" 표현 및 "수평" 표현에 의해 한정되지 않는다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자를 개략적으로 나타낸 도면들이다. 도 1 내지 도 5에서, 도 1은 본 발명의 실시예들에 따른 반도체 소자를 개략적으로 나타낸 탑 뷰이고, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위해서, 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위해서, 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3은 도 2a의 'A'로 표시된 영역을 확대한 부분 확대 단면도이고, 도 4는 도 3의 IV-IV'선을 따라 X-Y 수평 방향으로 절단된 IV-IV' 평면을 나타낸 탑 뷰이고, 도 5는 도 3의 V-V'선을 따라 절단 X-Y 수평방향으로 절단된 V-V' 평면을 나타낸 탑 뷰이다.
우선, 도 1, 도 2a, 도 2b 및 도 3을 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 예시적인 예에 대하여 설명하기로 한다.
도 1, 도 2a, 도 2b 및 도 3을 참조하면, 일 실시예에 따른 반도체 소자(1)는 기판(3), 상기 기판(3) 상의 활성 영역(18a), 및 상기 기판(3) 상에서 상기 활성 영역(18a)의 측면 상에 배치되는 소자 분리 영역(18i)을 포함할 수 있다.
상기 기판(3)은 반도체 물질, 예컨대 IV 족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(3)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
상기 소자분리 영역(18i)은 실리콘 산화물, 저-유전체(low-k dielectric), 또는 실리콘 질화물 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있다. 상기 소자분리 영역(18i)은 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다.
상기 활성 영역(18a)은 상기 기판(3)으로부터 수직 방향(Z)으로 연장된 활성 핀일 수 있다. 상기 수직 방향(Z)은 상기 기판(3)의 상부면과 수직한 방향일 수 있다. 탑 뷰에서, 상기 활성 영역(18a)은 제1 수평 방향(X)으로 연장되는 바 모양 또는 라인 모양일 수 있다. 상기 제1 수평 방향(X)은 상기 기판(3)의 상부면과 평행할 수 있다.
상기 활성 영역(18a)은 상기 기판(3)과 동일한 물질, 예를 들어 반도체 물질을 포함할 수 있다. 상기 활성 영역(18a)은 웰 영역(well region)을 포함할 수 있다. 예를 들어, 피모스 트랜지스터의 활성 영역(18a)인 경우, 상기 활성 영역(18a)은 인(P), 비소(As) 또는 안티모니(Sb) 등과 같은 불순물을 포함하는 N형의 웰 영역을 포함할 수 있다. 이와는 달리, 앤모스 트랜지스터의 활성 영역(18a)인 경우, 상기 활성 영역(18a)은 붕소(B), 갈륨(Ga), 또는 인듐(In) 등과 같은 불순물을 포함하는 P형의 웰 영역을 포함할 수 있다. 상기 활성 영역(18a)은 제1 부분(18a_1) 및 제2 부분(18a_2)을 포함할 수 있다.
상기 반도체 소자(1)는 상기 활성 영역(18a)의 상기 제1 부분(18a_1) 상에서, 상기 수직 방향(Z)으로 서로 이격되며 적층된 복수의 활성 층들(15)을 더 포함할 수 있다. 예를 들어, 상기 복수의 활성 층들(15)은 하부 활성 층(15a), 상기 하부 활성 층(15a) 상의 중간 활성 층(15b), 및 상기 중간 활성 층(15b) 상의 상부 활성 층(15c)을 포함할 수 있다. 상기 복수의 활성 층들(15)은 3개의 상기 하부, 중간 및 상부 활성 층들(15a, 15b, 15c)을 포함하는 것으로 설명하고 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 복수의 활성 층들(15)은 상기 수직 방향(Z)으로 서로 이격된 2개의 활성 층들 또는 4개 이상의 활성 층들을 포함할 수 있다.
상기 복수의 활성 층들(15)은 트랜지스터의 채널 영역으로 이용될 수 있는 반도체 물질, 예를 들어 실리콘 물질을 포함할 수 있다. 예를 들어, 상기 복수의 활성 층들(15)의 각각은 반도체 층, 예를 들어, 실리콘 층을 포함할 수 있다. 상기 복수의 활성 층들(15)은 채널 층들로 지칭될 수 있다.
상기 반도체 소자(1)는 상기 활성 영역(18a)과 교차하며 연장되고, 상기 복수의 활성 층들(15)을 각각 둘러싸는 게이트 구조물(52), 상기 게이트 구조물(52) 상의 게이트 캐핑 패턴(65), 및 상기 게이트 구조물(52)의 측면 상의 게이트 스페이서(24)를 더 포함할 수 있다. 상기 게이트 구조물(52)은 상기 활성 영역(18a)과 교차하며 제2 수평 방향(Y)으로 연장될 수 있다. 따라서, 상기 게이트 구조물(52)은 상기 활성 영역(18a)과 수직하게 중첩하는 부분과 상기 소자분리 영역(18i)과 수직하게 중첩하는 부분을 포함할 수 있다.
상기 게이트 구조물(52)은 게이트 유전체 층(55) 및 상기 게이트 유전체 층(55) 상의 게이트 전극(58)을 포함할 수 있다. 상기 게이트 유전체 층(55)은 실리콘 산화물 및 고-유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고-유전체는 실리콘 산화막(SiO2)의 유전 상수 보다 높은 유전 상수(dielectric constant)를 가지는 유전체를 의미할 수 있다. 상기 고유전체는 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(58)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(58)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 도전성 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 게이트 전극(58)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 도전성 그래핀(graphene), 도전성 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 전극(58)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다.
상기 게이트 구조물(52)은 상기 복수의 활성 층들(15) 각각의 하부에 배치되는 하부 게이트 부분들(52_L) 및 상기 복수의 활성 층들(15) 중 최상위 활성 층 상에 배치되는 상부 게이트 부분(52_U)을 포함할 수 있다. 예를 들어, 상기 게이트 구조물(52)에서, 상기 하부 게이트 부분들(52_L)은 상기 활성 영역(18a)과 상기 하부 활성 층(15a) 사이의 제1 하부 게이트 부분(52_La), 상기 하부 활성 층(15a)과 상기 중간 활성 층(15b) 사이의 제2 하부 게이트 부분(52_Lb), 및 상기 중간 활성 층(15b)과 상기 상부 활성 층(15c) 사이의 제3 하부 게이트 부분(52_Lc)을 포함할 수 있다.
상기 제1 수평 방향(X)을 따라 절단된 단면 구조, 예를 들어 도 2a의 I-I'단면 구조 및 도 3의 부분 확대 단면 구조에서, 상기 게이트 구조물(52)의 상기 하부 게이트 부분들(52_L)의 각각은 하부 게이트 전극 부분(58_La, 58_Lb, 58_Lc) 및 상기 하부 게이트 전극 부분(58_La, 58_Lb, 58_Lc)의 하부면, 상부면 및 측면들을 둘러싸는 하부 게이트 유전체 부분(55_La, 55_Lb, 55_Lc)을 포함할 수 있고, 상기 게이트 구조물(52)의 상기 상부 게이트 부분(52_U)은 상부 게이트 전극 부분(58_U), 및 상기 상부 게이트 전극 부분(58_U)의 하부면 및 측면을 덮는 상부 게이트 유전체 부분(55_U)을 포함할 수 있다.
상기 게이트 스페이서(24)는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 스페이서(24)는 실리콘 산화물, 실리콘 질화물, 실리콘산질화물(SiON) 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 게이트 스페이서(24)는 전술한 물질들의 다중 층을 포함할 수 있다. 예를 들어, 상기 게이트 스페이서(24)는 제1 스페이서(24a) 및 제2 스페이서(24b)를 포함할 수 있다. 상기 제1 스페이서(24a)는 상기 게이트 구조물(52)과 상기 제2 스페이서(24b) 사이에 개재된 수직 부분(24a_V) 및 상기 제2 스페이서(24b)와 상기 복수의 활성 층들(15) 사이에 개재된 하부 부분(24a_B)을 포함할 수 있다. 여기서, 상기 하부 부분(24a_B)은 수평 부분으로 지칭될 수도 있다.
상기 게이트 캐핑 패턴(65)은 상기 게이트 구조물(52) 및 상기 게이트 스페이서(24) 상에 배치될 수 있다. 상기 게이트 캐핑 패턴(65)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 반도체 소자(1)는 에피택시얼 구조물(30, 39), 층간 절연 층(42) 및 콘택 플러그(70)를 더 포함할 수 있다. 상기 에피택시얼 구조물(30, 39)은 상기 활성 영역(18a)의 상기 제2 부분(18a_2) 상에 배치되며, 상기 복수의 활성 층들(15)과 전기적으로 연결되고, 상기 소자분리 영역(18i)과 상기 수직 방향(Z)에서 중첩하는 부분을 포함할 수 있다. 상기 층간 절연 층(42)은 상기 소자분리 영역(18i) 상에 배치되고, 상기 에피택시얼 구조물(30, 39)을 덮을 수 있고, 상기 게이트 구조물(52), 상기 게이트 스페이서(24) 및 상기 게이트 캐핑 패턴(65)을 포함하는 구조물(52, 24, 64)의 측면 상에 배치될 수 있다. 상기 콘택 플러그(70)는 상기 층간 절연 층(42)을 관통하며 상기 에피택시얼 구조물(30, 39)과 전기적으로 연결될 수 있다. 상기 콘택 플러그(70)는 도전성 물질로 형성될 수 있다.
상기 에피택시얼 구조물(30, 39)은 블로킹 층(30) 및 상기 블로킹 층(30) 상의 소스/드레인 구조물(39)을 포함할 수 있다.
상기 소스/드레인 구조물(39)은 제1 소스/드레인 에피택시얼 층(39a) 및 상기 제1 소스/드레인 에피택시얼 층(39a) 상의 제2 소스/드레인 에피택시얼 층(39b)을 포함할 수 있다. 상기 제1 소스/드레인 에피택시얼 층(39a)은 제1 SiGe 물질을 포함할 수 있고, 상기 제2 소스/드레인 에피택시얼 층(39b)은 상기 제1 SiGe 물질과 다른 조성의 제2 SiGe 물질을 포함할 수 있다. 예를 들어, 상기 제2 SiGe 물질의 Ge 농도는 상기 제1 SiGe 물질의 Ge 농도 보다 높을 수 있다.
상기 소스/드레인 구조물(39)은 트랜지스터의 소스/드레인일 수 있다. 예를 들어, 피모스 트랜지스터에서, 상기 소스/드레인 구조물(39)은 보론(B) 등가 같은 불순물을 포함하여, P형의 도전형을 갖는 소스/드레인일 수 있다.
상기 콘택 플러그(70)는 상기 제2 소스/드레인 에피택시얼 층(39b)과 접촉하면서 전기적으로 연결될 수 있다.
상기 블로킹 층(30)은 에피택시얼 층을 포함할 수 있다. 예를 들어, 상기 블로킹 층(30)은 실리콘 에피택시얼 층으로 형성될 수 있다. 상기 블로킹 층(30)은 단결정 실리콘 층일 수 있다. 상기 블로킹 층(30)은 상기 소스/드레인 구조물(39)과 다른 조성의 물질을 포함할 수 있다. 예를 들어, 상기 소스/드레인 구조물(39)은 SiGe 에피택시얼 층을 포함할 수 있고, 상기 블로킹 층(30)은 SiGe 에피택시얼 층과 다른 에피택시얼 층, 예를 들어 실리콘 에피택시얼 층을 포함할 수 있다.
일 예에서, 상기 블로킹 층(30)은 도우프트 에피택시얼 층, 예를 들어, 도우프트 실리콘 층을 포함할 수 있다.
상기 블로킹 층(30)은 C, O, N 및 F 중 적어도 하나가 도핑된 도우프트 에피택시얼 층, 예를 들어, 도우프트 실리콘 층을 포함할 수 있다.
상기 블로킹 층(30)은 트랜지스터의 소스/드레인, 예를 들어 상기 소스/드레인 구조물(39) 내의 불순물이 확산되어 도핑된 불순물을 포함하는 도우프트 에피택시얼 층, 예를 들어, 도우프트 실리콘 층을 포함할 수 있다. 여기서, 상기 블로킹 층(30)의 도우프트 실리콘 층 내의 불순물의 최대 농도는 트랜지스터의 소스/드레인, 예를 들어 소스/드레인 구조물(39) 내의 불순물의 최대 농도 보다 낮을 수 있다. 예를 들어, 상기 블로킹 층(30)과 인접하는 상기 소스/드레인 구조물(39)이 보론으로 도핑된 경우, 상기 블로킹 층(30)은 보론으로 도핑될 수 있고, 상기 블로킹 층(30)의 최대 농도는 상기 소스/드레인 구조물(39) 내의 보론의 최대 농도 보다 낮을 수 있다.
상기 블로킹 층(30)은 C, O, N 및 F 중 적어도 하나와, B(보론)을 포함하는 도우프트 실리콘 층을 포함할 수 있다.
다른 예에서, 상기 블로킹 층(30)의 적어도 일부는 언도우프트 에피택시얼 층, 예를 들어, 언도우프트 실리콘 층을 포함할 수 있다. 예를 들어, 상기 블로킹 층(30)은 상기 소스/드레인 구조물(39)과 인접하는 부분에서 상기 소스/드레인 구조물(39) 내의 불순물과 동일한 불순물로 도핑되고, 상기 소스/드레인 구조물(39)과 이격된 부분에서 상기 불순물로 도핑되지 않을 수 있다.
상기 블로킹 층(30)은 약 1nm 내지 약 5nm 범위의 두께를 가질 수 있다. 예를 들어, 상기 블로킹 층(30)은 상기 소스/드레인 구조물(39)과 상기 게이트 전극(52) 사이의 누설전류를 방지하기 위해서, 약 1nm 이상의 두께를 가질 수 있고, 상기 소스/드레인 구조물(39)의 크기, 예를 들어 부피가 감소함에 따라 상기 반도체 소자(1)의 전기적 특성이 열화되는 것을 방지하기 위해서 약 5nm 이하의 두께를 가질 수 있다.
상기 소스/드레인 구조물(39)의 상기 제1 소스/드레인 에피택시얼 층(39a)은 상기 블로킹 층(30)과 상기 제2 소스/드레인 에피택시얼 층(39b) 사이에 배치될 수 있다. 상기 제1 소스/드레인 에피택시얼 층(39a)은 상기 블로킹 층(30)의 두께 보다 큰 두께를 가질 수 있다.
도 3과 같은 부분 확대 단면 구조에서, 상기 게이트 스페이서(24)는 하부면(24vb), 내측면(24vs1) 및 외측면(24vs2)을 포함할 수 있다. 상기 게이트 스페이서(24)의 상기 하부면(24vb)은 상기 상부 활성 층(15c)의 상부면과 접촉할 수 있고, 상기 게이트 스페이서(24)의 상기 내측면(24vs1)은 상기 상부 게이트 부분(52_U)의 상기 게이트 유전체 층(55)과 접촉할 수 있고, 상기 게이트 스페이서(24)의 상기 외측면(24vs)은 상기 게이트 스페이서(24)의 상기 내측면(24vs1)과 대향할 수 있다.
상기 블로킹 층(30)은 상기 복수의 활성 층들(15)과 각각 접촉하는 복수의 활성 블로킹 부분들(30a_A), 상기 활성 영역(18a)의 상기 제1 부분(18a_1)과 접촉하는 하부 블로킹 부분(30a_B), 및 상기 하부 게이트 부분들(52_L)과 접촉하는 복수의 게이트 블로킹 부분들(30a_G)을 포함할 수 있다.
상기 블로킹 층(30)은 상기 복수의 활성 블로킹 부분들(30a_A), 및 상기 복수의 게이트 블로킹 부분들(30a_G), 및 상기 하부 블로킹 부분(30a_B) 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서(24)와 접촉하는 적어도 하나의 휨 부(bent portion, 30e)를 더 포함할 수 있다.
상기 블로킹 층(30)에서, 상기 복수의 활성 블로킹 부분들(30a_A), 상기 복수의 게이트 블로킹 부분들(32a_G), 상기 하부 블로킹 부분(30a_B) 및 상기 적어도 하나의 휨 부(30e)는 일체로 형성될 수 있다. 상기 블로킹 층(30)에서, 상기 복수의 활성 블로킹 부분들(30a_A), 상기 복수의 게이트 블로킹 부분들(32a_G), 상기 하부 블로킹 부분(30a_B) 및 상기 적어도 하나의 휨 부(30e)는 연속적으로 이어진 하나의 층으로 형성될 수 있다.
상기 복수의 활성 블로킹 부분들(30a_A)은 하부 활성 블로킹 부분(30a_Aa), 상기 하부 활성 블로킹 부분(30a_Aa) 상의 중간 활성 블로킹 부분(30a_Ab), 및 상기 중간 활성 블로킹 부분(30a_Ab) 상의 상부 활성 블로킹 부분(30a_Ac)을 포함할 수 있다. 상기 하부 활성 블로킹 부분(30a_Aa)은 상기 하부 활성 층(15a)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 하부 활성 층(15a)과 접촉할 수 있다. 상기 중간 활성 블로킹 부분(30a_Ab)은 상기 중간 활성 층(15b)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 중간 활성 층(15b)과 접촉할 수 있다. 상기 상부 활성 블로킹 부분(30a_Ac)은 상기 상부 활성 층(15c)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 상부 활성 층(15c)과 접촉할 수 있다.
상기 복수의 게이트 블로킹 부분들(30a_G)은 하부 게이트 블로킹 부분(30a_Ga), 상기 하부 게이트 블로킹 부분(30a_Ga) 상의 중간 게이트 블로킹 부분(30a_Gb), 및 상기 중간 게이트 블로킹 부분(30a_Gb) 상의 상부 게이트 블로킹 부분(30a_Gc)을 포함할 수 있다. 상기 하부 게이트 블로킹 부분(30a_Ga)은 상기 하부 게이트 부분(52_La)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 하부 게이트 부분(52_La)의 게이트 유전체 부분(55_La)과 접촉할 수 있다. 상기 중간 게이트 블로킹 부분(30a_Gb)은 상기 중간 게이트 부분(52_Lb)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 중간 게이트 부분(52_Lb)의 게이트 유전체 부분(55_Lb)과 접촉할 수 있다. 상기 상부 게이트 블로킹 부분(30a_Gc)은 상기 상부 게이트 부분(52_Lc)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 상부 게이트 부분(52_Lc)의 게이트 유전체 부분(55_Lc)과 접촉할 수 있다.
도 3과 같은 단면 구조에서, 상기 복수의 활성 블로킹 부분들(30a_A) 중 적어도 일부는 상기 소스/드레인 구조물(39)의 수직 중심 축에 가까워지는 방향으로 휘어진 모양일 수 있고, 상기 복수의 게이트 블로킹 부분들(30a_G) 중 일부는 상기 소스/드레인 구조물(39)의 수직 중심 축으로부터 멀어지는 방향으로 휘어진 모양일 수 있다.
상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)는 상기 복수의 활성 블로킹 부분들(30a_A) 중 적어도 하나로부터 연장되는 적어도 하나의 제1 휨 부를 포함할 수 있다. 예를 들어, 도 3과 같은 단면 구조에서, 상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)는 상기 복수의 활성 블로킹 부분들(30a_A) 중 상기 상부 활성 블로킹 부분(30a_Ac)로부터 연장되며 휘어지고, 상기 게이트 스페이서(24)의 상기 외측면(24vs)과 접촉하는 수직 휨 부(30e_V)을 포함할 수 있다. 상기 수직 휨 부(30e_V)는 상기 게이트 스페이서(24)의 상기 제1 스페이서(24a)의 측면과 접촉하며 상기 제2 스페이서(24b)와 이격될 수 있다.
도 3과 같은 단면 구조에서, 상기 수직 휨 부(도 3의 30e_V)는 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면의 적어도 절반 이상과 접촉하며 상기 제2 스페이서(24b)의 측면과 이격될 수 있다.
도 3과 같은 단면 구조에서, 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면은 상기 소스/드레인 구조물(39)의 상기 제2 소스/드레인 에피택시얼 층(39b) 및 상기 수직 휨 부(30e_V)와 접촉할 수 있다.
도 3과 같은 단면 구조에서, 상기 소스/드레인 구조물(39)의 상기 제2 소스/드레인 에피택시얼 층(39b)은 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면의 일부 및 상기 제2 스페이서(24b)의 측면의 일부와 접촉할 수 있다.
도 3과 같은 단면 구조에서, 상기 콘택 플러그(70)의 하부면은 상기 제1 휨 부(30e_V) 보다 낮은 레벨에 배치될 수 있다. 도 3과 같은 단면 구조에서, 상기 콘택 플러그(70)의 하부면은 상기 상부 활성 층(15c) 보다 낮은 레벨에 배치될 수 있다.
도 2b와 같은 단면 구조에서, 상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)는 상기 하부 블로킹 부분(30a_B)으로부터 연장되며 휘어지고, 상기 소자분리 영역(18i)의 상부면(18s)과 접촉하는 하부 휨 부(30e_B)를 더 포함할 수 있다. 상기 소자분리 영역(18i)의 상기 상부면(18s)의 일부는 상기 활성 영역(18a)의 측면으로부터 멀어지는 방향으로 갈수록 낮아질 수 있다. 상기 하부 휨 부(30e_B)의 최하단은 하부 블로킹 부분(30a_B) 보다 낮은 레벨에 배치될 수 있다.
상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)의 끝 부분은 뽀족한 모양일 수 있다.
상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)는 상기 게이트 전극(58)과 상기 소스/드레인 구조물(39) 사이에서 발생하는 누설전류(leakage current)를 방지하거나, 또는 상기 게이트 전극(58)과 상기 소스/드레인 구조물(39) 사이에서 발생하는 전기적 쇼트를 방지할 수 있다. 예를 들어, 상기 블로킹 층(30)의 상기 적어도 하나의 휨 부(30e)는 상기 상부 게이트 전극 부분(58_U)와 상기 소스/드레인 구조물(39) 사이에서 상기 게이트 스페이서(24)의 하부면을 따라 발생할 수 있는 누설전류 또는 전기적 쇼트를 방지할 수 있다.
다음으로, 도 4를 참조하여, 상기 하부 게이트 부분들(52_L) 중 어느 하나의 하부 게이트 부분을 위에서 바라본 탑 뷰, 예를 들어 상기 하부 게이트 부분들(52_L) 중 상기 제2 하부 게이트 부분(52_Lb)을 위에서 바라본 탑 뷰를 기준으로 설명하기로 한다.
도 1 내지 도 3과 함께, 도 4를 참조하면, 탑 뷰에서, 상기 게이트 스페이서(24)는 상기 게이트 유전체 층(55)과 접촉하는 제1 측면(24hsa), 상기 제1 측면(24hsa)과 대향하는 제2 측면(24hsb), 상기 제1 및 제2 측면들(24hsa, 24hsb)의 끝 부분들로부터 연장되고 상기 블로킹 층(30)과 접촉하는 제3 측면(24hb)을 가질 수 있다. 상기 게이트 스페이서(24)에서, 상기 제1 및 제2 측면들(24hsa, 24hsb)은 상기 제1 수평 방향(X)에 위치한 측면들일 수 있고, 상기 제2 측면(24hb)은 상기 제2 수평 방향(Y)에 위치한 측면일 수 있다.
상기 하부 게이트 블로킹 부분(30a_Ga)은 상기 제1 하부 게이트 부분(52_La)의 상기 게이트 유전체 부분(55_La)과 접촉하는 측면(도 3의 SGa)을 가질 수 있고, 상기 중간 게이트 블로킹 부분(30a_Gb)은 상기 제2 하부 게이트 부분(52_Lb)의 상기 게이트 유전체 부분(55_Lb)과 접촉하는 측면(도 3 및 도 4의 SGb)을 가질 수 있고, 상기 중간 게이트 블로킹 부분(30a_Gc)은 상기 제3 하부 게이트 부분(52_Lc)의 상기 게이트 유전체 부분(55_Lc)과 접촉하는 측면(도 3의 SGc)을 가질 수 있다.
상기 적어도 하나의 휨 부(30e)는 상기 게이트 블로킹 부분들(30a_G) 중 적어도 하나로부터 연장되며 휘어진 적어도 하나의 제1 수평 휨 부(30e_GH)를 더 포함할 수 있다. 예를 들어, 상기 적어도 하나의 제1 수평 휨 부(30e_GH)는 상기 하부 게이트 블로킹 부분(30a_Ga)으로부터 연장되어 휘어진 제1 하부 수평 휨 부, 상기 중간 게이트 블로킹 부분(30a_Gb)으로부터 연장되어 휘어진 제1 중간 수평 휨 부, 및 상기 상부 게이트 블로킹 부분(30a_Gc)로부터 연장되어 휘어진 제1 상부 수평 휨 부를 포함할 수 있다.
상기 적어도 하나의 제1 수평 휨 부(30e_GH)에서, 상기 제1 하부 수평 휨 부 및 상기 제1 상부 수평 휨 부는 상기 제1 중간 수평 휨 부와 실질적으로 동일한 평면 모양을 가질 수 있으므로, 여기서, 상기 제1 중간 수평 휨 부를 중심으로 설명하기로 한다.
상기 게이트 스페이서(24)의 상기 제1 측면(24hs1)은 상기 게이트 유전체 층(55)과 접촉할 수 있다.
상기 적어도 하나의 제1 수평 휨 부(30e_GH)의 상기 제1 중간 수평 휨 부는 상기 중간 게이트 블로킹 부분(30a_Gb)의 끝 부분으로부터 연장되며 휘어지고 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉할 수 있고, 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)과 이격될 수 있다.
상기 게이트 스페이서(24)의 상기 제3 측면(24hb)은 상기 제2 하부 게이트 부분(52_Lb)의 상기 게이트 유전체 부분(55_Lb), 상기 중간 게이트 블로킹 부분(30a_Gb), 및 상기 적어도 하나의 제1 수평 휨 부(30e_GH)와 접촉할 수 있다.
상기 적어도 하나의 제1 수평 휨 부(30e_GH)의 상기 제1 중간 수평 휨 부는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서, 상기 제2 하부 게이트 부분(52_Lb)의 상기 게이트 전극 부분(58_Lb)과 상기 소스/드레인 구조물(39) 사이의 거리를 증가시킬 수 있다. 따라서, 상기 적어도 하나의 제1 수평 휨 부(30e_GH)의 상기 제1 중간 수평 휨 부는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서 발생하는 상기 제2 하부 게이트 부분(52_Lb)의 상기 게이트 전극 부분(58_Lb)과 상기 소스/드레인 구조물(39) 사이의 누설전류(leakage current) 또는 상기 게이트 스페이서(24)의 상기 제1 측면(24hb)에서 발생하는 상기 제2 하부 게이트 부분(52_Lb)의 상기 게이트 전극 부분(58_Lb)과 상기 소스/드레인 구조물(39) 사이의 전기적 쇼트를 방지할 수 있다.
실시 예에서, 상기 적어도 하나의 제1 수평 휨 부(30e_GH)는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서 발생하는 상기 하부 게이트 부분들(52_L)의 상기 게이트 전극 부분들(58_La, 58_Lb, 58_Lc)과 상기 소스/드레인 구조물(39) 사이의 누설전류(leakage current) 또는 상기 게이트 스페이서(24)의 상기 제1 측면(24hb)에서 발생하는 상기 하부 게이트 부분들(52_L)의 상기 게이트 전극 부분들(58_La, 58_Lb, 58_Lc)과 상기 소스/드레인 구조물(39) 사이의 전기적 쇼트를 방지할 수 있다.
상기 소스/드레인 구조물(39)의 상기 제2 소스/드레인 에피택시얼 층(39b)은 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)의 일부와 접촉하며 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)의 일부와 접촉할 수 있다.
다음으로, 도 5를 참조하여, 상기 복수의 활성 층들(15) 중 어느 하나의 활성 층을 위에서 바라본 탑 뷰, 예를 들어, 상기 복수의 활성 층들(15) 중 상기 중간 활성 층(15b)을 위에서 바라본 탑 뷰를 기준으로 설명하기로 한다.
도 1 내지 도 4와 함께, 도 5를 참조하면, 도 4에서 설명한 바와 같이, 상기 게이트 스페이서(24)는 상기 제1 측면(24hs1), 상기 제2 측면(24hs2), 및 상기 제3 측면(24hb)을 가질 수 있다.
상기 하부 활성 블로킹 부분(30a_Aa)은 상기 하부 활성 층(15a)과 접촉하는 측면(도 3의 SAa)을 가질 수 있고, 상기 중간 활성 블로킹 부분(30a_Ab)은 상기 중간 활성 층(15b)과 접촉하는 측면(도 3 및 도 5의 SAb)을 가질 수 있고, 상기 상부 활성 블로킹 부분(30a_Ac)은 상기 상부 활성 층(15c)과 접촉하는 측면(도 3의 SAc)을 가질 수 있다.
상기 적어도 하나의 휨 부(30e)는 상기 활성 블로킹 부분들(30a_A) 중 적어도 하나로부터 연장되며 휘어진 적어도 하나의 제2 수평 휨 부(30e_AH)를 포함할 수 있다. 예를 들어, 상기 적어도 하나의 제2 수평 휨 부(30e_AH)는 상기 하부 활성 블로킹 부분(30a_Aa)로부터 연장되어 휘어진 제2 하부 수평 휨 부, 상기 중간 활성 블로킹 부분(30a_Ab)으로부터 연장되어 휘어진 제2 중간 수평 휨 부, 및 상기 상부 활성 블로킹 부분(30a_Ac)로부터 연장되어 휘어진 제2 상부 수평 휨 부를 포함할 수 있다.
상기 적어도 하나의 제2 수평 휨 부(30e_AH)에서, 상기 제2 하부 수평 휨 부 및 상기 제2 상부 수평 휨 부는 상기 제2 중간 수평 휨 부와 실질적으로 동일한 평면 모양을 가질 수 있으므로, 여기서, 상기 제2 중간 수평 휨 부를 중심으로 설명하기로 한다.
도 5와 같은 탑 뷰에서, 상기 적어도 하나의 제2 수평 휨 부(30e_AH)의 상기 제2 중간 수평 휨 부는 상기 중간 활성 블로킹 부분(30a_Ab)의 끝 부분으로부터 연장되며 휘어지고 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉할 수 있고, 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)과 이격될 수 있다.
상기 게이트 스페이서(24)의 상기 제3 측면(24hb)은 상기 중간 활성 층(15b) 및 상기 중간 활성 블로킹 부분(30a_Ab), 및 상기 적어도 하나의 제2 수평 휨 부(30e_AH)와 접촉할 수 있다.
상기 적어도 하나의 제2 수평 휨 부(30e_AH)의 상기 제2 중간 수평 휨 부는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서, 상기 게이트 전극(55)과 상기 소스/드레인 구조물(39) 사이의 거리를 증가시킬 수 있다.
따라서, 상기 적어도 하나의 제2 수평 휨 부(30e_AH)는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서 발생하는 상기 게이트 전극(58)과 상기 소스/드레인 구조물(39) 사이의 누설전류(leakage current) 또는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)에서 발생하는 상기 게이트 전극(58)과 상기 소스/드레인 구조물(39) 사이의 전기적 쇼트를 방지할 수 있다.
상기 소스/드레인 구조물(39)의 상기 제2 소스/드레인 에피택시얼 층(39b)은 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)의 일부와 접촉할 수 있다. 상기 제2 스페이서(24b)는 상기 적어도 하나의 제2 수평 휨 부(30e_AH)와 이격될 수 있다.
이하에서, 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형되거나, 또는 대체될 수 있는 구성요소들은 각각의 도면을 참조하여 설명하지만, 변형될 수 있는 구성요소들 및 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 다른 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자(1)를 구성할 수 있다.
우선, 도 6 및 도 7을 각각 참조하여, 도 3에서 설명한 상기 제1 휨 부(도 3의 30e_V)의 다양한 변형 예에 대하여 설명하기로 한다. 도 6 및 도 7에서, 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 단면도이고, 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 단면도로써, 도 6은 도 3의 단면 구조에서 변형된 구성요소를 개략적으로 나타낸 단면도이고, 도 7은 도 3의 단면 구조에서 변형된 구성요소를 개략적으로 나타낸 단면도이다.
변형 예에서, 도 6을 참조하면, 도 3에서 설명한 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면의 일부와 접촉하며 상기 제2 스페이서(24b)의 측면과 이격되는 상기 제1 휨 부(도 3의 30e_V)는 도 6에서와 같이, 상기 상부 활성 블로킹 부분(30a_Ac)로부터 연장되며 휘어지고, 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면과 접촉하며 상기 제2 스페이서(24b)의 측면의 일부와 접촉하는 제1 휨 부(60e_Va)로 변형될 수 있다.
다른 변형 예에서, 도 7을 참조하면, 도 3에서 설명한 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면의 적어도 절반 이상과 접촉하며 상기 제2 스페이서(24b)의 측면과 이격되는 상기 제1 휨 부(도 3의 30e_V)는 도 7에서와 같이, 상기 상부 활성 블로킹 부분(30a_Ac)로부터 연장되며 휘어지고, 상기 게이트 스페이서(24)의 상기 외측면(24vs2) 중에서 상기 제1 스페이서(24a)의 측면의 적어도 절반 미만과 접촉하는 제1 휨 부(30e_Vb)로 변형될 수 있다.
다음으로, 도 8을 참조하여, 도 4에서 설명한 상기 제1 수평 휨 부(도 4의 30e_GH)의 변형 예에 대하여 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 탑 뷰로써, 도 4의 탑 뷰에서 변형된 구성요소를 개략적으로 나타낸 탑 뷰이다.
변형 예에서, 도 8을 참조하면, 도 4에서 설명한 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉하며 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)과 이격되는 상기 적어도 하나의 제1 수평 휨 부(도 4의 30e_GH)는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉하는 부분으로부터 연장되어 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)의 일부를 덮는 제1 수평 휨 부(30e_GHa)로 변형될 수 있다. 상기 제1 수평 휨 부(30e_GHa)는 상기 제2 스페이서(24b)와 이격될 수 있다.
다음으로, 도 9를 참조하여, 도 5에서 설명한 상기 제2 수평 휨 부(도 5의 30e_AH)의 변형 예에 대하여 설명하기로 한다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 부분 확대 탑 뷰로써, 도 5의 탑 뷰에서 변형된 구성요소를 개략적으로 나타낸 탑 뷰이다.
변형 예에서, 도 9를 참조하면, 도 5에서 설명한 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉하며 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)과 이격되는 상기 적어도 하나의 제2 수평 휨 부(도 5의 30e_AH)는 상기 게이트 스페이서(24)의 상기 제3 측면(24hb)과 접촉하는 부분으로부터 연장되어 상기 게이트 스페이서(24)의 상기 제2 측면(24hs2)의 일부를 덮는 제2 수평 휨 부(30e_AHa)로 변형될 수 있다. 상기 제2 수평 휨 부(30e_AHa)는 상기 제2 스페이서(24b)와 이격될 수 있다.
다음으로, 도 10a, 도 10b, 도 11 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 10a 내지 도 15에서, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위한 공정 흐름도들이고, 도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위해서, 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 10a 및 도 11을 참조하면, 기판(3) 상에 교대로 적층된 희생 층들(12) 및 활성 층들(15)을 포함하는 구조물(12, 15)을 형성할 수 있다 (S5). 상기 구조물(12, 15)에서, 상기 활성 층들(15) 및 상기 희생 층들(12) 중 최하위 층은 희생 층일 수 있고, 최상위 층은 활성 층일 수 있다. 상기 희생 층들(12)은 후속 공정을 통해, 도 2a 및 도 3에서 설명한 것과 같은 상기 하부 게이트 부분들(52L)로 대체되는 층들일 수 있다. 각각의 상기 활성 층들(15)은 에피택시얼 공정을 이용하여 제1 물질 층으로 형성될 수 있고, 각각의 상기 희생 층들(12)은 에피택시얼 공정을 이용하여 상기 제1 물질 층과 다른 제2 물질 층으로 형성될 수 있다. 상기 활성 층들(15)의 상기 제1 물질 층은 실리콘 층을 포함할 수 있고, 상기 희생 층들(12)의 상기 제2 물질 층은 SiGe 층 및 Ge 층 중 적어도 하나를 포함할 수 있다.
상기 구조물(12, 15) 및 상기 기판(3)의 일부를 식각하여, 소자분리 트렌치(18t)를 형성할 수 있다 (S10). 상기 소자분리 트렌치(18t)에 의해 상기 구조물(12, 15) 아래에 형성되는 활성 영역(18a)이 정의될 수 있다. 상기 활성 영역(18a)은 제1 수평 방향(X)으로 연장되는 바 모양 또는 라인 모양일 수 있다.
상기 소자분리 트렌치(18t)를 채우며 상기 구조물(12, 15)의 측면을 노출시키는 소자분리 영역(18i)을 형성할 수 있다. 상기 소자분리 영역(18i)은 실리콘 산화물, 실리콘 질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있다.
희생 게이트(21) 및 게이트 스페이서(24)를 포함하는 구조물(21, 24)을 형성할 수 있다 (S20).
상기 희생 게이트(21)는 상기 구조물(12, 15) 및 상기 활성 영역(18a)과 교차하며 제2 수평 방향(Y)으로 연장될 수 있다. 상기 희생 게이트(21)는 차례로 적층된 제1 희생 게이트(21a) 및 제2 희생 게이트(21b)를 포함할 수 있다. 상기 게이트 스페이서(24)는 상기 희생 게이트(21)의 측면 상에 형성될 수 있다. 상기 게이트 스페이서(24)를 형성하는 것은 제1 층을 콘포멀하게 형성하고, 상기 제1 층의 두께 보다 큰 두께를 갖는 제2 층을 콘포멀하게 형성하고, 상기 제1 및 제2 층들을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각된 제1 층은 제1 스페이서(24a)로 형성될 수 있고, 상기 이방성 식각된 제2 층은 제2 스페이서(24b)로 형성될 수 있다.
도 10a 및 도 12를 참조하면, 상기 구조물(21, 24)을 식각 마스크로 이용하는 식각 공정을 이용하여, 상기 활성 층들(15) 및 상기 희생 층들(12)을 식각하여, 리세스 영역(27)을 형성할 수 있다 (S25). 상기 활성 층들(15) 및 상기 희생 층들(12)의 식각률 차이에 따라, 상기 잔존하는 활성 층들(15)의 측면들 중 적어도 일부는 볼록한 모양일 수 있고, 잔존하는 상기 희생 층들(12)의 측면들 중 적어도 일부는 오목한 모양일 수 있다.
실시예에서, 상기 리세스 영역(27)에 의해 노출되는 상기 활성 층들(15)의 측면들, 상기 희생 층들(12)의 측면들, 및 상기 활성 영역(18a)은 반도체 영역(12, 15, 18a)로 지칭될 수 있고, 상기 게이트 스페이서(24)의 표면, 상기 제2 희생 게이트(21b)의 상부면 및 상기 소자분리 영역(도 2b의 18i)의 상부면(도 2b의 18s)은 절연 영역(21b, 24, 도 2b의 18s)으로 지칭될 수 있다.
도 10b 및 도 13을 참조하면, 상기 반도체 영역(12, 15, 18a) 및 상기 절연 영역(21b, 24, 도 2b의 18s)을 콘포멀하게 덮고, 결정질 영역(30) 및 비정질 영역(33)을 포함하는 에피택시얼 층(36)을 형성할 수 있다 (S30).
상기 에피택시얼 층(36)은 약 1nm 내지 약 5nm 범위의 두께를 가질 수 있다.
상기 결정질 영역(30)은 상기 반도체 영역(12, 15, 18a)과 접촉하며 상기 반도체 영역(12, 15, 18a)을 덮고, 상기 반도체 영역(12, 15, 18a)과 인접하는 상기 절연 영역(21b, 24, 도 2b의 18s)으로 연장될 수 있다. 상기 비정질 영역(33)은 상기 결정질 영역(30)으로부터 연장되며 상기 절연 영역(21b, 24, 도 2b의 18s)을 덮을 수 있다.
상기 결정질 영역(30)은 상기 반도체 영역(12, 15, 18a)과 접촉하는 제1 부분(30a) 및 상기 제1 부분(30a)으로부터 상기 반도체 영역(12, 15, 18a)과 인접하는 상기 절연 영역(21b, 24, 도 2b의 18s)으로 연장되는 제2 부분(30b)을 포함할 수 있다.
상기 에피택시얼 층(36)에서, 상기 결정질 영역(30)은 결정질 실리콘으로 형성될 수 있고, 상기 비정질 영역(33)은 비정질 실리콘으로 형성될 수 있다.
상기 결정질 영역(30)은 도 1 내지 도 9에서 설명한 실실 예들 중 어느한 실시예의 상기 블로킹 층(30)을 구성할 수 있다. 예를 들어, 상기 결정질 영역(30)에서, 상기 제1 부분(30a)은 도 3에서와 같은 상기 복수의 활성 블로킹 부분들(30a_A), 상기 복수의 게이트 블로킹 부분들(30a_G), 및 상기 하부 블로킹 부분(30a_B)을 구성할 수 있고, 상기 제2 부분(30b)은 상기 적어도 하나의 휨 부(30e)를 구성할 수 있다.
도 10b 및 도 14를 참조하면, 상기 에피택시얼 층(도 13의 36)의 상기 비정질 영역(도 13의 33)을 선택적으로 제거하여, 상기 반도체 영역(12, 15, 18a)과 접촉하는 상기 제1 부분(30a) 및 상기 제1 부분(30a)으로부터 연장되어 상기 절연 영역(21b, 24, 도 2b의 18s)과 접촉하는 상기 제2 부분(30b)을 포함하는 블로킹 층(30)을 형성할 수 있다 (S35). 즉, 도 13에서의 상기 결정질 영역(30)은 잔존하여 상기 블로킹 층(30)으로 형성될 수 있다.
선택적 에피택시얼 성장 공정에 의해 상기 블로킹 층(30)으로부터 선택적으로 에피택시얼 성장된 소스/드레인 구조물(39)을 형성할 수 있다. 상기 소스/드레인 구조물(39)은 상기 블로킹 층(30)으로부터 선택적으로 에피택시얼 성장된 제1 소스/드레인 에피택시얼 층(39a) 및 상기 제1 소스/드레인 에피택시얼 층(39a)으로부터 선택적으로 에피택시얼 성장된 제2 소스/드레인 에피택시얼 층(39b)을 포함할 수 있다. 상기 제1 소스/드레인 에피택시얼 층(39a)은 제1 SiGe 물질로 형성될 수 있고, 상기 제2 소스/드레인 에피택시얼 층(39b)은 상기 제1 SiGe 물질과 다른 조성의 제2 SiGe 물질로 형성될 수 있다. 상기 제2 SiGe 물질의 Ge 농도는 상기 제1 SiGe 물질의 Ge 농도 보다 높을 수 있다.
도 10b 및 도 15를 참조하면, 층간 절연 층(도 2a 및 도 2b의 42)을 형성할 수 있다 (S45). 상기 층간 절연 층(도 2a 및 도 2b의 42)을 형성하는 것은 상기 소스/드레인 구조물(39) 까지 형성된 상기 기판(3) 상에 절연 층을 형성하고, 상기 절연 층을 평탄화는 것을 포함할 수 있다. 상기 층간 절연 층(도 2a 및 도 2b의 42)을 형성하는 동안에, 또는 상기 층간 절연 층(도 2a 및 도 2b의 42)을 형성한 후에, 상기 제2 희생 게이트(도 14의 21b)가 제거될 수 있고, 상기 게이트 스페이서(24)의 높이가 낮아질 수 있다.
상기 희생 게이트(도 14의 21)를 제거하여, 상기 희생 층들(12)을 노출시키는 게이트 트렌치(45)를 형성할 수 있다 (S50). 상기 희생 게이트(도 14의 21)를 제거하는 것은 상기 층간 절연 층(도 2a 및 도 2b의 42)을 형성하는 동안에, 또는 상기 층간 절연 층(도 2a 및 도 2b의 42)을 형성한 후에, 상기 제2 희생 게이트(도 14의 21b)를 제거하여, 상기 제1 희생 게이트(도 14의 21)을 노출시키고, 상기 노출된 제1 희생 게이트(도 14의 21)을 제거하는 것을 포함할 수 있다.
상기 희생 층들(도 14의 12)를 제거하여, 빈 공간들(48)을 형성할 수 있다 (S55). 상기 희생 층들(도 14의 12)를 제거하면서, 상기 블로킹 층(30)의 일부가 노출될 수 있다. 상기 소스/드레인 구조물(39)은 상기 블로킹 층(30) 때문에 상기 빈 공간들(48)에 의해 노출되지 않을 수 있다.
도 10b와 함께, 도 1 내지 도 5를 참조하면, 상기 게이트 트렌치(도 15의 45) 및 상기 빈 간들(도 15의 48) 내에 게이트 구조물(52)을 형성할 수 있다 (S60). 상기 게이트 구조물(52)은 상기 게이트 트렌치(도 15의 45) 및 상기 빈 간들(도 15의 48)을 채울 수 있고, 도 1 내지 도 5에서 설명한 것과 같은 상기 게이트 유전체 층(55) 및 상기 게이트 전극(58)을 포함할 수 있다. 콘택 플러그(70)를 형성할 수 있다 (S65). 상기 콘택 플러그(70)는 상기 층간 절연 층(42)을 관통하며, 상기 소스/드레인 구조물(39)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 부분 및 제2 부분을 포함하는 활성 영역;
    상기 활성 영역의 측면 상의 소자 분리 영역;
    상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들;
    상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되고, 상기 소자 분리 영역과 상기 수직 방향에서 중첩하는 부분을 포함하는 에피택시얼 구조물;
    상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함하되,
    상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함하고,
    상기 블로킹 층은,
    상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및
    상기 복수의 활성 블로킹 부분들 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 제1 휨 부(bent portion)를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제1 휨 부는 상기 복수의 활성 블로킹 부분들 중 상부 활성 블로킹 부분으로부터 연장되어 상기 게이트 스페이서와 접촉하는 수직 휨 부를 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 구조물과 접촉하는 내측면 및 상기 내측면과 대향하는 외측면, 및 상기 상부 활성 블로킹 부분의 상부면과 접촉하는 하부면을 포함하고,
    상기 수직 휨 부는 상기 게이트 스페이서의 상기 외측면의 일부와 접촉하고,
    상기 복수의 활성 층들은 상부 활성 층을 포함하고,
    상기 게이트 스페이서는 제1 스페이서 및 제2 스페이서를 포함하고,
    상기 제1 스페이서는 상기 제2 스페이서와 상기 게이트 구조물 사이에 배치되는 수직 부분, 및 상기 제2 스페이서와 상기 상부 활성 층 사이에 배치되는 하부 부분을 포함하고,
    상기 수직 휨 부는 상기 제1 스페이서와 접촉하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 구조물은,
    상기 복수의 활성 층들 아래에 각각 배치되는 복수의 하부 게이트 부분들; 및
    상기 복수의 활성 층들 중 상부 활성 층 상에 배치되는 상부 게이트 부분을 포함하고,
    상기 블로킹 층은 상기 복수의 하부 게이트 부분들과 각각 접촉하는 복수의 게이트 블로킹 부분들을 더 포함하고,
    상기 복수의 게이트 블로킹 부분들은 제1 게이트 블로킹 부분을 포함하고,
    탑 뷰에서, 상기 블로킹 층은 상기 제1 게이트 블로킹 부분으로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 제1 수평 휨 부를 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 활성 블로킹 부분들은 상기 복수의 활성 층들 중 제1 활성 층과 접촉하는 제1 활성 블로킹 부분을 포함하고,
    탑 뷰에서, 상기 적어도 하나의 제1 휨 부는 상기 제1 활성 블로킹 부분으로부터 수평적으로 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 수평 휨 부를 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 블로킹 층은 상기 활성 영역과 상기 소스/드레인 에피택시얼 구조물 사이의 하부 블로킹 부분을 더 포함하고,
    상기 블로킹 층은 상기 하부 블로킹 부분으로부터 연장되며 휘어진 하부 휨 부를 더 포함하고,
    상기 하부 휨 부는 상기 소자 분리 영역의 상부면과 접촉하고,
    상기 하부 휨 부의 하단은 상기 하부 블로킹 부분 보다 낮은 레벨에 배치되는 반도체 소자.
  7. 제1 부분 및 제2 부분을 포함하는 활성 영역;
    상기 활성 영역의 측면 상의 소자 분리 영역;
    상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들;
    상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되고, 상기 소자 분리 영역과 상기 수직 방향에서 중첩하는 부분을 포함하는 에피택시얼 구조물;
    상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함하되,
    상기 게이트 구조물은,
    상기 복수의 활성 층들 아래에 각각 배치되는 복수의 하부 게이트 부분들; 및
    상기 복수의 활성 층들 중 상부 활성 층 상에 배치되는 상부 게이트 부분을 포함하고,
    상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함하고,
    상기 블로킹 층은,
    상기 활성 영역의 상기 제2 부분과 접촉하는 하부 블로킹 부분;
    상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및
    상기 하부 게이트 부분들과 각각 접촉하는 복수의 게이트 블로킹 부분들;
    상기 복수의 활성 블로킹 부분들, 상기 복수의 게이트 블로킹 부분들, 및 상기 하부 블로킹 부분 중 적어도 하나로부터 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 휨 부(bent portion)를 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 블로킹 층은 실리콘 층을 포함하고,
    상기 소스/드레인 구조물은 실리콘 저마늄 층을 포함하는 반도체 소자.
  9. 제1 부분 및 제2 부분을 포함하는 활성 영역;
    상기 활성 영역의 상기 제1 부분 상에서, 수직 방향으로 서로 이격되며 적층된 복수의 활성 층들;
    상기 활성 영역의 상기 제2 부분 상에 배치되며, 상기 복수의 활성 층들과 전기적으로 연결되는 에피택시얼 구조물;
    상기 활성 영역과 교차하며 연장되고, 상기 복수의 활성 층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 측면 상의 게이트 스페이서를 포함하되,
    상기 게이트 구조물은,
    상기 복수의 활성 층들 아래에 각각 배치되는 복수의 하부 게이트 부분들; 및
    상기 복수의 활성 층들 중 상부 활성 층 상에 배치되는 상부 게이트 부분을 포함하고,
    상기 에피택시얼 구조물은 블로킹 층 및 상기 블로킹 층 상의 소스/드레인 구조물을 포함하고,
    상기 블로킹 층은,
    상기 활성 영역의 상기 제2 부분과 접촉하는 하부 블로킹 부분;
    상기 복수의 활성 층들과 각각 접촉하는 복수의 활성 블로킹 부분들; 및
    상기 하부 게이트 부분들과 각각 접촉하는 복수의 게이트 블로킹 부분들;
    탑 뷰에서, 상기 복수의 활성 블로킹 부분들 및 상기 복수의 게이트 블로킹 부분들 중 적어도 하나로부터 수평적으로 연장되며 휘어지고, 상기 게이트 스페이서와 접촉하는 적어도 하나의 휨 부를 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 블로킹 층은 C, O, N 및 F 중 적어도 하나가 도핑된 실리콘 층을 포함하고,
    상기 소스/드레인 구조물은 P형의 도전형을 갖는 실리콘 저마늄 층을 포함하고,
    상기 블로킹 층의 두께는 1nm 내지 5nm 범위인 반도체 소자.
KR1020220130712A 2022-10-12 2022-10-12 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자 KR20240050831A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220130712A KR20240050831A (ko) 2022-10-12 2022-10-12 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자
US18/378,874 US20240128321A1 (en) 2022-10-12 2023-10-11 Semiconductor device including blocking layer and source/drain structure
CN202311322829.9A CN117878137A (zh) 2022-10-12 2023-10-12 包括阻挡层和源极/漏极结构的半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220130712A KR20240050831A (ko) 2022-10-12 2022-10-12 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자

Publications (1)

Publication Number Publication Date
KR20240050831A true KR20240050831A (ko) 2024-04-19

Family

ID=90583477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220130712A KR20240050831A (ko) 2022-10-12 2022-10-12 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자

Country Status (3)

Country Link
US (1) US20240128321A1 (ko)
KR (1) KR20240050831A (ko)
CN (1) CN117878137A (ko)

Also Published As

Publication number Publication date
US20240128321A1 (en) 2024-04-18
CN117878137A (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
US11710736B2 (en) Semiconductor device and method of manufacturing the same
US20210408260A1 (en) Semiconductor devices having multiple barrier patterns
US11901453B2 (en) Semiconductor devices
US11948994B2 (en) Semiconductor device and method of fabricating the same
CN110620110A (zh) 包括鳍型场效应晶体管的半导体器件
US11710796B2 (en) Semiconductor devices
US20220216348A1 (en) Semiconductor devices
US20230411517A1 (en) Semiconductor devices
CN114388502A (zh) 半导体装置
US20220285511A1 (en) Semiconductor device
KR20220154266A (ko) 반도체 장치
KR20240050831A (ko) 블로킹 층 및 소스/드레인 구조물을 포함하는 반도체 소자
US20230317792A1 (en) Semiconductor devices
US20230109987A1 (en) Semiconductor device
US20240030287A1 (en) Semiconductor devices
US20220352309A1 (en) Semiconductor device
US20230215867A1 (en) Semiconductor device
US20240105776A1 (en) Semiconductor devices
US20240063221A1 (en) Semiconductor device
EP4287264A1 (en) Semiconductor devices
US20230187519A1 (en) Semiconductor devices
TW202418597A (zh) 半導體元件
KR20240003967A (ko) 반도체 장치
KR20240105758A (ko) 반도체 장치
KR20240006243A (ko) 반도체 장치