CN114300453A - 半导体存储器装置 - Google Patents

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金炫哲
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金一权
徐亨源
柳成原
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Abstract

根据本发明构思的半导体存储器装置包括：半导体基底；共源极半导体层，掺杂有第一导电类型的杂质，位于半导体基底上；多个绝缘层和多个字线结构，交替堆叠在共源极半导体层上；存储器单元介电层，穿透所述多个绝缘层和所述多个字线结构，并且覆盖在竖直方向上延伸的沟道孔的内壁；以及存储器单元结构，填充沟道孔。存储器单元结构包括沟道层和漏极层，在沟道层上设置有存储器单元介电层，沟道层填充沟道孔的至少一部分，并且漏极层覆盖沟道层的上表面，掺杂有第二导电类型的杂质，并填充沟道孔的上部的一部分。

Description

半导体存储器装置
本申请要求于2020年10月7日在韩国知识产权局提交的第10-2020-0129507号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体存储器装置，更具体地，涉及一种无电容器的半导体存储器装置。
背景技术
根据电子产业的快速发展和用户对高性能电子系统的不断需求，电子装置已经变得更加紧凑和轻量。因此，作为电子装置的主要组件的半导体装置需要具有高集成度和高容量。
在半导体存储器装置之中，动态随机存取存储器(DRAM)装置包括电容器，但是由于为了执行存储器功能而难以减小电容器的电容，因此存在对高集成度的限制。
发明内容
本发明构思提供了一种能够高度集成的无电容器的半导体存储器装置。
本发明构思提供如下的半导体存储器装置。根据本发明构思的实施例的半导体存储器装置包括：半导体基底；共源极半导体层，掺杂有第一导电类型的杂质，并且布置在半导体基底上；多个绝缘层和多个字线结构，交替堆叠在共源极半导体层上；存储器单元介电层，穿透所述多个绝缘层和所述多个字线结构，并且覆盖在竖直方向上延伸的沟道孔的内壁；以及存储器单元结构，填充沟道孔，其中，存储器单元结构包括沟道层和漏极层，在沟道层上设置有存储器单元介电层，沟道层填充沟道孔的至少一部分，并且漏极层覆盖沟道层的上表面，掺杂有第二导电类型的杂质，并填充沟道孔的上部的一部分，并且存储器单元介电层包括覆盖沟道孔的内壁的栅极绝缘层以及布置在栅极绝缘层与沟道层之间的电荷捕获层。
根据本发明构思的实施例的半导体存储器装置包括：半导体基底；多个存储器单元结构，各个存储器单元结构包括在竖直方向上从半导体基底顺序堆叠的单元源极层、沟道层和漏极层，并且各个存储器单元结构具有在竖直方向上延伸的竖直柱形状；多个字线结构，在竖直方向上彼此分开，并且围绕所述多个存储器单元结构；多个存储器单元介电层，各个存储器单元介电层分别置于所述多个存储器单元结构中的各个存储器单元结构的沟道层与所述多个字线结构之间；以及多条位线，各条位线分别电连接到所述多个存储器单元结构中的各个存储器单元结构的漏极层，在所述多个字线结构上在第一水平方向上延伸，并且在与第一水平方向正交的第二水平方向上彼此具有一定距离，其中，漏极层掺杂有第一导电类型的杂质，单元源极层掺杂有与第一导电类型不同的第二导电类型的杂质，并且所述多个存储器单元介电层中的各个存储器单元介电层包括覆盖所述多个字线结构的栅极绝缘层以及布置在栅极绝缘层与沟道层之间的电荷捕获层。
根据本发明构思的实施例的半导体存储器装置包括：半导体基底；蚀刻停止层，布置在半导体基底上；共源极半导体层，掺杂有第一导电类型的杂质，并且布置在半导体基底上；多个绝缘层和多个字线结构，交替堆叠在共源极半导体层上；存储器单元介电层，包括顺序地覆盖多个沟道孔中的各个沟道孔的内侧壁的栅极绝缘层和电荷捕获层，所述多个沟道孔在竖直方向上穿透所述多个绝缘层、所述多个字线结构和蚀刻停止层并且延伸到半导体基底中；多个存储器单元结构，各个存储器单元结构包括填充半导体层、沟道层和漏极层，在填充半导体层上布置有定位为与存储器单元介电层分开的阻挡绝缘层，填充半导体层填充所述多个沟道孔中的每个的下部的一部分，并且在沟道层上布置有存储器单元介电层，沟道层与填充半导体层分开且共源极半导体层布置在沟道层与填充半导体层之间，沟道层填充各个沟道孔的一部分，且沟道层包括与填充半导体层的材料相同的材料，并且漏极层覆盖沟道层的上表面，填充每个沟道孔的上部的一部分，并掺杂有与第一导电类型不同的第二导电类型的杂质；以及多条位线，各条位线分别电连接到所述多个存储器单元结构中的各个存储器单元结构的漏极层，在第一水平方向上在所述多个存储器单元结构上延伸，并且在与第一水平方向正交的第二水平方向上彼此具有一定距离。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1A和图1C是根据本发明构思的实施例的半导体存储器装置的俯视图，图1B是根据本发明构思的实施例的半导体存储器装置的剖视图，并且图1D是根据本发明构思的实施例的用于描述半导体存储器装置的操作的半导体存储器装置的剖视图；
图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C、图6A和图6B、图7A至图7C、图8、图9、图10、图11A至图11C、图12A至图12C以及图13A至图13C是顺序地示出根据本发明构思的实施例的半导体存储器装置的制造方法的俯视图和剖视图；并且
图14至图17是各自根据本发明构思的实施例的半导体存储器装置的剖视图。
由于图1A至图17中的附图旨在用于说明性目的，因此附图中的元件不一定按比例绘制。例如，为了清楚目的，可以放大或夸大一些元件。
具体实施方式
图1A和图1C是根据本发明构思的实施例的半导体存储器装置的俯视图，图1B是根据本发明构思的实施例的半导体存储器装置的剖视图，并且图1D是根据本发明构思的实施例的用于描述半导体存储器装置的操作的半导体存储器装置的剖视图。图1A是根据本发明构思的实施例的半导体存储器装置的俯视图，图1B和图1D是根据本发明构思的实施例的半导体存储器装置的沿着图1A中的线B-B'截取的剖视图，并且图1C是根据本发明构思的实施例的半导体存储器装置的沿着图1B中的线C-C'截取的剖视图。
一起参照图1A至图1C，半导体存储器装置1可以包括布置在半导体基底102上的共源极半导体层180、布置在共源极半导体层180上并且在竖直方向(Z方向)上彼此分开的多个绝缘层132、置于多个绝缘层132之间并且在竖直方向(Z方向)上彼此分开的多个字线结构WL以及在竖直方向(Z方向)上延伸的多个存储器单元结构MCS。例如，多个绝缘层132和多个字线结构WL可以交替堆叠在布置于半导体基底102上的共源极半导体层180上。多个存储器单元结构MCS可以置于多个沟道孔CH内部，多个沟道孔CH穿透多个绝缘层132、多个字线结构WL和共源极半导体层180并且延伸到半导体基底102中。蚀刻停止层110可以置于半导体基底102与共源极半导体层180之间。因此，沟道孔CH也可以穿透通过蚀刻停止层110。在本发明构思的实施例中，多个沟道孔CH可以以矩阵形式布置。可选地，多个沟道孔CH可以布置为形成六边形阵列。
例如，半导体基底102可以包括硅(Si)，例如晶体Si(c-Si)、多晶硅Si(p-Si)或非晶Si(p-Si)。可选地，半导体基底102可以包括诸如锗(Ge)的半导体元素或者硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、锑化铟(InSb)、铅碲(PbTe)化合物、锑化镓(GaSb)、磷化铟(InP)和砷化铟镓(InGaAs)中的至少一种化合物半导体。可选地，半导体基底102可以包括绝缘体上硅(SOI)基底、绝缘体上硅锗(SGOI)基底或绝缘体上锗(GOI)基底。例如，半导体基底102可以包括掩埋氧化物(BOX)层。半导体基底102可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。另外，半导体基底102可以包括一个或更多个半导体层或半导体结构，并且可以包括半导体装置的有源部分或可操作部分。半导体基底102可以具有在第一水平方向(X方向)和与第一水平方向(X方向)正交的第二水平方向(Y方向)上(例如，在X-Y平面上)延伸的主表面。
在本发明构思的实施例中，器件隔离层可以形成在半导体基底102上。器件隔离层可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中的至少一个。器件隔离层可以包括包含一种绝缘层的单层、包含两种绝缘层的双层或包含至少三种绝缘层的组合的多层。例如，器件隔离层可以包括诸如以氧化硅(SiO2)层和氮化硅(Si3N4)层为例的两种不同种类的绝缘层。例如，器件隔离层可以包括包含氧化硅(SiO2)层、氮化硅(Si3N4)层和氧化硅(SiO2)层的三层。器件隔离层可以包括浅沟槽隔离(STI)结构。在本发明构思的实施例中，可以经由通过各向异性蚀刻工艺去除半导体基底102的上部来形成器件隔离沟槽，然后可以提供包括例如氧化硅(SiO2)、氮化硅(Si3N4)和/或氮氧化硅(SiON)的绝缘膜以填充器件隔离沟槽，从而形成器件隔离层。
蚀刻停止层110可以包括氮氧化物。例如，蚀刻停止层110可以包括氮氧化硅(SiON)。绝缘层132可以包括氧化物。例如，绝缘层132可以包括氧化硅(SiO2)。
多个字线结构WL可以在半导体基底102上在水平方向(X方向或Y方向)上延伸，并且在与半导体基底102垂直的竖直方向(Z方向)上彼此叠置。字线结构WL可以包括金属(诸如以钨(W)、镍(Ni)、钴(Co)和/或钽(Ta)为例)、金属硅化物(诸如以硅化钨(WSix)、硅化镍(NiSix)、硅化钴(CoSix)和/或硅化钽(TaSix)为例)、掺杂有杂质的多晶硅(p-Si)或它们的组合。在本发明构思的实施例中，字线结构WL还可以包括扩散阻挡层，并且扩散阻挡层可以包括例如氮化钨(WN)、氮化钽(TaN)和/或氮化钛(TiN)。
在本发明构思的实施例中，多个沟道孔CH中的每个可以具有其在水平方向(X方向或Y方向)上的宽度朝向半导体基底102变小的锥形形状。这可以归因于用于形成沟道孔CH的蚀刻工艺的特性。在本发明构思的实施例中，多个沟道孔CH中的每个在水平方向(X方向或Y方向)上的宽度可以在多个沟道孔CH中的每个的较下端处而不是最上端处具有最大宽度，并且可以从具有最大宽度的部分朝向半导体基底102变小。换言之，具有最大宽度的部分位于多个沟道孔CH中的每个的最下端与最上端之间。
存储器单元介电层MCD可以置于多个字线结构WL与沟道层150之间。存储器单元结构MCS可以包括沟道层150和漏极层170，沟道层150包括设置在沟道层150之间或沟道层150上的存储器单元介电层MCD并且覆盖沟道孔CH的至少部分，漏极层170覆盖沟道层150的上表面并且填充沟道孔CH的上侧的部分。例如，存储器单元介电层MCD可以设置在沟道层150的侧壁上，并且可以置于沟道层150与多个字线结构WL之间。如稍后将描述的，存储器单元结构MCS还可以包括单元源极层180S。在本发明构思的实施例中，沟道层150可以均具有其上布置有存储器单元介电层MCD的圆柱形状，并且可以覆盖沟道孔CH的内壁。存储器单元结构MCS还可以包括填充圆柱形状的沟道层150的内部的填充绝缘层160。例如，沟道层150可以具有圆管形状，并且填充绝缘层160可以具有柱形状。在本发明构思的实施例中，沟道层150可以具有基本恒定的厚度，并且可以共形地覆盖存储器单元介电层MCD。存储器单元介电层MCD可以围绕沟道层150的外壁。在整个说明书中的许多情况下，术语“覆盖”或“在……上”可以表示覆盖对象的侧壁或在对象的侧壁上，或者可以表示从下方覆盖对象或从下方在对象上。
沟道层150的上表面可以接触漏极层170，并且沟道层150的下表面可以接触共源极半导体层180。掩埋半导体层150E可以填充沟道孔CH的延伸到半导体基底102中的下部。掩埋半导体层150E也可以被称为填充半导体层。掩埋半导体层150E可以与沟道层150分开，并且共源极半导体层180设置在掩埋半导体层150E与沟道层150之间。在本发明构思的实施例中，填充绝缘层160可以从沟道层150的内部穿透共源极半导体层180并且延伸到掩埋半导体层150E中。在沟道孔CH的下部(例如，在半导体基底102内部的部分)中，阻挡绝缘层MCI可以置于掩埋半导体层150E与半导体基底102之间。在本发明构思的实施例中，阻挡绝缘层MCI可以在沟道孔CH的下部中覆盖半导体基底102和蚀刻停止层110。阻挡绝缘层MCI可以围绕掩埋半导体层150E的侧表面和下表面。
在本发明构思的实施例中，沟道层150可以包括未掺杂有杂质的本征半导体材料。例如，沟道层150可以包括本征多晶硅(p-Si)。在本发明构思的实施例中，沟道层150可以包括相对低的掺杂浓度p0的多晶硅(p-Si)。
掩埋半导体层150E可以包括与沟道层150的材料相同的材料。例如，掩埋半导体层150E可以包括本征半导体材料。在本发明构思的实施例中，掩埋半导体层150E可以包括未掺杂有杂质的本征多晶硅(p-Si)。在本发明构思的实施例中，掩埋半导体层150E可以包括掺杂浓度比沟道层150的掺杂浓度低的多晶硅(p-Si)。例如，掩埋半导体层150E的掺杂浓度可以比相对低的掺杂浓度p0低，相对低的掺杂浓度p0是掺杂在沟道层150中的杂质的浓度。
漏极层170可以包括掺杂有第一导电类型的杂质的半导体材料。在本发明构思的实施例中，第一导电类型可以是p型。例如，漏极层170可以包括以高浓度掺杂有p型杂质(例如，硼(B)、铝(Al)、镓(Ga)等)的p+多晶硅(p-Si)。共源极半导体层180可以包括掺杂有与第一导电类型不同的第二导电类型的杂质的半导体材料。在本发明构思的实施例中，第二导电类型可以是n型。例如，共源极半导体层180可以包括以高浓度掺杂有n型杂质(例如，磷(P)、砷(As)等)的n+多晶硅(p-Si)。
在本发明构思的实施例中，存储器单元介电层MCD可以沿着沟道孔CH的内壁从共源极半导体层180延伸到漏极层170。例如，存储器单元介电层MCD可以具有基本恒定的厚度，并且可以共形地覆盖沟道孔CH的内壁。在本发明构思的实施例中，多个存储器单元介电层MCD可以均布置在多个字线结构WL与沟道层150之间，并且可以彼此分开。
存储器单元介电层MCD和阻挡绝缘层MCI可以包括堆叠绝缘结构140，堆叠绝缘结构140包括栅极绝缘层142和电荷捕获层144。例如，阻挡绝缘层MCI可以包括与存储器单元介电层MCD的材料相同的材料。例如，阻挡绝缘层MCI可以具有基本恒定的厚度，并且可以共形地覆盖沟道孔CH的延伸到半导体基底102中的内壁和底表面。栅极绝缘层142可以接触字线结构WL，电荷捕获层144可以与字线结构WL分开且栅极绝缘层142置于电荷捕获层144与字线结构WL之间。电荷捕获层144可以接触沟道层150，栅极绝缘层142可以与沟道层150分开且电荷捕获层144置于栅极绝缘层142与沟道层150之间。
在本发明构思的实施例中，栅极绝缘层142可以共形地覆盖沟道孔CH的内壁，并且电荷捕获层144可以共形地覆盖覆盖沟道孔CH的内壁的栅极绝缘层142。在本发明构思的实施例中，多个栅极绝缘层142可以分别覆盖暴露于沟道孔CH的内壁的多个字线结构WL并且可以彼此分开，多个电荷捕获层144可以分别覆盖多个栅极绝缘层142。在本发明构思的实施例中，栅极绝缘层142可以共形地覆盖沟道孔CH的内壁，并且多个电荷捕获层144可以分别面对多个字线结构WL并彼此分开，且可以使栅极绝缘层142置于多个电荷捕获层144与多个字线结构WL之间。
栅极绝缘层142可以包括相对低的捕获位点密度的材料，并且电荷捕获层144可以包括相对高的捕获位点密度的材料。例如，电荷捕获层144可以包括捕获位点密度和电容率(permittivity)比包括在栅极绝缘层142中的材料的捕获位点密度和电容率高的材料。例如，栅极绝缘层142可以包括氧化硅(SiO2)。在本发明构思的实施例中，电荷捕获层144可以包括介电常数(dielectric constant)比栅极绝缘层142的介电常数高的高k材料。例如，电荷捕获层144可以包括氮化硅(Si3N4)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氮氧化铪硅(HfSiON)、氮氧化铪(HfON)和氧化铪铝(HfAlO3)中的至少一种。在本发明构思的实施例中，电荷捕获层144可以包括掺杂有过渡金属原子的介电层。例如，电荷捕获层144可以包括掺杂有过渡金属原子(诸如以钽(Ta)、钒(V)、钌(Ru)、铌(Nb)、锰(Mn)、钯(Pd)和铱(Ir)为例)或锑(Sb)的氧化铪(HfO2)或者掺杂有过渡金属原子(诸如以(Zn)、钨(W)、钼(Mo)、钌(Ru)、铪(Hf)、镍(Ni)和铂(Pt)为例)或硅(Si)的氧化铝(Al2O3)。
堆叠绝缘结构140可以具有沟道开口140O，沟道开口140O定位在同半导体基底102与多个绝缘层132中的最下面的绝缘层132之间的部分的竖直水平相同的竖直水平处。例如，沟道开口140O可以定位在同将要描述的位于蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间的基体源极层180B的竖直水平相同的竖直水平处。沟道开口140O可以沿着沟道孔CH的内壁延伸并且完全围绕沟道孔CH的下侧的一部分。
存储器单元介电层MCD和阻挡绝缘层MCI可以包括设置在它们之间的沟道开口140O并且彼此分开。存储器单元介电层MCD和阻挡绝缘层MCI中的每个可以是定位在沟道开口140O的上侧和下侧上的堆叠绝缘结构140的一部分。栅极绝缘层142的构成存储器单元介电层MCD的部分和电荷捕获层144的构成存储器单元介电层MCD的部分可以分别被称为第一栅极绝缘层和第一电荷捕获层，并且栅极绝缘层142的构成阻挡绝缘层MCI的部分和电荷捕获层144的构成阻挡绝缘层MCI的部分可以分别被称为第二栅极绝缘层和第二电荷捕获层。因此，第一栅极绝缘层和第二栅极绝缘层可以包括设置在它们之间的沟道开口140O并且彼此分开，并且第一电荷捕获层和第二电荷捕获层可以包括设置在它们之间的沟道开口140O并且彼此分开。
共源极半导体层180可以包括基体源极层180B和单元源极层180S，基体源极层180B在蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间在水平方向(X方向和Y方向)上延伸，单元源极层180S从基体源极层180B延伸并且在沟道孔CH中布置在沟道层150与掩埋半导体层150E之间。在沟道孔中，填充绝缘层160可以穿透单元源极层180S，并且可以延伸到掩埋半导体层150E中。单元源极层180S的上表面可以接触沟道层150的下表面，并且单元源极层180S的下表面可以接触掩埋半导体层150E的上表面。
基体源极层180B可以以基本相同的竖直高度从蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间延伸到沟道开口140O。基体源极层180B可以填充蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间的内部空间120S。在本发明构思的实施例中，单元源极层180S的竖直高度可以大于基体源极层180B的竖直高度。例如，单元源极层180S的下表面可以位于比基体源极层180B的下表面的竖直水平低的竖直水平处，并且单元源极层180S的上表面可以位于比基体源极层180B的上表面的竖直水平高的竖直水平处。例如，共源极半导体层180可以包括基体源极层180B和单元源极层180S，基体源极层180B在水平面(X-Y平面)上以基本相同的竖直高度延伸，单元源极层180S从基体源极层180B延伸并且在沟道孔CH内部向沟道孔CH的上侧和下侧延伸。例如，基体源极层180B可以具有竖直高度与多个绝缘层132中的最下面的绝缘层132的下表面的竖直高度相同的上表面，并且可以在水平方向(X方向或Y方向)上延伸。单元源极层180S可以在沟道孔CH内部在竖直方向(Z方向)上向上和向下延伸，因此，单元源极层180S的上表面的竖直高度可以比基体源极层180B的上表面的竖直高度高。例如，基体源极层180B的上表面的竖直高度可以比单元源极层180S的上表面的竖直高度低。
多个存储器单元结构MCS中的每个可以包括在竖直方向(Z方向)上彼此分开的单元源极层180S和漏极层170以及置于单元源极层180S与漏极层170之间的沟道层150。包括在多个存储器单元结构MCS中的单元源极层180S可以通过基体源极层180B彼此连接。例如，基体源极层180B可以布置在半导体基底102上(例如，在蚀刻停止层110上)，并且可以将包括在多个存储器单元结构MCS中的每个中的单元源极层180S连接到与该单元源极层180S相邻的另一(其他)单元源极层180S。换言之，存储器单元结构MCS可以具有其中单元源极层180S、沟道层150和漏极层170在竖直方向(Z方向)上从半导体基底102顺序堆叠并且置于沟道孔CH内部的竖直柱形状。多个字线结构WL可以在竖直方向(Z方向)上彼此分开，并且可以围绕存储器单元结构MCS。存储器单元介电层MCD可以设置在沟道层150的侧壁上，并且可以置于存储器单元结构MCS的沟道层150与多个字线结构WL之间。
字线切割区域WLC可以穿透多个绝缘层132、多个字线结构WL和共源极半导体层180的基体源极层180B。字线切割区域WLC可以与多个存储器单元结构MCS分开布置。例如，蚀刻停止层110可以暴露于字线切割区域WLC的底部。在本发明构思的实施例中，字线切割区域WLC可以在第二水平方向(Y方向)上延伸。例如，多个字线切割区域WLC可以在第二水平方向(Y方向)上延伸，从而将单元阵列区域切割以形成多个存储器单元块。因此，多个存储器单元块中的每个可以形成在两个相邻的字线切割区域WLC之间。掩埋绝缘层192可以填充字线切割区域WLC。例如，掩埋绝缘层192可以包括例如氧化物层、氮化物层或它们的组合。在本发明构思的实施例中，掩埋绝缘层192可以包括与绝缘层132的材料相同的材料。
选择线切割区域SLC可以穿透多个绝缘层132中的最上面的绝缘层132和多个字线结构WL中的最上面的字线结构WL。例如，与最上面的字线结构WL的下表面接触的绝缘层132可以在选择线切割区域SLC中暴露。在本发明构思的实施例中，选择线切割区域SLC可以在第二水平方向(Y方向)上延伸。在本发明构思的实施例中，选择线切割区域SLC可以延伸到多个绝缘层132中的继最上面的绝缘层132且与最上面的字线结构WL的下表面接触的下一绝缘层中。隔离绝缘层194可以填充选择线切割区域SLC。例如，隔离绝缘层194可以包括例如氧化物层、氮化物层或它们的组合。在本发明构思的实施例中，隔离绝缘层194可以包括与掩埋绝缘层192的材料相同的材料。
在本发明构思的实施例中，多个字线结构WL可以包括在竖直方向(Z方向)上彼此分开的三个字线结构WL。多个字线结构WL中的被选择线切割区域SLC分离的最上面的字线结构WL可以包括选择线SL。例如，可以通过被选择线切割区域SLC切割开的选择线SL来单独选择和控制通过选择线切割区域SLC彼此间隔开的存储器单元结构MCS。对于未被选择线切割区域SLC分离而是被字线切割区域WLC分离的两个字线结构WL，上字线结构WL可以包括第一势垒线UBA，并且下字线结构WL可以包括第二势垒线LBA。
电连接到漏极层170的多条位线BL可以布置在多个绝缘层132上。在本发明构思的实施例中，多条位线BL可以在第二水平方向(Y方向)上彼此具有基本恒定的距离，并且可以在与第二水平方向(Y方向)正交的第一水平方向(X方向)上延伸。例如，多条位线BL中的每条可以延伸以接触多个存储器单元结构MCS中的在第一水平方向(X方向)上布置的一行存储器单元结构的漏极层170。在图1B中，示出了多条位线BL接触多个存储器单元结构MCS的漏极层170，但是本发明构思不限于此。例如，多条位线BL可以经由导电过孔和/或导电钉(stud)电连接到多个存储器单元结构MCS的漏极层170。
与图1A至图1C一起参照图1D，通过将漏极电压VD施加到漏极层170，将源极电压VS施加到共源极半导体层180，将选择电压VG施加到选择线SL，将第一势垒电压VA施加到第一势垒线UBA，并将第二势垒电压VB施加到第二势垒线LBA，半导体存储器装置1可以进行操作。选择电压VG可以作为能够从多个存储器单元结构MCS中选择一个存储器单元结构MCS的电压被提供。
当相对大的电压作为第一势垒电压VA被提供给第一势垒线UBA，并且相对小的电压作为第二势垒电压VB被提供给第二势垒线LBA时，可以在沟道层150的与第一势垒线UBA相邻的部分中形成第一载流子区域150A，并且可以在沟道层150的与第二势垒线LBA相邻的另一部分中形成第二载流子区域150B。在本发明构思的实施例中，第一势垒电压VA可以是作为正向电压的正电压，并且第二势垒电压VB可以是作为反向电压的负电压。例如，第一势垒电压VA可以为约5V，并且第二势垒电压VB可以为约-5V，但是这些仅是示例，并且本发明构思不限于此。本发明构思中提到的电压值仅用于相对比较，而不限于对应的值。可选地，在本发明构思的实施例中，第一势垒电压VA可以是负电压，并且第二势垒电压VB可以是正电压(参照将要描述的图14)。例如，可以向第一势垒线UBA和第二势垒线LBA中的一条提供正电压，并且可以向第一势垒线UBA和第二势垒线LBA中的另一条提供负电压。
漏极层170可以包括掺杂有第一导电类型的杂质的区域，并且共源极半导体层180可以包括掺杂有第二导电类型的杂质的区域。在本发明构思的实施例中，第一导电类型可以是p型，并且第二导电类型可以是n型。例如，漏极层170可以是p+区域，并且共源极半导体层180可以是n+区域。
当第一势垒电压VA被施加到第一势垒线UBA时，第一载流子区域150A可以成为其中存在电子作为多个载流子的第二导电类型的区域，并且当第二势垒电压VB被施加到第二势垒线LBA时，第二载流子区域150B可以成为其中存在空穴作为多个载流子的第一导电类型的区域。例如，被提供有第一势垒电压VA的第一载流子区域150A可以包括n+区域，并且被提供有第二势垒电压VB的第二载流子区域150B可以包括p+区域。
漏极层170、第一载流子区域150A和第二载流子区域150B可以构成pnp晶体管，并且第一载流子区域150A、第二载流子区域150B和共源极半导体层180可以构成npn晶体管，因此，存储器单元结构MCS可以形成pnpn结构的晶闸管。例如，存储器单元结构MCS可以包括交替的p型半导体和n型半导体(p-n-p-n)，并且可以具有三个结：pn、np和pn。例如，存储器单元结构MCS可以包括耦合在一起的两个晶体管(例如，pnp晶体管和npn晶体管)。
当漏极电压VD与源极电压VS之间的差通过从约0V扫描(sweep)至等于或大于触发电压的电压被提供给漏极层170和共源极半导体层180时，晶闸管操作可以在存储器单元结构MCS中被执行，并且具有高的漏极电流的高电流状态可以保持一定时间段。另一方面，当漏极电压VD与源极电压VS之间的差作为小于触发电压的电压被施加到漏极层170和共源极半导体层180时，由于存储器单元结构MCS中的势垒，小电流流动的低电流状态可以保持一定时间段。在本发明构思的实施例中，触发电压可以为约3V。
当漏极电压VD与源极电压VS之间的差作为触发电压的约1/2的读取电压被提供给漏极层170和共源极半导体层180时，可以读取高电流状态和低电流状态的两种电流状态(即，1位的存储数据)。
半导体存储器装置1可以向第一势垒线UBA恒定地提供第一势垒电压VA，并且向第二势垒线LBA恒定地提供第二势垒电压VB，使得：存储器单元结构MCS具有pnpn结构的晶闸管，可以通过向选择线SL提供选择电压VG来选择多个存储器单元结构MCS中的一个存储器单元结构MCS，并且可以用作能够通过分别控制漏极电压VD和源极电压VS来提供触发电压和读取电压而执行写入操作和读取操作的诸如DRAM的易失性存储器装置。换言之，多个存储器单元结构MCS中的每个可以包括具有晶闸管结构的易失性存储器装置。
包括栅极绝缘层142和电荷捕获层144的存储器单元介电层MCD(即，堆叠绝缘结构140)可以布置在第一势垒线UBA与沟道层150之间以及第二势垒线LBA与沟道层150之间。因此，当通过将第一势垒电压VA提供给第一势垒线UBA并且将第二势垒电压VB提供给第二势垒线LBA来形成第一载流子区域150A和第二载流子区域150B时，第一载流子区域150A中的多个载流子可以在电荷捕获层144的与第一载流子区域150A相邻的部分中被捕获，第二载流子区域150B中的多个载流子可以在电荷捕获层144的与第二载流子区域150B相邻的部分中被捕获。例如，作为第一载流子区域150A(可以成为第二导电类型的区域的第一载流子区域150A)的载流子的电子可以在电荷捕获层144的位于第一势垒线UBA与沟道层150的第一载流子区域150A之间的部分中被捕获。例如，作为第二载流子区域150B(可以成为第一导电类型的区域的第二载流子区域150B)的载流子的空穴可以在电荷捕获层144的位于第二势垒线LBA与沟道层150的第二载流子区域150B之间的部分中被捕获。因此，通过使用在电荷捕获层144中捕获的多个载流子来将数据存储在存储器单元结构MCS中的两种电流状态可以保持相对较长的时间。另外，高电流状态与低电流状态之间的电流差可以由于在电荷捕获层144中捕获的多个载流子而增大。
根据本发明构思的半导体存储器装置1可以允许多个存储器单元结构MCS中的每个具有pnpn结构的晶闸管，从而可以用作能够分别针对多个存储器单元结构MCS中的每个执行写入操作和读取操作(例如通过提供触发电压来执行写入操作，例如通过提供约1/2的触发电压来对高电流状态和低电流状态的两种电流状态(即，对1位的存储数据)执行读取操作)的DRAM，并且载流子可以在与沟道层150接触的电荷捕获层144中被捕获，因此，可以提高保留时间和存储器窗口特性。
图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C、图6A和图6B、图7A至图7C、图8、图9、图10、图11A至图11C、图12A至图12C以及图13A至图13C是顺序地示出根据本发明构思的实施例的半导体存储器装置的制造方法的俯视图和剖视图。图2A、图3A、图4A、图5A、图6A、图7A、图11A、图12A和图13A是顺序地示出根据本发明构思的实施例的半导体存储器装置的制造方法的俯视图，图2B、图3B、图4B、图5B、图6B、图7B、图8、图9、图10、图11B、图12B和图13B分别是沿着图2A、图3A、图4A、图5A、图6A、图7A、图11A、图12A和图13A中的线B-B'截取的剖视图，并且图2C、图3C、图4C、图5C、图7C、图11C、图12C和图13C分别是沿着图2B、图3B、图4B、图5B、图7B、图11B、图12B和图13B中的线C-C'截取的剖视图。
参照图2A至图2C，可以在半导体基底102上形成牺牲半导体层120，并且可以在牺牲半导体层120上交替堆叠多个绝缘层132和多个牺牲层134。在本发明构思的实施例中，多个绝缘层132可以比多个牺牲层134多一层地形成，因此，牺牲层134可以布置在沿竖直方向(Z方向)彼此分开的多个绝缘层132之间。例如，绝缘层132可以布置在多个牺牲层134中的最下面的牺牲层134下方和最上面的牺牲层134上方。
在本发明构思的实施例中，在形成牺牲半导体层120之前，可以在半导体基底102上形成蚀刻停止层110，然后可以在蚀刻停止层110上形成牺牲半导体层120。
例如，半导体基底102可以包括硅(Si)，例如晶体硅(c-Si)、多晶硅(p-Si)或非晶硅(a-Si)。可选地，半导体基底102可以包括诸如锗(Ge)的半导体元素或者例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、锑化铟(InSb)、铅碲(PbTe)化合物、锑化镓(GaSb)、磷化铟(InP)和砷化铟镓(InGaAs)中的至少一种化合物半导体。可选地，半导体基底102可以包括绝缘体上硅(SOI)基底、绝缘体上硅锗(SGOI)基底或绝缘体上锗(GOI)基底。例如，半导体基底102可以包括BOX层。半导体基底102可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。另外，半导体基底102可以包括一个或更多个半导体层或半导体结构，并且可以包括半导体装置的有源部分或可操作部分。
在本发明构思的实施例中，可以在半导体基底102上形成器件隔离层。器件隔离层可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中的至少一个。器件隔离层可以包括包含一种绝缘层的单层、包含两种绝缘层的双层或包含至少三种绝缘层的组合的多层。例如，器件隔离层可以包括诸如以氧化硅(SiO2)层和氮化硅(Si3N4)层为例的两种不同种类的绝缘层。例如，器件隔离层可以包括包含氧化硅(SiO2)层、氮化硅(Si3N4)层和氧化硅(SiO2)层的三层。器件隔离层可以包括STI结构。在本发明构思的实施例中，可以经由通过各向异性蚀刻工艺去除半导体基底102的上部来形成器件隔离沟槽，然后可以提供包括例如氧化硅(SiO2)、氮化硅(Si3N4)和/或氮氧化硅(SiON)的绝缘膜以填充器件隔离沟槽。
蚀刻停止层110可以包括相对于半导体基底102、牺牲半导体层120、绝缘层132和牺牲层134中的每个具有蚀刻选择性的材料。例如，半导体基底102、牺牲半导体层120、绝缘层132和牺牲层134中的每个可以被选择性地快速蚀刻掉，而蚀刻停止层110可以被非常缓慢地蚀刻或根本不被蚀刻。在本发明构思的实施例中，半导体基底102可以包括硅(Si)，牺牲半导体层120可以包括多晶硅(p-Si)，绝缘层132可以包括氧化物，并且当牺牲层134包括氮化物时，蚀刻停止层110可以包括氮氧化物。例如，蚀刻停止层110可以包括氮氧化硅(SiON)。
牺牲半导体层120可以包括相对于蚀刻停止层110、绝缘层132和牺牲层134中的每个具有蚀刻选择性的材料。例如，牺牲半导体层120可以被选择性地快速蚀刻掉，而蚀刻停止层110、绝缘层132和牺牲层134中的每个可以被非常缓慢地蚀刻或根本不被蚀刻。可以通过执行沉积工艺来形成牺牲半导体层120。在本发明构思的实施例中，牺牲半导体层120可以包括多晶硅(p-Si)。
绝缘层132和牺牲层134可以包括蚀刻选择性彼此不同的的材料。可以通过执行例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等来形成绝缘层132和牺牲层134。在本发明构思的实施例中，绝缘层132可以包括例如氧化硅(SiO2)，并且牺牲层134可以包括例如氮化硅(Si3N4)。
一起参照图3A至图3C，可以形成穿透多个绝缘层132、多个牺牲层134和牺牲半导体层120并且延伸到半导体基底102中的多个沟道孔CH。半导体基底102可以暴露于多个沟道孔CH的底部。在本发明构思的实施例中，当蚀刻停止层110置于半导体基底102与牺牲半导体层120之间时，多个沟道孔CH可以穿透多个绝缘层132、多个牺牲层134、牺牲半导体层120和蚀刻停止层110，并且可以延伸到半导体基底102中。在本发明构思的实施例中，可以通过执行各向异性蚀刻工艺来形成多个沟道孔CH。例如，各向异性蚀刻工艺可以是反应离子蚀刻(RIE)工艺。
在图3A和图3C中，示出了多个沟道孔CH具有在第一水平方向(X方向)和第二水平方向(Y方向)中的每个方向上形成列的矩阵布置，但是本发明构思不限于此。在本发明构思的实施例中，多个沟道孔CH可以在第一水平方向(X方向)上以行布置，并且可以在第二水平方向(Y方向)上以Z字形(zigzag)图案布置。例如，多个沟道孔CH可以以蜂窝形式布置。
在本发明构思的实施例中，多个沟道孔CH中的每个在第一水平方向(X方向)或第二水平方向(Y方向)上的宽度可以以锥形形状朝向半导体基底102变小。这可以归因于用于形成沟道孔CH的蚀刻工艺的特性。在本发明构思的实施例中，多个沟道孔CH中的每个在第一水平方向(X方向)或第二水平方向(Y方向)上的宽度可以在每个沟道孔CH的较下侧上而不是最上端上具有最大宽度，并且可以由于在对多个绝缘层132、多个牺牲层134、牺牲半导体层120和蚀刻停止层110进行各向异性蚀刻的工艺中产生的弓形(bowing)现象而从最大宽度的部分朝向半导体基底102变小。
一起参照图4A至图4C，可以形成覆盖多个沟道孔CH中的每个的内壁和底表面的堆叠绝缘结构140。堆叠绝缘结构140可以包括覆盖多个沟道孔CH中的每个的内壁和底表面的栅极绝缘层142以及覆盖栅极绝缘层142的电荷捕获层144。栅极绝缘层142可以具有基本恒定的厚度并且共形地覆盖沟道孔CH的内壁和底部，电荷捕获层144可以具有基本恒定的厚度并且共形地覆盖栅极绝缘层142。栅极绝缘层142和电荷捕获层144可以共形地形成为具有不填充每个沟道孔CH的厚度。可以通过执行例如ALD工艺来形成栅极绝缘层142和电荷捕获层144。在本发明构思的实施例中，包括栅极绝缘层142和电荷捕获层144的堆叠绝缘结构140还可以覆盖多个绝缘层132和多个牺牲层134的堆叠结构的上表面(例如，最上面的绝缘层132的最上表面)。
栅极绝缘层142可以包括相对低的捕获位点密度的材料，并且电荷捕获层144可以包括相对高的捕获位点密度的材料。例如，电荷捕获层144可以包括捕获位点密度和电容率比包括在栅极绝缘层142中的材料的捕获位点密度和电容率高的材料。例如，栅极绝缘层142可以包括氧化硅(SiO2)。在本发明构思的实施例中，电荷捕获层144可以包括介电常数比栅极绝缘层142的介电常数高的高k材料。例如，电荷捕获层144可以包括例如氮化硅(Si3N4)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氮氧化铪硅(HfSiON)、氮氧化铪(HfON)和氧化铪铝(HfAlO3)中的至少一种。在本发明构思的实施例中，电荷捕获层144可以包括掺杂有过渡金属原子的介电层。例如，电荷捕获层144可以包括掺杂有过渡金属原子(诸如以钽(Ta)、钒(V)、钌(Ru)、铌(Nb)、锰(Mn)、钯(Pd)和铱(Ir)为例)或锑(Sb)的氧化铪(HfO2)或者掺杂有过渡金属原子(诸如锌(Zn)、钨(W)、钼(Mo)、钌(Ru)、铪(Hf)、镍(Ni)和铂(Pt))或硅(Si)的氧化铝(Al2O3)。
参照图5A至图5C，可以在堆叠绝缘结构140上形成填充沟道孔CH的至少一部分的沟道层150。在本发明构思的实施例中，沟道层150可以共形地覆盖堆叠绝缘结构140的电荷捕获层144并且填充沟道孔CH的一部分，并且填充沟道孔CH的所有剩余部分的填充绝缘层160可以形成在沟道层150上。形成在堆叠绝缘结构140上的沟道层150可以具有圆管形状。因此，填充绝缘层160可以被沟道层150围绕。例如，填充绝缘层160可以包括绝缘材料。在本发明构思的实施例中，填充绝缘层160可以包括氧化硅(SiO2)。在本发明构思的实施例中，可以在堆叠绝缘结构140的电荷捕获层144上形成沟道层150，以填充整个沟道孔CH，在这种情况下，可以不形成填充绝缘层160。例如，形成在堆叠绝缘结构140上的沟道层150可以具有实心柱形状。
在本发明构思的实施例中，沟道层150可以包括未掺杂有杂质的本征多晶硅(p-Si)。在本发明构思的实施例中，沟道层150可以包括相对低的掺杂浓度p0的多晶硅(p-Si)。
参照图6A和图6B，可以去除沟道层150的定位在比多个绝缘层132和多个牺牲层134的堆叠结构的上表面的竖直水平高的竖直水平处的部分以及填充绝缘层160的定位在比多个绝缘层132和多个牺牲层134的堆叠结构的上表面的竖直水平高的竖直水平处的部分，并且还可以去除沟道层150的填充多个沟道孔CH的上部的部分以及填充绝缘层160的填充多个沟道孔CH的上部的部分。通过去除沟道层150的一部分和填充绝缘层160的一部分，沟道层150的上表面和填充绝缘层160的上表面可以分别具有比多个绝缘层132和多个牺牲层134的堆叠结构的上表面的竖直水平低的竖直水平。在本发明构思的实施例中，在去除工艺之后，沟道层150的上表面和填充绝缘层160的上表面可以具有比多个绝缘层132中的最上面的绝缘层132的下表面的竖直水平高的竖直水平。
之后，可以形成填充多个沟道孔CH中的每个的在其中已经去除了沟道层150的一部分和填充绝缘层160的一部分的上部的漏极层170。漏极层170可以包括掺杂有第一导电类型的杂质的半导体材料。在本发明构思的实施例中，第一导电类型可以是p型。例如，漏极层170可以包括以高浓度掺杂有p型杂质(例如，硼(B)、铝(Al)、镓(Ga)等)的p+多晶硅(p-Si)。
参照图6A至图7C，可以形成穿透多个绝缘层132和多个牺牲层134的字线切割区域WLC。可以通过执行各向异性蚀刻以去除多个绝缘层132、多个牺牲层134和牺牲半导体层120中的每个的一部分来形成字线切割区域WLC，从而暴露牺牲半导体层120。在本发明构思的实施例中，字线切割区域WLC可以穿透多个绝缘层132、多个牺牲层134和牺牲半导体层120，使得蚀刻停止层110暴露于字线切割区域WLC的下表面。在本发明构思的实施例中，字线切割区域WLC可以在第二水平方向(Y方向)上延伸。例如，字线切割区域WLC可以在与多条位线BL交叉的方向上延伸，多条位线BL可以在第一水平方向(X方向)上延伸。
在本发明构思的实施例中，字线切割区域WLC在第一水平方向(X方向)上的宽度可以以锥形形状朝向半导体基底102变小。这可以归因于用于形成字线切割区域WLC的蚀刻工艺的特性。
一起参照图7A至图8，可以经由字线切割区域WLC去除牺牲半导体层120。例如，可以通过使用经由字线切割区域WLC供应的蚀刻剂来执行各向同性蚀刻工艺而去除牺牲半导体层120。例如，可以使用作为各向同性蚀刻工艺的湿法蚀刻工艺来相对于多个绝缘层132、多个牺牲层134和蚀刻停止层110选择性地去除牺牲半导体层120。可选地，可以使用各向同性干法蚀刻工艺来选择性地去除牺牲半导体层120。可以在牺牲半导体层120已经被去除的部分中形成内部空间120S。内部空间120S可以是蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间的空间。字线切割区域WLC和内部空间120S可以彼此互连。
参照图9，可以通过去除堆叠绝缘结构140的暴露于内部空间120S的部分来形成使沟道层150暴露的沟道开口140O。可以通过使用经由字线切割区域WLC和内部空间120S供应的蚀刻剂执行各向同性蚀刻工艺来去除堆叠绝缘结构140的一部分而形成沟道开口140O。
堆叠绝缘结构140可以通过沟道开口140O被分离为存储器单元介电层MCD和阻挡绝缘层MCI。存储器单元介电层MCD和阻挡绝缘层MCI可以分别是堆叠绝缘结构140的定位在沟道开口140O的上侧和下侧上的部分。存储器单元介电层MCD和阻挡绝缘层MCI可以彼此分开，且沟道开口140O置于存储器单元介电层MCD与阻挡绝缘层MCI之间。
栅极绝缘层142的构成存储器单元介电层MCD的部分和电荷捕获层144的构成存储器单元介电层MCD的部分可以分别被称为第一栅极绝缘层和第一电荷捕获层，并且栅极绝缘层142的构成阻挡绝缘层MCI的部分和电荷捕获层144的构成阻挡绝缘层MCI的部分可以分别被称为第二栅极绝缘层和第二电荷捕获层。因此，第一栅极绝缘层和第二栅极绝缘层可以包括置于它们之间的沟道开口140O并且彼此分开，并且第一电荷捕获层和第二电荷捕获层可以包括置于它们之间的沟道开口140O并且彼此分开。
参照图10，可以形成填充内部空间120S和沟道开口140O的基体源极层180B。在本发明构思的实施例中，在形成填充沟道开口140O、内部空间120S和字线切割区域WLC的初步源极层之后，可以通过去除初步源极层的填充字线切割区域WLC的部分来形成基体源极层180B。可以通过执行例如CVD工艺来形成初步源极层。在本发明构思的实施例中，可以通过使用沟道层150的通过沟道开口140O暴露的部分作为晶种来执行选择性外延生长(SEG)工艺而形成基体源极层180B。
基体源极层180B可以包括掺杂有第二导电类型的杂质的半导体材料。在本发明构思的实施例中，第二导电类型可以是n型。例如，基体源极层180B可以包括以高浓度掺杂有n型杂质(例如，磷(P)、砷(As)等)的n+多晶硅(p-Si)。
当通过执行CVD工艺形成基体源极层180B时，在形成非晶半导体材料层之后，可以通过执行热处理将非晶半导体材料层改变为多晶硅(p-Si)，或者可以在沉积工艺中通过控制沉积温度条件将非晶半导体材料层形成为多晶硅(p-Si)。当通过执行SEG工艺形成基体源极层180B时，当用作沟道层150的晶种的部分是多晶硅(p-Si)时，基体源极层180B也可以包括多晶硅(p-Si)。
在形成基体源极层180B的工艺中，掺杂在基体源极层180B上的第二导电类型的杂质可以扩散到沟道层150的部分中，并且沟道层150的其上已经扩散了第二导电类型的杂质的部分可以成为单元源极层180S。例如，第二导电类型的杂质可以通过沟道开口140O而在第一水平方向(X方向)和第二水平方向(Y方向)上从基体源极层180B横向扩散到沟道层150中，并且还可以在沟道孔CH内部的沟道层150内在竖直方向(Z方向)上向上和向下扩散。然后，沟道孔CH内部的掺杂有第二导电类型的杂质的沟道层150可以形成单元源极层180S。以这种方式，可以形成包括基体源极层180B和单元源极层180S并且掺杂有第二导电类型的杂质的共源极半导体层180。
因为通过填充沟道开口140O和内部空间120S来形成基体源极层180B，所以基体源极层180B可以在第一水平方向(X方向)和第二水平方向(Y方向)上以基本恒定的竖直高度从蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间延伸到沟道开口140O。在本发明构思的实施例中，单元源极层180S可以形成为具有比基体源极层180B的竖直高度大的竖直高度。因为通过将第二导电类型的杂质扩散到沟道层150的部分中来形成单元源极层180S，所以单元源极层180S的下表面可以定位在比基体源极层180B的下表面的竖直水平低的竖直水平处，并且单元源极层180S的上表面可以定位在比基体源极层180B的上表面的竖直水平高的竖直水平处。
共源极半导体层180可以包括在第一水平方向(X方向)和第二水平方向(Y方向)上以基本相同的竖直高度延伸的基体源极层180B以及从基体源极层180B延伸并在沟道孔CH中向沟道孔CH的上侧和下侧延伸的单元源极层180S。换言之，单元源极层180S可以在沟道孔CH内部在竖直方向(Z方向)上向上和向下延伸，因此，单元源极层180S的下表面的竖直高度可以比基体源极层180B的下表面的竖直高度低，并且单元源极层180S的上表面的竖直高度可以比基体源极层180B的上表面的竖直高度高。
存储器单元介电层MCD和阻挡绝缘层MCI可以包括填充设置在它们之间的沟道开口140O的共源极半导体层180，并且可以彼此分开。
当形成共源极半导体层180的单元源极层180S时，沟道层150的下部可以与沟道层150的剩余部分分开，并且被称为掩埋半导体层150E。掩埋半导体层150E可以填充沟道孔CH的延伸到半导体基底102中的下部。因为掩埋半导体层150E与沟道层150的其余部分分开并且使单元源极层180S设置在掩埋半导体层150E与沟道层150的其余部分之间，所以掩埋半导体层150E可以包括与沟道层150的其余部分的材料相同的材料。在本发明构思的实施例中，掩埋半导体层150E可以包括未掺杂有杂质的本征多晶硅(p-Si)。在本发明构思的实施例中，沟道层150可以包括相对低的掺杂浓度p0的多晶硅(p-Si)。
一起参照图10至图11C，通过经由字线切割区域WLC去除多个牺牲层134，可以形成与字线切割区域WLC互连的多个字线空间WS。可以通过使用经由字线切割区域WLC供应的蚀刻剂来执行各向同性蚀刻工艺而去除多个牺牲层134。例如，可以使用作为各向同性蚀刻工艺的湿法蚀刻工艺来相对于多个绝缘层132和蚀刻停止层110选择性地去除多个牺牲层134。可选地，可以使用各向同性干法蚀刻工艺来选择性地去除多个牺牲层134。例如，当多个牺牲层134由氮化硅(Si3N4)形成并且多个绝缘层132由氧化硅(SiO2)形成时，可以通过使用包括磷酸(H3PO4)的蚀刻溶液的蚀刻工艺来去除多个牺牲层134。然而，本发明构思不限于此。
一起参照图12A至图12C，可以形成填充多个字线空间WS的多个字线结构WL。在形成填充多个字线空间WS和字线切割区域WLC的字线材料层之后，可以通过去除字线材料层的形成在字线切割区域WLC中的部分来形成多个字线结构WL。
多个字线结构WL可以在半导体基底102上在第一水平方向(X方向)和第二水平方向(Y方向)上延伸，并且在与半导体基底102垂直的竖直方向(Z方向)上彼此叠置。字线结构WL可以包括金属(诸如以钨(W)、镍(Ni)、钴(Co)和/或钽(Ta)为例)、金属硅化物(诸如以硅化钨(WSix)、硅化镍(NiSix)、硅化钴(CoSix)和/或硅化钽(TaSix)为例)、掺杂有杂质的多晶硅(p-Si)或它们的组合。
在形成多个字线结构WL之后，可以形成填充字线切割区域WLC的掩埋绝缘层192。例如，掩埋绝缘层192可以包括例如氧化物层、氮化物层或它们的组合。在本发明构思的实施例中，掩埋绝缘层192可以包括与绝缘层132的材料相同的材料。
参照图13A至图13C，可以形成穿透多个绝缘层132中的最上面的绝缘层132和多个字线结构WL中的最上面的字线结构WL的选择线切割区域SLC。可以通过执行各向异性蚀刻以去除多个绝缘层132中的最上面的绝缘层132和多个字线结构WL中的最上面的字线结构WL中的每个的一部分来形成选择线切割区域SLC，从而暴露多个绝缘层132中的继最上面的绝缘层132且与最上面的字线结构WL的下表面接触的下一绝缘层。在本发明构思的实施例中，选择线切割区域SLC可以延伸到多个绝缘层132中的继最上面的绝缘层132且与最上面的字线结构WL的下表面接触的下一绝缘层中。在本发明构思的实施例中，选择线切割区域SLC可以在第二水平方向(Y方向)上延伸。
之后，可以通过隔离绝缘层194填充选择线切割区域SLC。例如，隔离绝缘层194可以包括例如氧化物层、氮化物层或它们的组合。在本发明构思的实施例中，填充选择线切割区域SLC的隔离绝缘层194可以包括与填充字线切割区域WLC的掩埋绝缘层192的材料相同的材料。
被选择线切割区域SLC分离的最上面的字线结构WL可以成为选择线SL。被称为多条字线并且未被选择线切割区域SLC分离而是被字线切割区域WLC分离的字线结构WL中的上字线结构WL可以是第一势垒线UBA，并且其下字线结构WL可以是第二势垒线LBA。
之后，如图1A至1C中所示，可以通过形成布置在多个绝缘层132上并且电连接到多个漏极层170的多条位线BL来形成半导体存储器装置1。在本发明构思的实施例中，多条位线BL可以在第二水平方向(Y方向)上彼此具有基本恒定的距离，并且可以在第一水平方向(X方向)上延伸。
图14至图17是各自根据本发明构思的实施例的半导体存储器装置的剖视图。在图14至图17中，与图1A至图13C中的构件标号相同的构件标号可以表示相同的组件，并且可以省略其重复描述。
参照图14，半导体存储器装置1a可以包括布置在半导体基底102上的共源极半导体层180a、布置在共源极半导体层180a上并且在竖直方向(Z方向)上彼此分开的多个绝缘层132、置于多个绝缘层132之间并且在竖直方向(Z方向)上彼此分开的多个字线结构WL以及在竖直方向(Z方向)上延伸的多个存储器单元结构MCSa。例如，多个绝缘层132和多个字线结构WL可以交替堆叠在布置于半导体基底102上的共源极半导体层180a上。多个存储器单元结构MCSa可以置于穿透多个绝缘层132、多个字线结构WL和共源极半导体层180a并且延伸到半导体基底102中的多个沟道孔CH内部。蚀刻停止层110可以置于半导体基底102与共源极半导体层180a之间。
存储器单元介电层MCD可以具有基本恒定的厚度，并且可以共形地覆盖沟道孔CH的内壁。存储器单元结构MCSa可以包括沟道层150和漏极层170a，沟道层150包括设置在沟道层150之间或沟道层150上的存储器单元介电层MCD并且覆盖沟道孔CH的至少部分，漏极层170a覆盖沟道层150的上表面并且填充沟道孔CH的上侧的部分。存储器单元结构MCSa还可以包括填充具有圆柱形状或圆管形状的沟道层150的内部的填充绝缘层160。沟道层150的上表面可以接触漏极层170a，并且沟道层150的下表面可以接触共源极半导体层180a。掩埋半导体层150E可以填充沟道孔CH的延伸到半导体基底102中的下部。掩埋半导体层150E可以与沟道层150分开，并且共源极半导体层180a设置它们之间。
漏极层170a可以包括掺杂有第二导电类型的杂质的半导体材料。在本发明构思的实施例中，第二导电类型可以是n型。例如，漏极层170a可以包括以高浓度掺杂有n型杂质(例如，磷(P)、砷(As)等)的n+多晶硅(p-Si)。共源极半导体层180a可以包括掺杂有第一导电类型的杂质的半导体材料。在本发明构思的实施例中，第一导电类型可以是p型。例如，共源极半导体层180a可以包括以高浓度掺杂有p型杂质(例如，硼(B)、铝(Al)、镓(Ga)等)的p+多晶硅(p-Si)。
共源极半导体层180a可以包括在蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间在水平方向(X方向和Y方向)上延伸的基体源极层180Ba以及从基体源极层180Ba延伸并且在沟道孔CH中布置在沟道层150与掩埋半导体层150E之间的单元源极层180Sa。例如，共源极半导体层180a可以包括在水平面(X-Y平面)上以基本相同的竖直高度延伸的基体源极层180Ba以及从基体源极层180Ba延伸并且在沟道孔CH内部向沟道孔CH的上侧和下侧延伸的单元源极层180Sa。换言之，单元源极层180Sa可以在沟道孔CH内部在竖直方向(Z方向)上向上和向下延伸，因此，单元源极层180Sa的下表面的竖直高度可以比基体源极层180Ba的下表面的竖直高度低，并且单元源极层180Sa的上表面的竖直高度可以比基体源极层180Ba的上表面的竖直高度高。
字线切割区域WLC可以穿透多个绝缘层132、多个字线结构WL和共源极半导体层180a。选择线切割区域SLC可以穿透多个绝缘层132中的最上面的绝缘层132和多个字线结构WL中的最上面的字线结构WL。
多个字线结构WL中的被选择线切割区域SLC分离的最上面的字线结构WL可以包括选择线SL。对于未被选择线切割区域SLC分离而是被字线切割区域WLC分离的两个字线结构WL，上字线结构WL可以包括第一势垒线UBAa，并且下字线结构WL可以包括第二势垒线LBAa。
电连接到漏极层170a的多条位线BL可以布置在多个绝缘层132上。
当具有相对低的电压的第一势垒电压VA被施加到第一势垒线UBAa时，与第一势垒线UBAa相邻的沟道层150可以成为第一导电类型(即，p型)的区域，并且当具有相对高的电压的第二势垒电压VB被施加到第二势垒线LBAa时，与第二势垒线LBAa相邻的沟道层150可以成为第二导电类型(即，n型)的区域。
半导体存储器装置1a可以例如向第一势垒线UBAa提供相对低的电压并且向第二势垒线LBAa提供相对高的电压，使得存储器单元结构MCSa形成npnp结构的晶闸管。例如，可以向第一势垒线UBAa提供约-5V的电压，并且可以向第二势垒线LBAa提供约5V的电压。
根据本发明构思的半导体存储器装置1a可以允许多个存储器单元结构MCSa中的每个具有npnp结构的晶闸管，从而可以用作能够分别针对多个存储器单元结构MCSa中的每个执行写入操作和读取操作(例如通过提供触发电压来执行写入操作，例如通过提供约1/2的触发电压来对高电流状态和低电流状态的两种电流状态(即，对1位的存储数据)执行读取操作)的DRAM，并且载流子可以在与沟道层150接触的电荷捕获层144中被捕获，因此，可以提高保留时间和存储器窗口特性。
参照图15，半导体存储器装置2可以包括布置在半导体基底102上的共源极半导体层180、布置在共源极半导体层180上并且在竖直方向(Z方向)上彼此分开的多个绝缘层132、置于多个绝缘层132之间并且在竖直方向(Z方向)上彼此分开的多个字线结构WL以及在竖直方向(Z方向)上延伸的多个存储器单元结构MCS。例如，多个绝缘层132和多个字线结构WL可以交替堆叠在布置于半导体基底102上的共源极半导体层180上。存储器单元介电层MCD可以具有基本恒定的厚度，并且可以共形地覆盖沟道孔CH的内壁。
选择线切割区域SLCb可以穿透多个绝缘层132中的最下面的绝缘层132和多个字线结构WL中的最下面的字线结构WL。
漏极层170可以包括掺杂有第一导电类型(即，p型)的杂质的半导体材料，并且共源极半导体层180可以包括掺杂有与第一导电类型(即，p型)不同的第二导电类型(即，n型)的杂质的半导体材料。
多个字线结构WL中的被选择线切割区域SLCb分离的最下面的字线结构WL可以包括选择线SLb。对于未被选择线切割区域SLCb分离而是被字线切割区域WLC分离的两个字线结构WL，上字线结构WL可以包括第一势垒线UBAb，并且下字线结构WL可以包括第二势垒线LBAb。
当具有相对高的电压的第一势垒电压VA被施加到第一势垒线UBAb时，与第一势垒线UBAb相邻的沟道层150可以成为第二导电类型(即，n型)的区域，并且当具有相对低的电压的第二势垒电压VB被施加到第二势垒线LBAb时，与第二势垒线LBAb相邻的沟道层150可以成为第一导电类型(即，p型)的区域。
半导体存储器装置2可以例如向第一势垒线UBAb提供相对高的电压并且向第二势垒线LBAb提供相对低的电压，使得存储器单元结构MCS形成pnpn结构的晶闸管。可以向选择线SLb提供能够从多个存储器单元结构MCS中选择一个存储器单元结构MCS的电压。例如，可以向第一势垒线UBAb提供约5V的电压，并且可以向第二势垒线LBAb提供约-5V的电压。
根据本发明构思的半导体存储器装置2可以允许多个存储器单元结构MCS中的每个具有pnpn结构的晶闸管，从而可以用作能够分别针对多个存储器单元结构MCS中的每个执行写入操作和读取操作(例如通过提供触发电压来执行写入操作，例如通过提供约1/2的触发电压来对高电流状态和低电流状态的两种电流状态(即，对1位的存储数据)执行读取操作)的DRAM，并且载流子可以在与沟道层150接触的电荷捕获层144中被捕获，因此，可以提高保留时间和存储器窗口特性。
参照图16，半导体存储器装置2a可以包括布置在半导体基底102上的共源极半导体层180a、布置在共源极半导体层180a上并且在竖直方向(Z方向)上彼此分开的多个绝缘层132、置于多个绝缘层132之间并且在竖直方向(Z方向)上彼此分开的多个字线结构WL以及在竖直方向(Z方向)上延伸的多个存储器单元结构MCSa。例如，多个绝缘层132和多个字线结构WL可以交替堆叠在布置于半导体基底102上的共源极半导体层180a上。多个存储器单元结构MCSa可以置于穿透多个绝缘层132、多个字线结构WL和共源极半导体层180a并延伸到半导体基底102中的多个沟道孔CH内部。蚀刻停止层110可以置于半导体基底102与共源极半导体层180a之间。
存储器单元介电层MCD可以具有基本恒定的厚度，并且可以共形地覆盖沟道孔CH的内壁。存储器单元结构MCSa可以包括沟道层150和漏极层170a，沟道层150包括设置在沟道层150上的存储器单元介电层MCD并且覆盖沟道孔CH的至少部分，漏极层170a覆盖沟道层150的上表面并且填充沟道孔CH的上侧的部分。存储器单元结构MCSa还可以包括填充具有圆柱形状或圆管形状的沟道层150的内部的填充绝缘层160。沟道层150的上表面可以接触漏极层170a，并且沟道层150的下表面可以接触共源极半导体层180a。掩埋半导体层150E可以填充沟道孔CH的延伸到半导体基底102中的下部。掩埋半导体层150E可以与沟道层150分开，并且共源极半导体层180a设置在掩埋半导体层150E与沟道层150之间。
漏极层170a可以包括掺杂有第二导电类型的杂质的半导体材料。在本发明构思的实施例中，第二导电类型可以是n型。共源极半导体层180a可以包括掺杂有第一导电类型的杂质的半导体材料。在本发明构思的实施例中，第一导电类型可以是p型。
共源极半导体层180a可以包括在蚀刻停止层110与多个绝缘层132中的最下面的绝缘层132之间在水平方向(X方向和Y方向)上延伸的基体源极层180Ba以及从基体源极层180Ba延伸并且在沟道孔CH中布置在沟道层150与掩埋半导体层150E之间的单元源极层180Sa。
字线切割区域WLC可以穿透多个绝缘层132、多个字线结构WL和共源极半导体层180a。选择线切割区域SLCb可以穿透多个绝缘层132中的最下面的绝缘层132和多个字线结构WL中的最下面的字线结构WL。
多个字线结构WL中的被选择线切割区域SLCb分离的最下面的字线结构WL可以包括选择线SLc。对于未被选择线切割区域SLCb分离而是被字线切割区域WLC分离的两个字线结构WL，上字线结构WL可以包括第一势垒线UBAc，并且下字线结构WL可以包括第二势垒线LBAc。
电连接到漏极层170a的多条位线BL可以布置在多个绝缘层132上。
当具有相对低的电压的第一势垒电压VA被施加到第一势垒线UBAc时，与第一势垒线UBAc相邻的沟道层150可以成为第一导电类型(即，p型)的区域，并且当具有相对高的电压的第二势垒电压VB被施加到第二势垒线LBAc时，与第二势垒线LBAc相邻的沟道层150可以成为第二导电类型(即，n型)的区域。
半导体存储器装置2a可以例如向第一势垒线UBAc提供相对低的电压并且向第二势垒线LBAc提供相对高的电压，使得存储器单元结构MCSa形成npnp结构的晶闸管。例如，可以向第一势垒线UBAb提供约-5V的电压，并且可以向第二势垒线LBAb提供约5V的电压。
根据本发明构思的半导体存储器装置2a可以允许多个存储器单元结构MCSa中的每个具有npnp结构的晶闸管，从而可以用作能够分别针对多个存储器单元结构MCSa中的每个执行写入操作和读取操作(例如通过提供触发电压来执行写入操作，例如通过提供约1/2的触发电压来对高电流状态和低电流状态的两种电流状态(即，对1位的存储数据)执行读取操作)的DRAM，并且载流子可以在与沟道层150接触的电荷捕获层144中被捕获，因此，可以提高保留时间和存储器窗口特性。
参照图17，半导体存储器装置3可以包括布置在半导体基底102上的第一存储器堆叠体ST1和堆叠在第一存储器堆叠体ST1上的第二存储器堆叠体ST2。蚀刻停止层110可以置于半导体基底102与第一存储器堆叠体ST1之间。图17示出了半导体存储器装置3包括包含堆叠在半导体基底102上的第一存储器堆叠体ST1和第二存储器堆叠体ST2的两个存储器堆叠体，但是本发明构思不限于此。例如，半导体存储器装置3可以包括堆叠在半导体基底102上的三个或更多个存储器堆叠体。
第一存储器堆叠体ST1可以包括在第一共源极半导体层180上在竖直方向(Z方向)上彼此分开的多个第一绝缘层132、布置在多个第一绝缘层132之间并且在竖直方向(Z方向)上彼此分开的多个第一字线结构WL-1以及在竖直方向(Z方向)上延伸的多个第一存储器单元结构MCS-1。例如，多个第一绝缘层132和多个第一字线结构WL-1可以交替堆叠在布置于半导体基底102上的第一共源极半导体层180上。第一存储器单元介电层MCD-1可以具有基本恒定的厚度，并且可以共形地覆盖第一沟道孔CH-1的内壁。第一存储器单元介电层MCD-1可以包括第一堆叠绝缘结构140，第一堆叠绝缘结构包括第一栅极绝缘层142和第一电荷捕获层144。第一存储器单元结构MCS-1可以包括第一沟道层150和第一漏极层170，第一沟道层150包括设置在第一沟道层150上的第一存储器单元介电层MCD-1并且填充第一沟道孔CH-1的至少一部分，第一漏极层170覆盖第一沟道层150的上表面并且填充第一沟道孔CH-1的上侧的一部分。第一存储器单元结构MCS-1还可以包括填充具有圆柱形状或圆管形状的第一沟道层150的内部的第一填充绝缘层160。掩埋半导体层150E可以填充第一沟道孔CH-1的延伸到半导体基底102中的下部。
第一字线切割区域WLC-1可以穿透多个第一绝缘层132、多个第一字线结构WL-1和第一共源极半导体层180。第一选择线切割区域SLC-1可以穿透多个第一绝缘层132中的最上面的第一绝缘层132和多个第一字线结构WL-1中的最上面的第一字线结构WL-1。
多个第一字线结构WL-1中的被第一选择线切割区域SLC-1分离的最上面的第一字线结构WL-1可以是第一选择线SL-1。对于未被第一选择线切割区域SLC-1分离而是被第一字线切割区域WLC-1分离的两个第一字线结构WL-1，上第一字线结构WL-1可以包括第一下势垒线UBA-1，并且下第一字线结构WL-1可以包括第二下势垒线LBA-1。
电连接到第一漏极层170的多条位线BL可以布置在多个第一绝缘层132上。
第一共源极半导体层180、第一绝缘层132、第一字线结构WL-1、第一存储器单元结构MCS-1、第一存储器单元介电层MCD-1、第一堆叠绝缘结构140、第一栅极绝缘层142、第一电荷捕获层144、第一沟道孔CH-1、第一沟道层150、第一漏极层170、第一填充绝缘层160、第一字线切割区域WLC-1、第一选择线切割区域SLC-1、第一选择线SL-1，第一下势垒线UBA-1和第二下势垒线LBA-1可以分别与已经参照图1A至图1D描述的共源极半导体层180、绝缘层132、字线结构WL、存储器单元结构MCS、存储器单元介电层MCD、堆叠绝缘结构140、栅极绝缘层142、电荷捕获层144、沟道孔CH、沟道层150、漏极层170、填充绝缘层160、字线切割区域WLC、选择线切割区域SLC、选择线SL、第一势垒线UBA和第二势垒线LBA基本相同。
第二存储器堆叠体ST2可以包括第二共源极半导体层280、第二绝缘层232、第二字线结构WL-2、第二存储器单元结构MCS-2、第二存储器单元介电层MCD-2、第二堆叠绝缘结构240、第二栅极绝缘层242、第二电荷捕获层244、第二沟道孔CH-2、第二沟道层250、第二漏极层270、第二填充绝缘层260、第二字线切割区域WLC-2、第二选择线切割区域SLC-2、第二选择线SL-2、第一上势垒线UBA-2和第二上势垒线LBA-2。
包括在第二存储器堆叠体ST2中的第二共源极半导体层280、第二绝缘层232、第二字线结构WL-2、第二存储器单元结构MCS-2、第二存储器单元介电层MCD-2、第二堆叠绝缘结构240、第二栅极绝缘层242、第二电荷捕获层244、第二沟道孔CH-2、第二沟道层250、第二漏极层270、第二填充绝缘层260、第二字线切割区域WLC-2、第二选择线切割区域SLC-2、第二选择线SL-2、第一上势垒线UBA-2和第二上势垒线LBA-2可以与包括在第一存储器堆叠体ST1中的第一共源极半导体层180、第一绝缘层132、第一字线结构WL-1、第一存储器单元结构MCS-1、第一存储器单元介电层MCD-1、第一堆叠绝缘结构140、第一栅极绝缘层142、第一电荷捕获层144、第一沟道孔CH-1、第一沟道层150、第一漏极层170、第一填充绝缘层160、第一字线切割区域WLC-1、第一选择线切割区域SLC-1、第一选择线SL-1、第一下势垒线UBA-1和第二下势垒线LBA-1基本类似。
在第二存储器堆叠体ST2中，第二漏极层270可以形成在多个第二绝缘层232和多个第二字线结构WL-2的堆叠结构上，使得第二漏极层270填充第二沟道孔CH-2的下部并且接触第二沟道层250的下表面。在本发明构思的实施例中，如图17中所示，第二存储器堆叠体ST2的第二漏极层270可以电连接到位线BL，例如，穿透多个第二绝缘层232中的最下面的第二绝缘层232(和第二蚀刻停止层210)以电连接到位线BL。
根据本发明构思的半导体存储器装置3可以在竖直方向(Z方向)上堆叠包括第一存储器堆叠体ST1和第二存储器堆叠体ST2的多个存储器堆叠体，并且可以增加将要存储在相同区域中的数据的容量(例如，增加相同区域中的可以用于存储数据的容量)。
虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离如由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底；
共源极半导体层，掺杂有第一导电类型的杂质，并且布置在半导体基底上；
多个绝缘层和多个字线结构，交替堆叠在共源极半导体层上；
存储器单元介电层，穿透所述多个绝缘层和所述多个字线结构，并且覆盖在竖直方向上延伸的沟道孔的内壁；以及
存储器单元结构，填充沟道孔，
其中，存储器单元结构包括沟道层和漏极层，在沟道层上设置有存储器单元介电层，沟道层填充沟道孔的至少一部分，并且漏极层覆盖沟道层的上表面，掺杂有第二导电类型的杂质，并填充沟道孔的上部的一部分，并且
存储器单元介电层包括覆盖沟道孔的内壁的栅极绝缘层以及布置在栅极绝缘层与沟道层之间的电荷捕获层。
2.根据权利要求1所述的半导体存储器装置，其中，电荷捕获层包括捕获位点密度和电容率比包括在栅极绝缘层中的材料的捕获位点密度和电容率高的材料。
3.根据权利要求1所述的半导体存储器装置，其中，所述多个字线结构包括：
选择线，被在第一水平方向上延伸的选择线切割区域分离；
第一势垒线，未被选择线切割区域分离；以及
第二势垒线，未被选择线切割区域分离，并且位于第一势垒线下方，
其中，正电压被提供给第一势垒线和第二势垒线中的一条，并且负电压被提供给第一势垒线和第二势垒线中的另一条。
4.根据权利要求3所述的半导体存储器装置，其中，选择线是所述多个字线结构中的最上面的字线结构。
5.根据权利要求3所述的半导体存储器装置，其中，选择线是所述多个字线结构中的最下面的字线结构。
6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括填充半导体层，
其中，沟道孔延伸到半导体基底中，
填充半导体层填充沟道孔的延伸到半导体基底中的下部，并且
填充半导体层与沟道层分开，且共源极半导体层布置在填充半导体层与沟道层之间。
7.根据权利要求6所述的半导体存储器装置，其中，沟道层和填充半导体层包括本征半导体材料。
8.根据权利要求6所述的半导体存储器装置，所述半导体存储器装置还包括布置在填充半导体层与半导体基底之间的阻挡绝缘层，阻挡绝缘层包括与存储器单元介电层的材料相同的材料。
9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括布置在半导体基底与共源极半导体层之间的蚀刻停止层，
其中，沟道孔穿透所述多个绝缘层、所述多个字线结构和蚀刻停止层。
10.根据权利要求9所述的半导体存储器装置，其中，共源极半导体层包括：
基体源极层，在所述多个绝缘层中的最下面的绝缘层与蚀刻停止层之间在水平方向上延伸；以及
单元源极层，从基体源极层延伸，包括与沟道层的下表面接触的上表面，并且布置在沟道孔中。
11.根据权利要求10所述的半导体存储器装置，其中，基体源极层具有具备与所述多个绝缘层中的最下面的绝缘层的下表面的竖直高度相同的竖直高度的上表面，并在水平方向上延伸，并且
单元源极层的上表面的竖直高度大于基体源极层的上表面的竖直高度。
12.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底；
多个存储器单元结构，各个存储器单元结构包括在竖直方向上从半导体基底顺序堆叠的单元源极层、沟道层和漏极层，并且各个存储器单元结构具有在竖直方向上延伸的竖直柱形状；
多个字线结构，在竖直方向上彼此分开，并且围绕所述多个存储器单元结构；
多个存储器单元介电层，各个存储器单元介电层分别置于所述多个存储器单元结构中的各个存储器单元结构的沟道层与所述多个字线结构之间；以及
多条位线，各条位线分别电连接到所述多个存储器单元结构中的各个存储器单元结构的漏极层，在所述多个字线结构上在第一水平方向上延伸，并且在与第一水平方向正交的第二水平方向上彼此具有一定距离，
其中，漏极层掺杂有第一导电类型的杂质，
单元源极层掺杂有与第一导电类型不同的第二导电类型的杂质，并且
所述多个存储器单元介电层中的各个存储器单元介电层包括覆盖所述多个字线结构的栅极绝缘层以及布置在栅极绝缘层与沟道层之间的电荷捕获层。
13.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括基体源极层，基体源极层布置在半导体基底上，将包括在所述多个存储器单元结构中的各个存储器单元结构中的单元源极层连接到与单元源极层相邻的另一单元源极层，并且掺杂有第二导电类型的杂质。
14.根据权利要求13所述的半导体存储器装置，其中，单元源极层的下表面位于比基体源极层的下表面的水平低的水平处，并且单元源极层的上表面位于比基体源极层的上表面的水平高的水平处。
15.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括掩埋绝缘层，掩埋绝缘层穿透所述多个字线结构和基体源极层，在第二水平方向上延伸，并且填充暴露至蚀刻停止层的字线切割区域，蚀刻停止层在掩埋绝缘层的下表面上布置在半导体基底上。
16.根据权利要求12所述的半导体存储器装置，其中，所述多个存储器单元结构中的各个存储器单元结构包括具有晶闸管结构的易失性存储器装置。
17.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括填充半导体层，填充半导体层布置在半导体基底中并且包括与单元源极层的下表面接触的上表面。
18.根据权利要求17所述的半导体存储器装置，所述半导体存储器装置还包括阻挡绝缘层，阻挡绝缘层布置在填充半导体层与半导体基底之间并且围绕填充半导体层的侧表面和下表面。
19.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底；
蚀刻停止层，布置在半导体基底上；
共源极半导体层，掺杂有第一导电类型的杂质，并且布置在半导体基底上；
多个绝缘层和多个字线结构，交替堆叠在共源极半导体层上；
存储器单元介电层，包括顺序地覆盖多个沟道孔中的各个沟道孔的内侧壁的栅极绝缘层和电荷捕获层，所述多个沟道孔在竖直方向上穿透所述多个绝缘层、所述多个字线结构和蚀刻停止层并且延伸到半导体基底中；
多个存储器单元结构，各个存储器单元结构包括：填充半导体层，在填充半导体层上布置有定位为与存储器单元介电层分开的阻挡绝缘层，并且填充半导体层填充所述多个沟道孔中的各个沟道孔的下部的一部分；沟道层，在沟道层上布置有存储器单元介电层，沟道层与填充半导体层分开且共源极半导体层布置在沟道层与填充半导体层之间，沟道层填充所述多个沟道孔中的各个沟道孔的一部分，并且沟道层包括与填充半导体层的材料相同的材料；以及漏极层，覆盖沟道层的上表面，填充所述多个沟道孔中的各个沟道孔的上部的一部分，并且掺杂有与第一导电类型不同的第二导电类型的杂质；以及
多条位线，各条位线分别电连接到所述多个存储器单元结构中的各个存储器单元结构的漏极层，在第一水平方向上在所述多个存储器单元结构上延伸，并且在与第一水平方向正交的第二水平方向上彼此具有一定距离。
20.根据权利要求19所述的半导体存储器装置，其中，电荷捕获层包括捕获位点密度和电容率比包括在栅极绝缘层中的材料的捕获位点密度和电容率高的材料，并且
共源极半导体层包括：
单元源极层，位于所述多个沟道孔中的各个沟道孔中，并且包括与沟道层的下表面接触的上表面；以及
基体源极层，将单元源极层连接到所述多个沟道孔中的各个沟道孔中的与单元源极层相邻的另一单元源极层，布置在所述多个绝缘层中的最下面的绝缘层与蚀刻停止层之间，并且具有位于比单元源极层的上表面的竖直高度低的竖直高度处的上表面。
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