CN116266989A - 半导体器件 - Google Patents

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金亮阧
朴相郁
徐旻揆
李相昊
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Abstract

一种半导体器件包括：衬底；存储节点接触，位于所述衬底上；下电极结构，位于所述存储节点接触上；支撑结构，位于所述下电极结构的外侧表面上并且将相邻的下电极结构彼此连接；电介质层，位于所述下电极结构和所述支撑结构上；以及上电极结构，位于所述电介质层上，其中，所述下电极结构均包括：柱部分，与所述存储节点接触接触；以及筒部分，位于所述柱部分上，所述柱部分包括：第一下电极层，具有筒形形状并且具有下表面和侧表面；以及第一部分，至少覆盖所述第一下电极层的内壁，并且所述筒部分包括从所述第一部分延伸并且覆盖所述第一下电极层的上端的第二部分。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年12月17日在韩国知识产权局提交的韩国专利申请No.10-2021-0181313的优先权的权益，其公开内容通过引用整体合并于此。
技术领域
实施例涉及半导体器件。
背景技术
因为需要高度集成和小型化的半导体器件，所以半导体器件的电容器也已经小型化。
发明内容
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：衬底；存储节点接触，所述存储节点接触位于所述衬底上；下电极结构，所述下电极结构位于所述存储节点接触上；支撑结构，所述支撑结构位于所述下电极结构的外侧表面的至少一部分上并且将相邻的下电极结构彼此连接；电介质层，所述电介质层位于所述下电极结构和所述支撑结构上；以及上电极结构，所述上电极结构位于所述电介质层上，其中，每个所述下电极结构包括：柱部分，所述柱部分与每个所述存储节点接触接触；以及筒部分，所述筒部分位于所述柱部分上，所述柱部分包括：第一下电极层，具有筒形并且具有下表面和侧表面；以及第一部分，所述第一部分至少覆盖所述第一下电极层的内壁，并且所述筒部分包括从所述第一部分延伸并且覆盖所述第一下电极层的上端的第二部分。
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：下电极结构，所述下电极结构包括柱部分和位于所述柱部分上并且从所述柱部分延伸的筒部分；电介质层，所述电介质层位于所述下电极结构上；以及上电极结构，所述上电极结构位于所述电介质层上，其中，所述柱部分包括第一下电极层和位于所述第一下电极层上的第二下电极层。
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：衬底；多个存储节点接触，所述多个存储节点接触位于所述衬底上；以及多个电容器，所述多个电容器分别位于所述多个存储节点接触上，其中，每个所述电容器包括：下电极结构，所述下电极结构包括柱部分和位于所述柱部分上的筒部分；电介质层，所述电介质层位于所述下电极结构上；以及上电极结构，所述上电极结构位于所述电介质层上，并且所述柱部分包括第一下电极层和位于所述第一下电极层上的第二下电极层。
附图说明
通过参考附图详细描述示例实施例，特征对于本领域技术人员将是清楚的，在附图中：
图1是根据示例实施例的半导体器件的示意性布局图。
图2是根据示例实施例的半导体器件的示意性截面图。
图3是根据示例实施例的半导体器件的示意性截面图。
图4是根据示例实施例的半导体器件的示意性截面图。
图5是根据示例实施例的半导体器件的示意性截面图。
图6A至图6N是根据示例实施例的制造半导体器件的方法中的各阶段的示意性截面图。
图7是根据示例实施例的半导体器件的示意性布局图。
图8是根据示例实施例的半导体器件的示意性截面图。
具体实施方式
另外，诸如“上”、“中间”、“下”等的术语用于区分组件的相对位置，但是示例实施例不受这些术语的限制。因此，诸如“上”、“中间”、“下”等的术语可以将被命名为“第一”、“第二”、“第三”等，并且用于描述说明书的组件。然而，组件不受术语限制，并且“第一组件”可以被称为“第二组件”。例如，如本文使用的，术语“第一”、“第二”等仅用于识别和区分，并且不旨在暗示或要求顺序的包括(例如，可以在不暗示或要求存在第一元件或第二元件的情况下描述第三元件和第四元件)。
在下文中，将参考图1和图2描述根据示例实施例的半导体器件。
图1是根据示例实施例的半导体器件100的示意性布局图，并且图2是根据示例实施例的半导体器件100的示意性截面图。图2是沿着图1的线I-I'截取的截面图。
参考图1和图2，半导体器件100可以包括衬底110、位于衬底110上的存储节点接触150以及与存储节点接触150接触的电容器CP。半导体器件100还可以包括位于存储节点接触150和电容器CP之间的定位焊盘(landing pad)155。
衬底110可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。在一种实施方式中，IV族半导体可以包括硅、锗或硅锗。衬底110还可以包括杂质。衬底110可以包括例如硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或包括外延层的衬底。如本文使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或A和B。
衬底110可以包括器件隔离区域120和由器件隔离区域120限定的有源区125。
有源区125可以具有条形形状，并且可以以在衬底110内沿一个方向延伸的岛形形状设置。在一种实施方式中，有源区125可以相对于X方向和Y方向以预定角度倾斜，并且可以包括以规则间隔重复地布置的多个有源区。由于有源区125的倾斜布置，可以增加衬底110的每单位面积的单元密度，同时确保相邻的有源区125之间的间隔距离。
有源区125可以具有第一杂质区和第二杂质区，第一杂质区和第二杂质区具有距衬底110的上表面的预定深度。第一杂质区和第二杂质区可以彼此间隔开。第一杂质区和第二杂质区可以被提供为由字线(栅电极层133)形成的晶体管的源极/漏极区。在一种实施方式中，源极区和漏极区中的第一杂质区和第二杂质区的深度可以彼此不同。
器件隔离区域120可以通过浅沟槽隔离(STI)工艺形成。器件隔离区域120可以在围绕有源区125的同时将有源区彼此电隔离。器件隔离区域120可以由绝缘材料(例如氧化硅、氮化硅或它们的组合)形成。器件隔离区域120可以包括多个区域，该多个区域具有根据其中已经蚀刻衬底110的沟槽的宽度而不同的底部深度。器件隔离区域120可以限定有源区125。
衬底110还可以包括掩埋在衬底110中以在第一方向(Y方向)上延伸的掩埋栅极结构130。
掩埋栅极结构130可以包括栅电极层133、栅极电介质层136和栅极覆盖层139。栅电极层133可以以在第一方向(Y方向)上延伸的线形提供，以构成字线。字线可以横跨有源区125并且在第一方向(Y方向)上(例如，纵向地)延伸。在一种实施方式中，成对的相邻的字线可以横跨一个有源区125。
栅电极层133的上表面可以位于比衬底110的上表面的水平高度低的水平高度上。本文使用的术语“水平高度”的高和低可以基于基本上平坦的上表面来定义。在一种实施方式中，栅电极层133可以构成掩埋沟道阵列晶体管(BCAT)的栅极。在一种实施方式中，栅电极层133可以在衬底110上具有形状。
栅电极层133可以包括导电材料，例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)。在一种实施方式中，栅电极层133可以具有其中两个层由不同的材料形成的双层结构。
栅极电介质层136可以共形地覆盖栅电极层133的侧表面和底表面。栅极电介质层136可以包括例如氧化硅、氮化硅或氮氧化硅。
栅极覆盖层139可以位于栅电极层133上。栅极覆盖层139可以包括绝缘材料，例如氮化硅。
半导体器件100还可以包括位于衬底110上的层间绝缘层140。层间绝缘层140可以包括多个层间绝缘层。层间绝缘层140可以包括例如第一层间绝缘层143、第二层间绝缘层146和第三层间绝缘层149。第一层间绝缘层143、第二层间绝缘层146和第三层间绝缘层149中的每一者可以包括绝缘材料。在一种实施方式中，第一层间绝缘层143、第二层间绝缘层146和第三层间绝缘层149可以包括例如氧化硅、氮化硅或氮氧化硅。
存储节点接触150可以位于衬底110上。存储节点接触150可以穿过层间绝缘层140的至少一部分形成。在一种实施方式中，存储节点接触150可以延伸穿过第一层间绝缘层143和第二层间绝缘层146。
存储节点接触150可以连接到有源区125的一个区域。存储节点接触150可以与位于掩埋栅极结构130之间的有源区125的至少一部分接触。存储节点接触150可以位于字线(栅电极层133)之间。存储节点接触150的下表面可以位于衬底110的上表面的水平高度上或者位于比衬底110的上表面的水平高度低的水平高度处。存储节点接触150可以包括导电材料。在一种实施方式中，存储节点接触150可以由例如掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOX、RuOX或它们的组合形成。
半导体器件100还可以包括位于存储节点接触150和电容器CP之间的定位焊盘155。定位焊盘155可以将存储节点接触150和电容器CP的下电极结构170彼此电连接。定位焊盘155可以位于存储节点接触150上，并且可以穿透层间绝缘层140的至少一部分。在一种实施方式中，定位焊盘155可以穿透第三层间绝缘层149。定位焊盘155可以包括导电材料，例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)或氮化钨(WN)。
半导体器件100还可以包括位于层间绝缘层140上的蚀刻停止层160。电容器CP的下电极结构170可以穿透蚀刻停止层160以与定位焊盘155接触。蚀刻停止层160可以包括在特定蚀刻条件下相对于模制层(图6A的ML1、ML2和ML3)具有蚀刻选择性的绝缘材料。在一种实施方式中，当模制层(图6A的ML1、ML2、ML3)包括氧化硅时，蚀刻停止层160可以包括例如氮化硅(SiN)或碳氮化硅(SiCN)。
电容器CP可以包括下电极结构170、电介质层180和上电极结构190。支撑结构SS可以位于电容器CP的下电极结构170的侧表面上。
下电极结构170可以穿过蚀刻停止层160与定位焊盘155接触。
下电极结构170可以包括第一下电极层171和位于第一下电极层171上的第二下电极层173。在一种实施方式中，第一下电极层171和第二下电极层173可以均包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)。
第一下电极层171可以为具有下表面和侧表面的筒形形状。第二下电极层173可以包括至少覆盖第一下电极层171的内壁的第一部分173L和从第一部分173L延伸并覆盖第一下电极层171的上端的第二部分。第二部分可以包括第一侧壁部分173F和第二侧壁部分173S。第一部分173L可以填充由筒形形状的第一下电极层171限定的空的空间的一部分或全部。第一侧壁部分173F和第二侧壁部分173S可以从第一部分173L延伸以覆盖第一下电极层171的上端。第二部分可以包括与第一下电极层171的侧表面的至少一部分对准的侧表面。
下电极结构170可以包括柱部分170P和位于柱部分170P上的筒部分170C。第一下电极层171和第二下电极层173的第一部分173L可以构成柱部分170P。第二下电极层173的第一侧壁部分173F和第二侧壁部分173S可以构成筒部分170C。
在一种实施方式中，柱部分170P可以延伸到第一支撑层SS1和第二支撑层SS2之间的水平高度。第一侧壁部分173F可以从第一部分173L延伸到例如第三支撑层SS3的上表面的水平高度。第二侧壁部分173S可以从第一部分173L延伸到比第一侧壁部分173F的水平高度低的水平高度。在一种实施方式中，第二侧壁部分173S可以延伸到低于或等于第三支撑层SS3的下表面的水平高度的水平高度。
在一种实施方式中，下电极结构170可以包括朝向支撑结构SS(例如，向外)突出的突起P1、P2和P3。第一突起P1可以从第一下电极层171朝向第一支撑层SS1突出。第二突起P2可以从第一侧壁部分173F朝向第二支撑层SS2突出。第三突起P3可以从第一侧壁部分173F朝向第三支撑层SS3突出。
在一种实施方式中，第二侧壁部分173S可以具有宽度在朝向上部的方向上减小的形状。在一种实施方式中，第二侧壁部分173S的一个侧表面可以垂直于衬底110，并且其另一侧表面可以具有朝向该一个侧表面倾斜的形状。柱部分170P与筒部分170C的比例、筒部分170C的形状、支撑结构SS的形状等可以根据示例实施例而变化。
如上所述，根据示例实施例的电容器CP可以包括在其下部的柱部分170P和在其上部的筒部分170C。电容器CP可以包括柱部分170P以帮助均匀地吸附电介质层180，并且可以包括筒部分170C以帮助确保半导体器件的电容。根据示例实施例的电容器CP的电特性可以改善。
半导体器件100可以包括多个电容器CP。各电容器CP可以包括具有相同高度的第一下电极层171和第二下电极层173。另外，各电容器CP可以包括具有相同高度的柱部分170P和筒部分170C。因此，各电容器CP可以具有恒定的电容。
支撑结构SS可以位于下电极结构170的侧表面上。在一种实施方式中，支撑结构SS可以包括多个支撑层，例如，第一支撑层SS1、第二支撑层SS2和第三支撑层SS3。第一支撑层SS1、第二支撑层SS2和第三支撑层SS3可以在与衬底110的上表面垂直的Z方向上彼此间隔开，并且可以在与Z方向垂直的水平方向上延伸。
第一支撑层SS1、第二支撑层SS2和第三支撑层SS3可以与多个下电极结构170接触，并且可以将多个相邻的下电极结构170彼此连接。在一种实施方式中，第一支撑层SS1可以与柱部分170P的外表面接触，并且第二支撑层SS2和第三支撑层SS3可以与筒部分170C的外表面接触。在一种实施方式中，第一支撑层SS1可以与柱部分170P的第一下电极层171接触，并且第二支撑层SS2可以与筒部分170C的第一侧壁部分173F接触。
第一支撑层SS1、第二支撑层SS2和第三支撑层SS3可以是支撑具有高纵横比的多个下电极结构170的结构。第一支撑层SS1、第二支撑层SS2和第三支撑层SS3可以包括例如氧化硅、氮化硅或氮氧化硅。
在一种实施方式中，第一支撑层SS1和第二支撑层SS2的厚度(例如，在垂直的Z方向上)可以小于第三支撑层SS3的厚度。层间绝缘层140的上表面与第一支撑层SS1的下表面之间的距离(在Z方向上)可以大于第一支撑层SS1的上表面与第二支撑层SS2的下表面之间的距离(在Z方向上)。第一支撑层SS1的上表面与第二支撑层SS2的下表面之间的距离(在Z方向上)可以大于第二支撑层SS2的上表面与第三支撑层SS3的下表面之间的距离(在Z方向上)。
电介质层180可以位于蚀刻停止层160上，并且可以覆盖下电极结构170和支撑结构SS。电介质层180可以共形地覆盖多个下电极结构170的上表面和侧表面、蚀刻停止层160的上表面以及支撑结构SS的暴露的表面。在一种实施方式中，电介质层180可以包括向内延伸或在下电极结构170的柱部分170P中延伸的部分。
电介质层180可以包括例如高k电介质材料、氧化硅、氮化硅或它们的组合。在一种实施方式中，电介质层180可以包括例如氧化物、氮化物、硅化物、氮氧化物或者包含铪(Hf)、铝(Al)、锆(Zr)或镧(La)的硅酸。
上电极结构190可以是覆盖多个下电极结构170、支撑结构SS和电介质层180的结构。上电极结构190可以是填充多个下电极结构170之间的空间和支撑结构SS之间的空间的结构。
上电极结构190可以包括单个上电极层或多个上电极层。在一种实施方式中，上电极结构190可以包括顺序地位于下电极结构170上的第一上电极层191和第二上电极层192。
第一上电极层191可以是共形地覆盖电介质层180的导电层。第一上电极层191可以包括含金属的材料，例如氮化钛(TiN)。
第二上电极层192可以在覆盖第一上电极层191的同时填充多个下电极结构170之间的空间和支撑结构SS之间的空间。第二上电极层192可以包括半导体材料，例如包含杂质的多晶硅(Si)。
图3至图5是根据示例实施例的半导体器件的示意性截面图。
图3至图5的示例实施例在电容器的形状、结构等方面与图1和图2的先前实施例不同。在图3至图5的示例实施例中，使用与图1和图2的附图标记相同的附图标记但使用不同的字母来描述与图1和图2的示例实施例不同的示例实施例。用上面描述的相同的附图标记描述的特征可以是相同的或相似的。
图3的半导体器件100a与根据图1和图2的示例实施例的半导体器件100的不同之处在于电容器CPa的柱部分170Pa和筒部分170Ca的(例如，高度)比例。
参考图3，柱部分170Pa可以仅延伸到蚀刻停止层160和第一支撑层SS1之间的水平高度。筒部分170Ca可以位于柱部分170Pa上。筒部分170Ca可以从蚀刻停止层160和第一支撑层SS1之间的水平高度延伸到第三支撑层SS3的上表面的水平高度。筒部分170Ca在Z方向上的高度可以大于柱部分170Pa的高度。
在筒部分170Ca中，电介质层180可以位于第一侧壁部分173Fa和第二侧壁部分173Sa的内表面和外表面上。电介质层180可以位于柱部分170Pa的外表面上。随着筒部分170Ca的高度与电容器CPa的总高度的比例增加，电容器CPa的电容可以增加。图3所示的电容器CPa的电容可以高于图1和图2所示的电容器CP的电容。
在一种实施方式中，筒部分170Ca的高度与电容器CPa的总高度的比例可以根据产品的电容、电容器的尺寸和形状、电介质层的厚度等而变化。
图4的半导体器件100b与根据图1和图2的示例实施例的半导体器件100的不同之处在于柱部分170Pb和电介质层180b的形状。
参考图4，柱部分170Pb中可以不包括接缝。电介质层180b可以共形地位于下电极结构170b的上表面和侧表面上。电介质层180b可以位于下电极结构170b的柱部分170Pb的上表面上，并且可以不向内延伸或不在柱部分170Pb内部延伸。柱部分170Pb和电介质层180b的形状可以根据电容器CPb的尺寸及其之间的间隙、第一下电极层171和第二下电极层173b的厚度和材料等而变化。
图5的半导体器件100c与根据图1和图2的示例实施例的半导体器件100的不同之处在于筒部分170Cc的形状。
参考图5，筒部分170Cc的第一侧壁173Fc和第二侧壁173Sc可以具有相同的形状。第一侧壁173Fc和第二侧壁173Sc可以延伸到第三支撑层SS3的上表面的水平高度。在一种实施方式中，第一侧壁173Fc和第二侧壁173Sc可以在其整个高度上具有一致的宽度。在一种实施方式中，第一侧壁173Fc和第二侧壁173Sc的形状可以根据在制造工艺期间蚀刻模制层(图6A的ML1、ML2、ML3等)和初步支撑层(图6A的SL1、SL2、SL3等)的方法而变化。
图6A至图6N是根据示例实施例的制造半导体器件的方法中的各阶段的示意性截面图。图6A至图6N示出了与图2的截面对应的截面。
参考图6A，可以形成包括衬底110的下结构，并且可以在下结构上交替地堆叠模制层ML1、ML2和ML3以及初步支撑层SL1、SL2和SL3。孔H可以形成为穿透模制层ML1、ML2和ML3以及初步支撑层SL1、SL2和SL3。
可以在衬底110上形成有源区125和器件隔离区域120(限定有源区125)。可以去除衬底110的一部分以形成在第一方向(Y方向)上(例如，纵向地)延伸的沟槽，并且可以在沟槽中形成掩埋栅极结构130。可以在与掩埋栅极结构130相邻的相对侧上形成杂质区，并且可以在与第一方向(Y方向)相交的第二方向(X方向)上形成位线结构。
可以形成第一层间绝缘层143和第二层间绝缘层146以覆盖衬底110。可以形成穿过第一层间绝缘层143和第二层间绝缘层146的开口，以暴露有源区125的一部分。可以用导电材料填充开口以形成存储节点接触150。在一种实施方式中，存储节点接触150可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)。
可以形成第三层间绝缘层149以覆盖第二层间绝缘层146和存储节点接触150。可以形成穿过第三层间绝缘层149的开口，以暴露存储节点接触150的至少一部分。可以用导电材料填充开口以形成定位焊盘155。在一种实施方式中，定位焊盘155可以包括例如掺杂的多晶硅(Si)。
可以形成蚀刻停止层160以覆盖第三层间绝缘层149和定位焊盘155。蚀刻停止层160可以包括在特定蚀刻条件下相对于模制层ML1、ML2和ML3具有蚀刻选择性的绝缘材料。在一种实施方式中，当模制层ML1、ML2和ML3包括氧化硅时，蚀刻停止层160可以包括例如氮化硅(SiN)或碳氮化硅(SiCN)。
可以在蚀刻停止层160上交替地堆叠模制层ML1、ML2和ML3以及初步支撑层SL1、SL2和SL3以形成堆叠结构D。在一种实施方式中，模制层ML1、ML2和ML3以及初步支撑层SL1、SL2和SL3中的每一者可以包括三个层。模制层ML1、ML2、ML3与初步支撑层SL1、SL2和SL3可以具有相同的厚度或不同的厚度。在一种实施方式中，第一模制层ML1的厚度(例如，在Z方向上)可以大于第二模制层ML2的厚度，并且第二模制层ML2的厚度可以大于第三模制层ML3的厚度。第三初步支撑层SL3的厚度可以大于第一初步支撑层SL1和第二初步支撑层SL2中的每一者的厚度。
可以形成穿透堆叠结构D的孔H。孔H可以穿透蚀刻停止层160以暴露定位焊盘155。
参考图6B，可以在孔H中和堆叠结构D的上表面上共形地形成第一初步下电极层171'。第一初步下电极层171'可以形成为具有小于每个孔H的直径的厚度。
第一初步下电极层171'可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的工艺形成。第一初步下电极层171'可以包括导电材料。在一种实施方式中，第一初步下电极层171'可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)或氮化钨(WN)或铝(Al)。
参考图6C，可以在第一初步下电极层171'的上表面上形成牺牲层OM。可以形成第一初步下电极层171'以填充孔H并且覆盖堆叠结构D。
牺牲层OM可以包括有机材料。包括在牺牲层OM中的有机材料可以具有低粘度，并且可以在下面将描述的工艺中容易地去除。在一种实施方式中，牺牲层OM可以包括底部抗反射涂层(BARC)。在一种实施方式中，牺牲层OM可以包括可热消除聚合物(HELP)。HELP可以在170摄氏度或更低的温度下以固体形式吸附在器件中，并且可以在170摄氏度或更高的温度下通过热分解以气体形式去除。当牺牲层OM包括HELP时，可以在170度或更低的温度下执行形成牺牲层OM的工艺。
在图6C的工艺中，可以在第一初步下电极层171'上形成包括有机材料的牺牲层OM，以涂覆孔H的内部而不产生接缝。如果用诸如氮化钛(TiN)的导电材料填充孔H，则导电材料的形态可能不均匀，从而可能在孔H中形成接缝。如果在这种状态下蚀刻导电材料，则可能发生凹槽的不均匀分布。因此，对于多个电容器中的每一者，单筒堆叠件的长度可能变化，从而导致不一致的电容。
在图6C的工艺中，可以在孔H中共形地形成第一初步下电极层171'，然后可以用包括有机材料的牺牲层OM填充孔H。因此，可以在没有接缝的情况下填充孔H。
参考图6D，可以去除牺牲层OM的位于堆叠结构D上的部分。在一种实施方式中，可以通过使用氢气(H2)和氮气(N2)的(例如，湿法)蚀刻工艺来去除牺牲层OM。在一种实施方式中，蚀刻工艺可以根据在牺牲层OM中包括的有机材料的类型而变化。
参考图6E，可以去除孔H中的牺牲层OM的至少一部分。作为去除牺牲层OM的方法，可以应用上面参考图6D描述的蚀刻。
可以不在孔H中的牺牲层OM中形成接缝，并且可以在每个孔H中将牺牲层OM蚀刻到相同的深度。分别保留在多个孔H中的牺牲层OM可以具有相同的高度。在一种实施方式中，可以将牺牲层OM蚀刻到第一初步支撑层SL1和第二初步支撑层SL2之间的深度。在一种实施方式中，当将牺牲层OM蚀刻到蚀刻停止层160和第一初步支撑层SL1之间的深度时，可以形成图3所示的电容器CPa。
参考图6F，可以蚀刻位于堆叠结构D的上表面上和孔H中的第一初步下电极层171'的至少一部分。
第一初步下电极层171'可以被蚀刻到与保留在孔H中的牺牲层OM相同的高度。分别保留在多个孔H中的牺牲层OM可以具有相同的高度，并且多个孔H中的第一初步下电极层171'也可以被蚀刻成具有相同的高度。
参考图6G，可以去除孔H中的牺牲层OM的全部(例如，剩余部分)。在一种实施方式中，去除牺牲层OM的方法可以包括上面参考图6D描述的蚀刻。在一种实施方式中，当牺牲层OM包括HELP时，可以通过在170摄氏度或更高的温度下的热分解来去除牺牲层OM。
可以在每个孔H中形成具有下表面的筒形形状的第一初步下电极层171'。分别形成在孔H中的第一初步下电极层171'可以具有相同的高度。
参考图6H，可以在每个孔H中和堆叠结构D的上表面上形成第二初步下电极层173'。
第二初步下电极层173'的第一部分173L'可以形成为覆盖每个孔H中的第一初步下电极层171'。第一部分173L'可以填充由第一初步下电极层171'限定或在第一初步下电极层171'内的空间的一部分或全部。第一初步下电极层171'和第一部分173L'可以形成柱形状。
在一种实施方式中，可以在第一部分173L'之间形成接缝。在一种实施方式中，取决于孔H的尺寸、第二初步下电极层173'的厚度和材料等，可以填充第一初步下电极层171'的整个内部空间而没有接缝。在这种情况下，可以形成图4所示的电容器CPb。
第二初步下电极层173'的第二部分173U'可以覆盖孔H的其上未形成有(例如，已经去除)第一初步下电极层171'的侧表面。第二部分173U'可以具有筒形形状。
第二初步下电极层173'的第三部分173T'可以形成为覆盖堆叠结构D的上表面。
第二初步下电极层173'可以包括导电材料。在一种实施方式中，第二初步下电极层173'可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)。
参考图6I，可以蚀刻第二初步下电极层173'以去除第三部分173T'。在孔H中，第一初步下电极层171'和第二初步下电极层173'的第一部分173L'可以具有柱形状，并且第二初步下电极层173'的第二部分173U'可以具有筒形形状。
参考图6J，可以在堆叠结构D上形成掩模M。掩模M可以用作用于蚀刻第一模制层ML1、第二模制层ML2和第三模制层ML3的蚀刻掩模。掩模M可以限定其中设置图2的下电极结构170的区域。掩模M可以具有包括孔形开口的结构。
参考图6K，通过使用掩模M作为蚀刻掩模，可以去除模制层ML1、ML2和ML3，并且可以去除初步支撑层SL1、SL2和SL3的一部分。
可以对模制层ML1、ML2和ML3以及初步支撑层SL1、SL2和SL3的在Z方向上不与掩模M交叠的部分执行蚀刻工艺。在一种实施方式中，可以通过各向异性蚀刻工艺蚀刻第三初步支撑层SL3，并且可以在蚀刻第二初步支撑层SL2之前通过各向同性蚀刻工艺去除第三模制层ML3。类似地，可以通过各向异性蚀刻工艺蚀刻第二初步支撑层SL2，并且可以在蚀刻第一初步支撑层SL1之前通过各向同性蚀刻工艺去除第二模制层ML2。在通过各向异性蚀刻工艺蚀刻第一初步支撑层SL1之后，可以通过各向同性蚀刻工艺去除第一模制层ML1。可以在蚀刻模制层ML1、ML2和ML3之后或在蚀刻模制层ML1、ML2和ML3的同时去除掩模M。
参考图6L，可以执行蚀刻工艺以减小初步下电极结构170'的厚度，以形成下电极结构170。
可以执行图6L的蚀刻工艺以增加相邻的下电极结构170之间的间隙。因此，可以防止在下电极结构170之间发生短路。下电极结构170可以具有与初步下电极结构170'的形状类似的形状，除了其厚度减小之外。
初步下电极结构的与图6K的初步支撑层SL1、SL2和SL3相邻的部分可以保留而不被蚀刻。初步支撑层(图6K的SL1、SL2和SL3)的剩余部分可以被定义为第一支撑层SS1、第二支撑层SS3和第三支撑层SS3。第一支撑层SS1、第二支撑层SS2和第三支撑层SS3可以位于下电极结构170的侧表面上，以连接下电极结构170之中的彼此相邻的下电极结构。
下电极结构170的与第一支撑层SS1、第二支撑层SS2和第三支撑层SS3相邻的部分可以保留而不被蚀刻。结果，可以形成从下电极结构170朝向第一支撑层SS1、第二支撑层SS2和第三支撑层SS3突出(例如，向外)的突起P1、P2和P3。在一种实施方式中，第一突起P1可以从第一下电极层171突出以与第一支撑层SS1接触(例如，直接接触)。第二突起P2可以从第二下电极层173的第一侧壁部分173F突出以与第二支撑层SS2接触(例如，直接接触)。第三突起P3可以从第二下电极层173的第一侧壁部分173F突出以与第三支撑层SS3接触(例如，直接接触)。
参考图6M，可以形成电介质层180以覆盖多个下电极结构170以及连接到多个下电极结构170的第一支撑层SS1、第二支撑层SS2和第三支撑层SS3。
电介质层180可以共形地覆盖多个下电极结构170的上表面和侧表面、蚀刻停止层160的上表面以及第一支撑层SS1、第二支撑层SS2和第三支撑层SS3的暴露的表面。当在第二下电极层173的第一部分173L中形成接缝时，电介质层180可以延伸成也填充接缝。电介质层180可以包括例如高k电介质材料、氧化硅、氮化硅、氮氧化硅或它们的组合。
参考图6N，可以在电介质层180上形成第一上电极层191。第一上电极层191可以共形地覆盖电介质层180。第一上电极层191可以包括例如氮化钛(TiN)。
返回到图2，可以在第一上电极层191上形成第二上电极层192。
第二上电极层192可以填充多个下电极结构170之间的空间，并且可以覆盖多个下电极结构170以及第一支撑层SS1、第二支撑层SS2和第三支撑层SS3。
第二上电极层192可以包括半导体材料，例如包含杂质的多晶硅(Si)。第二上电极层192可以与第一上电极层191一起构成上电极结构190。
根据示例实施例的电容器CP的下电极结构170可以通过吸附或沉积下电极层两次(例如，两个单独的沉积或形成工艺)来形成。当使用透射电子显微镜(TEM)分析电容器CP的下电极结构170时，可以识别第一下电极层171和第二下电极层173。
在一种实施方式中，在下电极结构170的柱部分170P中，可以提供具有包括下表面和侧表面的筒形形状的第一下电极层171以及第二下电极层173的填充第一下电极层171的内部空间的第一部分173L。可以识别下电极层173的第一部分173L。可以在下电极结构170的筒部分170C中识别到从第二下电极层173的第一部分173L延伸的侧壁部分173F和173S。
图7和图8示出了根据示例实施例的半导体器件200。
图7是根据示例实施例的半导体器件200的布局图。图8是根据示例实施例的半导体器件的截面图。图8是沿着图7的线II-II'和线III-III'截取的截面图。
参考图7和图8，半导体器件200可以包括衬底210、多条第一导电线220、沟道层230、栅电极层240、栅极绝缘层250和电容器CP。半导体器件200可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以指其中沟道层230的沟道长度在垂直方向上从衬底210增加的结构。
下绝缘层212可以位于衬底210上，并且多条第一导电线220可以在X方向上彼此间隔开且可以在下绝缘层212上在Y方向上(例如，纵向地)延伸。多个第一绝缘图案222可以位于下绝缘层212上以填充多条第一导电线220之间的空间。多个第一绝缘图案222可以在Y方向上延伸，并且多个第一绝缘图案222的上表面可以与多条第一导电线220的上表面处于相同的水平高度处。多条第一导电线220可以用作半导体器件200的位线。
在一种实施方式中，多条第一导电线220可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。在一种实施方式中，多条第一导电线220可以由例如掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOX、RuOX或它们的组合形成。多条第一导电线220可以包括上述材料的单层或多层。在一种实施方式中，多条第一导电线220可以包括二维半导体材料。在一种实施方式中，二维半导体材料可以包括例如石墨烯、碳纳米管或它们的组合。
沟道层230可以在多条第一导电线220上以在X方向和Y方向上间隔开的矩阵形式布置。沟道层230可以具有在X方向上的第一宽度和在Z方向上的第一高度，并且第一高度可以大于第一宽度。在一种实施方式中，第一高度可以是例如第一宽度的大约2至10倍。沟道层230的底部部分可以用作第一源极/漏极区，沟道层230的上部分可以用作第二源极/漏极区，并且沟道层230的位于第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区。
在一种实施方式中，沟道层230可以包括氧化物半导体。在一种实施方式中，氧化物半导体可以包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInzO、HfxInN、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层230可以包括单层或多层氧化物半导体。在一种实施方式中，沟道层230的带隙能量可以大于硅的带隙能量。在一种实施方式中，沟道层230可以具有大约1.5eV至大约5.6eV的带隙能量。在一种实施方式中，当带隙能量为大约2.0eV至4.0eV时，沟道层230可以具有最佳沟道性能。在一种实施方式中，沟道层230可以是多晶或非晶的。在一种实施方式中，沟道层230可以包括二维半导体材料。在一种实施方式中，二维半导体材料可以包括例如石墨烯、碳纳米管或它们的组合。
栅电极层240可以在沟道层230的相对的侧壁上在X方向上延伸。栅电极层240可以包括面向沟道层230的第一侧壁的第一子栅电极240P1以及面向沟道层230的与第一侧壁相对的第二侧壁的第二子栅电极240P2。单个沟道层230可以位于第一子栅电极240P1和第二子栅电极240P2之间，并且半导体器件200可以具有双栅极晶体管结构。在一种实施方式中，可以通过省略第二子栅电极240P2并且仅形成面向沟道层230的第一侧壁的第一子栅电极240P1来实现单栅极晶体管结构。
栅电极层240可以包括例如掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。在一种实施方式中，栅电极层240可以由例如掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成。
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以位于沟道层230和栅电极层240之间。在一种实施方式中，沟道层230的整个侧壁可以被栅极绝缘层250围绕，并且栅电极层240的侧壁的一部分可以与栅极绝缘层250接触，如图7所示。在一种实施方式中，栅极绝缘层250可以在栅电极层240延伸的方向(例如，第一方向或X方向)上延伸，并且在沟道层230的侧壁之中，仅面向栅电极层240的两个侧壁可以与栅极绝缘层250接触。
在一种实施方式中，栅极绝缘层250可以包括氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高k电介质层或它们的组合。高k电介质层可以由金属氧化物或金属氮氧化物形成。在一种实施方式中，可以用作栅极绝缘层250的高k电介质层可以由例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合形成。
多个第二绝缘图案232可以在多个第一绝缘图案222上在第二方向或Y方向上延伸，并且沟道层230可以位于多个第二绝缘图案232之中的两个相邻的第二绝缘图案232之间。在一种实施方式中，第一掩埋层234和第二掩埋层236可以位于两个相邻的沟道层230之间和两个相邻的第二绝缘图案232之间的空间中。第一掩埋层234可以位于两个相邻的沟道层230之间的空间的底部部分中，并且第二掩埋层236可以形成为在第一掩埋层234上填充两个相邻的沟道层230之间的空间的另一部分。第二掩埋层236的上表面可以与沟道层230的上表面位于相同的水平高度上，并且第二掩埋层236可以覆盖栅电极层240的上表面。在一种实施方式中，多个第二绝缘图案232可以由与多个第一绝缘图案222连续的材料层形成，或者第二掩埋层236可以由与第一掩埋层234连续的材料形成。
存储节点接触260可以位于沟道层230上。存储节点接触260可以与沟道层230垂直地交叠，并且可以是在X方向和Y方向上间隔开的矩阵形式。在一种实施方式中，存储节点接触260可以由例如掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成。上绝缘层262可以在多个第二绝缘图案232和第二掩埋层236上围绕存储节点接触260的侧壁。
蚀刻停止层261可以位于上绝缘层262上，并且电容器CP可以位于蚀刻停止层261上。电容器CP可以包括下电极结构170、电介质层280和上电极结构290。在一种实施方式中，电容器CP可以具有与参考图1至图5描述的结构相同或相似的结构。
通过总结和回顾，已经考虑了对各种结构的研究以增加可以在动态随机存取存储器(DRAM)中存储信息的电容器的下电极的有效表面积。
如上所述，用于电容器的下电极结构的导电材料可以沉积两次(例如，在两个单独的工艺中)，以使下柱形堆叠件和上单筒堆叠件的长度对于每个电容器是恒定的。因此，可以提供对于每个电容器具有恒定电容的半导体器件。
一个或更多个实施例可以提供具有改善的电特性的高度集成的半导体器件。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般的和描述性的意义上使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如在所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
存储节点接触，所述存储节点接触位于所述衬底上；
下电极结构，所述下电极结构位于所述存储节点接触上；
支撑结构，所述支撑结构位于所述下电极结构的外侧表面的至少一部分上并且将相邻的所述下电极结构彼此连接；
电介质层，所述电介质层位于所述下电极结构和所述支撑结构上；以及
上电极结构，所述上电极结构位于所述电介质层上，
其中：
每个所述下电极结构包括：
柱部分，所述柱部分与相应的所述存储节点接触接触；以及
筒部分，所述筒部分位于所述柱部分上，
所述柱部分包括：
第一下电极层，所述第一下电极层具有筒形形状并且具有下表面和侧表面；以及
第一部分，所述第一部分至少覆盖所述第一下电极层的内壁，并且
所述筒部分包括从所述第一部分延伸并且覆盖所述第一下电极层的上端的第二部分。
2.根据权利要求1所述的半导体器件，其中，每个所述下电极结构的所述筒部分具有相同的高度。
3.根据权利要求1所述的半导体器件，其中，所述第二部分包括与所述第一下电极层的所述侧表面的至少一部分对准的侧表面。
4.根据权利要求1所述的半导体器件，其中：
所述筒部分的所述第二部分包括第一侧壁和第二侧壁，并且
所述支撑结构的至少一部分与所述第一侧壁接触。
5.根据权利要求4所述的半导体器件，其中，所述第一侧壁的高度大于所述第二侧壁的高度。
6.根据权利要求1所述的半导体器件，其中，所述支撑结构包括与所述衬底的上表面顺序地间隔开的第一支撑层、第二支撑层和第三支撑层。
7.根据权利要求6所述的半导体器件，其中，所述第一下电极层的所述上端位于所述第一支撑层与所述第二支撑层之间的水平高度处。
8.根据权利要求1所述的半导体器件，其中，每个所述下电极结构包括朝向所述支撑结构突出的突起。
9.根据权利要求1所述的半导体器件，其中，所述电介质层包括在每个所述下电极结构的所述柱部分内延伸的部分。
10.根据权利要求1所述的半导体器件，其中，所述衬底包括：
有源区，所述有源区由器件隔离区域限定；以及
掩埋栅极结构，所述掩埋栅极结构在第一方向上延伸，同时与所述有源区相交并且在与所述第一方向相交的第二方向上彼此间隔开。
11.根据权利要求10所述的半导体器件，其中，所述存储节点接触与位于所述掩埋栅极结构之间的所述有源区的至少一部分接触。
12.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述存储节点接触和所述下电极结构之间的定位焊盘。
13.一种半导体器件，所述半导体器件包括：
下电极结构，所述下电极结构包括柱部分和位于所述柱部分上并且从所述柱部分延伸的筒部分；
电介质层，所述电介质层位于所述下电极结构上；以及
上电极结构，所述上电极结构位于所述电介质层上，
其中，所述柱部分包括第一下电极层和位于所述第一下电极层上的第二下电极层。
14.根据权利要求13所述的半导体器件，其中，所述筒部分从所述柱部分的所述第二下电极层延伸。
15.根据权利要求13所述的半导体器件，其中：
所述柱部分的所述第一下电极层具有筒形形状，所述筒形形状具有封闭的下表面，并且
所述第二下电极层包括覆盖由所述第一下电极层的所述筒形形状限定的空间的内壁的部分。
16.根据权利要求13所述的半导体器件，其中，所述筒部分覆盖所述第一下电极层的上端。
17.一种半导体器件，所述半导体器件包括：
衬底；
多个存储节点接触，所述多个存储节点接触位于所述衬底上；以及
多个电容器，所述多个电容器分别位于所述多个存储节点接触上，
其中：
每个所述电容器包括：
下电极结构，所述下电极结构包括柱部分和位于所述柱部分上的筒部分；
电介质层，所述电介质层位于所述下电极结构上；以及
上电极结构，所述上电极结构位于所述电介质层上，并且
所述柱部分包括第一下电极层和位于所述第一下电极层上的第二下电极层。
18.根据权利要求17所述的半导体器件，其中，所述筒部分从所述柱部分的所述第二下电极层延伸。
19.根据权利要求17所述的半导体器件，所述半导体器件还包括与所述衬底的上表面间隔开的支撑层，
其中，所述支撑层包括：
第一支撑层，所述第一支撑层与所述柱部分的外侧表面接触；以及
第二支撑层，所述第二支撑层与所述筒部分的外侧表面接触。
20.根据权利要求19所述的半导体器件，其中：
所述筒部分包括从所述柱部分的所述第二下电极层延伸的部分，
所述第一支撑层与所述第一下电极层接触，并且
所述第二支撑层与所述筒部分的从所述柱部分的所述第二下电极层延伸的所述部分接触。
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