KR20230092175A - 반도체 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자는, 기판; 기판 상의 스토리지 노드 콘택들; 상기 스토리지 노드 콘택들 상에 배치되는 하부 전극 구조물들; 상기 하부 전극 구조물들의 외측면의 적어도 일부 상에 구비되고, 상기 하부 전극 구조물들 중 서로 인접한 하부 전극 구조물들을 연결하는 서포터 구조물; 상기 하부 전극 구조물들 및 상기 서포터 구조물 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극 구조물을 포함할 수 있다. 각각의 상기 하부 전극 구조물들은, 각각의 상기 스토리지 노드 콘택들과 접촉하는 기둥부; 및 상기 기둥부 상에 배치되는 실린더부를 포함할 수 있다. 상기 기둥부는, 하부면 및 측면을 갖는 실린더 형상의 제1 하부 전극층; 및 적어도 상기 제1 하부 전극층의 내벽을 덮는 제1 부분을 포함할 수 있다. 상기 실린더부는, 상기 제1 부분으로부터 연장되고, 상기 제1 하부 전극층의 상단을 덮는 제2 부분을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화되고 있다. 이에 따라, 디램(Dynamic random-access memory, DRAM)에서 정보를 저장할 수 있는 커패시터의 하부 전극의 유효 표면적을 증가시키기 위해 다양한 구조가 시도되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 개선되고 고집적화된 반도체 장치를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판; 기판 상의 스토리지 노드 콘택들; 상기 스토리지 노드 콘택들 상에 배치되는 하부 전극 구조물들; 상기 하부 전극 구조물들의 외측면의 적어도 일부 상에 구비되고, 상기 하부 전극 구조물들 중 서로 인접한 하부 전극 구조물들을 연결하는 서포터 구조물; 상기 하부 전극 구조물들 및 상기 서포터 구조물 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극 구조물을 포함할 수 있다. 각각의 상기 하부 전극 구조물들은, 각각의 상기 스토리지 노드 콘택들과 접촉하는 기둥부; 및 상기 기둥부 상에 배치되는 실린더부를 포함할 수 있다. 상기 기둥부는, 하부면 및 측면을 갖는 실린더 형상의 제1 하부 전극층; 및 적어도 상기 제1 하부 전극층의 내벽을 덮는 제1 부분을 포함할 수 있다. 상기 실린더부는, 상기 제1 부분으로부터 연장되고, 상기 제1 하부 전극층의 상단을 덮는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기둥부, 및 상기 기둥부 상에 배치되고 상기 기둥부로부터 연장되는 실린더부를 포함하는 하부 전극 구조물; 상기 하부 전극 구조물 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극 구조물을 포함할 수 있다. 상기 기둥부는 제1 하부 전극층 및 상기 제1 하부 전극층 상에 배치되는 제2 하부 전극층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판; 기판 상의 복수의 스토리지 노드 콘택들; 각각의 상기 스토리지 노드 콘택들 상에 배치되는 커패시터들을 포함할 수 있다. 각각의 상기 커패시터들은, 기둥부, 및 상기 기둥부 상에 배치되는 실린더부를 포함하는 하부 전극 구조물들; 상기 하부 전극 구조물들 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극 구조물을 포함할 수 있다. 상기 기둥부는 제1 하부 전극층 및 상기 제1 하부 전극층 상에 배치되는 제2 하부 전극층을 포함할 수 있다.
커패시터의 하부 전극 구조물을 위한 도전성 물질을 2회에 걸쳐 증착함으로써, 각각의 커패시터마다 하부 필라 스택과 상부 단일 실린더 스택의 길이를 일정하게 할 수 있다. 이로써, 커패시터마다 전기 용량(capacitance)이 일정한 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 6a 내지 도 6n은 예시적인 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 6a 내지 도 6n은 예시적인 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1 및 도 2를 참조하여, 예시적인 실시예들에 따른 반도체 소자에 대해 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자(100)의 개략적인 레이아웃도다. 도 2는 예시적인 실시예들에 따른 반도체 소자(100)의 개략적인 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'를 따른 단면을 도시한 것이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(110), 기판(110) 상의 스토리지 노드 콘택(150), 및 스토리지 노드 콘택(150)과 접촉하는 커패시터(CP)를 포함할 수 있다. 반도체 소자(100)는 스토리지 노드 콘택(150)과 커패시터(CP) 사이에 랜딩 패드(155)를 더 포함할 수 있다.
기판(110)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 불순물들을 더 포함할 수 있다. 기판(110)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
기판(110)은 소자 분리 영역(120) 및 소자 분리 영역(120)에 의해 정의되는 활성 영역들(125)을 포함할 수 있다.
활성 영역들(125)은 바(bar) 형태일 수 있으며, 기판(110) 내에 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 활성 영역들(125)은 예를 들어, x 방향과 y 방향에 대하여 일정한 각도로 경사지게 배치되고, 동일한 간격으로 반복적으로 다수 배열될 수 있다. 활성 영역들(125)의 경사진 배열에 의해 이웃하는 활성 영역들(125) 간의 이격 거리를 확보하면서 기판(110)의 단위 면적당 셀 밀도를 높일 수 있다.
활성 영역들(125)은 기판(110)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(미도시)을 가질 수 있다. 제1 및 제2 불순물 영역들은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들은 워드 라인(게이트 전극층(133))에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예들에서, 소스 영역과 드레인 영역에서 제1 및 제2 불순물 영역들의 깊이가 서로 다를 수도 있다.
소자 분리 영역(120)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(120)은 활성 영역들(125)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(120)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(125)은 기판(110)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다. 소자 분리 영역(125)은 활성 영역들(125)을 정의할 수 있다.
기판(110)은 기판(110) 내에 매립되어 제1 방향(Y 방향)으로 연장되는 매립 게이트 구조물(130)을 더 포함할 수 있다.
매립 게이트 구조물(130)은 게이트 전극층(133), 게이트 유전막(136) 및 게이트 캡핑층(139)을 포함할 수 있다. 게이트 전극층(133)은 제1 방향(Y 방향)을 따라 연장되는 라인 형상으로 제공되어 워드 라인(word
line)을 구성할 수 있다. 워드 라인은 활성 영역(125)을 가로질러 제1 방향(Y 방향)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들은 하나의 활성 영역(125)을 가로지르도록 배치될 수 있다.
게이트 전극층(133)의 상면은 기판(110)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 게이트 전극층(133)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 게이트 전극층(133)은 기판(110)의 상부에 배치되는 형태를 가질 수도 있다.
게이트 전극층(133)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 게이트 전극층(133)은 서로 다른 물질로 형성되는 이중층 구조를 가질 수도 있다.
게이트 유전막(136)은 게이트 전극층(133)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 게이트 유전막(136)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(139)은 게이트 전극층(133)의 상부에 배치될 수 있다. 게이트 캡핑층(139)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
반도체 소자(100)는 기판(110) 상에 배치되는 층간 절연층(140)을 더 포함할 수 있다. 층간 절연층(140)은 복수 개로 형성될 수 있다. 층간 절연층(140)은 예를 들어, 제1 내지 제3 층간 절연층들(143, 146, 149)을 포함할 수 있다. 제1 내지 제3 층간 절연층들(143, 146, 149)은 각각 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 층간 절연층들(143, 146, 149)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
스토리지 노드 콘택(150)은 기판(110) 상에 배치될 수 있다. 스토리지 노드 콘택(150)은 층간 절연층(140)의 적어도 일부를 관통하여 형성될 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(150)은 제1 및 제2 층간 절연층들(143, 146)을 관통하여 배치될 수 있다.
스토리지 노드 콘택(150)은 활성 영역(125)의 일 영역에 연결될 수 있다. 스토리지 노드 콘택(150)은 워드 라인들(게이트 전극층들(136)) 사이에 배치될 수 있다. 스토리지 노드 콘택(150)의 하면은, 기판(110)의 상면보다 낮은 레벨에 위치할 수 있다. 스토리지 노드 콘택(150)은 도전성 물질을 포함할 수 있다. 스토리지 노드 콘택(150)은 예를 들어, 도핑된 다결정 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
반도체 소자(100)는 스토리지 노드 콘택(150)과 커패시터(CP) 사이에 배치되는 랜딩 패드(155)를 더 포함할 수 있다. 랜딩 패드(155)는 스토리지 노드 콘택(150)과 커패시터(CP)의 하부 전극 구조물(170)을 전기적으로 연결할 수 있다. 랜딩 패드(155)는 스토리지 노드 콘택(150) 상에서 층간 절연층(140)의 적어도 일부를 관통하여 배치될 수 있다. 예시적인 실시예에서, 랜딩 패드(155)는 제3 층간 절연층(149)을 관통하여 배치될 수 있다. 랜딩 패드(155)는 도전성 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
반도체 소자(100)는 층간 절연층(140) 상에 배치되는 식각 정지층(160)을 더 포함할 수 있다. 커패시터(CP)의 하부 전극 구조물(170)은 식각 정지층(160)을 관통하여, 랜딩 패드(155)와 접촉할 수 있다. 식각 정지층(160)은 몰드층들(도 6a 등의 ML1, ML2, ML3)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 몰드층들(도 6a 등의 ML1, ML2, ML3)이 실리콘 산화물을 포함하는 경우, 식각 정지층(160)은 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
커패시터(CP)는 하부 전극 구조물(170), 유전막(180) 및 상부 전극 구조물(190)을 포함할 수 있다. 커패시터(CP)의 하부 전극 구조물(170)의 측면 상에는 서포터 구조물(SS)이 구비될 수 있다.
하부 전극 구조물(170)은 식각 정지층(160)을 관통하여, 랜딩 패드(155)와 접촉하도록 배치될 수 있다.
하부 전극 구조물(170)은 제1 하부 전극층(171) 및 제1 하부 전극층(171) 상에 배치된 제2 하부 전극층(173)을 포함할 수 있다. 제1 및 제2 하부 전극층들(171, 173)은 각각 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제1 하부 전극층(171)은 하부면 및 측면을 갖는 실린더 형상을 가질 수 있다. 제2 하부 전극층(173)은 적어도 제1 하부 전극층(171)의 내벽을 덮는 제1 부분(173L), 및 제1 부분(173L)으로부터 연장되고 제1 하부 전극층(171)의 상단을 덮는 제2 부분을 포함할 수 있다. 제2 부분은 제1 측벽부(173F) 및 제2 측벽부(173S)를 포함할 수 있다. 제1 부분(173L)은 제1 하부 전극층(171)의 실린더 형상에 의해 정의되는 빈 공간의 일부 또는 전부를 채울 수 있다. 제1 측벽부(173F) 및 제2 측벽부(173S)는 제1 부분(173L)으로부터 연장되어, 제1 하부 전극층(171)의 상단을 덮도록 배치될 수 있다. 제2 부분은 제1 하부 전극층(171)의 측면의 적어도 일부와 정렬되는 측면을 포함할 수 있다.
하부 전극 구조물(170)은 기둥부(170P) 및 기둥부(170P)의 상부에 배치된 실린더부(170C)를 포함할 수 있다. 제1 하부 전극층(171) 및 제2 하부 전극층(173)의 제1 부분(173L)은 기둥부(170P)를 구성할 수 있다. 제2 하부 전극층(173)의 제1 및 제2 측벽부들(173F, 173S)은 실린더부(170C)를 구성할 수 있다.
예시적인 실시예에서, 기둥부(170P)는 제1 서포터층(SS1)과 제2 서포터층(SS2) 사이의 레벨까지 연장될 수 있다. 제1 측벽부(173F)는 제1 부분(173L)으로부터 연장되어, 예를 들어 제3 서포터층(SS3)의 상부면 레벨까지 연장될 수 있다. 제2 측벽부(173S)는 제1 부분(173L)으로부터 연장되어, 제1 측벽부(173F)보다 낮은 레벨까지 연장될 수 있다. 예를 들어, 제2 측벽부(173S)는 제3 서포터층(SS3)의 하부면 이하의 레벨까지 연장될 수 있다.
예시적인 실시예에서, 제1 하부 전극 구조물(170)은 서포터 구조물(SS)을 향하여 돌출된 돌출부들(P1, P2, P3)을 포함할 수 있다. 제1 돌출부(P1)는 제1 하부 전극층(171)으로부터 제1 서포터층(SS1)을 향해 돌출될 수 있다. 제2 돌출부(P2)는 제1 측벽부(173F)로부터 제2 서포터층(SS2)을 향해 돌출될 수 있다. 제3 돌출부(P3)는 제1 측벽부(173F)로부터 제3 서포터층(SS3)을 향해 돌출될 수 있다.
예시적인 실시예에서, 제2 측벽부(173S)는 상부로 갈수록 폭이 감소하는 형상을 가질 수 있다. 예를 들어, 제2 측벽부(173S)의 일 측면은 기판(110)에 수직하고, 다른 측면은 일 측면을 향해 기울어진 형상을 가질 수 있다. 다만, 기둥부(170P) 및 실린더부(170C)의 길이 및 형상은 이에 한정되지 않는다. 실시예들에 따라, 기둥부(170P)와 실린더부(170C)의 비율, 실린더부(170C)의 형상, 서포터 구조물(SS)의 형상 등은 변경될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 커패시터(CP)는 하부에 배치된 기둥부(170P) 및 상부에 배치된 실린더부(170C)를 포함할 수 있다. 커패시터(CP)는 기둥부(170P)를 포함하여 유전막(180)의 흡착을 균일하게 할 수 있으면서도, 실린더부(170C)를 포함하여 반도체 소자에 필요한 전기 용량(capacitance)을 확보할 수 있다. 본 발명의 예시적인 실시예들에 따른 커패시터(CP)는 전기적 특성이 향상될 수 있다.
반도체 소자(100)는 복수의 커패시터들(CP)을 포함할 수 있다. 각각의 커패시터들(CP)은 동일한 높이의 제1 및 제2 하부 전극층들(171, 173)을 포함할 수 있다. 또한, 각각의 커패시터들(CP)은 동일한 높이의 기둥부(170P) 및 실린더부(170C)를 포함할 수 있다. 이로써, 각각의 커패시터들(CP)은 일정한 전기 용량(capacitance)을 가질 수 있다.
서포터 구조물(SS)은 하부 전극 구조물(170)의 측면 상에 배치될 수 있다. 예시적인 실시예에서, 서포터 구조물(SS)은 복수의 서포터층들을 포함할 수 있으며, 예를 들어, 제1 내지 제3 서포터층들(SS1, SS2, SS3)을 포함할 수 있다. 제1 내지 제3 서포터층들(SS1, SS2, SS3)은 기판(110)의 상면과 수직인 Z 방향으로 서로 이격되어 배치되며, Z 방향과 수직인 수평 방향으로 연장될 수 있다.
제1 내지 제3 서포터층들(SS1, SS2, SS3)은 복수의 하부 전극 구조물들(170)과 접촉할 수 있고, 인접한 복수의 하부 전극 구조물들(170)을 서로 연결할 수 있다. 예시적인 실시예에서, 제1 서포터층(SS1)은 기둥부(170P)의 외측면과 접촉하고, 제2 및 제3 서포터층들(SS2, SS3)은 실린더부(170C)의 외측면과 접촉할 수 있다. 예를 들어, 제1 서포터층(SS1)은 기둥부(170P)의 제1 하부 전극층(171)과 접촉하고, 제2 서포터층(SS2)은 실린더부(170C)의 제1 측벽부(173F)와 접촉할 수 있다.
제1 내지 제3 서포터층들(SS1, SS2, SS3)은 높은 종횡비(Aspect Ratio)를 가지는 복수의 하부 전극 구조물들(170)을 지지하는 구조물일 수 있다. 제1 내지 제3 서포터층들(SS1, SS2, SS3)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 제1 및 제2 서포터층들(SS1, SS2)은 제3 서포터층(SS3)보다 얇은 두께를 가질 수 있다. 층간 절연층(140)의 상면과 제1 서포터층(SS1)의 하면 사이의 거리는, 제1 서포터층(SS1)의 상면과 제2 서포터층(SS2)의 하면 사이의 거리보다 클 수 있다. 제1 서포터층(SS1)의 상면과 제2 서포터층(SS2)의 하면 사이의 거리는, 제2 서포터층(SS2)의 상면과 제3 서포터층(SS3)의 하면 사이의 거리보다 클 수 있다. 다만, 서포터층의 개수, 두께, 배치 관계 등은 이에 한정되지 않으며, 실시예들에 따라 다양하게 변경될 수 있다.
유전막(180)은 식각 정지층(160) 상에서 하부 전극 구조물(170) 및 서포터 구조물(SS)을 덮도록 배치될 수 있다. 유전막(180)은 복수의 하부 전극 구조물들(170)의 상부면 및 측면들, 식각 정지층(160)의 상부면, 및 서포터 구조물(SS)의 노출된 표면들을 컨포멀하게 덮을 수 있다. 예시적인 실시예들에서, 유전막(180)은 하부 전극 구조물(170)의 기둥부(170P) 내로 연장되는 부분을 포함할 수 있다.
유전막(180)은 고유전체 물질이나 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라, 유전막(180)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물을 포함할 수도 있다.
상부 전극 구조물(190)은 복수의 하부 전극 구조물들(170), 서포터 구조물(SS) 및 유전막(180)을 덮는 구조일 수 있다. 상부 전극 구조물(190)은 복수의 하부 전극 구조물들(170) 사이의 공간 및 서포터 구조물들(SS) 사이의 공간을 채우는 구조일 수 있다.
상부 전극 구조물(190)은 단일 또는 복수의 상부 전극층들을 포함할 수 있다. 예시적인 실시예에서, 상부 전극 구조물(190)은 하부 전극 구조물(170) 상에 차례로 형성된 제1 상부 전극층(191) 및 제2 상부 전극층(192)을 포함할 수 있다.
제1 상부 전극층(191)은 유전막(180)을 컨포멀하게 덮는 도전층일 수 있다. 제1 상부 전극층(191)은 금속, 예를 들어 티타늄 질화물(TiN)을 포함할 수 있다.
제2 상부 전극층(192)은 제1 상부 전극층(191)을 덮으면서 복수의 하부 전극 구조물들(170) 사이의 공간 및 서포터 구조물(SS) 사이의 공간을 채울 수 있다. 제2 상부 전극층(192)은 반도체 물질, 예를 들어 불순물을 포함하는 다결정 실리콘(Si)을 포함할 수 있다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들을 도시한 것이다.
도 3 내지 도 5의 실시예들은 커패시터의 형상, 구조 등에 있어서, 앞선 도 1 및 2 의 실시예와 차이가 있다. 도 3 내지 도 5의 실시예들에서, 앞선 도 1 및 도 2와 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 및 도 2와 다른 실시예를 설명하기 위한 것이다. 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 3의 반도체 소자(100a)는 커패시터(CPa)의 기둥부(170Pa) 및 실린더부(170Ca)의 비율에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 3을 참조하면, 기둥부(170Pa)는 식각 정지층(160)과 제1 서포터층(SS1) 사이의 레벨까지 연장될 수 있다. 실린더부(170Ca)는 기둥부(170Pa)의 상부에 배치될 수 있다. 실린더부(170Ca)는 식각 정지층(160)과 제1 서포터층(SS1) 사이의 레벨로부터 제3 서포터층(SS3)의 상면 레벨까지 연장될 수 있다. 실린더부(170Ca)는 기둥부(170Pa)의 높이보다 큰 높이를 가질 수 있다.
실린더부(170Ca)는 제1 및 제2 측벽부들(173Fa, 173Sa)의 내측면 및 외측면 상에 유전막(180)이 배치될 수 있다. 기둥부(170Pa)는 기둥의 외측면 상에 유전막(180)이 배치될 수 있다. 커패시터(CPa) 전체 높이에 대한 실린더부(170Ca)의 높이 비율이 증가함에 따라, 커패시터(CPa)의 전기 용량은 증가할 수 있다. 도 3에 도시된 커패시터(CPa)는, 도 1 및 도 2에 도시된 커패시터(CP)보다 큰 전기 용량을 가질 수 있다.
커패시터(CPa) 전체 높이에 대한 실린더부(170Ca)의 높이 비율은 도시된 것에 한정되지 않으며, 제품의 전기 용량, 커패시터의 크기, 형상, 유전막의 두께 등에 따라 변경될 수 있다.
도 4의 반도체 소자(100b)는 기둥부(170Pb) 및 유전막(180b)의 형상에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 4를 참조하면, 기둥부(170Pb)는 내부에 심(seam)을 포함하지 않을 수 있다. 유전막(180b)은 하부 전극 구조물(170b)의 상부면 및 측면들을 컨포멀하게 배치될 수 있다. 유전막(180b)은 하부 전극 구조물(170b)의 기둥부(170Pb)의 상면 상에 배치되며, 기둥부(170Pb) 내로 연장되지 않을 수 있다. 기둥부(170Pb) 및 유전막(180b)의 형상은, 커패시터들(CPb)의 크기, 간격, 제1 및 제2 하부 전극층들(171, 173b)의 두께, 재료 등에 따라 달라질 수 있다.
도 5의 반도체 소자(100c)는 실린더부(170Cc)의 형상에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 5를 참조하면, 실린더부(170Cc)의 제1 및 제2 측벽들(170Fc, 170Sc)은 동일한 형상을 가질 수 있다. 제1 및 제2 측벽들(170Fc, 170Sc)은 제3 서포터층(SS3)의 상면 레벨까지 연장될 수 있다. 예시적인 실시예에서, 제1 및 제2 측벽들(170Fc, 170Sc)은 전체 높이에 걸쳐, 균일한 폭을 가질 수 있다. 다만, 제1 및 제2 측벽들(170Fc, 170Sc)의 형상은 이에 한정되지 않는다. 제1 및 제2 측벽들(170Fc, 170Sc)의 형상은, 제조 공정 중에서의 몰드층들(도 6a 등의 ML1, ML2, ML3)과 예비 서포터층들(도 6a 등의 SL1, SL2, SL3)의 에칭 방법 등에 따라 변경될 수 있다.
도 6a 내지 도 6n은 예시적인 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 개략적인 단면도들이다. 도 6a 내지 도 6n의 단면도들은 도 2에 대응하는 단면을 도시한 것이다.
도 6a를 참조하면, 기판(110)을 포함하는 하부 구조물을 형성하고, 하부 구조물 상에 몰드층들(ML1, ML2, ML3) 및 예비 서포터층들(SL1, SL2, SL3)을 교대로 적층할 수 있다. 몰드층들(ML1, ML2, ML3) 및 예비 서포터층들(SL1, SL2, SL3)을 관통하는 홀들(H)을 형성할 수 있다.
기판(110)에 활성 영역들(125) 및 활성 영역들(125)을 정의하는 소자 분리 영역(120)을 형성할 수 있다. 기판(110)의 일부를 제거하여 제1 방향(Y 방향)으로 연장되는 트렌치들을 형성하고, 트렌치들 내에 매립 게이트 구조물들(130)을 형성할 수 있다. 매립 게이트 구조물들(130) 양측에 불순물 영역들(미도시)을 형성하고, 제1 방향(Y 방향)과 교차하는 제2 방향(X 방향)을 따라 비트 라인 구조물들(미도시)을 형성할 수 있다.
기판(110)을 덮는 제1 및 제2 층간 절연층들(143, 146)을 형성할 수 있다. 제1 및 제2 층간 절연층들(143, 146)을 관통하여, 활성 영역(125)의 일부를 노출시키는 개구부를 형성할 수 있다. 개구부를 도전성 물질로 채워 스토리지 노드 콘택들(150)을 형성할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택들(150)은 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연층(146) 및 스토리지 노드 콘택들(150)을 덮는 제3 층간 절연층(149)을 형성할 수 있다. 제3 층간 절연층(149)을 관통하여, 스토리지 노드 콘택들(150)의 적어도 일부를 노출시키는 개구부를 형성할 수 있다. 개구부를 도전성 물질로 채워 랜딩 패드들(155)을 형성할 수 있다. 예시적인 실시예에서, 랜딩 패드들(155)은 도핑된 다결정 실리콘(Si)을 포함할 수 있다.
제3 층간 절연층(149) 및 랜딩 패드들(155)을 덮는 식각 정지층(160)을 형성할 수 있다. 식각 정지층(160)은 몰드층들(ML1, ML2, ML3)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 몰드층들(ML1, ML2, ML3)이 실리콘 산화물을 포함하는 경우, 식각 정지층(160)은 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
식각 정지층(160) 상에, 몰드층들(ML1, ML2, ML3)과 예비 서포터층들(SL1, SL2, SL3)을 교대로 적층하여, 적층 구조물(D)을 형성할 수 있다. 예시적인 실시예에서, 몰드층들(ML1, ML2, ML3) 및 예비 서포터층들(SL1, SL2, SL3)은 각각 3개의 층을 포함할 수 있으나, 층의 개수는 이에 한정되지 않는다. 몰드층(ML1, ML2, ML3) 및 예비 서포터층들(SL1, SL2, SL3)은 동일한 두께를 갖거나, 다른 두께를 가질 수 있다. 예시적인 실시예에서, 제1 몰드층(ML1)은 제2 몰드층(ML2) 보다 큰 두께를 갖고, 제2 몰드층(ML2)은 제3 몰드층(ML3)보다 큰 두께를 가질 수 있다. 제3 예비 서포터층(SL3)은 제1 및 제2 예비 서포터층들(SL1, SL2)보다 큰 두께를 가질 수 있다.
적층 구조물(D)을 관통하는 복수의 홀들(H)을 형성할 수 있다. 복수의 홀들(H)은 식각 정지층(160)을 관통하여 랜딩 패드(LP)를 노출시킬 수 있다.
도 6b를 참조하면, 제1 예비 하부 전극층(171')을 복수의 홀들(H)의 내부와 적층 구조물(D)의 상면에 컨포멀하게 형성할 수 있다. 제1 예비 하부 전극층(171')은 각각의 홀들(H)의 지름 대비 얇은 두께로 형성될 수 있다.
제1 예비 하부 전극층(171')은 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 등의 공정으로 형성될 수 있다. 제1 예비 하부 전극층(171')은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 예비 하부 전극층(171')은 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
도 6c를 참조하면, 희생층(OM)을 제1 예비 하부 전극층(171')의 상면에 형성할 수 있다. 제1 예비 하부 전극층(171')은 복수의 홀들(H) 내부를 채우고, 적층 구조물(D)을 덮도록 형성될 수 있다.
희생층(OM)은 유기 물질을 포함할 수 있다. 희생층(OM)에 포함된 유기 물질은 점도가 낮고, 후술하는 공정에서의 제거가 용이한 특성을 가질 수 있다. 예시적인 실시예에서, 희생층(OM)은 BARC(Bottom Anti-Reflection Coating)를 포함할 수 있다. 다른 실시예에서, 희생층(OM)은 HELP(Heat Eliminable Polymer)를 포함할 수 있다. HELP는 170℃ 이하에서 소자 내부에 고체 형태로 흡착되고, 170℃ 이상에서는 기체 형태로 열 분해되어 제거될 수 있다. 희생층(OM)이 HELP를 포함하는 경우, 희생층(OM) 형성 공정은 170℃ 이하의 온도에서 수행될 수 있다.
도 6c의 공정에서 제1 예비 하부 전극층(171') 상에 유기 물질을 포함하는 희생층(OM)을 형성함으로써, 홀(H) 내부를 심(seam) 없이 코팅할 수 있다. 홀(H) 내부를 티타늄 질화물(TiN) 등과 같은 도전성 물질로 채우는 경우, 도전성 물질의 형상(morphology)이 고르지 못하여, 홀(H) 내부에 심(seam)이 형성될 수 있다. 이와 같은 상태에서 도전성 물질을 식각하는 경우, 리세스(recess) 산포가 불균일해지는 문제가 발생할 수 있다. 이로 인해, 복수의 커패시터들마다 단일 실린더 스택의 길이가 달라져, 전기 용량이 균일하지 못한 문제가 발생할 수 있다.
도 6c의 공정에서는 홀(H) 내부에 제1 예비 하부 전극층(171')을 컨포멀하게 형성한 뒤, 홀(H) 내부를 유기 물질을 포함하는 희생층(OM)으로 채움으로써, 심(seam) 없이 홀(H) 내부를 채울 수 있다.
도 6d를 참조하면, 적층 구조물(D) 상에 형성된 희생층(OM)을 제거할 수 있다. 예시적인 실시예에서, 희생층(OM)은 수소 가스(H2) 및 질소 가스(N2)를 이용한 습식 에칭(wet etching)으로 제거될 수 있다. 다만, 에칭 방법은 이에 한정되지 않으며, 희생층(OM)에 포함된 유기 물질의 종류 등에 따라 변경될 수도 있다.
도 6e를 참조하면, 복수의 홀들(H) 내부의 희생층(OM)의 적어도 일부가 제거될 수 있다. 희생층(OM)의 제거 방법은 도 6d에서 상술한 습식 에칭이 적용될 수 있다.
복수의 홀들(H) 내의 희생층(OM)에는 심(seam)이 형성되지 않으므로, 각각의 홀(H)에서 희생층(OM)은 동일한 깊이만큼 에칭될 수 있다. 복수의 홀들(H) 내부에 잔존하는 각각의 희생층(OM)은 동일한 높이를 가질 수 있다. 예시적인 실시예에서, 희생층(OM)은 제1 예비 서포터층(SL1)과 제2 예비 서포터층(SL2) 사이의 깊이까지 에칭될 수 있다. 다만, 에칭 깊이는 이에 한정되지 않는다. 예를 들어, 희생층(OM)을 식각 정지층(160)과 제1 예비 서포터층(SL1) 사이의 깊이까지 에칭하는 경우, 도 3에 도시된 커패시터(CPa)가 형성될 수 있다.
도 6f를 참조하면, 적층 구조물(D)의 상면 및 복수의 홀들(H) 내부에 형성된 제1 예비 하부 전극층(171')의 적어도 일부가 에칭될 수 있다.
제1 예비 하부 전극층(171')은 홀(H) 내부에 잔존하는 희생층(OM)과 동일한 높이까지 에칭될 수 있다. 각각의 홀(H) 내부에 잔존하는 희생층(OM)이 동일한 높이를 가지므로, 각각의 홀(H) 내부의 제1 예비 하부 전극층(171')도 동일한 높이를 갖도록 에칭될 수 있다.
도 6g를 참조하면, 복수의 홀들(H) 내부의 희생층(OM)을 전부 제거할 수 있다. 희생층(OM)의 제거 방법은 도 6d에서 상술한 습식 에칭 등이 적용될 수 있으나, 이에 한정되지 않는다. 예를 들어, 희생층(OM)이 HELP를 포함하는 경우, 희생층(OM)은 170℃ 이상의 온도에서의 열 분해에 의해 제거될 수도 있다.
각각의 홀(H) 내부에 하부면을 갖는 실린더 형상의 제1 예비 하부 전극층(171')이 형성될 수 있다. 각각의 홀(H) 내부에 형성된 제1 예비 하부 전극층(171')은 동일한 높이를 가질 수 있다.
도 6h를 참조하면, 제2 예비 하부 전극층(173')을 복수의 홀들(H)의 내부와 적층 구조물(D)의 상면에 형성할 수 있다.
제2 예비 하부 전극층(173')의 제1 부분(173L')은 복수의 홀들(H) 내부에 형성된 제1 예비 하부 전극층(171')을 덮도록 형성될 수 있다. 제1 부분(173L')은 제1 예비 하부 전극층(171')에 의해 정의되는 공간의 일부 또는 전부를 채울 수 있다. 제1 예비 하부 전극층(171')과 제1 부분(173L')은 기둥 모양을 형성할 수 있다.
제1 부분(173L') 사이에는 심(seam)이 형성될 수도 있다. 다만, 홀(H)의 크기, 제2 예비 하부 전극층(173')의 두께, 재료 등에 따라, 심 없이 제1 예비 하부 전극층(171')의 내부 공간이 전부 채워질 수 있다. 이 경우, 도 4에 도시된 커패시터(CPb)가 형성될 수 있다.
제2 예비 하부 전극층(173')의 제2 부분(173U')은 제1 예비 하부 전극층(171')이 형성되지 않은 홀(H)의 측면을 덮을 수 있다. 제2 부분(173U')은 실린더 형상을 가질 수 있다.
제2 예비 하부 전극층(173')의 제3 부분(173T')은 적층 구조물(D)의 상부면을 덮도록 형성될 수 있다.
제2 예비 하부 전극층(173')은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 예비 하부 전극층(173')은 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
도 6i를 참조하면, 제2 예비 하부 전극층(173')을 에칭하여, 제3 부분(173T')을 제거할 수 있다. 복수의 홀들(H)의 내부에서, 제1 예비 하부 전극층(171')과 제2 하부 전극층(173')의 제1 부분(173L')은 기둥 형상을 갖고, 제2 하부 전극층(173')의 제2 부분(173U')은 실린더 형상을 가질 수 있다.
도 6j를 참조하면, 적층 구조물(D) 상에 마스크(M)를 형성할 수 있다. 마스크(M)는 제1 내지 제3 몰드층들(ML1, ML2, ML3)을 식각하기 위한 식각 마스크로 제공될 수 있다. 마스크(M)는 하부 전극 구조물(도 2의 170)이 배치되는 영역을 정의할 수 있다. 마스크(M)는 복수의 홀 모양의 개구부들을 포함하는 구조일 수 있다.
도 6k를 참조하면, 마스크(M)를 식각 마스크로 이용하여 몰드층들(ML1, ML2, ML3)을 제거하고, 예비 서포터층들(SL1, SL2, SL3)의 일부를 제거할 수 있다.
마스크(M)와 z 방향으로 중첩되지 않는 몰드층들(ML1, ML2, ML3) 및 예비 서포터층들(SL1, SL2, SL3)의 부분들에 대하여 식각 공정을 수행할 수 있다. 예시적인 실시예에서, 제3 예비 서포터층(SL3)을 이방성 식각 공정으로 식각하고, 제2 예비 서포터층(SL2)을 식각하기 전에 등방성 식각 공정으로 제3 몰드층(ML3)을 제거할 수 있다. 이와 유사하게, 제2 예비 서포터층(SL2)을 이방성 식각 공정으로 식각하고, 제1 예비 서포터층(SL1)을 식각하기 전에 등방성 식각 공정으로 제2 몰드층(ML2)을 제거할 수 있다. 제1 예비 서포터층(SL1)을 이방성 식각 공정으로 식각한 뒤, 제1 몰드층(ML1)을 등방성 식각 공정으로 제거할 수 있다. 마스크(M)는 몰드층들(ML1, ML2, ML3)을 식각한 후에, 또는 몰드층들(ML1, ML2, ML3)을 식각하는 동안에 제거될 수 있다.
도 6l을 참조하면, 예비 하부 전극 구조물(170')의 두께가 얇아지도록 식각 공정을 수행하여, 하부 전극 구조물(170)을 형성할 수 있다.
도 6l의 식각 공정을 수행함으로써, 인접한 하부 전극 구조물들(170) 사이의 간격이 넓어질 수 있다. 이로써, 하부 전극 구조물들(170) 간의 쇼트(short) 불량 등을 방지할 수 있다. 하부 전극 구조물(170)은 두께가 얇아진 점을 제외하고는, 예비 하부 전극 구조물(170')과 유사한 형상을 가질 수 있다.
예비 서포터층들(도 6k의 SL1, SL2, SL3)과 이웃한 예비 하부 전극 구조물들은 식각되지 않고 잔존할 수 있다. 잔존하는 예비 서포터층들(도 6k의 SL1, SL2, SL3)은 제1 내지 제3 서포터층들(SS1, SS3, SS3)으로 정의될 수 있다. 제1 내지 제3 서포터층들(SS1, SS2, SS3)은 하부 전극 구조물들(170)의 측면 상에 배치되어, 하부 전극 구조물들(170) 중 서로 인접한 하부 전극 구조물들을 연결할 수 있다.
제1 내지 제3 서포터층들(SS1, SS2, SS3)과 인접한 하부 전극 구조물(170)은 식각되지 않고 잔존할 수 있다. 그 결과, 하부 전극 구조물(170)으로부터 제1 내지 제3 서포터층들(SS1, SS2, SS3)을 향하여 돌출하는 돌출부들(P1, P2, P3)이 형성될 수 있다. 예시적인 실시예에서, 제1 돌출부(P1)는 제1 하부 전극층(171)로부터 돌출되어, 제1 서포터층(SS1)과 접촉할 수 있다. 제2 돌출부(P2)는 제2 하부 전극층(173)의 제1 측벽부(173F)로부터 돌출되어, 제2 서포터층(SS2)과 접촉할 수 있다. 제3 돌출부(P3)는 제2 하부 전극층(173)의 제1 측벽부(173F)로부터 돌출되어, 제3 서포터층(SS3)과 접촉할 수 있다.
도 6m을 참조하면, 복수의 하부 전극 구조물들(170) 및 이와 연결되는 제1 내지 제3 서포터층들(SS1, SS2, SS3)을 덮는 유전막(180)을 형성할 수 있다.
유전막(180)은 복수의 하부 전극 구조물들(170)의 상부면 및 측면들, 식각 정지층(160)의 상부면, 및 제1 내지 제3 서포터층들(SS1, SS2, SS3)의 노출된 표면들을 컨포멀하게 덮을 수 있다. 유전막(180)은 제2 하부 전극층(173)의 제1 부분(173L)에 심이 형성된 경우, 유전막(180)은 심을 채우도록 연장될 수 있다. 유전막(180)은 고유전체(high-k dielectric), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 6n을 참조하면, 유전막(180) 상에 제1 상부 전극층(191)을 형성할 수 있다. 제1 상부 전극층(191)은 유전막(180)을 컨포멀하게 덮을 수 있다. 제1 상부 전극층(191)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.
다시 도 2를 참조하면, 제1 상부 전극층(191) 상에 제2 상부 전극층(192)을 형성할 수 있다.
제2 상부 전극층(192)은 복수의 하부 전극 구조물들(170) 사이를 채우며, 복수의 하부 전극 구조물들(170) 및 제1 내지 제3 서포터층들(SS1, SS2, SS3)을 덮을 수 있다.
제2 상부 전극층(192)은 반도체 물질, 예를 들어 불순물을 포함하는 다결정 실리콘(Si)을 포함할 수 있다. 제2 상부 전극층(192)은 제1 상부 전극층(191)과 함께 상부 전극 구조물(190)을 구성할 수 있다.
본 발명의 예시적인 실시예들에 따른 커패시터(CP)의 하부 전극 구조물(170)은 하부 전극층들이 2 회에 걸쳐 흡착되어 형성될 수 있다. 커패시터(CP)의 하부 전극 구조물(170)을 투과 전자 현미경(Transmission Electron Microscopy, TEM)으로 분석하면, 제1 및 제2 하부 전극층들(171, 173)이 확인될 수 있다.
예시적인 실시예에서, 하부 전극 구조물(170)의 기둥부(170C)에는 하부면 및 측면을 갖는 실린더 형상의 제1 하부 전극층(171) 및 제1 하부 전극층(171)의 내부 공간을 채우는 제2 하부 전극층(173)의 제1 부분(173L)이 확인될 수 있다. 하부 전극 구조물(170)의 기둥부(170P)에는 제2 하부 전극층(173)의 제1 부분(173L)으로부터 연장되는 측벽부들(173F, 173S)이 확인될 수 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 소자(200)를 도시한 것이다.
도 7은 예시적인 실시예들에 따른 반도체 소자(200)의 레이아웃도다. 도 8은 예시적인 실시예들에 따른 반도체 소자의 단면도이다. 도 8은 도 7의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따른 단면을 도시한 것이다.
도 7 및 도 8을 참조하면, 반도체 소자(200)는 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극층(240), 게이트 절연층(250), 및 커패시터(CP)를 포함할 수 있다. 반도체 소자(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 X 방향으로 서로 이격되고 Y 방향으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 Y 방향으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 반도체 소자(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 다결정 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 X 방향 및 Y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 X 방향에 따른 제1 폭과 Z 방향에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 제1 높이는 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(미도시)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(미도시)으로 기능하며, 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(미도시)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극층(240)은 채널층(230)의 양 측벽 상에서 X 방향으로 연장될 수 있다. 게이트 전극층(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 반도체 소자(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극층(240)은 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극층(240)은 도핑된 다결정 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극층(240) 사이에 개재될 수 있다. 예를 들어, 도 7에 도시된 것과 같이, 채널층(230)의 전체 측벽이 게이트 절연층(250)에 의해 둘러싸일 수 있고, 게이트 전극층(240)의 측벽 일부분이 게이트 절연층(250)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(250)은 게이트 전극층(240)의 연장 방향(즉, 제1 방향(X 방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극층(240)과 마주보는 두 측벽들만이 게이트 절연층(250)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극층(240)의 상면을 덮을 수 있다. 이와 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 스토리지 노드 콘택(260)이 배치될 수 있다. 스토리지 노드 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, X 방향 및 Y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 스토리지 노드 콘택(260)은 도핑된 다결정 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 스토리지 노드 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지층(261)이 배치되고, 식각 정지층(261)상에 커패시터(CP)가 배치될 수 있다. 커패시터(CP)는 하부 전극 구조물(170), 유전막(280), 및 상부 전극 구조물(290)을 포함할 수 있다. 예시적인 실시예에서, 커패시터(CP)는 도 1 내지 도 5를 참조로 설명한 것과 동일하거나 유사한 구조를 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
110: 기판
120: 소자 분리 영역 125: 활성 영역
130: 매립 게이트 구조물 140: 층갖간 절연층
150: 스토리지 노드 콘택 155: 랜딩 패드
160: 식각 정지층 CP: 커패시터
170: 하부 전극 구조물 180: 유전막
190: 상부 전극 구조물 SS: 서포터 구조물
D: 적층 구조물 H: 홀
ML: 몰드층 SL: 예비 서포터층
OM: 희생층 M: 마스크
120: 소자 분리 영역 125: 활성 영역
130: 매립 게이트 구조물 140: 층갖간 절연층
150: 스토리지 노드 콘택 155: 랜딩 패드
160: 식각 정지층 CP: 커패시터
170: 하부 전극 구조물 180: 유전막
190: 상부 전극 구조물 SS: 서포터 구조물
D: 적층 구조물 H: 홀
ML: 몰드층 SL: 예비 서포터층
OM: 희생층 M: 마스크
Claims (20)
- 기판;
기판 상의 스토리지 노드 콘택들;
상기 스토리지 노드 콘택들 상에 배치되는 하부 전극 구조물들;
상기 하부 전극 구조물들의 외측면의 적어도 일부 상에 구비되고, 상기 하부 전극 구조물들 중 서로 인접한 하부 전극 구조물들을 연결하는 서포터 구조물;
상기 하부 전극 구조물들 및 상기 서포터 구조물 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극 구조물을 포함하되,
각각의 상기 하부 전극 구조물들은,
각각의 상기 스토리지 노드 콘택들과 접촉하는 기둥부; 및
상기 기둥부 상에 배치되는 실린더부를 포함하고,
상기 기둥부는,
하부면 및 측면을 갖는 실린더 형상의 제1 하부 전극층; 및
적어도 상기 제1 하부 전극층의 내벽을 덮는 제1 부분을 포함하고,
상기 실린더부는,
상기 제1 부분으로부터 연장되고, 상기 제1 하부 전극층의 상단을 덮는 제2 부분을 포함하는, 반도체 소자.
- 제1항에 있어서,
각각의 상기 하부 전극 구조물들의 실린더부는 동일한 높이를 갖는, 반도체 소자.
- 제1항에 있어서,
상기 제2 부분은 상기 제1 하부 전극층의 상기 측면의 적어도 일부와 정렬되는 측면을 포함하는, 반도체 소자.
- 제1항에 있어서,
상기 실린더부의 상기 제2 부분은 제1 측벽 및 제2 측벽을 포함하고,
상기 서포터 구조물의 적어도 일부는 상기 제1 측벽과 접촉하는, 반도체 소자.
- 제4항에 있어서,
상기 제1 측벽은 상기 제2 측벽의 높이 보다 큰 높이를 갖는, 반도체 소자.
- 제1항에 있어서,
상기 서포터 구조물은 상기 기판의 상면으로부터 순차적으로 이격 배치되는 제1 내지 제3 서포터층들을 포함하는, 반도체 소자.
- 제6항에 있어서,
상기 제1 하부 전극층의 상단은 상기 제1 서포터층과 상기 제2 서포터층 사이의 레벨에 배치되는, 반도체 소자.
- 제1항에 있어서,
각각의 상기 하부 전극 구조물들은 상기 서포터 구조물을 향하여 돌출된 돌출부들을 포함하는, 반도체 소자.
- 제1항에 있어서,
상기 유전층은 각각의 상기 하부 전극 구조물들의 상기 기둥부 내로 연장되는 부분을 포함하는, 반도체 소자.
- 제1항에 있어서,
상기 기판은 소자 분리 영역에 의해 정의되는 활성 영역들; 및
상기 활성 영역들과 교차하며 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격 배치되는 매립 게이트 구조물들을 포함하는, 반도체 소자.
- 제10항에 있어서,
상기 스토리지 노드 콘택들은 상기 매립 게이트 구조물들 사이에 배치된 활성 영역들의 적어도 일부와 접촉하는, 반도체 소자.
- 제1항에 있어서,
상기 스토리지 노드 콘택들과 상기 하부 전극 구조물들 사이에 배치되는 랜딩 패드들을 더 포함하는, 반도체 소자.
- 기둥부, 및 상기 기둥부 상에 배치되고 상기 기둥부로부터 연장되는 실린더부를 포함하는 하부 전극 구조물;
상기 하부 전극 구조물 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극 구조물을 포함하되,
상기 기둥부는 제1 하부 전극층 및 상기 제1 하부 전극층 상에 배치되는 제2 하부 전극층을 포함하는, 반도체 소자.
- 제13항에 있어서,
상기 실린더부는 상기 기둥부의 상기 제2 하부 전극층으로부터 연장되는, 반도체 소자.
- 제13항에 있어서,
상기 기둥부의 상기 제1 하부 전극층은 하부면이 막힌 실린더 형상을 갖고,
상기 제2 하부 전극층은 상기 제1 하부 전극층의 상기 실린더 형상에 의해 정의되는 공간의 내벽을 덮는 부분을 포함하는, 반도체 소자.
- 제13항에 있어서,
상기 실린더부는 상기 제1 하부 전극층의 상단을 덮는, 반도체 소자.
- 기판;
기판 상의 복수의 스토리지 노드 콘택들;
각각의 상기 스토리지 노드 콘택들 상에 배치되는 커패시터들을 포함하되;
각각의 상기 커패시터들은,
기둥부, 및 상기 기둥부 상에 배치되는 실린더부를 포함하는 하부 전극 구조물들;
상기 하부 전극 구조물들 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극 구조물을 포함하되,
상기 기둥부는 제1 하부 전극층 및 상기 제1 하부 전극층 상에 배치되는 제2 하부 전극층을 포함하는, 반도체 소자.
- 제17항에 있어서,
상기 실린더부는 상기 기둥부의 상기 제2 하부 전극층으로부터 연장되는, 반도체 소자.
- 제17항에 있어서,
상기 기판의 상면으로부터 이격 배치되는 복수의 서포터층들을 더 포함하고,
상기 서포터층들은,
상기 기둥부의 외측면과 접촉하는 제1 서포터층; 및
상기 실린더부의 외측면과 접촉하는 제2 서포터층을 포함하는, 반도체 소자.
- 제19항에 있어서,
상기 실린더부는 상기 기둥부의 상기 제2 하부 전극층으로부터 연장된 부분을 포함하고,
상기 제1 서포터층은 상기 기둥부의 상기 제1 하부 전극층과 접촉하고,
상기 제2 서포터층은 상기 기둥부의 상기 제2 하부 전극층으로부터 연장된 상기 실린더부의 부분과 접촉하는, 반도체 소자.
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