KR20240009650A - 반도체 소자 - Google Patents

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이상호
정문영
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴, 상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물, 및 상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 수직 패턴의 상기 제1 측면 상의 게이트 전극, 및 상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고, 상기 백 게이트 구조물은, 상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극, 및 상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물을 포함하고, 상기 유전체 구조물은 에어 갭(air gap)을 포함하는 반도체 소자.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고성능의 반도체 소자를 제조하기 위해서, 인접한 도전 구조물들 사이를 이격시키는데 최적화된 스페이서 구조물을 형성하기 위한 기술이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 고집적화를 할 수 있거나 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴, 상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물, 및 상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 수직 패턴의 상기 제1 측면 상의 게이트 전극, 및 상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고, 상기 백 게이트 구조물은, 상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극, 및 상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물을 포함하고, 상기 유전체 구조물은 에어 갭(air gap)을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 수평 방향으로 연장되는 비트라인 구조물, 상기 비트라인 구조물 상에 배치되고, 서로 이격된 제1 수직 패턴 및 제2 수직 패턴, 상기 비트라인 구조물 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 각각 연장되고, 서로 평행한 제1 게이트 구조물 및 제2 게이트 구조물, 및 상기 제1 및 제2 게이트 구조물들 사이의 백 게이트 구조물을 포함하되, 상기 제1 및 제2 수직 패턴들의 각각은, 상기 비트라인 구조물과 전기적으로 연결되는 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하고, 상기 제1 및 제2 수직 패턴들의 상기 수직 채널 영역들은 상기 제1 및 제2 게이트 구조물들 사이에 배치되고, 상기 백 게이트 구조물은, 상기 제1 및 제2 수직 패턴들 사이에 배치되는 백 게이트 전극, 상기 백 게이트 전극과 상기 제1 수직 패턴 사이의 제1 에어 갭, 및 상기 백 게이트 전극과 상기 제2 수직 패턴 사이의 제2 애어 갭을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴, 상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물, 및 상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 수직 패턴의 상기 제1 측면 상의 게이트 전극, 및 상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고, 상기 백 게이트 구조물은, 상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극, 및 상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물을 포함하고, 상기 게이트 유전층의 수직 방향으로의 제1 길이는 상기 유전체 구조물의 상기 수직 방향으로의 제2 길이보다 클 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴, 상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물, 및 상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 수직 패턴의 상기 제1 측면 상의 게이트 전극, 및 상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고, 상기 백 게이트 구조물은, 상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극, 상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물, 상기 백 게이트 전극 및 상기 유전체 구조물 상의 제1 보조 구조물, 및 상기 백 게이트 전극 아래의 제2 보조 구조물을 포함하고, 상기 유전체 구조물은 에어 갭(air gap)을 포함하며, 상기 제1 보조 구조물은 상기 유전체 구조물의 상면을 정의하고, 상기 제2 보조 구조물은 상기 에어 갭의 하면을 정의할 수 있다.
게이트 전극 및 수직 채널 영역 사이의 게이트 유전층과 다른 구조를 갖는 유전체 구조물을 백 게이트 전극 및 수직 채널 영역 사이에 배치시킴으로써 고집적화되거나 전기적 특성이 향상된 반도체 소자가 제공될 수 있다. 유전체 구조물은 게이트 유전층보다 유전율이 낮은 물질, 예를 들어 에어 갭(air gap)을 포함함으로써 수직 채널 영역에 대한 백 게이트 전극의 제어 능력을 상대적으로 감소시킬 수 있다. 이에 따라, 수직 채널 영역에 대한 게이트 전극의 제어 능력을 상대적으로 증가시키면서도 고집적화된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 8a 내지 도 21b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 도면들이다.
도 22a 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 도면들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 1은 에어 갭(132_AG, 도 2 참조)이 배치되는 영역에 대한 평면 부분을 포함하여 도시한다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 하부 절연층들(101), 하부 절연층들(101) 상에서 제1 수평 방향, 예를 들어 X 방향으로 연장되는 비트라인 구조물(110), 하부 절연층들(101) 및 비트라인 구조물(110) 상에서 서로 이격되어 제2 수평 방향, 예를 들어 Y 방향으로 연장되는 라인 구조물들(120), 상기 하부 절연층들(101) 및 비트라인 구조물(110) 상에서 라인 구조물들(120)의 측면을 덮는 중간 절연층(103), 중간 절연층(103) 상의 상부 절연층들(107), 상부 절연층들(107) 상의 정보 저장 구조물들(180), 및 상부 절연층들(107)을 관통하여 라인 구조물들(102)과 정보 저장 구조물들(180)을 연결하는 콘택 패턴들(170)을 포함할 수 있다.
예시적인 실시예에서, 라인 구조물들(120)은 제1 수평 방향(X)으로 서로 이격되어 평행하게 연장되는 제1 라인 구조물(120_1) 및 제2 라인 구조물(120_2)을 포함할 수 있다.
라인 구조물들(120) 각각은, 백 게이트 구조물(130), 백 게이트 구조물(130)의 양 측에서 제2 수평 방향(Y)을 따라 단속적으로 연장되는 수직 패턴들(140), 수직 패턴들(140)의 적어도 일 측에 배치되는 게이트 구조물들(160)을 포함할 수 있다. 수직 패턴들(140) 각각은 제1 소스/드레인 영역(140SD1), 제1 소스/드레인 영역(140SD1)보다 높은 레벨의 제2 소스/드레인 영역(140SD2), 및 제1 및 제2 소스/드레인 영역들(140SD1, 140SD2) 사이의 수직 채널 영역(140VC)을 포함할 수 있다.
반도체 소자(100)는 수직 패턴들(140), 수직 패턴들(140)과 전기적으로 연결되는 비트라인 구조물(110), 및 수직 패턴들(140)의 적어도 일 측에 배치되는 게이트 구조물들(160)로 구성되는 수직형 트랜지스터(Vertical Channel Transistor)를 포함할 수 있다.
반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
하부 절연층들(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 탄질화물(SiCN) 등과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 하부 절연층들(101)은 차례로 적층된 제1 내지 제4 하부 절연층들(101a, 101b, 101c, 101d)을 포함할 수 있다. 제1 하부 절연층(101a)은 다른 구조물과 접착하기 위한 접착층일 수 있고, 제4 하부 절연층(101d)은 비트라인 구조물(110)의 하면을 덮는 절연층일 수 있다. 다만, 실시예들에 따라, 하부 절연층들(101)의 층 수 및 물질은 다양하게 변경될 수 있다.
비트라인 구조물(110)은 하부 절연층들(101) 상에서 제1 수평 방향(X)으로 연장될 수 있다. 예시적인 실시예에서, 비트라인 구조물(110)은 하부 절연층들(101) 내에 매립될 수 있다. 예를 들어, 제4 절연층(101d)은 비트라인 구조물(110)의 하부면 및 측면들을 덮을 수 있다.
비트라인 구조물(110)은 수직 패턴(140)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인 구조물(110)은 수직 패턴(140)의 제1 소스/드레인 영역(140SD1)과 접촉하며 전기적으로 연결될 수 있다.
비트라인 구조물(110)은 복수 개일 수 있으며, 복수의 비트라인 구조물들(110)은 상기 제1 수평 방향과 수직인 방향으로 서로 이격되어 평행하게 연장될 수 있다.
비트라인 구조물(110)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 하부 도전성 라인들(39) 및 상기 하부 콘택 구조물들(36) 중 적어도 하나는 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예에서, 비트라인 구조물(110)은 하부 절연층들(101) 상에 차례로 적층된 제1 내지 제3 도전 패턴들(110a, 110b, 110c)을 포함할 수 있다. 제1 도전 패턴(110a)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 제2 도전 패턴(110b)은 예를 들어 티타늄 질화물(TiN) 등의 금속 질화물 또는 티타늄 실리사이드(TiSi) 등의 실리사이드 물질을 포함할 수 있고, 제3 도전 패턴(110c)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제3 도전 패턴(110c)은 불순물이 도핑된 층일 수 있다. 다만, 실시예들에 따라, 비트라인 구조물(110)을 이루는 층들의 물질, 층 수, 및 두께는 다양하게 변경될 수 있다.
수직 패턴들(140) 각각은, 비트라인 구조물(110)과 접촉하는 제1 소스/드레인 영역(140SD1), 콘택 패턴(170)과 연결되는 제2 소스/드레인 영역(140SD2) 및 제1 및 제2 소스/드레인 영역들(140SD1, 140SD2) 사이의 수직 채널 영역(140VC)을 포함할 수 있다.
예시적인 실시예에서, 제1 및 제2 소스/드레인 영역들(140SD1, 140SD2)은 제1 도전형일 수 있고, 수직 채널 영역(140VC)은 상기 제1 도전형과 다른 제2 도전형을 갖거나 도핑되지 않은 진성 영역일 수 있다. 예를 들어, 제1 도전형은 N형의 도전형일 수 있고, 제2 도전형은 P형의 도전형일 수 있다.
예시적인 실시예에서, 수직 패턴들(140)은 단결정 반도체 물질을 포함할 수 있다. 상기 단결정 반도체 물질은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있고, 예를 들어, 실리콘, 실리콘 카바이드, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 단결정 반도체일 수 있다. 다만, 실시예들에 따라, 수직 패턴들(140)은 다결정 반도체 물질, IGZO(Indium Gallium Zinc Oxide) 등의 산화물 반도체 물질, 또는 MoS2 등의 2차원 물질 중 적어도 하나를 포함할 수도 있다.
수직 패턴들(140)은 제2 수평 방향(Y)으로 서로 이격되면서 배열되는 제1 수직 패턴들(140_1) 및 제2 수평 방향으로 서로 이격되면서 배열되고 제1 수평 방향(X)에서 제1 수직 패턴들(140_1)과 이격된 제2 수직 패턴들(140_2)을 포함할 수 있다. 제1 수직 패턴들(140_1)은 백 게이트 구조물(130)의 일측에 배치되고, 제2 수직 패턴들(140_1)은 백 게이트 구조물(130)의 상기 일측과 대향하는 타 측에 배치될 수 있다.
백 게이트 구조물(130)은 하부 절연층들(101) 상에서 비트라인 구조물(110)의 상부면을 교차하여 제2 수평 방향(Y)으로 연장될 수 있다.
백 게이트 구조물(130)은 제2 수평 방향으로 연장되는 백 게이트 전극(135), 백 게이트 전극(135)의 양 측에 배치되는 유전체 구조물들(132), 백 게이트 전극(135) 상의 제1 보조 구조물(136), 및 백 게이트 전극(135) 아래의 제2 보조 구조물(137)을 포함할 수 있다.
백 게이트 전극(135)은 수직 패턴들(140) 각각의 수직 채널 영역(140VC) 내에 트랩되는 차지들(charges)을 제거하는 역할을 수행할 수 있다. 수직 채널 영역들(140VC)은 플로팅 바디일 수 있으며, 백 게이트 전극(135)은 수직 채널 영역(140VC)의 플로팅 바디 효과(floating body effect)에 의한 반도체 소자(100)의 성능 열화를 방지 또는 최소화하기 위해 플로팅된 수직 채널 영역(140VC)을 보완하기 위한 구조물일 수 있다.
백 게이트 전극(135)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 백 게이트 전극(135)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiAlC, TaAlC, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 백 게이트 전극(135)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
예시적인 실시예에서, 백 게이트 전극(135)은 게이트 전극(165)과 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고 다른 물질을 포함할 수도 있다.
유전체 구조물들(132)은 하부 절연층들(101) 상에서 백 게이트 전극(135)의 양측을 따라 제2 수평 방향(Y)으로 연장될 수 있다.
예시적인 실시예에서, 유전체 구조물들(132)은 백 게이트 전극(135)의 일측에 배치되는 제1 유전체 구조물(132_1) 및 백 게이트 전극(135)의 상기 일측과 대향하는 타측에 배치되는 제2 유전체 구조물(132_2)을 포함할 수 있다. 제1 유전체 구조물(132_1)은 백 게이트 전극(135)과 제1 수직 패턴들(140_1) 사이에 배치되는 부분을 포함하고, 제2 유전체 구조물(132_2)은 백 게이트 전극(135)과 제2 수직 패턴들(140_2) 사이에 배치되는 부분을 포함할 수 있다.
유전체 구조물들(132)은 백 게이트 전극(135)과 수직 패턴들(140) 사이에 배치되어 백 게이트 전극(135)과 수직 패턴들(140)을 이격시킬 수 있다.
유전체 구조물들(132)은 게이트 유전층(162)과 다른 물질을 포함할 수 있다. 유전체 구조물들(132)은 게이트 유전층(162)보다 유전율이 낮은 물질을 포함할 수 있다.
예시적인 실시예에서, 유전체 구조물들(132) 각각은 에어 갭(air gap)(132_AG) 및 제1 스페이서(132_S1)를 포함할 수 있다.
에어 갭(132_AG)은 수직 채널 영역(140VC) 및 백 게이트 전극(135) 사이에서 수직 방향(Z)으로 연장될 수 있다. 백 게이트 구조물(130)은 에어 갭(132_AG)을 포함함에 따라, 수직 채널 영역(140VC) 및 백 게이트 전극(135) 사이의 거리를 상대적으로 좁혀 고집적화를 이루면서도, 백 게이트 전극(135)에 의한 반도체 소자(100)의 특성 열화를 방지할 수 있다. 예를 들어, 상기 특성 열화는 백 게이트 전극(135)과 수직 채널 영역(140VC) 간의 거리가 좁아짐에 따라, 수직 채널 영역(140VC)에 대한 게이트 전극(165)의 제어 능력이 감소되는 것을 의미할 수 있다. 에어 갭(132_AG)은 게이트 유전층(162)보다 낮은 유전율을 갖는 층이므로, 상대적으로 작은 두께를 가지면서도 게이트 전극(165)의 제어 능력을 열화시키지 않을 수 있다. 이에 따라, 고집적화를 이루면서도 전기적 특성이 향상된 반도체 소자(100)가 제공될 수 있다.
예시적인 실시예에서, 수직 패턴들(140) 각각의 제1 소스/드레인 영역(140SD1)의 상면은 에어 갭(132_AG)의 하면과 동일하거나 낮은 레벨에 위치할 수 있다.
예시적인 실시예에서, 수직 패턴들(140) 각각의 제2 소스/드레인 영역(140SD2)의 하면은 에어 갭(132_AG)의 상면과 동일하거나 높은 레벨에 위치할 수 있다.
제1 스페이서(132_S1)는 에어 갭(132_AG)의 적어도 일면을 한정하여, 에어 갭(132_AG)의 적어도 일면, 예를 들어 일측면 및 상면을 정의할 수 있다. 에어 갭(132_AG)의 상기 일측면과 대향하는 타측면은 백 게이트 전극(135)에 의해 정의될 수 있다.
예시적인 실시예에서, 제1 스페이서(132_S1)는 에어 갭(132_AG) 및 수직 패턴들(140) 사이에서 연장되는 수직 연장부(132_S1v) 및 수직 연장부(132_S1v)의 상단으로부터 백 게이트 전극(135)으로 향하여 연장되는 수평 연장부(132_S1h)를 포함할 수 있다. 수평 연장부(132_S1h)는 백 게이트 전극(135)과 접촉할 수 있다.
제1 스페이서(132_S1)는 게이트 유전층(162)과 다른 물질을 포함할 수 있다. 제1 스페이서(132_S1)는 SiO, SiN, SiOC, SiON, SiCN, SiOCN, SiOCH, 또는 SiOF 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 제1 스페이서(132_S1)의 두께는 에어 갭(132_AG)의 두께 또는 게이트 유전층(162)의 두께보다 작을 수 있으나, 이에 한정되지 않는다.
제1 보조 구조물(136)은 백 게이트 전극(135) 및 유전체 구조물들(132) 상에 배치될 수 있다. 제1 보조 구조물(136)은 상부 절연층들(107)과 유전체 구조물들(132) 사이에 배치되어 상부 절연층들(107)과 유전체 구조물들(132)을 물리적으로 이격시킬 수 있다. 제1 보조 구조물(136)은 유전체 구조물들(132) 각각의 상면을 정의할 수 있다. 제1 보조 구조물(136)의 상면은 게이트 유전층(162)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
수직 패턴들(140)은 유전체 구조물(132)의 측면을 따라 제1 보조 구조물(136)의 측면 상으로 연장되는 부분을 포함할 수 있다. 유전체 구조물(132)의 상기 측면과 제1 보조 구조물(136)의 상기 측면은 실질적으로 공면을 이룰 수 있다.
제1 보조 구조물(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄질화물과 같은 절연성 구조물을 포함할 수 있다.
제2 보조 구조물(137)은 백 게이트 전극(135) 아래에 배치될 수 있다. 제2 보조 구조물(137)은 비트라인 구조물(110) 및 백 게이트 전극(135) 사이에 배치될 수 있다.
제2 보조 구조물(137)은 에어 갭(132_AG)의 하면을 정의할 수 있다. 제2 보조 구조물(137)의 상면은 백 게이트 전극(135)의 하면과 접촉하는 제1 면 및 에어 갭(132_AG)의 하면과 접촉하는 제2 면을 포함할 수 있다.
예시적인 실시예에서, 제1 스페이서(132_S1)는 제2 보조 구조물(137)과 수직 패턴들(140) 사이로 연장될 수 있으나, 이에 한정되지 않는다.
예시적인 실시예에서, 제2 보조 구조물(137)은 백 게이트 전극(135)의 하면 및 에어 갭(132_AG)의 하면을 덮으면서, 수직 패턴들(140)의 측면을 따라 아래로 연장되는 제1 층(137a) 및 제1 층(137a)과 비트라인 구조물(110) 사이 또는 제1 층(137a)과 하부 절연층들(101) 사이를 채우는 제2 층(137b)을 포함할 수 있다. 제1 층(137a)은 컨포멀한 두께를 가질 수 있다. 제2 보조 구조물(137)의 제1 및 제2 층들(137a, 137b)은 절연성 물질일 수 있다. 제1 층(137a) 및 제2 층(137b)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 층(137a)은 SiN, SiBN 및 SiCN 중 적어도 하나이고, 제2 층(137b)은 SiOx일 수 있다. 제2 보조 구조물(137)은 제1 층(137a) 및 제2 층(137b)을 포함함에 따라, 에어 갭(132_AG)의 공간을 상대적으로 더 크게 확보하도록 에어 갭(132_AG)의 하면을 정의할 수 있다. 다만, 실시예들에 따라, 제2 보조 구조물(137)을 이루는 물질의 종류, 층 수, 및 두께는 다양하게 변경될 수 있다.
게이트 구조물들(160)은 백 게이트 구조물(130)의 양 측에서 제2 수평 방향(Y)으로 연장될 수 있다. 게이트 구조물들(160)은 제1 수평 방향(X)으로 서로 이격되어 평행하게 연장될 수 있다.
게이트 구조물들(160)은 제2 수평 방향(Y)으로 연장되면서 제1 수직 패턴들(140_1)의 적어도 일측을 둘러싸는 제1 게이트 구조물(160_1) 및 제1 게이트 구조물(160_1)과 제1 수평 방향(X)으로 이격되고 제2 수평 방향(Y)으로 연장되면서 제2 수직 패턴들(140_2)의 적어도 일측을 둘러싸는 제2 게이트 구조물(160_2)을 포함할 수 있다.
게이트 구조물들(160) 각각은 게이트 유전층(162), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함할 수 있다. 제1 게이트 구조물(160_1)은 제1 게이트 유전층(162_1), 제1 게이트 전극(165_1), 및 제1 게이트 캡핑층(166_1)을 포함할 수 있고, 제2 게이트 구조물(160_2)은 제2 게이트 유전층(162_2), 제2 게이트 전극(165_2), 및 제2 게이트 캡핑층(166_2)을 포함할 수 있다.
게이트 유전층(162)은 하부 절연층들(101) 상에서 게이트 전극(165) 및 수직 패턴들(140) 사이에 배치될 수 있다.
예시적인 실시예에서, 게이트 유전층(162)은 백 게이트 구조물(130)의 측면 및 백 게이트 구조물의 측면 상에 배치된 수직 패턴들(140)의 측면들을 컨포멀하게 덮도록 배치될 수 있다. 예시적인 실시예에서, 제1 게이트 유전층(162_1)은 백 게이트 구조물(130)의 일측면 및 백 게이트 구조물(130)의 측면 상에서 돌출된 제1 수직 패턴들(140_1)의 측면들을 덮도록 배치될 수 있다.
예시적인 실시예에서, 게이트 유전층(162)은 수직 패턴들(140)과 수직 방향(Z)에서 실질적으로 동일한 길이를 가질 수 있다. 예를 들어, 게이트 유전층(162)은 비트라인 구조물(110)의 상면과 접촉하는 하면 및 상부 절연층들(107)의 하면과 접촉하는 상면을 가질 수 있고, 게이트 유전층(162)의 길이는 게이트 유전층(162)의 상기 하면 및 상기 상면 사이의 거리를 의미할 수 있다.
수직 방향(Z)에서, 게이트 유전층(162)의 길이 및/또는 수직 패턴들(140)의 길이는 에어 갭(132_AG)의 길이보다 클 수 있다.
게이트 유전층(162)은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 유전층(162)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(165)은 하부 절연층들(101) 상에서 게이트 유전층(162)의 적어도 일측 상에 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 수직 패턴들(140)과 이격될 수 있다. 예시적인 실시예에서, 제1 게이트 전극(165_1)은 제1 게이트 유전층(162_1)에 의해 제1 수직 패턴들(140_1)과 이격될 수 있다.
예시적인 실시예에서, 게이트 전극(165)은 제1 수평 방향(X)으로 제1 폭을 갖는 부분 및 상기 제1 폭보다 큰 제2 폭을 갖는 부분을 교대로 포함하며 제2 수평 방향(Y)으로 연장될 수 있다. 이는, 백 게이트 구조물(130)의 측면 상에서 단속적으로 연장되는 수직 패턴들(140) 및 이를 컨포멀하게 덮는 게이트 유전층(162)에 의한 구조일 수 있다. 즉, 게이트 전극(165)은 제2 수평 방향(Y 방향)으로 연장되는 일측면 및 상기 일측면과 대향하면서 게이트 유전층(162)과 접하는 타측면을 포함함에 따라 상기 제1 폭 및 상기 제2 폭을 갖는 부분들이 교대로 반복될 수 있다.
실시예들에 따라, 게이트 전극(165)은 수직 패턴(140)의 세 면을 둘러싸도록 배치될 수도 있다.
게이트 전극(165)은 수직 방향(Z)에서의 게이트 유전층(162)의 길이 또는 수직 패턴들(140) 각각의 길이보다 짧은 길이를 가질 수 있다. 게이트 전극(165)은 하부 절연층(103)으로부터 이격되고, 중간 절연층(103)은 하부 절연층들(101)과 게이트 전극(165) 사이의 공간을 채울 수 있다. 또한, 게이트 전극(165)은 상부 절연층들(107)로부터 이격되고 게이트 캡핑층(166)은 상부 절연층들(107) 및 게이트 전극(165) 사이에 배치될 수 있다. 이는, 수직 방향(Z)과 수직인 수평 방향에서, 게이트 전극(165)과 제1 및 제2 소스/드레인 영역들(140SD1, 140SD2)이 중첩되지 않도록 하기 위함일 수 있다.
게이트 전극(165)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(165)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 전극(165)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다.
게이트 캡핑층(166)은 게이트 전극(165) 상에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 유전층(162)의 적어도 일측을 따라 연장되도록 배치될 수 있다. 예시적인 실시예에서, 게이트 캡핑층(166)은 게이트 전극(165)과 수직 방향(Z 방향)으로 완전히 중첩될 수 있다. 예시적인 실시예에서, 제1 게이트 캡핑층(166_1)은 제1 게이트 전극(165_1) 상에서 제1 게이트 유전층(162_1)의 적어도 일측을 따라 연장될 수 있다.
게이트 캡핑층(166)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 탄질화물(SiCN) 등과 같은 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 게이트 캡핑층(166)은 중간 절연층(103)과 다른 물질을 포함할 수 있다. 게이트 캡핑층(166)은 예를 들어 실리콘 질화물을 포함할 수 있다.
도 3을 참조할 때, 제1 수직 패턴들(140_1) 각각은 제1 측면(140S1) 및 제1 측면(140S1)과 대향하는 제2 측면(140S2)을 가질 수 있다. 제1 게이트 구조물(160_1)은 제1 측면(140S1)과 마주보고, 백 게이트 구조물(130)은 제2 측면(140S2)과 마주볼 수 있다. 제1 게이트 전극(165_1)은 제1 측면(140S1) 상에 배치되고, 제1 게이트 유전층(162_1)은 제1 수직 패턴들(140_1)과 제1 게이트 전극(165_1) 사이에 배치되는 부분을 포함할 수 있다. 백 게이트 전극(135)은 제2 측면(140S2) 상에 배치되고, 제1 유전체 구조물(132_1)은 제1 수직 패턴들(140_1)과 백 게이트 전극(135) 사이에 배치되는 부분을 포함할 수 있다. 제1 유전체 구조물(132_1)은 제1 수직 패턴들(140_1)의 제2 측면(140S2) 및 제2 측면(140S2)과 마주보는 백 게이트 전극(135)의 측면과 각각 접촉할 수 있다.
제2 수직 패턴들(140_2) 각각은 제3 측면(140S3) 및 제3 측면(140S3)과 대향하는 제4 측면(140S4)을 가질 수 있다. 제2 게이트 구조물(160_2)은 제3 측면(140S3)과 마주보고, 백 게이트 구조물(130)은 제4 측면(140S4)과 마주볼 수 있다. 제2 게이트 전극(165_2)은 제3 측면(140S3) 상에 배치되고, 제2 게이트 유전층(162_2)은 제2 수직 패턴들(140_2)과 제2 게이트 전극(165_2) 사이에 배치되는 부분을 포함할 수 있다. 백 게이트 전극(135)은 제4 측면(140S4) 상에 배치되고, 제2 유전체 구조물(132_2)은 제2 수직 패턴들(140_2)과 백 게이트 전극(135) 사이에 배치되는 부분을 포함할 수 있다. 제2 유전체 구조물(132_2)은 제2 수직 패턴들(140_2)의 제4 측면(140S4) 및 제4 측면(140S4)과 마주보는 백 게이트 전극(135)의 측면과 각각 접촉할 수 있다.
중간 절연층(103)은 비트라인 구조물들(110) 및 하부 절연층들(101)의 상면과 함께 라인 구조물들(120)의 측면을 덮을 수 있다. 중간 절연층(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 탄질화물(SiCN) 등과 같은 절연성 물질을 포함할 수 있다.
상부 절연층들(107)은 라인 구조물들(120) 및 중간 절연층(103) 상에서 라인 구조물들(120)의 상면 및 중간 절연층(103)의 상면을 덮을 수 있다. 상부 절연층들(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 탄질화물(SiCN) 등과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 상부 절연층들(107)은 차례로 적층되는 제1 내지 제3 상부 절연층들(107a, 107b, 107c)을 포함할 수 있다. 예를 들어, 제2 상부 절연층(107b)은 실리콘 산화물을 포함하고, 제3 상부 절연층(107c)은 실리콘 질화물을 포함할 수 있다. 다만, 상부 절연층들(107)의 층 수 및 물질의 종류는 이에 한정되지 않고 다양하게 변경될 수 있다.
콘택 패턴들(170)은 상부 절연층들(107)을 관통하여 수직 패턴들(140)과 접촉하여 수직 패턴들(140)과 전기적으로 연결될 수 있다. 콘택 패턴들(170)은 수직 패턴들(140)의 제2 소스/드레인 영역(140SD2)과 접촉할 수 있다. 콘택 패턴들(170)은 수직 패턴들(140)과 정보 저장 구조물(180)을 전기적으로 연결시킬 수 있다.
콘택 패턴들(170)의 하면은 수직 패턴들(140) 및 게이트 유전층(162)과 접촉하는 것으로 도시되어 있으나, 실시예들에 따라 콘택 패턴들(170)의 상기 하면은 게이트 캡핑층(166) 및/또는 제1 보조 구조물(136)과도 접촉할 수 있다.
콘택 패턴들(170)은 도전성 물질, 예를 들어, 도핑된 단결정 실리콘, 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 콘택 패턴들(170)은 차례로 적층된 제1 내지 제4 콘택 층들(170a, 170b, 170c, 170d)을 포함할 수 있다. 예를 들어, 제1 콘택 층(170a)은 도핑된 단결정 실리콘을 포함하고, 제2 콘택 층(170b)은 도핑된 다결정 실리콘을 포함하며, 제3 콘택 층(170c)은 실리사이드 물질을 포함하고, 제4 콘택 층(170d)은 금속을 포함할 수 있다. 다만, 실시예들에 따라, 콘택 패턴들(170)의 층 수 및 물질의 종류는 다양하게 변경될 수 있다.
정보 저장 구조물들(180)은 콘택 패턴들(170)과 전기적으로 연결되는 제1 전극들(182), 제1 전극들(182)을 덮는 제2 전극(186), 및 제1 전극들(182) 및 제2 전극(186) 사이의 유전체층(184)을 포함할 수 있다.
예시적인 실시예에서, 정보 저장 구조물들(180)은 디램에서 정보를 저장하는 커패시터일 수 있다. 예를 들어, 정보 저장 구조물들(180)의 유전체층(184)은 디램의 커패시터 유전체 층일 수 있으며, 유전체층(184)은 고유전체, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
실시예들에 따라, 정보 저장 구조물들(180)은 디램과 다른 메모리의 정보를 저장하는 구조물일 수 있다. 예를 들어, 정보 저장 구조물들(180)의 유전체층(184)은 강유전체 메모리(FeRAM)의 커패시터 유전체 층일 수 있다. 이 경우, 유전체층(184)은 분극 상태를 이용하여 데이터를 기록할 수 있는 강유전체층일 수 있다. 상기 강유전체층은 또한, 다른 실시예에서, 유전체층(184)은 실리콘 산화물 또는 고유전체(high-k dielectric) 중 적어도 하나를 포함하는 하부 유전체층 및 상기 하부 유전체층 상에 배치되는 강유전체층을 포함할 수도 있다.
이하에서, 도 4a 내지 도 7을 참조하여, 상술한 실시예의 구성요소들의 다양한 변형예들을 설명하기로 한다. 이하에서 설명하는 상술한 실시예들의 구성요소들의 다양한 변형예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형 또는 대체될 수 있는 구성요소들은 이하의 도면들을 참조하여 설명하지만, 변형 또는 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자를 구성할 수 있다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 4a 내지 도 4e는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 소자(100a)에서, 제2 보조 구조물(137)의 상면은 백 게이트 전극(135)의 하면과 접촉하는 제1 면(137_US1) 및 에어 갭(132_AG)의 하면과 접촉하는 제2 면(137_US2)을 포함할 수 있다. 에어 갭(132_AG)의 하면은 제2 면(137_US2)에 의해 정의될 수 있다. 제2 면(137_US2)은 제1 면(137_US1)보다 높은 레벨에 위치할 수 있다. 이는, 제2 보조 구조물(137)의 제1 층(137a)이 백 게이트 전극(135) 및 제1 스페이서(132_S1) 사이로 일부 연장되어 제2 면(137_US2)을 형성하기 때문일 수 있다. 이에 따라, 제1 층(137a)은 백 게이트 전극(135)의 하면으로부터 측면 일부를 덮도록 연장될 수 있다.
도 4b를 참조하면, 반도체 소자(100b)에서, 게이트 유전층(162)의 제1 두께(t1)는 유전체 구조물들(132b) 각각의 제2 두께(t2)보다 클 수 있다.
제1 스페이서(132_S1b)의 두께 및 에어 갭(132_AGb)의 두께의 합은 게이트 유전층(162)의 두께보다 작을 수 있다.
유전체 구조물들(132b)이 게이트 유전층(162)에 비해 유전율이 낮은 에어 갭(132_AGb)을 포함함에 따라, 제1 두께(t1)보다 작은 두께로 유전체 구조물들(132b)을 형성할 수 있어 고집적화된 반도체 소자(100b)가 제공될 수 있다.
도 4c를 참조하면, 반도체 소자(100c)는 도 3과 다른 게이트 전극(165) 구조를 가질 수 있다.
게이트 전극(165)의 하면(165_LS)은 백 게이트 전극(135)의 하면(135_LS)보다 낮은 레벨에 위치할 수 있다. 이 경우, 게이트 전극(165)의 하면(165_LS)은 제2 보조 구조물(137)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 게이트 전극(165)의 상면과 백 게이트 전극(135)의 상면은 실질적으로 동일한 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.
수직 방향(Z)에서, 게이트 전극(165)의 길이는 백 게이트 전극(135)의 길이보다 길 수 있다. 이에 따라, 수직 채널 영역(140VC)에 대한 게이트 전극(165)의 제어 능력이 향상될 수 있다.
도 4d를 참조하면, 반도체 소자(100d)는 도 3과 다른 게이트 전극(165) 구조를 가질 수 있다.
게이트 전극(165)의 상면(165_US)은 백 게이트 전극(135)의 상면(135_US)보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 게이트 전극(165)의 하면과 백 게이트 전극(135)의 하면은 실질적으로 동일한 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.
수직 방향(Z)에서, 게이트 전극(165)의 길이는 백 게이트 전극(135)의 길이보다 길 수 있다. 이에 따라, 수직 채널 영역(140VC)에 대한 게이트 전극(165)의 제어 능력이 향상될 수 있다.
제1 보조 구조물(136)의 상면과 게이트 캡핑층(166)의 상면은 실질적으로 동일한 레벨에 위치하나, 제1 보조 구조물(136)의 하면은 게이트 캡핑층(166)의 하면보다 낮은 레벨에 위치할 수 있다. 게이트 캡핑층(166)과 제1 보조 구조물(136)은 별도의 공정을 통해 형성됨에 따라, 서로 다른 레벨의 하면들을 가질 수 있다.
도 4e를 참조하면, 반도체 소자(100e)는 도 3과 다른 백 게이트 전극(135e) 구조를 가질 수 있다.
백 게이트 전극(135e)의 상단부는 제1 보조 구조물(136)의 하면 일부를 관통하여 제1 보조 구조물(136) 내로 연장될 수 있다. 이는, 백 게이트 전극(135e)에 대응되는 콘택 홀 형성 공정에서 제1 보조 구조물(136) 일부를 리세스하기 때문일 수 있다. 이에 따라, 백 게이트 전극(135e)의 상면은 유전체 구조물들(132)의 상면보다 높은 레벨에 위치할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 5는 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응되는 영역을 도시한다.
도 5를 참조하면, 반도체 소자(200)는 도 2의 반도체 소자(100)와 다른 라인 구조물들(220)을 포함할 수 있다.
라인 구조물들(220) 각각은 백 게이트 구조물(230), 백 게이트 구조물(230)의 양 측에서 제2 수평 방향(Y)을 따라 단속적으로 연장되는 수직 패턴들(140), 및 백 게이트 구조물(230)의 양 측에서 수직 패턴들(140)의 적어도 일측을 따라 연장되는 게이트 구조물들(160)을 포함할 수 있다.
백 게이트 구조물(230)은 백 게이트 전극(235)의 양 측에 배치되는 유전체 구조물들(232)을 포함할 수 있다.
유전체 구조물들(232) 각각은 에어 갭(232_AG), 제1 스페이서(232_S1), 및 제2 스페이서(232_S2)를 포함할 수 있다. 에어 갭(232_AG) 및 제1 스페이서(232_S1)는 도 2에서 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
제2 스페이서(232_S2)는 에어 갭(232_AG) 및 백 게이트 전극(235) 사이에 배치되어 에어 갭(232_AG)의 일측을 정의할 수 있다. 제2 스페이서(232_S2)는 백 게이트 전극(235)의 측면을 따라 연장되어 백 게이트 전극의 상면을 덮을 수 있다. 제2 스페이서(232_S2)는 제1 스페이서(232_S1)의 수평 연장부와 접촉할 수 있다.
제2 스페이서(232_S2)는 SiO, SiN, SiOC, SiON, SiCN, SiOCN, SiOCH, 또는 SiOF 중 적어도 하나를 포함할 수 있다. 제2 스페이서(232_S2)는 제1 스페이서(232_S1)와 동일한 물질을 포함할 수 있으나, 이에 한정되지 않고 서로 다른 절연 물질을 포함할 수도 있다.
예시적인 실시예에서, 제2 스페이서(232_S2)는 제1 스페이서(232_S1)와 실질적으로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 6은 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응되는 영역을 도시한다.
도 6을 참조하면, 반도체 소자(300)는 도 2의 반도체 소자(100)와 다른 라인 구조물들(320)을 포함할 수 있다.
라인 구조물들(320) 각각은 백 게이트 구조물(330), 백 게이트 구조물(330)의 양 측에서 제2 수평 방향(Y)을 따라 단속적으로 연장되는 수직 패턴들(140), 및 백 게이트 구조물(330)의 양 측에서 수직 패턴들(140)의 적어도 일측을 따라 연장되는 게이트 구조물들(160)을 포함할 수 있다.
백 게이트 구조물(330)은 백 게이트 전극(335)의 양 측에 배치되는 유전체 구조물들(332)을 포함할 수 있다.
유전체 구조물들(332) 각각은 에어 갭(232_AG) 및 제3 스페이서(232_S32)를 포함할 수 있다.
제2 스페이서(232_S2)는 에어 갭(232_AG) 및 백 게이트 전극(235) 사이에 배치되어 에어 갭(232_AG)의 일측을 정의할 수 있다. 제2 스페이서(232_S2)는 백 게이트 전극(235)의 측면을 따라 연장되어 백 게이트 전극의 상면을 덮을 수 있다. 제2 스페이서(232_S2)는 제1 스페이서(232_S1)의 수평 연장부와 접촉할 수 있다.
제2 스페이서(232_S2)는 SiO, SiN, SiOC, SiON, SiCN, SiOCN, SiOCH, 또는 SiOF 중 적어도 하나를 포함할 수 있다. 제2 스페이서(232_S2)는 제1 스페이서(232_S1)와 동일한 물질을 포함할 수 있으나, 이에 한정되지 않고 서로 다른 절연 물질을 포함할 수도 있다.
예시적인 실시예에서, 제2 스페이서(232_S2)는 제1 스페이서(232_S1)와 실질적으로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 7은 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 소자(420)는 도 2의 반도체 소자(100)와 다른 라인 구조물들(420)을 포함할 수 있다.
도 8a 내지 도 21b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 도면들이다.
도 8a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 및 도 21a는 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 8b, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 및 도 21b는 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응되는 영역들을 도시하는 단면도들이고, 도 15c는 도 15a의 절단선 Ⅱ-Ⅱ'을 따른 단면에 대응되는 영역을 도시하는 단면도이다.
도 8a 및 도 8b를 참조하면, 반도체 기판(10) 내에 백 게이트 트랜치(BGT)를 형성하고, 백 게이트 트랜치(BGT) 내에 제1 보조 구조물(136')을 형성할 수 있다.
반도체 기판(10)은 SOI(Silicon On Insulator) 기판일 수 있다. 반도체 기판(10)은 하부 반도체층(11), 절연층(12), 및 상부 반도체층(13)을 포함할 수 있다. 예를 들어, 상, 하부 반도체층들(11, 13)은 단결정 실리콘을 포함할 수 있다.
제1 및 제2 마스크들(M1, M2)을 이용한 식각 공정을 수행하여 상부 반도체층(13)을 관통하고 절연층(12)을 노출시키는 백 게이트 트랜치(BGT)를 형성할 수 있다. 예시적인 실시예에서, 상기 식각 공정을 통해 절연층(12)은 일부 제거될 수 있다. 백 게이트 트랜치(BGT)는 제2 수평 방향(Y)으로 연장되는 라인 형태로 형성될 수 있다.
다음으로, 백 게이트 트랜치(BGT) 내부에 제1 보조 구조물(136')을 이루는 절연 물질을 증착하고, 평탄화 공정을 수행한 다음, 상기 절연 물질을 백 게이트 트랜치(BGT) 내의 일정 높이 만큼 리세스하는 에치 백 공정을 수행하여 제1 보조 구조물(136')을 형성할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 질화물일 수 있다. 제1 보조 구조물(136')은 후속 공정을 통해 형성되는 유전체 구조물들(132, 도 2 참조)의 상면을 정의하는 구조물일 수 있다.
도 9를 참조하면, 제1 스페이서들(132_S1') 및 수직 희생층들(118')을 백 게이트 트랜치(BGT)의 측벽 상에 형성할 수 있다.
제1 보조 구조물(136')의 상면 및 백 게이트 트랜치(BGT)의 측벽을 컨포멀하게 덮도록, 제1 스페이서들(132_S1')을 이루는 제1 물질층과 수직 희생층들(118')을 이루는 제2 물질층을 차례로 증착할 수 있다. 상기 제1 물질층은 예를 들어, SiOC를 포함할 수 있고, 상기 제2 물질층은 예를 들어, SiOx를 포함할 수 있다. 다음으로, 상기 제1 물질층 및 상기 제2 물질층에 대하여 이방성 식각 공정을 수행하여 백 게이트 트랜치(BGT)의 양 측벽을 덮는 제1 스페이서들(132_S1') 및 수직 희생층들(118')을 형성할 수 있다. 수직 희생층들(118')은 후속 공정을 통해 에어 갭(132_AG)이 형성되는 영역을 포함할 수 있다. 상기 이방성 식각 공정에 의해 제1 보조 구조물(136')의 상면이 일부 노출될 수 있다.
본 단계에서, 제1 보조 구조물(136')의 일부가 함께 제거되는 경우, 후속 공정을 통해 도 4e의 반도체 소자(100e)가 제공될 수 있다.
도 10을 참조하면, 백 게이트 전극(135)을 형성할 수 있다.
도전성 물질을 증착하여 백 게이트 트랜치(BGT) 내부를 채우고, 평탄화 공정을 수행한 후, 에치 백 공정을 수행하여 백 게이트 전극(135)을 형성할 수 있다. 상기 도전성 물질은 예를 들어, TiN을 포함할 수 있다. 상기 에치 백 공정은 제1 마스크(M1)에 대하여 제2 마스크(M2) 및 상기 도전성 물질을 포함하는 층을 선택적으로 제거하는 공정일 수 있다. 상기 에치 백 공정을 통해 백 게이트 전극(135)의 높이가 조절될 수 있다.
예시적인 실시예에서, 상기 에치 백 공정이 수행되는 경우, 제1 스페이서들(132_S1') 및 수직 희생층들(118')의 상단 일부가 함께 제거될 수 있다.
도 11을 참조하면, 수직 희생층들(118')을 제거하여 개구부들(OP)을 형성할 수 있다.
제1 스페이서들(132_S1') 및 백 게이트 전극(135)에 대하여 수직 희생층들(118')을 선택적으로 제거하는 식각 공정을 수행하여 개구부들(OP)을 형성할 수 있다. 개구부들(OP) 각각은 제1 스페이서들(132_S1') 및 백 게이트 전극(135)에 의해 정의되는 라인 형태의 개구부일 수 있다.
도 12를 참조하면, 에어 갭들(132_AG) 및 제2 예비 보조 구조물(137')을 형성할 수 있다.
개구부들(OP) 및 백 게이트 전극(135) 상에서 백 게이트 트랜치(BGT) 내부를 컨포멀하게 덮는 제1 층(137a') 및 제1 층(137a')을 덮는 제2 층(137b')을 차례로 증착하고 평탄화 공정을 수행하여 제2 예비 보조 구조물(137')을 형성할 수 있다. 제1 층(137a') 및 제2 층(137b')은 서로 다른 절연 물질들을 포함할 수 있다. 예를 들어, 제1 층(137a')은 SiN, SiBN 및 SiCN 중 적어도 하나를 포함하고 제2 층(137b')은 SiOx를 포함할 수 있다. 제2 예비 보조 구조물(137')에 의해 폐공간을 갖게 되는 개구부들(OP)은 에어 갭들(132_AG)을 이룰 수 있다. 에어 갭들(132_AG)은 제1 층(137a')에 의해 상면이 정의될 수 있다.
본 단계에서, 제1 층(137a')의 일부가 개구부들(OP) 내로 연장되도록 형성되고, 후속 공정이 진행됨에 따라 도 4a의 반도체 소자(100a)가 형성될 수 있다.
도 13을 참조하면, 제1 마스크(M1)를 제거하고 희생 스페이서(119)를 형성할 수 있다.
제2 예비 보조 구조물(137')에 대하여 선택적으로 제1 마스크(M1)를 제거하여 상부 반도체층(13)이 노출되도록 할 수 있다. 이에 따라, 제2 예비 보조 구조물(137')의 측면 일부가 노출될 수 있다. 실시예들에 따라, 제1 마스크(M1)를 제거하는 공정에서, 상부 반도체층(13)의 상부 일부도 함께 제거될 수도 있다.
다음으로, 희생 스페이서(119)를 이루는 물질을 증착하고 이방성 식각 공정을 수행하여 상부 반도체층(13) 상에서 제2 예비 보조 구조물(137')의 측면 상에 배치되는 희생 스페이서(119)를 형성할 수 있다. 희생 스페이서(119)는 상부 반도체층(13)의 상면과 접촉할 수 있다. 희생 스페이서(119)는 후속 공정을 통해 수직 패턴들(140, 도 2)을 형성하기 위한 마스크 층일 수 있다. 희생 스페이서(119)는 절연 물질을 포함할 수 있고, 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 14를 참조하면, 제2 예비 보조 구조물(137') 및 희생 스페이서(119)를 식각 마스크로 이용하여 상부 반도체층(13)을 패터닝하여 수직 도전층들(141)을 형성할 수 있다.
상기 패터닝을 통해 상부 반도체층(13)을 식각하여 예비 백 게이트 구조물(130')의 양 측면 상에서 제2 수평 방향(Y)으로 연장되는 수직 도전층들(141)을 형성할 수 있다. 예시적인 실시예에서, 상기 패터닝을 통해 상부 반도체층(13)과 함께 절연층(12) 일부도 소정 깊이만큼 제거될 수 있으나, 이에 한정되지 않는다.
수직 도전층들(141)은 수직 방향(Z)에서 희생 스페이서(119)와 중첩되도록 배치될 수 있다. 이에 따라, 수직 도전층들(141)은 희생 스페이서(119)의 제1 수평 방향(X)에서의 폭과 실질적으로 동일한 폭을 가질 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 제3 마스크(M3)를 이용하여 수직 도전층들(141)의 일부를 제거하여 수직 패턴들(140')을 형성할 수 있다.
예비 백 게이트 구조물(130')의 상부를 따라 제1 수평 방향(X)으로 연장되고, 서로 제2 수평 방향(Y)으로 이격되어 평행하게 연장되는 제3 마스크(M3)를 형성할 수 있다. 제3 마스크(M3)는 예를 들어 SOH를 포함할 수 있다.
제3 마스크(M3)를 식각 마스크로 이용하여 제3 마스크(M3)와 수직 방향(Z)으로 중첩되지 않는 영역의 수직 도전층들(141) 부분을 제거하여 수직 패턴들(140')을 형성할 수 있다. 이에 따라, 수직 패턴들(140')은 예비 백 게이트 구조물(130')의 양 측면 상에서 제2 수평 방향(Y)으로 단속적으로 연장되는 패턴 형태일 수 있다.
도 16a 및 도 16b를 참조하면, 제3 마스크(M3)를 제거하고, 제4 마스크(M4)를 이용하여 희생 스페이서(119) 및 제2 예비 보조 구조물(137')의 상단 일부를 제거하여 제2 보조 구조물(137)을 형성할 수 있다.
제4 마스크(M4)는 절연층(12) 상에서 예비 백 게이트 구조물(130'), 수직 패턴들(140'), 및 희생 스페이서(119)를 덮는 절연 물질층을 형성된 후, 에치 백 공정을 통해 희생 스페이서(119)의 하면과 실질적으로 동일한 레벨의 상면을 갖도록 상기 절연 물질층을 일부 제거함으로써 형성될 수 있다. 상기 절연 물질층은 예를 들어 SOH일 수 있다. 이에 따라, 희생 스페이서(119)의 상면 및 측면이 노출될 수 있다.
다음으로, 에치 백 공정을 수행하여 상기 제4 마스크(M4)의 상면 레벨까지 희생 스페이서(119) 및 제2 예비 보조 구조물(137')의 일부를 제거함으로써 수직 패턴들(140')의 상면이 노출되도록 할 수 있다.
도 17a 및 도 17b를 참조하면, 예비 게이트 유전층(162') 및 예비 게이트 전극(165')을 형성할 수 있다.
절연층(12)의 상면 및 수직 패턴들(140')의 측면을 컨포멀하게 덮는 예비 게이트 유전층(162') 및 예비 게이트 전극(165')을 차례로 증착하고, 예비 게이트 전극(165')을 선택적으로 제거하여 예비 게이트 전극(165')의 상면이 수직 패턴들(140')보다 낮도록 조절할 수 있다. 예비 게이트 전극(165')의 상면이 제2 보조 구조물(137)의 하면과 실질적으로 동일한 레벨에 위치하는 것으로 도시하였으나, 예비 게이트 전극(165')의 상면 높이는 실시예들에 따라 다양하게 조절될 수 있다.
도 18a 및 도 18b를 참조하면, 중간 절연층(103), 비트라인 구조물(110), 및 하부 절연층들(101)을 차례로 형성할 수 있다.
절연 물질을 증착한 후 에치 백 공정을 수행하여 상기 절연 물질 및 예비 게이트 유전층(162')의 일부를 제거하여 중간 절연층(103)을 형성할 수 있다. 중간 절연층(103)은 인접한 예비 게이트 전극(165')들 사이 공간을 채울 수 있다.
중간 절연층(103) 상에 복수의 도전성 물질층들을 차례로 증착하고 패터닝 공정을 수행하여 제1 수평 방향(X)으로 연장되는 비트라인 구조물(110)을 형성할 수 있다. 비트라인 구조물(110)을 이루는 물질 및 층 수는 도시된 것에 한정되지 않고 다양하게 변경될 수 있다.
비트라인 구조물(110) 및 중간 절연층(103) 상에 하부 절연층들(101)을 형성할 수 있다. 하부 절연층들(101) 중 최하부 절연층인 제4 하부 절연층(101d)은 비트라인 구조물(110)의 상면 및 측면들을 덮을 수 있으며, 하부 절연층들(101) 중 최상부 절연층인 제1 하부 절연층(101a)은 다른 구조물과 접착하기 위한 접착층일 수 있다.
도 19a 및 도 19b를 참조하면, 기판(10)을 뒤집어 백그라인딩 공정을 수행하여 백 게이트 구조물(130), 수직 패턴들(140), 및 게이트 유전층(162)을 형성하고, 게이트 전극(165) 및 게이트 캡핑층(166)을 형성할 수 있다.
반도체 기판(10)을 뒤집어 하부 반도체층(11) 및 절연층(12)과 함께 제1 예비 보조 구조물(136'), 예비 수직 패턴들(140'), 예비 게이트 유전층(162')의 일부를 제거하는 백그라인딩 공정을 수행함으로써, 백 게이트 구조물(130), 수직 패턴들(140), 및 게이트 유전층(162)을 형성할 수 있다.
다음으로, 예비 게이트 전극(165')을 선택적으로 제거하여 예비 게이트 전극(165')의 상면 높이를 낮춤으로써 게이트 전극(165)을 형성하고, 상기 예비 게이트 전극(165')이 제거된 영역 내에 절연 물질, 예를 들어 실리콘 질화물을 채움으로써 게이트 캡핑층(166)을 형성할 수 있다. 이에 따라, 게이트 유전층(162), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 상부 절연층들(107)을 형성하고, 상부 절연층들(107)을 관통하여 수직 패턴들(140)의 상면을 노출시키는 콘택 홀들(170h)을 형성할 수 있다.
백 게이트 구조물(130), 게이트 구조물(160), 수직 패턴들(140), 및 중간 절연층(103)을 덮는 상부 절연층들(107)을 형성할 수 있다. 상부 절연층들(107)은 제1 내지 제3 상부 절연층들(107a, 107b, 107c)을 포함할 수 있으나, 상부 절연층들(107)의 층 수는 이에 한정되지 않는다.
다음으로, 수직 패턴들(140)의 상면을 노출시키는 콘택 홀들(170h)을 형성할 수 있다. 평면에서, 콘택 홀들(170h)은 원형 모양일 수 있으나, 이에 한정되지 않고 다각형, 타원형 등 다양한 형태로 변경될 수 있다.
도 21a 및 도 21b를 참조하면, 콘택 홀들(170h) 내에 콘택 패턴들(170)을 형성할 수 있다.
예시적인 실시예에서, 노출된 수직 패턴들(140)로부터 에피택시 공정을 수행하고 평탄화 공정을 수행하여 제1 콘택 층(170a)을 형성하고, 제1 콘택 층(170a) 상에 제2 내지 제4 콘택 층들(170b, 170c, 170d)을 형성하여 각각의 콘택 패턴들(170)을 형성할 수 있다. 상기 에피택시 공정에서, 불순물이 함께 주입되어 제1 콘택 층(170a)은 도핑된 반도체층일 수 있다. 또한, 상기 불순물은 상기 에피택시 공정 또는 후속 공정에서의 확산 등을 통해 수직 패턴들(140)로 이동하여 제2 소스/드레인 영역(140SD2, 도 3 참조)을 형성할 수 있다.
다만, 콘택 패턴들(170)을 제조하는 방법 및 콘택 패턴들(170)을 이루는 층 수 및 물질은 이와 달리 다양하게 변경될 수 있다.
다음으로, 도 2 및 도 3을 참조하면, 상부 절연층들(107) 상에 콘택 패턴들(170)과 전기적으로 연결되는 하부 전극(182)을 포함하는 정보 저장 구조물(180)을 형성할 수 있다.
도 22a 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 도면들이다.
도 22a는 반도체 소자의 제조 방법을 설명하기 위한 평면도이고, 도 22b, 도 23, 및 도 24는 도 1의 절단선Ⅰ-Ⅰ'을 따른 단면에 대응되는 영역들을 도시하는 단면도들이다.
도 22a 및 도 22b를 참조하면, 반도체 기판(10) 내에 백 게이트 트랜치(BGT)를 형성하고, 백 게이트 트랜치(BGT) 내에 제1 보조 구조물(236')을 형성하고, 백 게이트 트랜치(BGT)의 측벽 상에 제1 예비 스페이서들(232_S1') 및 수직 희생층들(218')을 형성하고, 제2 예비 스페이서들(232_S2')을 형성할 수 있다.
도 8a 내지 도 9에서 설명한 것과 동일하거나 유사하게 제1 예비 스페이서들(232_S1') 및 수직 희생층들(218')을 형성한 뒤, 수직 희생층들(218')의 측면 및 노출된 제1 보조 구조물(236')의 상면을 컨포멀하게 덮는 제2 예비 스페이서들(232_S2')을 형성할 수 있다. 제2 예비 스페이서들(232_S2')은 제1 예비 스페이서(232_S1')와 동일한 물질, 예를 들어 SiOC를 포함할 수 있으나, 이에 한정되지 않는다.
도 23을 참조하면, 백 게이트 전극(235)을 형성할 수 있다.
도 10에서 설명한 것과 유사하게, 도전성 물질을 증착하여 백 게이트 트랜치(BGT) 내부를 채운 후 평탄화 공정 및 에치 백 공정을 수행하여 백 게이트 전극을 형성할 수 있다.
상기 평탄화 공정 및 상기 에치 백 공정에 의해 수직 희생층들(218')의 상면이 노출될 수 있다.
도 24를 참조하면, 에어 갭들(232_AG) 및 제2 예비 보조 구조물(237')을 형성할 수 있다.
노출된 수직 희생층들(218')의 상면으로부터 수직 희생층들(218')을 제거하고, 절연 물질, 예를 들어 실리콘 산화물을 증착하여 제2 예비 보조 구조물(237')을 형성할 수 있다. 제2 예비 보조 구조물(237')에 의해 수직 희생층들(218')이 제거된 영역의 상면이 덮여 폐공간이 형성되고, 이는 에어 갭들(232_AG)을 이룰 수 있다. 즉, 제2 예비 보조 구조물(237')은 에어 갭들(232_AG)의 상면을 정의할 수 있다.
제1 및 제2 예비 스페이서들(232_S1', 232_S2') 사이의 거리 또는 수직 희생층들(218')의 두께가 상대적으로 작으므로, 단일층으로 제2 예비 보조 구조물(237')을 형성하는 것으로 도시하였으나, 도 12에서 설명한 것과 유사하게 제2 예비 보조 구조물(237')을 이중층 혹은 다중층 구조를 갖도록 형성할 수도 있다.
다음으로, 도 13 내지 도 21b, 및 도 2에서 설명한 것과 유사하게 후속 공정을 수행함에 따라, 도 5의 반도체 소자(200)가 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 101: 하부 절연층들
103: 중간 절연층 107: 상부 절연층들
110: 비트라인 구조물 130: 백 게이트 구조물
132: 유전체 구조물 132_AG: 에어 갭
140: 수직 패턴 140VC: 수직 채널 영역
135: 백 게이트 전극 136, 137: 제1 및 제2 보조 구조물들
160: 게이트 구조물 162: 게이트 유전층
165: 게이트 전극 170: 콘택 패턴들
180: 정보 저장 구조물

Claims (20)

  1. 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴;
    상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물; 및
    상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고,
    상기 게이트 구조물은,
    상기 수직 패턴의 상기 제1 측면 상의 게이트 전극; 및
    상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고,
    상기 백 게이트 구조물은,
    상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극; 및
    상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물을 포함하고,
    상기 유전체 구조물은 에어 갭(air gap)을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 유전체 구조물은 상기 에어 갭의 적어도 일측을 한정하는 제1 스페이서를 더 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 스페이서는 상기 게이트 유전층과 다른 물질을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 게이트 유전층은 SiO, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, 또는 Al2O3 중 적어도 하나를 포함하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 제1 스페이서는 SiO, SiN, SiOC, SiON, SiCN, SiOCN, SiOCH, 또는 SiOF 중 적어도 하나를 포함하는 반도체 소자.
  6. 제2 항에 있어서,
    상기 제1 스페이서는 상기 에어 갭 및 상기 수직 패턴 사이에 배치되는 수직 연장부 및 상기 수직 연장부의 상단으로부터 상기 백 게이트 전극을 향하여 연장되는 수평 연장부를 포함하고,
    상기 수평 연장부는 상기 백 게이트 전극과 접촉하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 유전체 구조물은 상기 에어 갭 및 상기 백 게이트 전극 사이에 배치되고 상기 제1 스페이서의 수평 연장부와 접촉하는 제2 스페이서를 더 포함하는 반도체 소자.
  8. 제2 항에 있어서,
    상기 에어 갭의 폭은 상기 제1 스페이서의 두께보다 크고,
    상기 에어 갭의 상기 폭은 상기 에어 갭의 양 측들(sides) 사이의 거리인 반도체 소자.
  9. 제1 항에 있어서,
    상기 백 게이트 구조물은 상기 백 게이트 전극 및 상기 유전체 구조물 상에 배치되는 제1 보조 구조물을 더 포함하고,
    상기 수직 패턴은 상기 유전체 구조물의 측면을 따라 상기 제1 보조 구조물의 측면 상으로 연장되는 부분을 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 게이트 구조물은 상기 게이트 전극 상의 게이트 캡핑층을 더 포함하고,
    상기 제1 보조 구조물의 하면은 상기 게이트 캡핑층의 하면과 실질적으로 동일하거나 더 낮은 레벨에 위치하는 반도체 소자.
  11. 제1 항에 있어서,
    상기 백 게이트 구조물은 상기 백 게이트 전극 아래에 배치되는 제2 보조 구조물을 더 포함하고,
    상기 제2 보조 구조물은 상기 에어 갭의 하면을 정의하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 수직 패턴의 상기 제1 소스/드레인 영역의 상면은 상기 에어 갭의 하단과 동일하거나 낮은 레벨에 위치하는 반도체 소자.
  13. 제1 항에 있어서,
    상기 수직 패턴의 상기 제2 소스/드레인 영역의 하면은 상기 에어 갭의 상단과 동일하거나 높은 레벨에 위치하는 반도체 소자.
  14. 제1 수평 방향으로 연장되는 비트라인 구조물;
    상기 비트라인 구조물 상에 배치되고, 서로 이격된 제1 수직 패턴 및 제2 수직 패턴;
    상기 비트라인 구조물 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 각각 연장되고, 서로 평행한 제1 게이트 구조물 및 제2 게이트 구조물; 및
    상기 제1 및 제2 게이트 구조물들 사이의 백 게이트 구조물을 포함하되,
    상기 제1 및 제2 수직 패턴들의 각각은,
    상기 비트라인 구조물과 전기적으로 연결되는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역; 및
    상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하고,
    상기 제1 및 제2 수직 패턴들의 상기 수직 채널 영역들은 상기 제1 및 제2 게이트 구조물들 사이에 배치되고,
    상기 백 게이트 구조물은,
    상기 제1 및 제2 수직 패턴들 사이에 배치되는 백 게이트 전극;
    상기 백 게이트 전극과 상기 제1 수직 패턴 사이의 제1 에어 갭; 및
    상기 백 게이트 전극과 상기 제2 수직 패턴 사이의 제2 애어 갭을 포함하는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제1 및 제2 게이트 구조물들 각각은,
    상기 제2 수평 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 제1 및 제2 수직 패턴들 사이의 게이트 유전층을 포함하고,
    상기 비트라인 구조물의 상면과 수직인 수직 방향에서, 상기 게이트 유전층의 길이는 상기 제1 에어 갭의 길이보다 큰 반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 및 제2 수직 패턴들 각각은 상기 비트라인 구조물 상에서, 상기 백 게이트 구조물의 일 측을 따라 상기 제2 수평 방향으로 서로 이격되어 배치되는 복수의 수직 패턴들을 포함하는 반도체 소자.
  17. 제16 항에 있어서,
    상기 게이트 유전층은 상기 복수의 수직 패턴들의 일측면으로부터 연장되어 상기 백 게이트 구조물과 접촉하는 반도체 소자.
  18. 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역 보다 높은 레벨의 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들 사이의 수직 채널 영역을 포함하는 수직 패턴;
    상기 수직 패턴의 제1 측면과 마주보는 게이트 구조물; 및
    상기 수직 패턴의 상기 제1 측면과 대향하는 제2 측면과 마주보는 백 게이트 구조물을 포함하고,
    상기 게이트 구조물은,
    상기 수직 패턴의 상기 제1 측면 상의 게이트 전극; 및
    상기 수직 패턴과 상기 게이트 전극 사이에 배치된 부분을 포함하는 게이트 유전층을 포함하고,
    상기 백 게이트 구조물은,
    상기 수직 패턴의 상기 제2 측면 상의 백 게이트 전극; 및
    상기 수직 패턴과 상기 백 게이트 전극 사이에 배치된 부분을 포함하는 유전체 구조물을 포함하고,
    상기 게이트 유전층의 수직 방향으로의 제1 길이는 상기 유전체 구조물의 상기 수직 방향으로의 제2 길이보다 큰 반도체 소자.
  19. 제18 항에 있어서,
    상기 유전체 구조물은 에어 갭을 포함하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 백 게이트 구조물은 상기 유전체 구조물 및 상기 백 게이트 전극 상의 제1 보조 구조물을 포함하고,
    상기 제1 보조 구조물의 상면은 상기 게이트 유전층의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 소자.
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