KR101197145B1 - 수직형 박막 트랜지스터 - Google Patents
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Abstract
일 실시 예에 있어서, 수직형 박막 트랜지스터의 제조 방법에 있어서, 하부 전극층을 포함하는 기판을 준비한다. 상기 기판 상에 제1 절연막 패턴, 전도성 박막 패턴 및 제2 절연막 패턴을 포함하는 중간 구조물을 형성한다. 상기 중간 구조물의 상기 전도성 박막 패턴의 측벽에 유전체층을 형성한다. 상기 기판에 유기 반도체 화합물을 도입하여 상기 기판 상에 활성층을 형성한다. 상기 활성층 상에 상부 전극층을 형성한다.
Description
본 출원은 대체로 수직형 박막 트랜지스터에 관한 것으로, 보다 상세하게는 수직형 박막 트랜지스터의 구조 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터는 일반적으로 대면적 기판 위에 형성될 수 있는 장점이 있어 현재까지 액정디스플레이, 레이저 프린터 헤드 등의 주변 소자, 스캐너 등의 이미지센서 및 스마트카드로 개발되어 실용화되고 있다. 최근에는 유기전계발광(organic electroluminescence: EL) 디스플레이의 풀-컬러(full color) 구동에 응용되고 있다. 또한, 박막 형태로 제조되기 때문에 가볍고 휴대가 간편한 제품의 제조에 사용되며, 특히, 능동형 디스플레이에 사용되는 각각의 픽셀에 박막 트랜지스터가 적용되어 있다.
상기 박막 트랜지스터 중 현재 전자기기 등에 활용도가 높은 전계 효과 트랜지스터(field effect transistor, FET)는 접합형 전계 효과 트랜지스터, 금속-산화물- 반도체 전계 효과 트랜지스터 (metal-oxide-semiconductor field effect transistor, MOSFET) 및 GaAs형 전계 효과 트랜지스터의 세 종류로 크게 나눌 수 있다. 이들 중, 디스플레이 등의 고부가 가치 전자제품에 적용되는 것은 금속-산화물- 반도체 전계 효과 트랜지스터로서, 고집적화가 가능하고, 스위칭 특성이 우수하다는 장점이 있다.
최근 기능성 전자소자 및 광소자 등 광범위한 분야에서, 새로운 전기전자재료로서 고분자 재료에 대한 연구가 활발하게 이루어지고 있다. 상기 고분자 재료는 섬유나 필름 형태로 제조됨으로써 성형이 용이하고, 가요성 및,전기적 전도성을 가지고 있으며, 생산비가 상대적으로 저렴하다는 장점이 있다. 이중, 전도성 고분자 재료를 반도체 활성층으로 사용하는 유기 박막 트랜지스터에 관한 연구가 1980년 이후부터 시작되었으며, 근래에는 전 세계에서 많은 연구가 진행 중에 있다. 상기 유기 박막 트랜지스터는 인쇄 기술과 같은 간단한 기술에 의해 제조함으로써 제조 비용이 저렴할 뿐만 아니라 가요성 기판들(flexible substrates)과의 호환성이 양호한 이점이 있다.
이러한 유기반도체 박막 트랜지스터는 기존의 비결정 실리콘 및 폴리실리콘 박막 트랜지스터와 대비하여, 활성층 재료들로 폴리머(polymer) 또는 올리고머(oligomer)와 같은 유기물질을 적용한다. 유기 박막 트랜지스터는 일반적으로 무기물 트랜지스터에 비하여 초박막화, 미세패턴화, 공정용이성 측면에서 장점을 가지고 있으므로 활발한 연구가 진행되고 있다.
유기 박막 트랜지스터에 대한 최근의 연구로서, 수직형 박막 트랜지스터 구조가 제시되고 있다. 기존의 업계에 적용되는 금속-산화물- 반도체 전계 효과 트랜지스터는 일 예로서, 소스와 드레인 전극을 수평으로 위치시키고, 게이트 전극은 그 사이의 상방 또는 하방에 위치시킨 수평형이다. 이러한 수평형 트랜지스터는 수직형 트랜지스터에 비하여 높은 구동 전압과 낮은 효율을 보이고 또한 유기전계발광소자를 액티브 매트릭스 방법으로 제조하기에는 적합하지 않은 단점을 가질 수 있다. 이에 반해 상기 수직형 유기 박막 트랜지스터는 수직으로 배열되는 소스 전극과 드레인 전극 사이에 유기 반도체 화합물을 박막 형태로 개재시키고 상기 유기 반도체 화합물의 수평 방향의 양단에 게이트 전극 층을 형성시킨 것으로, 기존의 수평형 트랜지스터에 비하여 향상된 소스 전극 및 드레인 전극 간의 전압-전류 특성을 보인다. 이것은 저전압으로 높은 전류 구동 효율을 얻을 수 있다는 것을 의미하며 구동전압이 낮기 때문에 적은 용량의 배터리로 장시간 사용할 수 있어 그만큼 휴대용 디스플레이 제작에 크게 기여할 수 있을 것으로 기대를 모으고 있다. 또한 수직형 유기 박막 트랜지스터의 채널 길이는 소스-드레인 전극까지의 거리에 해당되므로, 상기 채널 길이가 수평형 박막 트랜지스터에 비해 짧아서 고속 스위칭에 적합하다. 따라서 수직형 트랜지스터는 기존의 반도체 기술의 소형화와 고성능화에 새로운 기회를 열어줄 것으로 기대되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 개선되는 게이트 전극부를 포함하는 수직형 박막 트랜지스터의 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 향상된 전기적 특성을 가지는 게이트 전극부를 포함하는 수직형 박막 트랜지스터의 제조 방법을 제공하는 것이다.
일 실시 예에 있어서, 수직형 박막 트랜지스터의 제조 방법에 있어서, 하부 전극층을 포함하는 기판을 준비한다. 상기 기판 상에 제1 절연막 패턴, 전도성 박막 패턴 및 제2 절연막 패턴을 포함하는 중간 구조물을 형성한다. 상기 중간 구조물의 상기 전도성 박막 패턴의 측벽에 유전체층을 형성한다. 상기 기판에 유기 반도체 화합물을 도입하여 상기 기판 상에 활성층을 형성한다. 상기 활성층 상에 상부 전극층을 형성한다.
본 출원에 따르는 수직형 박막 트랜지스터는 게이트 전극과 활성층 사이에유전체층을 구비함으로써, 소스-드레인 간의 전기 신호를 보다 용이하고 효과적으로 제어할 수 있다.
본 출원에 따르는 수직형 박막 트랜지스터의 제조 방법을 통해, 향상된 소스-드레인간 신호 제어 능력을 가지는 수직형 박막 트랜지스터를 신뢰성 있게 제조할 수 있게 된다.
도 1은 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 개략도이다.
도 2는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 3은 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 4는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
도 5은 본 출원의 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
도 6은 본 출원의 또 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
도 2는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 3은 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 4는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
도 5은 본 출원의 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
도 6은 본 출원의 또 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상의 동일 부호는 실질적으로 동일한 요소를 지칭한다.
도 1은 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 개략도이다. 도 1을 참조하면, 수직형 박막 트랜지스터(100)은 하부 전극(120), 하부 전극(120)과 이격하여 대향하도록 배치되는 상부 전극(130), 하부 전극(120) 및 상부 전극(130) 사이에 개재되는 활성층(140) 및 활성층(140)의 양단에 배치되는 게이트 전극(150)을 포함한다.
하부 전극(120)이 기판(110) 상에 배치된다. 기판(110)은 수직형 박막 트랜지스터(100)의 용도에 따라, 반도체, 절연체 또는 전도체 등의 다양한 재질로 이루어질 수 있다. 일 예로서, 기판(110)은 유리, 실리콘, 수정, 폴리에틸렌나프탈레이트(Polyethylenenaphthalate: PEN), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate: PET), 폴리카보네이트(Polycarbonate), 폴리비닐알콜(Polyvinylalcohol), 폴리아크릴레이트(Polyacrylate), 폴리이미드(Polyimide), 폴리노르보넨(Polynorbornene) 또는 폴리에테르설폰(Polyethersulfone: PES) 등을 포함할 수 있다. 일 예로서, 기판(110)은 실리콘 산화막이 형성된 실리콘 기판일 수 있다.
하부 전극(120)은 전도성 박막 패턴일 수 있다. 상기 전도성 박막 패턴은 일례로서, 금속, 금속질화물, 전도성금속산화물, 금속실리사이드, 도핑된 반도체 등을 포함할 수 있다. 일 실시 예로서, 상기 전도성 박막 패턴은 금, 은, 크롬, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브데늄, 텅스텐, 니켈, 팔라듐, 백금, 주석, 이들 금속의 산화물, ITO (indium tin oxide), 전도성 고분자, P형 또는 N형으로 도핑된 실리콘 등으로 이루어질 수 있다.
활성층(140)이 하부 전극(120) 상에 배치된다. 활성층(140)은 유기물질로 이루어질 수 있다. 일 예로서, 활성층(140)은 펜타센, 테트라센, 올리고티오펜, 올리고플로렌 등으로부터 형성될 수 있지만, 이에 한정되지 않고 공지의 다양한 유기물질로부터 형성될 수 있다.
상부 전극(130)이 활성층(140) 상에 배치된다. 하부 전극(120)과 상부 전극(130) 사이에 전압이 인가될 때, 활성층(140)을 통과하여 전류와 같은 전기적 신호가 전달된다.
게이트 전극(150)이 수직형 박막 트랜지스터(100)의 활성층(140) 양단에 배치된다. 도시된 바와 같이 상기 전기적 신호는 게이트 전극(150) 사이의 활성층(140)을 통과하여 하부 전극(120)과 상부 전극(130) 사이에서 전달 될 수 있다. 이때, 하부 전극(120)과 상부 전극(130) 사이에서 상기 전도적 신호가 전도하는 활성층(140)의 부분(Lch)을 채널 길이로 정의 할 수 있다. 활성층(140)과 게이트 전극(150)의 계면에는 게이트 절연막(160)이 배치될 수 있다. 게이트 절연막(160)은 수직형 박막 트랜지스터(100)의 구동시 게이트 전극(150)과 활성층(140) 사이에 발생할 수 있는 누설전류를 방지하는 역할을 할 수 있다. 게이트 절연막(160)은 통상의 MOSFET에서 게이트 전극과 활성층 사이에 배치되는 유전막과 동일한 기능을 할 수 있다. 즉, 게이트 전극(150)에 인가되는 전압에 따라 게이트 절연막(160) 인근의 활성층(140)에는 전자 또는 홀과 같은 전하의 축적 및 공핍이 발생할 수 있다.
게이트 전극(150) 사이를 통과하는 전류와 같은 상기 전기적 신호는 게이트 전극(150)에 의해 형성되는 전기장에 의해 영향을 받을 수 있다. 즉, 게이트 전극(150)에 인가되는 전압을 조절함으로써, 하부 전극(120)과 상부 전극(140) 사이를 전도하는 전기적 신호의 세기 또는 양을 조절할 수 있다. 이와 같이, 수직형 박막 트랜지스터(100)는 상기 전도하는 전기적 신호의 세기 또는 양의 차이를 이용하여 스위칭 동작을 할 수 있다. 또, 게이트 절연막(160)은 게이트 전극(150)이 수직형 박막 트랜지스터(100)이 동작할 때 발생할 수 있는 게이트 누설 전류를 효과적으로 차단할 수 있다.
도 2는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다. 도 2와 관련하여 설명하는 수직형 박막 트랜지스터의 구조 및 이를 위해 제시되는 물질은 단지 일 예일 뿐 이에 한정되지 않고, 본 출원의 사상을 구현하기 위한 다양한 변형 구조 및 이를 위한 다양한 공지의 물질이 적용될 수 있다.
도 2의 (a)를 참조하면, 먼저 기판(210)을 준비한다. 기판(210)은 일 예로서, 반도체, 절연체, 전도성 재질로 이루어질 수 있다. 기판(210)이 반도체 또는 절연체 재질인 경우, 기판(210)의 일부분은 전도성을 지닌 물질의 전도성 패턴을 포함할 수 있다. 기판(210)은 다른 예로서, 전도성 박막 패턴이 상부에 형성된 기판일 수 있다. 상기 전도성 패턴 또는 전도성 박막 패턴은 상기 수직형 박막 트랜지스터의 하부 전극층으로 기능할 수 있다. 일 실시 예로서, 기판의 일부분이 P형의 도펀트로 도핑된 전도성 실리콘 기판을 준비한다. 상기 P형의 도펀트로 도핑된 전도성 실리콘 기판의 일부분은 상기 수직형 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나로서 작용할 수 있다.
기판(210) 상에 제1 절연막(220)을 형성한다. 제1 절연막(220)은 일 예로서, 질화물, 산화물, 또는 유기 절연물질 등을 적용할 수 있다. 일 실시 예로서, 실리콘 질화물을 준비한다. 제1 절연막(220) 상에, 전도성 박막(230)을 형성한다. 전도성 박막(230)은 일례로서, 금속, 금속질화물, 전도성금속산화물, 금속실리사이드, 도핑된 반도체 등일 수 있다. 일 실시 예로서, 알루미늄 박막(Al)을 형성한다. 전도성 박막(230) 상에 제2 절연막(240)을 형성한다. 제2 절연막(240)은 제1 절연막(220)과 실질적으로 동일한 재질로 형성될 수 있다. 제1 절연막(220), 전도성 박막(230) 및 제2 절연막(240)은 공지의 반도체 공정에 의하여 형성될 수 있다. 일례로서, 제1 절연막(220), 전도성 박막(230) 및 제2 절연막(240)은 열산화법, 화학기상증착법, 물리기상증착법, 원자층증착법, 전자빔증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다. 제1 절연막(220) 및 제2 절연막(240)은 일례로서, 약 60nm의 두께로 형성할 수 있다. 전도성 박막(230)은 일례로서, 약 100nm 두께로 형성할 수 있다.
도 2의 (b)를 참조하면, 도 2의 (a)에서 형성된 구조물 상에 하드 마스크막(250)을 형성한다. 하드 마스크막(250)은 후술하는 제1 절연막(220), 전도성 박막(230) 및 제2 절연막(240)의 패터닝 시에, 식각에 대한 저항막의 역할을 할 수 있다. 하드 마스크막(250)은 제1 절연막(220), 전도성 박막(230) 및 제2 절연막(240)으로 적용되는 물질과의 식각 선택비가 우수한 물질을 사용할 수 있다. 일 실시 예로서, 하드 마스크막(250)으로서, 크롬 박막을 적용할 수 있다. 하드 마스크막(250)은 일 예로서, 약 50 nm의 두께로 형성할 수 있다. 하드 마스크막(250)은 화학기상증착법, 물리기상증착법 등 공지의 다양한 증착법이 적용될 수 있다. 하드 마스크막(250) 상에는 포토레지스트(260)를 도포한다.
도 2의 (c)를 참조하면, 포토레지스트(260)를 패터닝하여 포토레지스트 패턴(265)을 형성한다. 일 예로서, 포토마스크를 사용하는 포토리소그래피 공정을 적용할 수 있다. 다른 예로서, 마스크를 사용하지 않는 전자빔 리소그래피, 홀로그램 리소그래피 방법 등을 적용할 수 있다. 일 실시 예에 있어서, 홀로그램 리소그래피 방법은 패턴 피쳐 크기가 일 예로서, 200 nm 이하인 경우에 보다 효율적으로 적용될 수 있다. 또 다른 예로서, 나노임프린트, 나노전사 등과 같은 소프트 리소그래피 방법을 적용할 수 있다.
도 2의 (d)를 참조하면, 상기 포토레지스트 패턴(265)을 이용하여 하드마스크막(250)을 패터닝하여 하드마스크층(255)을 형성한다. 상기 하드마스크막(250)을 패터닝하는 공정은 상기 포토레지스트 패턴(265)을 이용한 비등방성 식각 공정을 적용할 수 있다. 일 실시 예에 있어서, 상기 비등방성 식각 공정은, 상기 하드마스크막(250)을 식각하는데 적절한 반응 가스를 사용하여 플라즈마 분위기에서 진행될 수 있다.
도 2의 (e)를 참조하면, 제2 절연막(240)을 패터닝하여 제2 절연막층(245)을 형성한다. 상기 제2 절연막층(245)의 형성 공정은 포토레지스트 패턴(265) 및 하드마스크층(255)을 식각용 마스크로 사용하여 제2 절연막(240)을 비등방성 식각함으로써 달성할 수 있다. 일 실시 예에 있어서, 상기 제2 절연막층(245)을 형성하는 공정은, 제2 절연막(240) 및 하부의 전도성 박막(230) 간의 식각 선택비가 우수한 반응 가스를 적용하여 플라즈마 분위기에서 진행될 수 있다.
도 2의 (f)를 참조하면, 전도성 박막(230)을 패터닝하여 전도성 박막층 패턴(235)을 형성한다. 전도성 박막층 패턴(235)을 형성하는 공정은 상기 포토레지스트 패턴(265), 하드마스크층(255) 및 제2 절연막층(245)을 식각용 마스크로 사용하여 전도성 박막(230)을 비등방성 식각함으로써 달성할 수 있다. 일 실시 예에 있어서, 전도성 박막층 패턴(235)을 형성하는 공정은, 전도성 박막층 패턴(235) 및 하부의 제1 절연막(220) 간의 식각 선택비가 우수한 반응 가스를 사용하여 플라즈마 분위기에서 진행될 수 있다. 형성된 전도성 박막층 패턴(235) 사이에는 컨택 패턴(237)이 존재할 수 있으며, 컨택 패턴(237) 내부의 피쳐 크기(feature size)는 약 100nm 내지 약 2um 로 조절할 수 있다.
도 2의 (g)를 참조하면, 도 2의 (f)와 관련된 공정을 통해 형성된 구조물에 대하여 연속하여, 제1 절연막(220)을 패터닝하여 제1 절연막층(225)를 형성한다. 일 실시 예에 있어서, 상기 제1 절연막층(225)을 형성하는 공정은, 제1 절연막(220) 및 하부의 기판(210) 간의 식각 선택비가 우수한 반응 가스를 적용하여 플라즈마 분위기에서 진행될 수 있다. 제1 절연막층(225)이 형성된 후에, 포토레지스트 패턴(265)를 제거한다. 몇몇 실시 예들에 따르면, 도 2의 (d) 단계를 수행한 후에, 포토레지스트 패턴(265)을 제거하고 하드마스크층(255)을 단독으로 식각 마스크로 하여, 도 2의 (e) 내지 (e) 단계와 관련된 식각 공정을 수행할 수 있다.
도 2의 (h)를 참조하면, 전도성 박막층 패턴(235)의 측벽에 유전체층(239)을 형성한다. 일 실시 예에 따르면, 유전체층(239)은 전도성 박막층 패턴(235)을 부분적으로 산화시킴으로서 형성시킬 수 있다. 상기 부분적으로 산화시키는 방법은 산소 플라즈마 또는 오존을 사용할 수 있다. 일례로서, 전도성 박막층 패턴(235)이 알루미늄 층인 경우, 알루미늄 층의 양측면을 산소 플라즈마로 산화시킴으로서 소정의 두께를 가진 알루미늄 산화막을 형성할 수 있다. 다른 실시 예에 따르면, 유전체층(239)은 전도성 박막층 패턴(235)의 측벽을 소정의 두께로 식각하고, 상기 식각된 측벽부에 유기막을 채움으로써 형성할 수 있다. 상기 식각 공정은 습식 식각 또는 건식 식각이 적용될 수 있다. 일 실시 예에 따르면, 전도성 박막층 패턴(235)이 수직형 박막 트랜지스터의 게이트 전극으로 적용되는 경우, 유전체층(239)은 게이트 유전체층으로 사용될 수 있다. 전도성 박막층 패턴(235)의 측벽에 유전체층(239)을 형성한 후에, 하드마스크층(255)를 제거한다.
도 2의 (i)를 참조하면, 기판(210) 상에 유기 반도체 화합물을 도 2의 (h)의 공정을 거친 구조물에 도입함으로써 활성층(270)을 형성한다. 일 예로서, 상기 유기 반도체 화합물은 펜타센, 테트라센, 올리고티오펜, 올리고플로렌 등 일 수 있다. 일 실시 예에 따르면, 활성층(270)을 형성하는 공정은 스핀 코팅법을 사용하여 상기 유기 반도체 화합물을 도포하거나, 다른 실시 예에 따르면, 진공 증착법을 사용하여 상기 유기 반도체 화합물을 증착함으로써 달성할 수 있다. 활성층(270)을 형성하는 공정은 상기 유기 반도체 화합물을 상기 도 2의 (i)에 도시된 구조물 내에 도입한 후에, 상기 형성된 유기 반도체 화합물을 평탄화하는 공정을 추가적으로 포함할 수 있다.
도 2의 (j)를 참조하면, 활성층(270) 상에 상부 전극층(280)을 형성한다. 상부전극층(280)는 수직형 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나일 수 있다. 일 예로서, 일부분이 P형 도펀트로 도핑된 실리콘인 기판(210)이 드레인 전극의 역할을 하고, 상부 전극층(280)이 소스 전극으로서 기능할 수 있다. 다르게는 일부분이 P형 도펀트로 도핑된 실리콘인 기판(210)이 소스 전극의 역할을 하고 상부 전극층(280)이 드레인 전극으로 기능할 수 있다.
몇몇 실시예들에 의하면, 도 2의 (h)와 관련하여 상술한, 전도성 박막층 패턴(235)의 측벽에 유전체층(239)을 형성하는 공정은 도 2의 (f) 공정 후에 진행될 수 있다. 즉, 도 2의 (a) 내지 (f)의 공정을 진행한 후에, 포토레지스트 패턴(265)를 제거한다. 그리고, 기판(210) 상에 제1 절연막(220)이 있는 상태에서, 전도성 박막층 패턴(235)의 측벽에 유전체층(239)을 형성한다. 전도성 박막층 패턴(235)의 측벽에 유전체층(239)을 형성하는 공정은 도 2의 (h)와 관련하여 설명한 공정을 실질적으로 동일하게 적용할 수 있다. 따라서, 이에 대한 설명은 중복을 배제하기 위해 생략하기로 한다.
전도성 박막층 패턴(235)의 측벽에 유전층(239)을 형성한 후에, 제1 절연막(220)을 패터닝하여 제1 절연막층(225)을 기판(210) 상에 형성할 수 있다. 그리고, 하드 마스크층(255)을 제거 한다. 이후에는 도 2의 (i) 및 (j)와 실질적으로 동일한 공정을 진행함으로써, 수직형 박막 트랜지스터를 제조할 수 있다.
도 3은 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 제조 방법을 설명하는 단면도이다. 도 3과 관련하여 상술하는 방법은 도 2와 관련하여 상술한 방법과는 달리 패터닝에 있어서, 포토레지스트를 사용하지 않고, 쉐도우 마스크를 이용하여 구조물을 형성하는 방법이다.
도 3의 (a)를 참조하면, 기판(310) 상에 쉐도우 마스크(315)를 준비한다. 쉐도우 마스크(315)은 화학 반응에 저항성이 큰 물질로 이루어질 수 있으며, 내부에 컨택 패턴을 보유한다. 상기 컨택 패턴은 내부 피쳐 크기가 일 예로서 수십 um 일 수 있다. 기판(310)은 도 2와 관련하여 상술한 실시 예에서의 기판(210)과 실질적으로 동일하므로, 중복을 배체하기 위해서 상세한 설명은 생략한다.
도 3의 (b)를 참조하면, 쉐도우 마스크(315)가 배치된 기판(310) 상에 제1 절연막층(325), 전도성 박막층 패턴(335) 및 제2 절연막층(345)를 형성한다. 제1 절연막층(325), 전도성 박막층 패턴(335) 및 제2 절연막층(345)의 형성 방법은 도 2와 관련하여 상술한 실시 예에서의 제1 절연막(220), 전도성 박막(230) 및 제2 절연막(240)의 증착 방법과 실질적으로 동일하므로 중복을 배제하기 위해 생략한다.
도 3의 (c)를 참조하면, 도 3의 (b)의 구조물에서 쉐도우 마스크(315)를 제거한다. 도 3의 (d)를 참조하면, 쉐도우 마스크(315)가 제거된 도 3의 (d)의 구조물에서, 전도성 박막층 패턴(335)의 측벽에 유전체층(339)을 형성한다. 유전체층(339)을 형성하는 공정은 도 2와 관련하여 상술한 실시 예의 유전체층(239)의 형성 공정과 실질적으로 동일하므로 중복을 배제하기 위해 생략한다.
도 3의 (e)를 참조하면, 도 3의 (d)의 구조물 상에 유기 반도체 화합물을 도입함으로써 활성층(370)을 형성한다. 일 예로서, 상기 유기 반도체 화합물은 펜타센, 테트라센, 올리고티오펜, 올리고플로렌 등 일 수 있다. 활성층(370)을 형성하는 공정은 도 2와 관련하여 상술한 실시 예의 활성층(270)을 형성하는 공정과 실질적으로 동일하므로 중복을 배제하기 위해 생략한다.
도 3의 (f)를 참조하면, 활성층(370) 상에 상부 전극층(380)을 형성한다. 상부전극층(380)는 수직형 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나일 수 있다. 일 예로서, P형 도펀트로 도핑된 실리콘인 기판(310)이 드레인 전극의 역할을 하고, 상부 전극층(380)이 소스 전극으로서 기능할 수 있다. 다르게는 P형 도펀트로 도핑된 실리콘인 기판(310)이 소스 전극의 역할을 하고 전극층(380)이 드레인 전극으로 기능할 수 있다. 일 실시 예에 있어서, 상부 전극층(380)은 전도성 물질의 막을 형성하고, 상기 전도성 물질의 막을 패터닝하여 형성할 수 있다.
몇몇 실시 예들에 의하면, 패터닝에 있어서 쉐도우 마스크를 이용하여 구조물을 형성하는 방법은 도 2와 관련하여 상술한 실시 예의 하드마스크층(255)을 형성하는 공정에 적용할 수 있다. 구체적으로 도 2의 (a) 내지 (d)의 공정을 제2 절연막(240) 상에 도 3과 관련하여 상술한 쉐도우 마스크(315)를 배치하여, 마스크를 사용하지 않고 하드마스크층(255)을 형성할 수 있다. 이로서 형성된 하드마스크층(255)을 이용하여 도 2의 (f) 내지 (g)에서와 실질적으로 동일한 공정을 진행함으로써, 일 실시 예에 따른 수직형 박막 트랜지스터를 제조할 수 있다.
도 4는 본 출원의 일 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다. 도 4를 참조하면, 일 실시 예에 따른 공정에 의해 형성된 도 2의 (g) 또는 도 3의 (c) 의 구조물에, 산소 플라즈마(410)를 이용하여 전도성 박막층 패턴(235, 335)의 측벽을 산화시켜 유전체층(239, 339)을 형성할 수 있다. 도 4의 (a)에 도시된 바와 같이, 기판의 표면에 대하여 수직한 Y축 방향에 소정의 각도 θ1로 경사진 방향으로 산소 플라즈마(410)를 노출시킨다. 산소 플라즈마(410)는 전도성 박막층 패턴(235, 335)의 일측벽과 비등방성으로 반응할 수 있다. 이로서, 전도성 박막층 패턴(235, 335)의 일측벽을 산화시켜 유전체층(239, 339)을 형성한다. 그리고, 도 4의 (b)에 도시된 바와 같이, 기판 표면에 대하여 수직한 Y축 방향에 소정의 각도 θ2로 경사진 방향으로 산소 플라즈마(415)를 노출시킨다. 산소 플라즈마(415)는 전도성 박막층 패턴(235, 335)의 나머지 일측벽과 비등방성으로 반응할 수 있다. 상기 소정의 각도 θ1 및 θ2는 실질적으로 동일한 크기를 가질 수 있다. 상술한 방법에 의하여, 전도성 박막층 패턴(235, 335)의 양쪽 측벽에는 유전체층(239, 339)이 형성된다.
몇몇 실시예에 있어서, 유전체층을 형성하는 방법은 기판(210, 310) 일정 각도로 기울여서(tilt) 산소 플라즈마(410, 415)가 전도성 박막층 패턴(29)의 측벽과 원활하게 반응할 수 있도록 할 수 있다. 일 실시 예에 따르면, 도 4의 (a)의 공정에 있어서, 전도성 박막층 패턴(235, 335)의 좌측벽이 원활하게 산화될 수 있도록 기판(210, 310)을 θ1의 각도만큼 기울일 수 있으며, 도 4의 (b) 공정에 있어서, 전도성 박막층 패턴(235, 335)의 우측벽이 원활하게 산화될 수 있도록 기판(210, 310)을 θ2의 각도만큼 기울일 수 있다. 이와 같이, 산소 플라즈마(410, 415)가 컨택 패턴(420) 내에서 비등방성 분포 특징을 가질 수 있기 때문에, 전도성 박막층 패턴(235, 335)의 측벽에는 균일한 두께의 유전체층(239, 339)이 형성될 수 있다.
몇몇 실시 예에 있어서는, 수직형 박막 트랜지스터의 기능에 따라, 전도성 박막층 패턴(235, 335)의 한쪽 측벽 또는 양쪽 측벽 모두에 유전체층(239, 339)을 형성할 수 있다. 이 경우, 도 4의 (a) 또는 (b) 중에서 선택된 하나의 공정 또는 양쪽 공정을 진행할 수 있다.
도 5은 본 출원의 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다. 도 5의 (a)을 참조하면, 본 출원의 일 실시 예에 따른 공정에 의해 형성된 도 2의 (f)의 구조물에 대하여, 도 2의 (h)의 식각 공정을 적용하여 기판 상(210) 상에 제1 절연막층(225)를 형성한다. 또는 도 3의 (c)의 구조물을 준비한다. 즉, 기판(210, 310) 상에 제1 절연막층(220, 320), 전도성 박막층 패턴(235, 335) 및 제2 절연막층(245, 345)이 형성된 구조물(500)을 제공한다.
도 5의 (b)를 참조하면, 식각 공정을 실시하여 전도성 박막층 패턴(235, 335)의 측벽을 소정의 두께만큼 균일하게 제거함으로써, 제2 전도성 박막층 패턴(530)을 형성한다. 일 실시 예에 따르면, 구조물(500)의 전도성 박막층 패턴(235, 335)을 습식 식각하여 측벽의 박막을 소정의 두께만큼 제거함으로써 제2 전도성 박막층 패턴(530)을 형성할 수 있다. 일 예로서, 전도성 박막층 패턴(235, 335)이 알루미늄 층인 경우, 기판(210, 310)을 알루미늄에 대한 습식 식각 용액에 담그고 소정의 시간동안 반응시킴으로써, 알루미늄 층의 측벽을 소정의 두께로 식각할 수 있다. 다른 실시 예에 따르면, 먼저, 도 4에 도시된 바와 같이 산소 플라즈마를 이용하여 전도성 박막층 패턴(235, 335)의 측벽을 산화시켜 산화물 박막을 형성한다. 그리고, 습식 식각 공정을 통해 상기 전도성 박막층 패턴(235, 335)의 산화물 박막을 제거하여 전도성 박막층 패턴(235, 335)의 측벽을 식각한다. 이로서, 제2 전도성 박막층 패턴(530)을 형성할 수 있다. 상술한 방법은 산화 공정을 충분히 제어하여 균일한 두께의 산화물 박막을 전도성 박막층 패턴(235, 335)에 형성할 수 있는 경우에 적용할 수 있다. 그 후에, 상기 산화물 박막과 전도성 박막층 패턴(235, 335) 사이의 식각 선택비가 우수한 식각 용액을 선택하여 상기 산화물 박막을 식각한다. 그 결과로 제거되는 전도성 박막층 패턴(235, 335)의 측벽의 두께를 정밀하게 제어할 수 있는 장점이 있다. 또 다른 실시 예에 따르면, 식각 가스와 플라즈마를 이용하는 건식 식각 공정을 적용하여 전도성 박막층 패턴(235, 335)의 측벽에 위치하는 박막을 소정의 두께만큼 제거할 수 있다. 이 경우, 일 예로서, 식각 공정이 등방성 식각 특성을 가지도록 플라즈마 또는 식각 가스의 종류, 유량, 압력, 플라즈마 파워 등의 공정 조건을 조절할 수 있다. 또는 다른 예로서, 기판(210, 310)을 소정의 각도로 기울이거나 회전하는 방법을 통해 플라즈마 내의 반응기가 전도성 박막층 패턴(235, 335)의 측벽에 균일하게 도달하도록 조절한다.
도 5의 (c)를 참조하면, 유기 물질을 도 5의 (b)의 구조물에 제공하여 활성층(570)을 형성한다. 일 실시 예로서, 상기 유기 물질로서 펜타센을 증기법(evaporation)에 의해 증착하는 방법을 적용할 수 있다. 상기 펜타센은 비등방적으로 상기 기판(210, 310) 상에 증착되도록 조절할 수 있다. 이때, 제2 전도성 박막층 패턴(530)의 측벽에는 펜타센 층이 형성되지 않고 공기 갭(air gap)(580)이 존재하게 된다. 수직형 박막 트랜지스터에서, 펜타센 층이 활성층으로 작용하고 제2 전도성 박막층 패턴(530)이 게이트 전극으로 적용되는 경우, 공기 갭(580)은 일종의 게이트 유전막으로 기능할 수 있다. 도 5의 (d)는 단면 주사전자현미경 사진으로서, 도 5의 (c)의 공정에 의해 발생한 공기 갭(580)의 일 모습을 나타내 준다.
도 6은 본 출원의 또 다른 실시 예에 따른 수직형 박막 트랜지스터의 유전체층을 형성하는 방법을 개략적으로 나타내는 모식도이다. 도 6의 (a) 및 (b)를 참조하면, 도 5의 (a) 내지 (b)와 실질적으로 동일한 공정을 진행함으로써, 기판(210, 310) 상에 제1 절연막층(220, 320), 제2 전도성 박막층 패턴(530) 및 제2 절연막층(245, 345)이 형성된 구조물(610)을 제공한다.
도 6의 (c)를 참조하면, 기판(210, 310)에 대하여 유기 유전물질(organic dielectric material)을 제공하여 구조물(610)의 내부에 활성층(670)을 형성할 수 있다. 일 실시 예에 따르면, PMMA, PVP 등과 같은 유기 유전물질을 스핀 코팅법을 사용하여 구조물(610)에 도포할 수 있다.
도 6의 (d)를 참조하면, 비등방성 식각 특성을 갖는 산소 플라즈마(675)를 기판에 제공함으로써, 제2 전도성 박막층 패턴(530)의 측벽에 상기 유기 유전체층(680)을 형성할 수 있다. 제2 전도성 박막층 패턴(530)이 수직형 박막 트랜지스터의 게이트 전극으로 적용되는 경우, 유기 유전체층(680)은 일종의 게이트 유전막으로 기능할 수 있다.
상술한 바와 같이, 일 실시 예에 따르는 수직형 박막 트랜지스터는 게이트 전극의 측벽에 유전체층을 형성할 수 있다. 상기 유전체층은 게이트 전극이 수직형 박막 트랜지스터에서 동작할 때 발생할 수 있는 게이트 누설 전류를 효과적으로 차단하도록 기능할 수 있다. 또, 상기 게이트 전극 사이를 통과하는 전기적 신호가 상기 게이트 전극에 의해 제어될 수 있도록 상기 게이트 전극에 의해 발생되는 전기장의 세기를 안정적으로 유지할 수 있도록 기능할 수 있다. 본 출원의 일 실시 예에 따르면 상기 유전체층을 신뢰성 있게 제조할 수 있으며, 이를 통해 안정적인 동작 특성을 나타내는 수직형 박막 트랜지스터를 제조할 수 있게 된다.
100: 수직형 박막 트랜지스터, 110: 기판, 120: 하부전극, 130: 상부 전극, 140: 활성층, 150: 게이트 전극, 160: 게이트 절연막,
210: 기판, 220: 제1 절연막, 225: 제1 절연막층, 230: 전도성 박막, 235: 전도성 박막층 패턴, 237: 컨택 패턴, 240: 제2 절연막, 245: 제2 절연막층, 250: 하드 마스크막, 255: 하드마스크층, 260: 포토레지스트, 265: 포토레지스트 패턴, 270: 활성층, 280: 상부 전극층,
310: 기판, 315: 쉐도우 마스크, 325: 제1 절연막층, 335: 전도성 박막층 패턴, 339: 유전체층, 345: 제2 절연막층, 370: 활성층, 380: 상부 전극층,
410: 산소 플라즈마, 420: 컨택 패턴,
500: 구조물, 530: 제2 전도성 박막층 패턴, 570: 활성층, 580: 공기 갭
610: 구조물, 670: 활성층, 675: 산소 플라즈마, 680: 유전체층.
210: 기판, 220: 제1 절연막, 225: 제1 절연막층, 230: 전도성 박막, 235: 전도성 박막층 패턴, 237: 컨택 패턴, 240: 제2 절연막, 245: 제2 절연막층, 250: 하드 마스크막, 255: 하드마스크층, 260: 포토레지스트, 265: 포토레지스트 패턴, 270: 활성층, 280: 상부 전극층,
310: 기판, 315: 쉐도우 마스크, 325: 제1 절연막층, 335: 전도성 박막층 패턴, 339: 유전체층, 345: 제2 절연막층, 370: 활성층, 380: 상부 전극층,
410: 산소 플라즈마, 420: 컨택 패턴,
500: 구조물, 530: 제2 전도성 박막층 패턴, 570: 활성층, 580: 공기 갭
610: 구조물, 670: 활성층, 675: 산소 플라즈마, 680: 유전체층.
Claims (19)
- (a) 하부 전극층을 포함하는 기판을 준비하는 과정;
(b) 상기 기판 상에 제1 절연막층, 전도성 박막층 패턴 및 제2 절연막층을 포함하는 중간 구조물을 형성하는 과정;
(c) 상기 중간 구조물 중 상기 전도성 박막층 패턴의 측벽만 식각하여 제2 전도성 박막층 패턴을 형성하는 과정;
(d) 상기 제2 전도성 박막층 패턴이 형성된 상기 기판 상에 유기 반도체 화합물을 비등방적으로 증착하되, 상기 증착 결과, 상기 (c) 단계에서 식각된 제2 전도성 박막층 패턴의 측벽과의 사이에 공기 갭이 존재하도록, 상기 유기 반도체 화합물로 구성된 활성층을 형성하는 과정; 및
(e) 상기 활성층 상에 상부 전극층을 형성하는 과정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 제1 항에 있어서,
상기 (b) 과정은
(b1) 상기 기판 상에, 제1 절연막, 전도성 박막 및 제2 절연막을 순차적으로 증착하는 과정; 및
(b2) 상기 제1 절연막을 패터닝하여 상기 제1 절연막층을 형성하고, 상기 전도성 박막을 패터닝하여 상기 전도성 박막층 패턴을 형성하고, 상기 제2 절연막을 패터닝하여 상기 제2 절연막층을 형성하는 과정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 제2 항에 있어서,
상기 (b2)과정은
포토마스크를 사용하는 포토리소그래피 공정, 전자빔 리소그래피 공정, 홀로그램 리소그래피 공정, 나노임프린트 공정 및 나노전사 공정으로 이루어지는 그룹에서 선택되는 어느 하나의 공정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 제1 항에 있어서,
상기 (b) 과정은
(b1) 상기 기판 상에 쉐도우 마스크를 배치하는 과정; 및
(b2) 상기 쉐도우 마스크가 배치된 기판 상에 상기 제1 절연막층, 상기 전도성 박막층 패턴 및 상기 제2 절연막층을 순차적으로 증착하는 과정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 삭제
- 삭제
- (a) 하부 전극층을 포함하는 기판을 준비하는 과정;
(b) 상기 기판 상에 제1 절연막층, 전도성 박막층 패턴 및 제2 절연막층을 포함하는 중간 구조물을 형성하는 과정;
(c1) 상기 중간 구조물 중 상기 전도성 박막층 패턴의 측벽만 식각하여 제2 전도성 박막층 패턴을 형성하는 과정;
(c2) 상기 (c1) 과정에서 식각된 상기 제2 전도성 박막층 패턴의 측벽에 유기막을 채우는 과정;
(d) 상기 (c2) 과정을 수행한 후, 상기 기판에 유기 반도체 화합물을 도입하여 상기 기판 상에 활성층을 형성하는 과정; 및
(e) 상기 활성층 상에 상부 전극층을 형성하는 과정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 삭제
- 삭제
- (a) 하부 전극층을 포함하는 기판을 준비하는 과정;
(b) 상기 기판 상에 제1 절연막층, 전도성 박막층 패턴 및 제2 절연막층을 포함하는 중간 구조물을 형성하는 과정;
(c1) 상기 중간 구조물 중 상기 전도성 박막 패턴의 측벽만 식각하여 제2 전도성 박막층 패턴을 형성하는 과정;
(c2) 상기 (c1) 과정에서 제2 전도성 박막층 패턴이 형성된 상기 기판상에 유기 유전물질을 제공하는 과정;
(c3) 비등방성 식각 공정을 적용하여 상기 유기 유전물질을 식각하여 상기 제2 전도성 박막층 패턴의 측벽에 유기 유전체층을 형성하는 과정;
(d) 상기 (c3) 과정을 수행한 후, 상기 기판에 유기 반도체 화합물을 도입하여 상기 기판 상에 활성층을 형성하는 과정; 및
(e) 상기 활성층 상에 상부 전극층을 형성하는 과정을 포함하는
수직형 박막 트랜지스터의 제조 방법. - 제10 항에 있어서,
상기 (c2) 과정의 유기 유전 물질은 PMMA 또는 PVP 이며, 스핀 코팅법에 의하여 상기 유기 유전물질이 상기 기판 상에 제공되는 수직형 박막 트랜지스터의 제조 방법. - 제10 항에 있어서,
상기 (c1) 과정의 상기 전도성 박막 패턴의 측벽을 식각하는 과정은 건식 식각 또는 습식 식각 공정에 의하여 이루어지는 수직형 박막 트랜지스터의 제조 방법. - 삭제
- 제1 항에 있어서,
상기 유기 반도체 화합물은 펜타센, 테트라센, 올리고티오펜 또는 올리고플로렌 중 어느 하나인 수직형 박막 트랜지스터의 제조 방법. - 제1 항에 있어서,
상기 (d) 과정의 상기 증착은 스핀 코팅법 또는 진공 증착법을 통하여 이루어지는 수직형 박막 트랜지스터의 제조 방법. - 기판 상에 배치되는 하부 전극층;
상기 하부 전극층 상에 순차적으로 배치되는 제1 절연막층, 전도성 박막층 패턴 및 제2 절연막층;
상기 전도성 박막층 패턴과 인접하여 배치되는 활성층;
상기 활성층과 상기 전도성 박막층 패턴의 측면 사이에 배치되는 공기층; 및
상기 활성층 상에 배치되는 상부 전극층을 포함하되,
상기 전도성 박막 패턴은 외부로부터 인가되는 전압에 의하여 상기 활성층 내에 전기장을 형성하고, 상기 전기장은 상기 하부 전극층과 상기 상부 전극층 사이에서 이동하는 전하의 흐름을 제어하는
수직형 박막 트랜지스터. - 삭제
- 삭제
- 제16 항에 있어서,
상기 전도성 박막층 패턴은 게이트 전극으로 기능하는 수직형 박막 트랜지스터.
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