KR102050561B1 - 수직형 박막트랜지스터 및 이의 제조 방법 - Google Patents

수직형 박막트랜지스터 및 이의 제조 방법 Download PDF

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Abstract

수직형 박막트랜지스터는 기판, 제1 격벽, 제2 격벽, 소스 전극, 드레인 전극, 반도체 층, 게이트 절연막, 및 게이트 전극을 포함한다. 상기 제1 격벽 및 상기 제2 격벽은 상기 기판 상에 서로 이격되어 배치된다. 상기 소스 전극은 상기 제1 격벽의 상면에 형성된다. 상기 드레인 전극은 상기 제1 격벽 및 상기 제2 격벽 사이의 상기 기판 상에 제공된다. 상기 반도체 층은 상기 소스 전극, 상기 제1 격벽의 일 측면, 및 상기 드레인 전극 상에 형성된다. 상기 게이트 절연막은 상기 제1 격벽, 상기 제2 격벽, 상기 소스 전극, 상기 드레인 전극, 및 상기 반도체 층을 커버한다. 상기 게이트 전극은 평면상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 형성된다. 상기 수직형 박막트랜지스터는 마스크를 사용하지 않고 형성될 수 있다.

Description

수직형 박막트랜지스터 및 이의 제조 방법{VERTICAL THIN FILM TRANSISTOR AND FABRIVATING METHOD THEREOF}
본 발명은 수직형 박막트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 마스크를 사용하지 않고 형성할 수 있는 수직형 박막트랜지스터 및 이의 제조 방법에 관한 것이다.
박막트랜지스터는 일반적으로 대면적 기판 위에 형성될 수 있는 장점이 있어 표시 장치, 프린터, 스캐너, 및 스마트 카드 등에 사용되고 있다.
박막 트랜지스터는 반도체 패턴, 소스 전극, 드레인 전극, 및 게이트 전극을 포함한다. 이때, 상기 반도체 패턴, 상기 소스 전극, 상기 드레인 전극, 및 상기 게이트 전극은 마스크를 이용한 포토리소그래피 공정을 통해 패터닝되었다.
하지만, 마스크를 사용하여 박막트랜지스터를 형성하는 경우, 마스크의 정밀도의 한계 때문에 미세 패턴의 구현이 어렵고, 마스크의 휘어짐 및 들뜸 등 마스크 자체의 문제도 있었다. 따라서, 마스크를 사용하지 않거나 최소한의 마스크만을 사용하여 박막트랜지스터를 형성하는 방법이 요구된다.
박막트랜지스터는 수평형 박막트랜지스터와 수직형 박막트랜지스터로 나뉠 수 있다. 수평형 박막트랜지스터는 수평으로 배열된 소스 전극 및 드레인 전극 사이에 형성된 채널을 갖는다. 수직형 박막트랜지스터는 수직으로 배열된 소스 전극과 드레인 전극 사이에 형성된 채널을 갖는다. 수직형 박막트랜지스터는 수평형 박막트랜지스터보다 전류의 흐름이 크다는 장점이 있으나, 구현이 어려워 상용화가 쉽지 않다.
본 발명이 이루고자 하는 과제는 마스크를 사용하지 않거나, 최소한의 마스크를 이용하여 형성된 수직형 박막트랜지스터를 제공하는 것이다.
본 발명의 또 다른 과제는 상기 수직형 박막트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 박막트랜지스터는 기판, 제1 격벽, 제2 격벽, 소스 전극, 드레인 전극, 반도체 층, 게이트 절연막, 및 게이트 전극을 포함한다.
상기 제1 격벽 및 상기 제2 격벽은 상기 기판 상에 서로 이격되어 배치된다. 상기 소스 전극은 상기 제1 격벽의 상면에 형성된다. 상기 드레인 전극은 상기 제1 격벽 및 상기 제2 격벽 사이의 상기 기판 상에 제공된다. 상기 반도체 층은 상기 소스 전극, 상기 제1 격벽의 일 측면, 및 상기 드레인 전극 상에 형성된다. 상기 게이트 절연막은 상기 제1 격벽, 상기 제2 격벽, 상기 소스 전극, 상기 드레인 전극, 및 상기 반도체 층을 커버한다. 상기 게이트 전극은 평면상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 형성된다.
본 발명의 일 실시예에 따른 수직형 박막트랜지스터의 제조 방법은, 기판 상에 제1 격벽 및 제2 격벽을 형성하는 단계; 상기 제1 격벽 상면에 소스 전극을 형성하고, 상기 제1 격벽 및 상기 제2 격벽 사이에 드레인 전극을 형성하는 단계; 상기 소스 전극, 상기 제1 격벽의 일 측면, 및 상기 드레인 전극 상에 반도체 층을 형성하는 단계; 상기 제1 격벽, 상기 제2 격벽, 상기 소스 전극, 상기 드레인 전극, 및 상기 반도체 층 상에 게이트 절연막을 형성하는 단계; 및 상기 제1 격벽 및 상기 제2 격벽 사이의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 따른 수직형 박막트랜지스터에 의하면 마스크를 이용하지 않고 형성할 수 있어 제조 비용이 절감되고, 전류의 흐름이 기존의 박막트랜지스터에 비해 개선된다.
본 발명에 따른 수직형 박막트랜지스터의 제조 방법에 의하면, 마스크를 사용하지 않거나, 최소한의 마스크를 이용하여 수직형 박막트랜지스터를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 박막트랜지스터를 도시한 평면도이다.
도 2는 도 1의 I-I’선을 따라 절단한 단면도이다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 상기 수직형 박막트랜지스터의 제조 과정을 도시한 평면도들이다.
상기 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a 각각의 I-I’ 선을 따라 절단한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 수직형 박막트랜지스터를 도시한 평면도이고, 도 2는 도 1의 I-I’선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 상기 수직형 박막트랜지스터(TR)는 기판(SB), 제1 격벽(WL1), 제2 격벽(WL2), 소스 전극(SE), 드레인 전극(DE), 반도체 층(SM), 게이트 절연막(GI), 및 게이트 전극(GE)을 포함한다.
상기 기판(SB)은 투명한 절연 기판일 수 있다. 상기 기판(SB)은 유리 또는 플라스틱으로 형성될 수 있다. 플라스틱은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택될 수 있다.
상기 제1 격벽(WL1)은 상기 기판 상에 배치된다.
상기 제1 격벽(WL1)은 1 ㎛ 이상 100 ㎛ 이하의 높이를 갖는다. 바람직하게는, 상기 제1 격벽(WL1)은 5 ㎛ 이상 20 ㎛ 이하의 높이를 가질 수 있다. 상기 제1 격벽(WL1)의 높이는 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 거리, 즉 채널의 길이가 된다. 자세한 내용은 추후 서술된다.
상기 제1 격벽(WL1)은 평면상에서 제1 방향(DR1)으로 연장된 직사각형일 수 있다. 하지만, 이에 제한되는 것은 아니고, 상기 제1 격벽(WL1)은 평면상에서 다양한 형상을 가질 수 있다.
상기 제1 격벽(WL1)은 절연 물질, 예를 들어, 유기 절연 물질 또는 무기 절연 물질로 형성될 수 있다.
상기 제2 격벽(WL1)은 상기 기판(SB) 상에 제공되며, 상기 제1 격벽(WL1)과 이격되어 배치된다. 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)은 제2 방향(DR2)으로 서로 이격된다.
상기 제2 격벽(WL2)은 상기 제 1 격벽(WL1)과 동일한 높이와 평면상 형상을 갖고, 동일한 물질로 이루어질 수 있다.
상기 소스 전극(SE)은 상기 제1 격벽(WL1)의 상면에 형성된다. 평면상에서 상기 소스 전극(SE)은 상기 제1 격벽(WL1)의 상면과 동일한 면적 및 형상을 갖는다.
상기 소스 전극(SE)은 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 보다 작은 높이를 갖는다. 구체적으로, 상기 소스 전극(SE)은 10 ㎚ 이상 1000 ㎚ 미만의 높이를 갖는다. 바람직하게는, 상기 소스 전극(SE)은 50 ㎚ 이상 100 ㎚ 이하의 높이를 가질 수 있다.
상기 드레인 전극(DE)은 상기 기판(SB) 상에 형성되고, 상기 소스 전극(SE)과 이격된다.
상기 드레인 전극(DE)은 평면상에서 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이에 대응하게 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 상기 드레인 전극(DE)은 평면상에서 상기 제1 격벽(WL1)의 상면 및 상기 제2 격벽(WL2)의 상면을 제외한 전 영역에 형성될 수 있다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)과 동일한 높이를 가질 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 Mo, W, MoW, AlNd, Ti, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성될 수 있다.
상기 반도체 층(SM)은 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 제1 격벽(WL1)의 일 측면(11) 상에 배치된다.
상기 반도체 층(SM)은 소스 영역, 드레인 영역, 및 채널 영역을 포함할 수 있다.
상기 소스 영역은 상기 소스 전극(SE)에 전기적으로 연결되고, 상기 드레인 영역은 상기 드레인 전극(DE)에 전기적으로 연결된다. 도 2에는 상기 반도체 층(SM)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)에 직접 접촉하는 것을 일 예로 도시하였다. 하지만, 상기 반도체 층(SM)과 상기 소스 전극(SE) 사이 및 상기 반도체 층(SM)과 상기 드레인 전극(DE) 사이에 절연막(미도시)이 더 배치된 경우, 상기 반도체 층(SM)은 상기 절연막(미도시)에 형성된 콘택홀들을 통해 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각에 전기적으로 연결될 수 있다.
상기 채널 영역은 상기 제1 격벽(WL1)의 상기 일 측면(11)을 따라 제3 방향(DR3)으로 연장된다. 상기 제 3 방향(DR3)은 상기 제1 격벽(WL1)의 높이 방향이다. 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역을 서로 연결한다.
상기 반도체 층(SM)은 평면상에서 상기 소스 전극(SE)의 일부와 중첩하고, 상기 드레인 전극(DE)의 일부와 중첩한다. 한편, 상기 반도체 층(SM)은 상기 제2 격벽(WL2)과는 이격된다.
상기 반도체 층(SM)은 상기 제1 격벽(WL1)과 동일한 상기 제1 방향(DR1) 폭을 가질 수 있다.
상기 반도체 층(SM)은 20 ㎚ 이상 100 ㎚ 이하의 높이를 가질 수 있다.
상기 반도체 층(SM)은 비정질 실리콘 또는 폴리 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있다.
상기 게이트 절연막(GI)은 상기 제1 격벽(WL1), 상기 제2 격벽(WL2), 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 반도체 층(SM)을 커버한다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 나머지들을 전기적으로 절연시키는 역할을 한다.
상기 게이트 절연막(GI)은 무기 절연막 또는 유기 절연막으로 형성될 수 있다. 상기 게이트 절연막(GI)을 형성하는 무기 절연막으로는 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 예를 들어, 일반 범용고분자(PMMA, PS), phenol 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다. 상기 게이트 절연막(GI)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
상기 게이트 절연막(GI)은 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)을 따라 배치되면서, 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이에 골(Vally)(VL)을 형성한다.
상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 형성된다. 상기 게이트 전극(GE)은 상기 골(VL)에 대응하게 형성된다.
상기 게이트 전극(GE)은 평면상에서 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이에 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)과 이격되어 배치된다.
상기 게이트 전극(GE)은 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 또는 이들의 합금으로 형성될 수 있다. 또한, 도 2에서 상기 게이트 전극(GE)은 단일층으로 형성된 것을 도시하였으나, 이에 제한되는 것은 아니고, 다층 구조로 형성될 수 있다.
도 3a 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 수직형 박막트랜지스터의 제조 방법 설명한다. 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 상기 수직형 박막트랜지스터의 제조 과정을 도시한 평면도들이고, 상기 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a 각각의 I-I’ 선을 따라 절단한 단면도들이다. 도 3a 내지 도 7b에서 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하며, 해당 구성 요소에 대한 상세한 설명은 생략한다.
먼저 도 3a 및 도 3b를 참조하면, 기판(SB)을 준비한다. 상기 기판(SB)은 투명한 절연체일 수 있다.
상기 기판(SB) 상에 제1 격벽(WL1) 및 제2 격벽(WL2)을 형성한다. 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)은 패터닝 공정이나 인쇄 공정을 이용하여 형성할 수 있다. 패터닝 공정의 일 예로 포토 레지스트를 이용한 포토 공정이 있고, 인쇄 공정의 일 예로 몰드를 이용한 임프린트 공정이 있다.
상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)은 동일한 공정을 통해 형성된다.
이후, 도 4a 및 도 4b를 참조하면, 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)이 형성된 기판(SB) 상에 금속(미도시)을 증착시킨다. 이때, 상기 금속(미도시)은 스퍼터링 방법 또는 증착기(Evaporator)를 사용하여 상기 제3 방향(DR3)으로 증착될 수 있다.
증착된 금속(미도시)의 높이는 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)의 높이 보다 작다. 따라서, 상기 증착된 금속(미도시)은 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)에 의해 소스 전극(SE) 및 드레인 전극(DE)으로 분리된다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 2층 또는 그 이상의 다중막 구조로 형성되는 경우, 증착 공정이 복수회 수행될 수 있다.
도 5a 및 도 5b를 참조하면, 이후, 상기 기판(SB)에 경사지게 반도체 물질(미도시)을 증착한다. 이때, 경사각(θ)은 90˚ 미만의 예각일 수 있다.
상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이의 영역은 상기 반도체 물질이 증착되는 제1 영역(DA)와 상기 반도체 물질이 증착되지 않는 제2 영역(NA)으로 나뉠 수 있다.
상기 제1 영역(DA)에는 상기 경사각(θ)으로 증착되는 상기 반도체 물질(미도시)이 상기 제2 격벽(WL2)에 가려지지 않고 증착된다. 한편, 상기 제2 영역(NA)에는 상기 경사각(θ)으로 증착되는 상기 반도체 물질(미도시)이 상기 제2 격벽(WL2)에 가려져 증착되지 않는다.
이때, 상기 반도체 물질을 경사지게 증착하기 위해 일반적인 경사 증착법이 사용될 수 있다. 예를 들어, 상기 기판(SB)을 지지하는 스테이지(미도시)를 상기 경사각(θ)을 갖도록 틸트시킨 다음에 상기 반도체 물질을 수직한 방향으로 증착시키는 방법 등이 사용될 수 있다. 다만, 이는 경사 증착을 위한 일 예에 불과하고, 다양한 경사 증착법이 사용될 수 있다.
상기 반도체 물질은 상기 제1 영역(DA)와 상기 소스 전극(SE) 일부에 증착되어 반도체 층(SM)을 형성한다.
도 6a 및 도 6b를 참조하면, 이후, 상기 반도체 층(SM)이 형성된 기판(SB) 상에 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다.
상기 게이트 절연막(GI)을 형성하는 공정은 스텝 커버리지(Step Coverage)가 좋은 증착 방법을 사용한다. 그 이유는 절연 물질이 상기 제1 격벽(WL1)의 측면 및 상기 제2 격벽(WL2)의 측면에도 균일하게 증착되어야 하고, 상기 제1 격벽(WL1)의 높이 및 상기 제2 격벽(WL2)의 높이에 의한 구조상 굴곡을 따라 일정하게 증착되어야 하기 때문이다.
따라서, 상기 게이트 절연막(GI)은 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 증기 증착(Chemical Vapor Deposition; CVD) 공정을 통해 형성될 수 있다.
상기 게이트 절연막(GI)은 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2)을 따라 형성되면서, 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이에 골(VL)을 형성한다.
도 7a 및 도 7b를 참조하면, 상기 게이트 절연막(GI) 상에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 게이트 절연막(GI)에 의해 형성된 상기 골(VL)에 대응하게 형성된다.
상기 게이트 전극(GE)은 상기 제1 격벽(WL1) 및 상기 제2 격벽(WL2) 사이의 영역에만 형성되어야 하므로, 용액 공정을 이용하여 형성될 수 있다. 구체적으로, 상기 용액 공정은 잉크젯 프린팅(inkjet printing), 그라비어 프린팅(gravure printing), 시린지 인젝션(syringeinjection), 릴리프 프린팅(relief printing), 리소그라피 프린팅(lithography printing), 플렉소그라피 프린팅(flexography printing) 및 스크린 프린팅(screenprinting) 중 하나일 수 있다.
도시하지는 않았으나, 이후, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각에 신호 인가를 위해 제1 콘택홀 및 제2 콘택홀을 형성할 수 있다. 상기 제1 콘택홀은 평면상에서 상기 소스 전극(SE)에 중첩하고 상기 반도체 층(SM)에 비중첩한 영역에 형성될 수 있다. 상기 제2 콘택홀은 평면상에서 상기 드레인 전극(DE)에 중첩하고, 상기 제1 게이트 전극(GE)에 비중첩한 영역에 형성될 수 있다.
본 발명의 일 실시예에 따른 수직형 박막트랜지스터의 제조 방법에 의하면, 마스크를 사용하지 않거나, 최소한의 마스크를 이용하여 수직형 박막트랜지스터를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TR: 수직형 박막트랜지스터 SB: 기판
WL1: 제1 격벽 WL2: 제2 격벽
SE: 소스 전극 DE: 드레인 전극
GI: 게이트 절연막 GE: 게이트 전극
VL: 골

Claims (17)

  1. 제1 방향 및 상기 제1 방향과 이격된 제2 방향과 평행한 기판;
    상기 기판 상에 제공되고, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향으로 연장되는 제1 격벽;
    상기 기판 상에 제공되며 상기 제1 격벽과 이격되고, 상기 제3 방향으로 연장되는 제2 격벽;
    상기 제1 격벽 상면에 형성된 소스 전극;
    상기 제1 격벽 및 상기 제2 격벽 사이의 상기 기판 상에 제공되고, 평면상에서 상기 소스 전극과 중첩하지 않는 드레인 전극;
    상기 소스 전극, 상기 제1 격벽의 일 측면, 및 상기 드레인 전극 상에 형성되고, 반도체 물질을 포함하는 반도체 층;
    상기 제1 격벽, 상기 제2 격벽, 상기 소스 전극, 상기 드레인 전극, 및 상기 반도체 층을 커버하는 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되며, 평면상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 형성된 게이트 전극을 포함하는 수직형 박막트랜지스터.
  2. 제1항에 있어서,
    상기 제1 격벽의 높이는 상기 소스 전극 및 상기 드레인 전극의 높이 보다 큰 것을 특징으로 하는 수직형 박막트랜지스터.
  3. 제2항에 있어서,
    상기 제1 격벽은 5 ㎛ 이상 20 ㎛ 이하의 높이를 갖는 것을 특징으로 하는 수직형 박막트랜지스터.
  4. 제2항에 있어서,
    상기 소스 전극 및 상기 드레인은 각각 50 ㎚ 이상 100 ㎚ 이하의 높이를 갖는 것을 특징으로 하는 수직형 박막트랜지스터.
  5. 제1항에 있어서,
    상기 소스 전극은 평면상에서 상기 제1 격벽의 상면과 동일한 면적 및 형상을 갖는 것을 특징으로 하는 수직형 박막트랜지스터.
  6. 제1항에 있어서,
    상기 반도체 층은 상기 제1 격벽의 높이 방향으로 연장된 채널 영역을 포함하는 것을 특징으로 하는 수직형 박막트랜지스터.
  7. 제6항에 있어서,
    상기 반도체 층의 일단은 상기 소스 전극에 접촉하고, 상기 반도체 층의 타단은 상기 드레인 전극에 접촉하는 것을 특징으로 하는 수직형 박막트랜지스터.
  8. 제1항에 있어서,
    상기 반도체 층은 평면상에서 상기 소스 전극의 일부 및 상기 드레인 전극의 일부와 중첩하고, 상기 제2 격벽과 이격되는 것을 특징으로 하는 수직형 박막트랜지스터.
  9. 제8항에 있어서,
    상기 제1 격벽 및 상기 제2 격벽 사이의 영역은 상기 반도체 물질이 증착되는 제1 영역와 상기 반도체 물질이 증착되지 않는 제2 영역을 포함하는 것을 특징으로 하는 수직형 박막트랜지스터.
  10. 제1항에 있어서,
    상기 반도체 층은 20 ㎚ 이상 100 ㎚ 이하의 높이를 갖는 것을 특징으로 하는 수직형 박막트랜지스터.
  11. 제1항에 있어서,
    상기 게이트 절연막은 상기 제1 격벽 및 상기 제2 격벽 사이에 골을 형성하고,
    상기 게이트 전극은 상기 골에 대응하게 배치되는 것을 특징으로 하는 수직형 박막트랜지스터.
  12. 기판 상에 제1 격벽 및 제2 격벽을 형성하는 단계;
    상기 제1 격벽 상면에 소스 전극을 형성하고, 상기 제1 격벽 및 상기 제2 격벽 사이에 드레인 전극을 형성하는 단계;
    상기 소스 전극, 상기 제1 격벽의 일 측면, 및 상기 드레인 전극 상에 반도체 층을 형성하는 단계;
    상기 제1 격벽, 상기 제2 격벽, 상기 소스 전극, 상기 드레인 전극, 및 상기 반도체 층 상에 게이트 절연막을 형성하는 단계; 및
    상기 제1 격벽 및 상기 제2 격벽 사이의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 수직형 박막트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 격벽 및 상기 제2 격벽은 패터닝 공정이나 인쇄 공정을 이용하여 형성되는 것을 특징으로 하는 수직형 박막트랜지스터의 제조 방법.
  14. 제12항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    상기 제1 격벽 및 상기 제2 격벽이 형성된 기판 상에 금속을 증착시키는 단계; 및
    상기 증착된 금속이 상기 제1 격벽 및 상기 제2 격벽에 의해 상기 소스 전극 및 상기 드레인 전극으로 분리되는 단계를 포함하는 것을 특징으로 하는 수직형 박막트랜지스터의 제조 방법.
  15. 제12항에 있어서,
    상기 반도체 층은 상기 기판에 경사지게 반도체 물질을 증착하여 형성되는 것을 특징으로 하는 수직형 박막트랜지스터의 제조 방법.
  16. 제12항에 있어서,
    상기 게이트 절연막은 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 증기 증착(Chemical Vapor Deposition; CVD) 공정을 통해 형성되는 것을 특징으로 하는 수직형 박막트랜지스터의 제조 방법.
  17. 제12항에 있어서,
    상기 게이트 전극은 용액 공정을 이용하여 형성되는 것을 특징으로 하는 수직형 박막트랜지스터의 제조 방법.
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