KR101636196B1 - 3차원 비휘발성 메모리 소자, 및 그 제조 방법 - Google Patents

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film
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이승백
이정수
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한양대학교 산학협력단
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Abstract

비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는, 기판 상에, 교대로 그리고 반복적으로 적층된 게이트 전극들, 및 상기 게이트 전극들 사이의 절연막 구조체를 포함하되, 상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이의 간섭 방지막을 포함한다. 상기 간섭 방지막에 의해, 셀 간 간섭이 최소화될 수 있다.

Description

3차원 비휘발성 메모리 소자, 및 그 제조 방법{Three dimensional stacked memory and method of fabricating the same}
본 발명은 3차원 비휘발성 메모리 소자, 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 적층된 게이트 전극들 사이에, 간섭 방지막을 갖는 절연막 구조체를 포함하는 비휘발성 메모리 소자, 및 그 제조 방법에 관련된 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다.
통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
상술된 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 메모리 소자가 제안되고 있다. 예를 들어, 대한민국 특허 공개 공보 10-2012-0097594(출원번호 10-2011-0016889, 출원인: 연세대학교산학협력단)에는 저항 스위칭 특성을 나타내는 금속 산화물 사이를 절연시켜, 상부 전극에 의해 하부 전극이 독립적으로 연결되어 구동되는 3차원 적층 메모리 구조의 비휘발성 저항 스위칭 메모리 소자의 제조 방법이 개시되어 있다.
하지만, 적층된 전극들 사이에 간섭 현상이 발생하는 등, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
대한민국 특허 공개 공보 10-2012-0097594
본 발명이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 셀(cell) 간 간섭이 최소화된 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 리텐션(retention) 특성이 개선된 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것으로 제한되지 않는다.
상기 기술적 과제들을 해결하기 위해, 본 발명은 비휘발성 메모리 소자를 제공한다.
일 실시 예에 따르면, 상기 비휘발성 메모리 소자는, 기판 상에, 교대로 그리고 반복적으로 적층된 게이트 전극들, 및 상기 게이트 전극들 사이의 절연막 구조체를 포함하되, 상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이의 간섭 방지막을 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막은, 음 전하(negative charge)를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막은, 상기 상부 절연막 및 상기 하부 절연막과 다른 물질로 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 비휘발성 메모리 소자는, 상기 간섭 방지막을 포함하는 상기 절연막 구조체, 및 상기 게이트 전극들을 관통하는 활성 패턴(active pattern)를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막은, 인접한 상기 게이트 전극들 사이의 프린지 필드(fringe field) 영향을 감소시키는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 하부 절연막의 두께 및 상기 상부 절연막의 두께는 서로 동일한 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막은, 트랩 사이트(trap site)를 갖는 물질, 또는 도전성 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 절연막 구조체는, 상기 하부 절연막 및 상기 간섭 방지막 사이, 그리고 상기 상부 절연막 및 상기 간섭 방지막 사이에 배치된 베리어막들을 더 포함할 수 있다.
상기 기술적 문제를 해결하기 위해, 본 발명은 비휘발성 메모리 소자의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 비휘발성 메모리 소자의 제조 방법은, 기판 상에 물질막들 및 절연막 구조체들을 교대로 그리고 반복적으로 적층하는 단계, 및 상기 물질막들 및 상기 절연막 구조체들을 관통하는 활성 패턴을 형성하는 단계를 포함하되, 상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이의 간섭 방지막을 포함할 수 있다.
일 실시 예에 따르면, 상기 물질막들을 희생막들이고, 상기 비휘발성 메모리 소자의 제조 방법은, 상기 활성 패턴을 형성한 후, 상기 희생막들 및 상기 절연막 구조체들을 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치에 노출된 상기 희생막들을 제거하여 리세스 영역들(recess regions)을 형성하는 단계, 상기 리세스 영역들의 내벽(inner wall)을 덮는 정보 저장막을 형성하는 단계, 및 상기 리세스 영역들을 채우는 게이트 전극들을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 물질막들은 게이트 전극들이고, 상기 비휘발성 메모리 소자의 제조 방법은, 상기 활성 패턴을 형성하기 전, 상기 게이트 전극들 및 상기 절연막 구조체들을 패터닝하여, 채널 개구부를 형성하는 단계, 및 상기 채널 개구부의 측벽을 덮는 정보 저장막을 형성하는 단계를 더 포함하고, 상기 활성 패턴은 상기 채널 개구부를 채우는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 절연막 구조체를 형성하는 단계는, 상기 하부 절연막을 형성하는 단계, 상기 하부 절연막을 플라즈마 처리하여 제1 베리어막을 형성하는 단계, 상기 제1 베리어막 상에 간섭 방지막을 형성하는 단계, 상기 간섭 방지막 상에 제2 베리어막을 형성하는 단계, 및 상기 제2 베리어막 상에 상부 절연막을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막은 음 전하를 갖는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 비휘발성 메모리 소자는, 적층된 게이트 전극들 사이에, 간섭 방지막을 갖는 절연막 구조체를 포함한다. 상기 간섭 방지막에 의해, 상기 게이트 전극들의 프린지 필드에 의한 영향이 감소되어, 메모리 셀 간 간섭이 최소화되고, 리텐션 특성이 향상된 고신뢰성의 비휘발성 메모리 소자 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 3차원 비휘발성 메모리 소자를 설명하기 위한 회로도이다.
도 2 내지 도 9는 본 발명의 제1 실시 예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 10a는 도 9의 A를 확대한 도면이다.
도 10b는 본 발명의 제1 실시 예의 변형 예에 따른 비휘발성 메모리 소자에 포함된 절연막 구조체를 설명하기 위한 도면이다.
도 11 내지 도 13은 본 발명의 제2 실시 예에 따른 비휘발성 메모리 소자, 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 Vt 특성을 설명하기 위한 그래프이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 포텐셜, 전계, 및 트랩 전하의 양을 비교한 것이다.
도 16은 본 발명의 실시 예에 다른 비휘발성 메모리 소자의 워드 라인 포턴셜 분포를 설명하기 위한 것이다.
도 17은 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 3차원 비휘발성 메모리 소자를 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 3차원 비휘발성 메모리 소자는 공통 소오스 라인들(CSL), 비트 라인들(BL0-BL2) 및 상기 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 셀 스트링들(CSTR)을 포함할 수 있다.
상기 비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인들(CSL)에 공통으로 연결될 수 있다. 다시 말하면, 상기 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시 예에 따르면, 상기 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 상기 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 상기 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인들(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소오스 라인들(CSL)은 복수의 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 상기 접지 선택 라인들(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT) 각각은 정보 저장막을 포함할 수 있다.
하나의 상기 셀 스트링(CSTR)은 상기 공통 소오스 라인들(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 이에 따라, 상기 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 적층된 상기 워드라인들(WL0-WL3)이 배치된다.
상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 상기 워드라인들(WL0-WL3) 중의 어느 하나를 공유할 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2 내지 도 9는 본 발명의 제1 실시 예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 사시도들이고, 도 10a는 도 9의 A를 확대한 도면이다.
도 2를 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 화합물 반도체 기판 중 어느 하나일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 물질막들 및 절연막 구조체들(120)이 교대로, 그리고 반복적으로 적층될 수 있다. 상기 물질막들은 희생막들(110)일 수 있다. 상기 희생막들(110) 및 상기 절연막 구조체들(120)은 서로 식각 선택비를 갖는 물질로 형성될 수 있다.
상기 절연막 구조체(120)는, 하부 절연막(120a), 상기 하부 절연막(120a) 상의 상부 절연막(120b), 및 상기 하부 절연막(120a)과 상기 상부 절연막(120b) 사이의 간섭 방지막(120c)을 포함할 수 있다. 일 실시 예에 따르면, 상기 하부 절연막(120a) 및 상기 상부 절연막(120b)은 서로 동일한 물질로 형성되고, 상기 간섭 방지막(120c)은 상기 하부 절연막(120a) 및 상기 상부 절연막(120b)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 간섭 방지막(120c)은 high-K 물질, 탄소 구조체(예를 들어, 그래핀, CNT 등), 도전막, 실리콘 질화물, 또는 실리콘 산질화물 중에서 어느 하나를 포함하고, 상기 하부 절연막(120a) 및 상기 상부 절연막(120b)은 실리콘 산화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 간섭 방지막(120c)은 전하 트랩 사이트(charge trap site)를 포함할 수 있다. 이로 인해, 상기 간섭 방지막(120c)은 음 전하(negative charge)를 가질 수 있다.
일 실시 예에 따르면, 상기 희생막들(110)은 서로 동일한 두께로 형성될 수 있다. 또는, 이와는 달리, 상기 희생막들(110) 중에서, 최하부의 희생막 및 최상부의 희생막은, 상기 최하부의 희생막 및 상기 최상부의 희생막 사이에 위치한 희생막들에 비하여 두껍게 형성될 수 있다. 이 경우, 상기 최하부의 희생막 및 상기 최상부의 희생막 사이에 위치한 희생막들은 서로 동일한 두께로 형성될 수 있다.
일 실시 예에 따르면, 상기 절연막 구조체들(120)은 서로 동일한 두께로 형성될 수 있다. 다시 말하면, 상기 절연막 구조체들(120) 내에서 상기 하부 절연막(120a)들의 두께는 서로 동일하고, 상기 절연막 구조체들(120) 내에서 상기 상부 절연막(120b)들의 두께는 서로 동일하고, 상기 절연막 구조체들(120) 내에서 상기 간섭 방지막(120c)들의 두께는 서로 동일할 수 있다.
일 실시 예에 따르면, 상기 하부 절연막(120a) 및 상기 상부 절연막(120c)의 두께는 서로 동일할 수 있다. 이에 따라, 상기 간섭 방지막(120b)이 상기 절연막 구조체(120)의 중앙에 위치할 수 있다. 이에 따라, 상기 간섭 방지막(120b)과 상기 간섭 방지막(120b) 바로 위에 배치된 상기 희생막(110) 사이의 거리는, 상기 간섭 방지막(120b)과 상기 간섭 방지막(120b) 바로 아래에 배치된 상기 희생막(110) 사이의 거리와 실질적으로 동일할 수 있다.
상기 최상부의 희생막(110) 상에 캡핑 절연막(120U)이 형성될 수 있다. 상기 캡핑 절연막(120U)은 상기 절연막 구조체(120)의 상기 하부 절연막(120a) 및 상기 상부 절연막(120b)과 동일한 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 캡핑 절연막(120U)은 상기 절연막 구조체(120)보다 두껍게 형성될 수 있다.
상기 희생막들(110) 및 상기 절연막 구조체들(120)이 형성되기 전, 상기 기판(10)) 상에 버퍼 유전막(102)이 형성될 수 있다. 상기 희생막들(110), 및 상기 절연막 구조체들(120)은 상기 버퍼 유전막(102) 상에 형성될 수 있다. 상기 최하부의 희생막이 상기 버퍼 유전막(102) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 유전막(102)은 상기 희생막들(110)에 대하여 식각 선택비를 갖는 유전물질로 형성될 수 있다. 예를 들어, 상기 버퍼 유전막(102)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 3을 참조하면, 상기 캡핑 절연막(120U), 상기 절연막 구조체들(120), 및 상기 희생막들(110), 및 상기 버퍼 유전막(102)을 연속적으로 패터닝하여, 상기 기판(100)을 노출시키는 채널 개구부(140, channel opening)가 형성될 수 있다. 상기 채널 개구부(140)는 이방성 식각 공정으로 형성될 수 있다. 상기 채널 개구부(140) 내에 상기 희생막들(110)의 측벽들 및 상기 절연막 구조체들(120)의 측벽들이 노출될 수 있다.
상기 채널 개구부(140)들은 서로 이격될 수 있다. 상기 채널 개구부(140)들은 제1 방향 및 상기 제1 방향에 직교(perpendicular)한 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 방향 및 제2 방향은 상기 기판(100)의 상부면과 평행한 방향일 수 있다. 상기 채널 개구부(140)들은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 3에 도시된 바와 달리, 상기 채널 개구부(140)들은 홀 형태 이외에 다른 형태로 구현될 수도 있다. 예를 들어, 상기 채널 개구부(140)들은 상기 제1 방향으로 연장된 그루브 형태일 수도 있다.
도 4를 참조하면, 상기 채널 개구부(140)들을 채우는 활성 패턴(144)이 형성될 수 있다. 상기 활성 패턴(144)은 상기 채널 개구부(140)에 의해 노출된 상기 기판(100)의 상기 상부면과 접촉될 수 있다. 상기 활성 패턴(140)은 상기 제1 및 제2 방향들에 수직한 제3 방향으로 연장될 수 있다. 상기 제3 방향은 상기 기판(100)의 상기 상부면면에 수직(vertical)할 수 있다. 상기 활성 패턴(140)은 반도체 물질로 형성될 수 있다. 상기 활성 패턴(140)은 상기 제1 타입의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다.
상기 활성 패턴(142)은 상기 채널 개구부(140)를 완전히 채울 수 있다. 이 경우, 활성막(active layer)이 상기 채널 개구부(140)를 완전히 채우도록 형성된 후에, 상기 활성막을 상기 캡핑 절연막(120U)이 노출될때까지 평탄화시키어 상기 활성 패턴(142)이 형성될 수 있다. 상기 활성막은 화학기상증착법 또는 원자층 적층법등으로 형성될 수 있다. 상기 활성막은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 활성막은 실리콘, 게르마늄, 실리콘-게르마늄 및/또는 화합물 반도체 물질등으로 형성될 수 있다.
또는, 이와는 달리, 상기 채널 개구부(140)에 노출된 상기 기판(100)의 상기 상부면을 시드층(seed layer)으로 사용하여 선택적 에피택시얼 성장 공정을 수행하여 상기 채널 개구부(140)를 완전히 채우는 상기 활성 패턴(142)이 형성될 수도 있다. 상기 활성 패턴(142)이 상기 선택적 에피택시얼 성장 공정으로 형성되는 경우, 상기 활성 패턴(142)은 단결정 상태일 수 있다.
또는, 도 4에 도시된 바와 달리, 상기 활성 패턴(142)은 속이 빈 파이프 형태(pipe-shaped), 실린더 형태(cylinder-shaped) 또는 마카로니 형태(macaroni-shaped) 등으로 형성될 수 있다. 이 경우, 상기 채널 개구부들(140)를 갖는 상기 기판(100) 상에 상기 활성막을 콘포말(conformal)하게 형성하고, 상기 활성막 상에 상기 채널 개구부(140)을 채우는 충전 유전막이 형성될 수 있다. 상기 충전 유전막은 상기 희생막들(110)에 대하여 식각선택비를 갖는 유전물질로 형성될 수 있다. 예를 들어, 상기 충전 유전막은 실리콘 산화물 등으로 형성될 수 있다. 상기 충전 유전막 및 활성막을 상기 최상부의 절연막(120U)이 노출될때까지 평탄화시키어 상기 채널 개구부(140)내에 상기 활성 패턴(140) 및 충전 유전 패턴이 형성될 수 있다.
도 5를 참조하면, 상기 캡핑 절연막(120U), 상기 절연막 구조체(120), 및 상기 희생막들(110) 을 연속적으로 패터닝하여, 트렌치(144, trench)가 형성될 수 있다. 상기 트렌치(144)는 상기 기판(100)의 상기 상부면에 평행한 제2 방향으로 연장되는 라인 형태일 수 있다.
상기 트렌치(144)의 측벽에 의해, 상기 희생막들(110), 상기 절연막 구조체들(120), 및 상기 캡핑 절연막(120U)이 노출될 수 있다. 상기 트렌치(140)의 바닥에 상기 기판(100)의 상기 상부면이 노출될 수 있다. 또는, 도 5에 도시된 바와 달리, 상기 트렌치(140)이 바닥은 상기 버퍼 유전막(102)일 수 있다.
도 6을 참조하면, 상기 트렌치(144)에 노출된 상기 희생막들(110)이 제거되어, 리세스 영역들(150)이 형성될 수 있다. 상기 트렌치(144)에 노출된 상기 희생막들(110)은 습식 식각 공정으로 제거될 수 있다. 상기 희생막들(110)이 제거되어, 상기 리세스 영역들(150)에 의해, 상기 활성 패턴(142)들의 측벽들이 노출될 수 있다. 상기 리세스 영역들(150)은, 상기 절연막 구조체들(120) 사이, 및 상기 절연막 구조체(120)와 상기 캡핑 절연막(120U) 사이에 각각 정의될 수 있다.
도 7을 참조하면, 상기 리세스 영역들(150)을 갖는 상기 기판(100) 상에 정보 저장막(152)이 형성될 수 있다. 상기 정보 저장막(152)은 우수한 단차도포성을 제공할 수 있는 증착 기술(예컨대, 화학기상증착법 또는 원자층 증착법등)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(150)은 콘포말(conformal)하게 형성될 수 있다. 일 실시 예에 따르면, 상기 정보 저장막(150)은 상기 리세스 영역들(150)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(150)은 상기 리세스 영역들(150)을 완전히 채우지 않는다. 상기 정보 저장막(152)은 다층막으로 형성될 수 있다.
상기 정보 저장막(152)을 갖는 상기 기판(100) 상에 게이트 도전막(153)이 형성될 수 있다. 상기 게이트 도전막(153)은 상기 리세스 영역들(150)을 완전히 채우고, 상기 트렌치(144)의 일부분을 채울 수 있다. 또는, 다른 실시 예에 따르면, 도 7에 도시된 바와 달리, 상기 게이트 도전막(153)은 상기 트렌치(144)를 완전히 채울 수 있다.
상기 게이트 도전막(153)은 단차 도포성이 우수한 증착 공정(ex, 화학기상증착법 및/또는 원자층 적층법등)으로 형성될 수 있다. 상기 게이트 도전막(153)은 도전물질로 형성된다. 예컨대, 상기 게이트 도전막(153)은 금속(ex, 텅스텐, 알루미늄, 티타늄, 탄탈늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄등), 또는 그래핀 등 2차원 물질 등에서 선택된 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 상기 게이트 도전막(153)을 식각하여 제2 리세스 영역들(150) 내에 게이트 전극들(154, 154L, 154U)이 형성될 수 있다. 상기 게이트 전극들(154, 154L, 154U)은 상기 제2 리세스 영역들(150) 내에 위치한 상기 게이트 도전막(153)의 일부분들에 각각 해당될 수 있다.
상기 게이트 전극들(154, 154L, 154U)은 상기 기판(100) 상에 서로 이격되어 적층될 수 있다. 적층된 상기 게이트 전극들(154, 154L, 154U), 상기 게이트 전극들(154, 154L, 154U)을 관통하는 하나의 활성 패턴(142), 및 상기 하나의 활성 패턴(142)과 상기 게이트 전극들(154, 154L, 154U) 사이의 상기 정보 저장막(152)이 도 1을 참조하여 설명된 셀 스트링(CSTR)을 구성할 수 있다. 다시 말하면, 상기 게이트 전극들(154, 154L, 154U) 중에서 최하부의 게이트 전극(154L)은 하부 선택 트랜지스터의 게이트에 해당되고, 최상부의 게이트 전극(154U)은 상부 선택 트랜지스터의 게이트 해당되고, 상기 최하부 및 상기 최상부의 게이트 전극들(154L, 154U) 사이의 게이트 전극들(154)은 메모리 셀들이 제어 게이트에 해당될 수 있다.
도 8에서 상기 리세스 영역(150) 외부에 위치한 상기 게이트 도전막(153)이 제거되어, 상기 트렌치(144)의 바닥이 상기 정보 저장막(152)인 것으로 도시되었으나, 다른 실시 예에 따르면, 상기 게이트 도전막(153)의 식각 과정에서, 상기 리세스 영역(150)의 외부에 위치한 상기 정보 저장막(152)의 전부 또는 일부가 제거될 수 있다.
도 9를 참조하면, 상기 트렌치(144)를 채우는 소자 분리 패턴(160, device isolation pattern)이 형성될 수 있다. 상기 소자 분리 패턴(160)을 형성하는 일 방법이 설명된다. 상기 트렌치(144)를 채우는 소자 분리막을 상기 기판(100) 상에 형성하고, 상기 소자 분리막을 상기 캡핑 절연막(120U) 상의 정보 저장막(152)이 노출될때까지 평탄화시키어 상기 소자 분리 패턴(160)이 형성될 수 있다.
상기 소자 분리 패턴(160)은 갭필(gap fill) 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어,, 상기 소자분리 패턴(160)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다. 상기 소자분리 패턴(160)을 형성한 후에, 노출된 정보 저장막(152)을 식각하여 상기 캡핑 절연막(120U)이 노출될 수 있다.
상기 정보 저장막(152)은 상술된 바와 같이 다층막으로 형성될 수 있다. 도 10a는 도 9의 A를 확대한 것으로, 본 발명의 실시 예에 따른 3차원 비휘발성 메모리 소자에 포함된 정보 저장막을 설명하기 위한 것이다.
도 10a를 참조하면, 상기 정보 저장막(152)은, 상기 리세스 영역(150)의 내면 상의 터널 절연막(152c), 상기 터널 절연막(152c) 상의 전하 저장막(152b), 및 상기 전하 저장막(152b) 상의 블로킹막(152a)을 포함할 수 있다. 예를 들어, 상기 전하 저장막(152b)은 트랩 절연막, 부유 게이트, 및/또는 도전성 나노 도트들(nano dots)을 포함할 수 있다. 상기 터널 절연막(152c)은 단일층 또는 다층으로 형성될 수 있다. 상기 블로킹 절연막(152a)도 단일층 또는 다층으로 형성될 수 있다. 상기 블로킹 절연막(152a)은 상기 터널 절연막(152c)에 비하여 높은 유전상수를 갖는 고유전물질을 포함할 수 있다.
계속해서, 도 9를 참조하면, 도면에 도시되지 않았으나, 상기 소자분리 패턴(160)이 형성되기 전, 상기 트렌치(144)의 바닥면에 제2 타입 토펀트를 도핑하여 공통 소스 라인이 형성될 수 있다. 상기 소자분리 패턴(160)이 형성된 후 또는 형성되기 전, 상기 활성 패턴(142)의 상부에 드레인 영역이 형성될 수 있다. 이후, 상기 활성 패턴(144)들의 상기 드레인 영역들을 연결하고, 상기 제1 방향으로 연장되는 비트 라인들이 형성될 수 있다.
본 발명의 실시 예에 따르면, 적층된 상기 게이트 전극들(154, 154L, 154U) 사이에 상기 절연막 구조체(120)가 배치되고, 상기 절연막 구조체(120)는 상기 하부 절연막(120a) 및 상기 절연막(120b) 사이의 상기 간섭 방지막(120c)을 포함한다. 다시 말하면, 상기 간섭 방지막(120c)이 적층된 상기 게이트 전극들(154, 154L, 154U) 사이에 배치될 수 있고, 상기 간섭 방지막(120c) 내의 전하 트랩층 내에 음 전하가 저장될 수 있다. 이로 인해, 상기 간섭 방지막(120c)에 의해 상기 게이트 전극들(154, 154L, 154U) 사이의 프린지 필드(fringe filed)에 의한 간섭이 최소화될 수 있다. 다시 말하면, 상기 간섭 방지막(120c)에 의해, 상기 기판(100)의 상부면을 기준으로 서로 다른 레벨(level)에 위치한 셀(cell)들 사이의 간섭이 최소화되고, 셀의 리텐션(retention) 특성이 개선되어, 고신뢰성의 3차원 적층 비휘발성 메모리 소자, 및 그 제조 방법이 제공될 수 있다.
상술된 본 발명의 제1 실시 예에서, 상기 절연막 구조체(120)가 상기 하부 절연막(120a), 상기 상부 절연막(120b), 및 상기 간섭 방지막(120c)을 갖는 것으로 설명되었으나, 본 발명의 제1 실시 예의 변형 예에 따르면, 상기 절연막 구조체(120)는 베리어막들을 더 포함할 수 있다. 이를, 도 10b를 참조하여 설명한다.
도 10b는 본 발명의 제1 실시 예의 변형 예에 따른 비휘발성 메모리 소자에 포함된 절연막 구조체를 설명하기 위한 도면이다. 본 발명의 제1 실시 예의 변형 예에 따른 비휘발성 메모리 소자 및 그 제조 방법에 대한 설명은, 도 1 내지 도 9, 및 도 10a를 참조하여 설명된 본 발명의 제1 실시 예에 따른 비휘발성 메모리 소자 및 그 제조 방법과 차이가 있는 부분을 위주로 설명되고, 동일한 부분은 설명을 생략한다.
도 10b를 참조하면, 본 발명의 제1 실시 예의 변형 예에 따른 비휘발성 메모리 소자에 포함된 절연막 구조체는, 하부 절연막(120a), 상부 절연막(120b), 상기 하부 절연막(120a)과 상기 상부 절연막(120b) 사이의 간섭 방지막(120c), 상기 하부 절연막(120a)과 상기 간섭 방지막(120c) 사이의 제1 베리어막(120d), 및 상기 간섭 방지막(120c)과 상기 상부 절연막(120c) 사이의 제2 베리어막(120e)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 베리어막(120d) 및 상기 제2 베리어막(120e)은 플라즈마 공정(예를 들어, 질소를 이용한 플라즈마 처리)으로 형성될 수 있다. 이로 인해, 상기 제1 및 제2 베리어막들(120d, 120e)의 두께는, 상기 하부 절연막(120a), 상기 상부 절연막(120b), 및 상기 간섭 방지막(120c)의 두께보다 얇을 수 있다. 예를 들어, 상기 제1 베리어막(120d)은 상기 하부 절연막(120a)의 상부면이 플라즈마 처리되어 형성될 수 있고, 상기 제2 베리어막(120e)은 상기 간섭 방지막(120c)의 상부면이 플라즈마 처리되어 형성될 수 있다.
상기 제1 베리어막(120d)으로 인해, 상기 하부 절연막(120a)의 상기 상부면의 표면 조도가 감소되고, 상기 제2 베리어막(120e)으로 인해, 상기 간섭 방지막(120c)의 상기 상부면의 표면 조도가 감소될 수 있다. 이에 따라, 본 발명의 제1 실시 예의 변형 예에 따른 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
본 발명의 제2 실시 예에 따른 비휘발성 메모리 소자, 및 그 제조 방법이 설명된다.
도 11 내지 도 13은 본 발명의 제2 실시 예에 따른 비휘발성 메모리 소자, 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 11을 참조하면, 기판(200)이 준비된다. 상기 기판(200)은 도 2를 참조하여 설명된 기판(100)과 동일한 것일 수 있다.
상기 기판(200) 상에, 물질막들 및 절연막 구조체들(220)이 교대로, 그리고 반복적으로 적층될 수 있다. 상기 물질막들은, 게이트 전극들(210, 210L, 210U)일 수 있다.
상기 절연막 구조체들(220)은, 하부 절연막(220a), 상기 하부 절연막(220a) 상의 상부 절연막(220b), 및 상기 하부 절연막(220a)과 상기 상부 절연막(220b) 사이의 간섭 방지막(220c)을 포함할 수 있다. 상기 하부 절연막(220a), 상기 상부 절연막(220b), 및 상기 간섭 방지막(220c)은, 각각, 도 2를 참조하여 설명된 하부 절연막(120a), 상부 절연막(120b), 및 간섭 방지막(120c)과 동일한 구성을 가질 수 있다.
상기 게이트 전극들(210, 210L, 210U)은 도 1을 참조하여 설명된 게이트 도전막(152)과 동일한 물질로 형성될 수 있다. 상기 게이트 전극들(210, 210L, 210U) 중에서, 최하부의 게이트 전극(210L), 및 최상부의 게이트 전극(210U)은, 상기 최하부의 게이트 전극(210L) 및 상기 최상부의 게이트 전극(210U) 사이의 게이트 전극들(210)보다 두껍게 형성될 수 있다. 이 경우, 상기 최하부의 게이트 전극(210L) 및 상기 최상부의 게이트 전극(210U) 사이의 게이트 전극들(210)은 서로 동일한 두께로 형성될 수 있다.
상기 최상부의 게이트 전극(210U) 상에, 캡핑 절연막(220U)이 형성될 수 있다. 상기 캡핑 절연막(220U)은 도 2를 참조하여 설명된 캡핑 절연막(120U)과 동일한 구성을 가질 수 있다.
상기 게이트 전극들(210, 210L, 210U), 상기 절연막 구조체들(220), 및 상기 캡핑 절연막(220U)이 형성되기 전에, 상기 기판(200) 상에 버퍼 유전막(202)이 형성될 수 있다.
도 12를 참조하면, 상기 캡핑 절연막(220U), 상기 절연막 구조체들(220), 및 상기 게이트 전극들(210, 210L, 210U)을 차례로 패터닝하여, 상기 기판(200)의 상부면을 노출시키는 채널 개구부들(222)이 형성될 수 있다. 상기 채널 개구부(222) 내에, 상기 게이트 전극들(210, 210L, 210U) 및 상기 절연막 구조체들(220)의 측멱들이 노출될 수 있다.
상기 채널 개구부들(222)은 도 3을 참조하여 서명된 채널 개구부(140)와 같이, 제1 방향 및 상기 제1 방향에 직교한 제2 방향을 따라 2차원적으로 배열될 수 있고, 평면적 관점에서 다양한 형태를 가질 수 있다.
도 13을 참조하면, 상기 채널 개구부(222)의 측벽을 콘포말하게 덮는 정보 저장막(230)이 형성될 수 있다. 상기 정보 저장막(230)을 형성하는 단계는, 상기 채널 개구부(222)의 측벽 및 바닥면을 콘포말하게 덮는 예비 정보 저장막을 형성하는 단계, 상기 채널 개구부(222)의 측벽을 덮는 예비 정보 저장막의 부분을 덮되, 상기 채널 개구부(222)의 바닥면을 덮는 예비 정보 저장막의 부분을 덮지 않는 스페이서(spacer)를 형성하는 단계, 및 상기 스페이서를 식각 정지막으로 사용하여 노출된 상기 예비 정보 저장막의 일부분을 제거하는 단계를 포함할 수 있다. 상기 스페이서를 형성하는 단계는, 상기 채널 개구부(222)의 측벽 및 바닥면을 덮는 스페이서막을 형성하는 단계, 및 상기 스페이서막을 이방성 식각하여 형성하는 단계를 포함할 수 있다. 상기 스페이서막은 반도체 물질을 포함할 수 있다. 상기 예비 정보 저장막은 도 10a 을 참조하여 설명된, 블로킹막(152a), 전하 저장막(152b), 및 터널 절연막(152c)을 차례로 형성하여 형성될 수 있다.
상기 채널 개구부들(222) 내의 상기 정보 저장막(230)으로 둘러싸인 내부 공간을 채우는 활성 패턴들(232)이 형성될 수 있다. 상기 활성 패턴들(232)은 상기 내부 공간을 채우는 반도체 물질을 형성하고, 형성된 반도체물질의 윗부분에 제2 타입의 도펀트를 주입하여 형성될 수 있다. 이후, 상기 활성 패턴들(232)을 연결하는 비트 라인이 형성될 수 있다.
상기 게이트 전극들(210, 210L, 210U)을 관통하는 하나의 활성 패턴(232), 및 상기 하나의 활성 패턴(232)과 상기 게이트 전극들(210, 210L, 210U) 사이의 상기 정보 저장막(230)이 도 1을 참조하여 설명된 셀 스트링(CSTR)을 구성할 수 있다. 다시 말하면, 게이트 전극들(210, 210L, 210U) 중에서 최하부의 게이트 전극(210L)은 하부 선택 트랜지스터의 게이트에 해당되고, 최상부의 게이트 전극(210U)은 상부 선택 트랜지스터의 게이트 해당되고, 상기 최하부 및 상기 최상부의 게이트 전극들(210L, 210U) 사이의 게이트 전극들(210)은 메모리 셀들이 제어 게이트에 해당될 수 있다.
본 발명의 제2 실시 예에 따르면, 상술된 바와 같이, 적층된 상기 게이트 전극들(210, 210L, 210U) 사이에 상기 간섭 방지막(220c)이 배치되어, 상기 게이트 전극들(210, 210L, 210U) 사이의 프린지 필드에 의한 간섭이 최소될 수 있다. 이에 따라, 셀 간 간섭이 최소화되고, 리텐션 특성이 향상된 고신뢰성의 3차원 적층 비휘발성 메모리 소자 및 그 제조 방법이 제공될 수 있다.
이하, 상술된 본 발명의 실시 예들에 따른 비휘발성 메모리 소자의 특성 평가 결과가 설명된다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 Vt 특성을 설명하기 위한 그래프이다.
도 14를 참조하면, 본 발명의 실시 예에 따라 적층된 게이트 전극들 사이에 음 전하를 갖는 간섭 방지층을 포함하는 비휘발성 메모리 소자를 제조하였다. 본 발명의 실시 예에 대한 제1 비교 예로 적층된 게이트 전극들 사이에 간섭 방지층을 갖지 않는 비휘발성 메모리 소자, 및 제2 비교 예로 적층된 게이트 전극들 사이에 양 전하를 갖는 간섭 방지층을 포함하는 비휘발성 메모리 소자를 제조하였다.
게이트 전극들의 두께는 50nm, 절연막 구조체의 두께는 50nm, 간섭 방지층의 두께는 10nm로 제조되었으며, 실시 예에 따른 비휘발성 메모리 소자에 포함된 간섭 방지층의 음 전하 밀도는 1 X 1019 C/cm3이고, 제2 비교 예에 따른 비휘발성 메모리 소자에 포함된 간섭 방지층의 양 전하 밀도는 1 X 1019 C/cm3이고, 18V의 프로그램 전압 및 8V의 패스 전압을 10ms 동안 인가하였다.
도 14의 (a), (b), 및 (c)는 각각 제1 비교 예, 제2 비교 예, 및 실시 예에 따른 비휘발성 메모리 소자의 Vt 특성을 나타낸다. 도 14에서 알 수 있듯이, 본 발명의 실시 예에 따라 적층된 게이트 전극들 사이에 음 전하를 갖는 간섭 방지층이 개재된 경우, 동작 전압 특성(memory window) 특성이 개선되는 것을 확인할 수 있다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 포텐셜, 전계, 및 트랩 전하의 양을 비교한 것이다.
도 15를 참조하면, 도 14를 참조하여 설명된 방법으로, 실시 예, 제1 비교 예, 및 제2 비교 예에 따른 비휘발성 메모리 소자의 포텐셜, 전계, 및 트랩 전하의 양을 비교하였다. 도 15에서 도면부호 310은 게이트 전극에 대응되고, 도면부호 320은 하부 및 상부 절연막들에 대응되고, 도면부호 320은 간섭방지막에 대응된다.
도 15에서 알 수 있듯이, 본 발명의 실시 예에 따라 적층된 게이트 전극들 사이에 음 전하를 갖는 간섭 방지막이 개재된 경우, 서로 인접한 게이트 전극들 사이의 프린지 필드에 의한 영향이 감소되어, 셀 간 간섭이 감소되는 것을 확인할 수 있다.
도 16은 본 발명의 실시 예에 다른 비휘발성 메모리 소자의 워드 라인 포턴셜 분포를 설명하기 위한 것이다.
도 16을 참조하면, 도 14를 참조하여 설명된 방법으로, 제1 워드 라인(WL01)에 프로그램 전압을 인가한 후, 실시 예, 제1 비교 예, 및 제2 비교 예에 따른 비휘발성 메모리 소자에 포함된 다른 워드 라인들(WL00, WL02, WL03), 스트링 선택 라인 (SSL), 및 접지 선택 라인 (GSL)에 인가되는 포텐셜을 측정하였다.
도 16에서 알 수 있듯이, 본 발명의 실시 예에 따라 적층된 게이트 전극들 사이에 음 전하를 갖는 간섭 방지막이 개재된 비휘발성 메모리 소자의 경우, 제1 및 제2 비교 예들에 따른 비휘발성 메모리 소자와 비교하여, 워드 라인들 사이의 간섭이 현저하게 작은 것을 확인할 수 있다. 결론적으로, 적층된 게이트 전극들 사이에 음 전하를 갖는 간섭 방지막을 배치시키는 것이, 3차원 메모리 셀 구조에서 셀들 사이의 간섭을 방지하는 효과적인 방법임을 확인할 수 있다.
상술된 본 발명의 실시 예들에 따른 3차원 적층 비휩라성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 3차원 적층 메모리 소자들은, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 3차원 적층 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 17은 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 비휘발성 메모리 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억장치(1210)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다.
상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다.
상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100, 200: 기판
110: 희생막
120, 220: 절연막 구조체
120a, 220a: 하부 절연막
120b, 220b: 상부 절연막
120c, 220c: 간섭 방지막
120e, 120d: 베리어막
140, 222: 채널 개구부
142, 232: 활성 패턴
144: 트렌치
150: 리세스 영역
152, 230: 정보 저장막
153: 게이트 도전막
154: 게이트 전극
160: 소자 분리 패턴

Claims (13)

  1. 기판 상에, 교대로 그리고 반복적으로 적층된 게이트 전극들;
    상기 게이트 전극들 사이의 절연막 구조체; 및
    상기 게이트 전극들 및 상기 절연막 구조체를 관통하는 활성 패턴;
    상기 활성 패턴 및 상기 게이트 전극들 사이에 배치되고, 터널 절연막, 전하 저장막, 및 블로킹막을 포함하는 정보 저장막을 포함하되,
    상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이에 배치되고 고정된 전하 값을 갖는 간섭 방지막을 포함하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 간섭 방지막은, 음 전하(negative charge)를 갖는 것을 포함하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 간섭 방지막은, 상기 상부 절연막 및 상기 하부 절연막과 다른 물질로 형성되는 것을 포함하는 비휘발성 메모리 소자.
  4. 삭제
  5. 제1 항에 있어서,
    상기 간섭 방지막은, 인접한 상기 게이트 전극들 사이의 프린지 필드(fringe field) 영향을 감소시키는 것을 포함하는 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 하부 절연막의 두께 및 상기 상부 절연막의 두께는 서로 동일한 것을 포함하는 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 간섭 방지막은, 트랩 사이트(trap site)를 갖는 물질, 또는 도전성 물질을 포함하는 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    상기 절연막 구조체는, 상기 하부 절연막 및 상기 간섭 방지막 사이, 그리고 상기 상부 절연막 및 상기 간섭 방지막 사이에 배치된 베리어막들을 더 포함하는 비휘발성 메모리 소자.
  9. 기판 상에 물질막들 및 절연막 구조체들을 교대로 그리고 반복적으로 적층하는 단계;
    상기 물질막들 및 상기 절연막 구조체들을 관통하는 활성 패턴을 형성하는 단계;
    상기 물질막들을 제거하여 상기 활성 패턴을 노출하는 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들에 의해 노출된 상기 활성 패턴 상에 터널 절연막, 전하 저장막, 및 블로킹막을 포함하는 정보 저장막을 형성하는 단계; 및
    상기 리세스 영역들 내에 게이트 전극들을 형성하는 단계를 포함하되,
    상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이에 배치되고 고정된 전하 값을 갖는 간섭 방지막을 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 삭제
  11. 기판 상에 게이트 전극들 및 절연막 구조체들을 교대로 그리고 반복적으로 적층하는 단계;
    상기 게이트 전극들 및 상기 절연막 구조체들을 패터닝하여, 채널 개구부를 형성하는 단계;
    상기 채널 개구부의 측벽을 덮고, 터널 절연막, 전하 저장막, 및 블로킹막을 포함하는 정보 저장막을 형성하는 단계; 및
    상기 채널 개구부를 채우는 활성 패턴을 형성하는 단계를 포함하되,
    상기 절연막 구조체는, 상기 기판 상의 하부 절연막, 상기 하부 절연막 상의 상부 절연막, 및 상기 하부 절연막과 상기 상부 절연막 사이에 배치되고 고정된 전하 값을 갖는 간섭 방지막을 포함하는 비휘발성 메모리 소자의 제조 방법.
  12. 제9 항 또는 제11항 중 어느 한 항에 있어서,
    상기 절연막 구조체를 형성하는 단계는,
    상기 하부 절연막을 형성하는 단계;
    상기 하부 절연막을 플라즈마 처리하여 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막 상에 간섭 방지막을 형성하는 단계;
    상기 간섭 방지막 상에 제2 베리어막을 형성하는 단계; 및
    상기 제2 베리어막 상에 상부 절연막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  13. 제9 항 또는 제11항 중 어느 한 항에 있어서,
    상기 간섭 방지막은 음 전하를 갖는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
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