TW201834221A - 三維記憶體元件的混和鍵合接觸結構 - Google Patents

三維記憶體元件的混和鍵合接觸結構 Download PDF

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Abstract

揭露一種三維記憶體元件的貫穿陣列接觸結構及其製造方法的實施例。記憶體元件包括設置於第一基底上的交替堆疊層。交替堆疊層包括第一區域與第二區域，第一區域包括介電質交替堆疊，第二區域包括導體/介電質交替堆疊。記憶體元件另包括垂直延伸而穿過交替堆疊層以橫向分離第一區域與第二區域的阻障結構、位於第一區域內並各自垂直延伸而穿過介電質交替堆疊的貫穿陣列接觸、接觸貫穿陣列接觸的陣列互連層、形成於第二基底上的周邊電路。陣列互連層鍵合於周邊互連層上，使得周邊電路電連接貫穿陣列接觸的其中至少一個。

Description

三維記憶體元件的混和鍵合接觸結構
本揭露的實施例係關於一種三維(three-dimensional,3D)記憶體元件以及其製造方法。
藉由改良製程技術、電路設計、程式設計演算法與製造程序，平面記憶體單元可縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程與製造技術會變得有挑戰性並具有高成本。結果，使得平面記憶體單元的記憶體密度接近上限。
3D記憶體的架構可解決平面記憶體單元的密度限制，而3D記憶體的架構包括記憶體陣列以及用以控制信號來回記憶體陣列的周邊元件。
本文揭露3D記憶體元件的貫穿陣列接觸(through array contact, TAC)結構及其製造方法的實施例。
所揭露的三維(3D)反及(NAND)記憶體元件包括設置於第一基底上的交替堆疊層。交替堆疊層包括第一區域與第二區域，第一區域包括介電質交替堆疊，介電質交替堆疊包括複數個介電層對，第二區域包括導體/介電質交替堆疊，導體/介電質交替堆疊包括複數個導體/介電層對。3D NAND記憶體元件另包括垂直延伸而穿過交替堆疊層以橫向分離第一區域與第二區域的阻障結構、位於第一區域內並垂直延伸而穿過介電質交替堆疊的複數個貫穿陣列接觸、接觸貫穿陣列接觸的陣列互連層、形成於第二基底上的周邊電路以及位於周邊電路上的周邊互連層。陣列互連層鍵合於周邊互連層上，使得周邊電路電連接貫穿陣列接觸的其中至少一個。
在一些實施例中，陣列互連層設置在交替堆疊層上並位於交替堆疊層相反於第一基底的一端上。在另一些實施例中，陣列互連層設置於第一基底相反於交替堆疊層的一表面上。
陣列互連層包括嵌入於第一介電層內的至少一第一互連結構。周邊互連層包括嵌入於第二介電層內的至少一第二互連結構。周邊電路透過至少一第一互連結構以及至少一第二互連結構電連接貫穿陣列接觸的其中至少一個。
阻障結構包括氧化矽(silicon oxide)與氮化矽(silicon nitride)。各介電層對包括氧化矽層與氮化矽層，各導體/介電層對包括金屬層與氧化矽層。介電層對的數量至少為32，導體/介電層對的數量至少為32。
3D NAND記憶體元件另包括複數個狹縫結構，各狹縫結構垂直延伸而穿過導體/介電質交替堆疊並橫向地沿著字元線方向延伸以將導體/介電質交替堆疊區隔成複數個指狀記憶體(memory finger)。
在一些實施例中，阻障結構橫向地沿著字元線方向延伸。第一區域透過阻障結構與第二區域分離，且第一區域夾設在兩相鄰的狹縫結構之間。
在一些實施例中，阻障結構橫向地沿著不同於字元線方向的位元線方向延伸，以橫向分離第一區域與第二區域。位元線方向可垂直於字元線方向。
在一些實施例中，由阻障結構所環繞的第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
在一些實施例中，由阻障結構所環繞的第一區域在字元線方向上夾設在兩頂部選擇閘極(top selective gate, TSG)階梯區域(staircase region)之間。在各頂部選擇閘極階梯區域中，遠離第一基底的導體/介電質交替堆疊的至少兩頂層具有階梯結構(staircase region)。至少一導電層位於頂部選擇閘極階梯區域的階梯結構上，並用以互連位於第二區域內的導體/介電質交替堆疊上的複數個頂部選擇閘極，並在字元線方向上位於由阻障結構所環繞的第一區域的兩側。至少兩個第一區域由對應的阻障結構所環繞，且各第一區域沿著位元線方向平行延伸。
3D NAND記憶體元件另包括複數個阻障結構，環繞複數個第一區域，以區隔第一區域與第二區域，使第一區域在位元線方向上對齊。各第一區域在位元線方向上分別夾設在兩相鄰的狹縫結構之間。第一區域在位元線方向上排成至少兩個行。
在一些實施例中，在位元線方向上夾設在兩相鄰的阻障結構之間的至少一個狹縫結構包括一間隙，且此至少一個的狹縫結構用以互連兩相鄰的指狀記憶體的字元線。
在一些實施例中，第一區域透過阻障結構而與階梯結構分離，階梯結構位於導體/介電質交替堆疊沿著位元線方向的邊緣上。阻障結構的開口位於交替堆疊層沿著位元線方向的邊緣上。第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。可變化的，第一區域在位元線方向上的寬度小於位於交替堆疊層沿著位元線方向的邊緣上的階梯結構中的兩相鄰的狹縫結構之間的最大距離。
3D NAND記憶體元件另包括複數個鄰近於阻障結構的虛置通道結構，各虛置通道結構垂直延伸而穿過導體/介電質交替堆疊。
本揭露的另一方面提供一種三維(3D)反及(NAND)記憶體元件的製造方法，包括：於第一基底上形成介電質交替堆疊，介電質交替堆疊包括複數個介電層對，各介電層對包括第一介電層以及第二介電層，各第二介電層不同於各第一介電層；形成至少一阻障結構，各阻障結構垂直延伸而穿過介電質交替堆疊。其中至少一阻障結構將介電質交替堆疊分隔為至少一第一區域以及第二區域，至少一第一區域由至少一阻障結構所橫向環繞。製造方法另包括：形成複數個狹縫，並利用狹縫將介電質交替堆疊的第二區域中的第一介電層替換為複數個導體層，以形成包含複數個導體/介電層對的導體/介電質交替堆疊；沉積導電材料於狹縫中，以形成複數個狹縫結構；形成複數個貫穿陣列接觸在第一區域中，各貫穿陣列接觸垂直延伸而穿過介電質交替堆疊；形成陣列互連層，陣列互連層接觸貫穿陣列接觸；以及將陣列互連層鍵合於第二基底上的周邊互連層，使得貫穿陣列接觸的其中至少一個電連接第二基底上的周邊電路。
在一些實施例中，形成陣列互連層的步驟包括：形成至少一第一互連結構於位在交替堆疊層上並位在交替堆疊層相反於第一基底的一端上的一第一介電層中。在另一些實施例中，形成陣列互連層的步驟包括：形成至少一第一互連結構於位在第一基底相反於交替堆疊層的一表面上的一第一介電層中。
製造方法另包括：在將陣列互連層鍵合於周邊互連層之前，形成周邊電路於第二基底上；形成周邊互連層於周邊電路上，使得至少一第二互連結構在周邊互連層中電連接周邊電路；以及設置陣列互連層與周邊互連層，使得至少一第一互連結構分別對應於至少一第二互連結構。
製造方法另包括：在形成狹縫之前，形成複數個摻雜區在第一基底中，以使各狹縫結構接觸對應的摻雜區。
製造方法另包括：形成複數個狹縫結構，狹縫結構沿著字元線方向橫向延伸，以將該導體/介電質交替堆疊區隔成複數個指狀記憶體。
製造方法另包括：形成兩平行的阻障結構，沿著字元線方向橫向延伸，使得第一區域透過兩平行的阻障結構與第二區域分離，且第一區域夾設在兩相鄰的狹縫結構之間。
製造方法另包括：形成阻障結構，沿著不同於字元線方向的位元線方向橫向延伸，以橫向分離第一區域與第二區域。
製造方法另包括：形成阻障結構，沿著垂直於字元線方向的位元線方向橫向延伸。
製造方法另包括：形成阻障結構，使得由阻障結構所環繞的第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
製造方法另包括：在鄰近阻障結構的介電質交替堆疊中形成階梯結構。
製造方法另包括：在鄰近於阻障結構的階梯結構上形成至少一導電層，以互連位於第二區域中的導體/介電質交替堆疊上的頂部選擇閘極，且導電層在字元線方向上位於由阻障結構所環繞的第一區域的兩側。
製造方法另包括：形成至少兩個阻障結構，以環繞至少兩個沿著位元線方向平行延伸的第一區域。
製造方法另包括：形成複數個阻障結構以環繞複數個第一區域，以區隔第一區域與第二區域，第一區域在位元線方向上對齊，使得各第一區域在位元線方向上分別夾設在兩相鄰的狹縫結構之間。
製造方法另包括：形成複數個阻障結構，使得由多個阻障結構所環繞的第一區域在位元線方向上排列為至少兩行。
製造方法另包括：在位元線方向上夾設在兩相鄰的阻障結構之間的至少一狹縫結構中形成一間隙，該至少一狹縫結構用於互連兩相鄰的指狀記憶體的字元線。
製造方法另包括：形成阻障結構以分離位於交替堆疊的邊緣上的階梯結構中的第一區域。阻障結構的開口位於交替堆疊層沿著位元線方向的邊緣上，而位元線方向不同於字元線方向。
製造方法另包括：形成阻障結構，使得第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
製造方法另包括：形成阻障結構，使得第一區域在位元線方向上的寬度小於位於階梯結構中的兩相鄰的狹縫結構之間的最大距離。
製造方法另包括：形成鄰近於阻障結構複數個虛置通道結構，各虛置通道結構垂直延伸而穿過導體/介電質交替堆疊。
本領域的通常知識者可根據本揭露的說明書、申請專利範圍以及圖式而理解本揭露的其他方面。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的元件的不同方位或方向。該元件可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化（例如，該數值的±10%、±20%或±30%）。
如本文所使用的，術語「三維(3D)記憶體元件」是指一種於橫向定向的基底上具有垂直定向串的記憶體單元電晶體（例如稱為「記憶體串」，諸如反及串(NAND string)）半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」名義上是指垂直於基底的橫向表面。
本揭露的各式實施例提供一種具有貫穿陣列接觸(through array contact,TAC)的結構以作為記憶體陣列（於本文也被稱為「陣列元件」）的3D記憶體元件。TAC結構可在有限的步驟中（於單一步驟或兩步驟）製造而使其接觸於記憶體以及各種周邊電路和/或周邊元件（例如頁面緩衝器(page buffer)、鎖存器(latch)、解碼器(decoder)等）之間，藉此降低製程複雜度以及製造成本。本文所揭露的TAC貫穿形成於介電層的交替堆疊中，與導體和介電層的交替堆疊相比，其可以更容易地蝕刻以在其中形成貫穿孔，藉此降低製成複雜度和製造成本。
TAC可於陣列元件與周邊元件之間提供垂直互連（例如電源匯流排與金屬佈線），藉此減少金屬層以及縮減晶粒(die)的尺寸。在一些實施例中，TAC可與頂部導電層和/或底部導電層中的各種線路互連，這些線適用於那些3D記憶體結構，其中於不同基底上所形成的陣列元件和周邊元件依序形成或通過面對面的方式混和鍵合(hybrid bonding)。在一些實施例中，本文所揭露的貫穿陣列接觸結構中的TAC貫穿形成於介電層的交替堆疊中，與導體和介電層的交替堆疊相比，其可以更容易地蝕刻以在其中形成貫穿孔，藉此降低製成複雜度和製造成本。
第1圖繪示本揭露的一些實施例的示範性3D記憶體元件100的平面示意圖。3D記憶體元件100可包括複數個通道結構區域（例如記憶體平面(memory plane)、記憶塊(memory block)、指狀記憶體(memory finger)等，下文將配合各種圖式以詳細描述此些部分），而一個或多個TAC結構可形成於兩相鄰的通道結構區域（例如兩個彼此相鄰的通道結構區域）之間。
如第1圖所示，3D記憶體元件100可包括四個或更多的記憶體平面110，各記憶體平面110可包括複數個記憶塊115。須說明的是，第1圖中所繪示的3D記憶體元件100中的記憶體平面110的排列方式以及各記憶體平面110中的記憶塊115的排列方式僅為一範例，本揭露的範圍不限於此。
TAC結構可包括一個或多個位元線(BL)TAC區域160、一個或多個字元線(WL)TAC區域170以及一個或多個階梯結構(SS)TAC區域180，位元線(BL)TAC區域160於3D記憶體元件的位元線方向（於圖中以“BL”標示）上夾設於兩相鄰的記憶塊115之間，並沿著3D記憶體元件的字元線方向（於圖中以“WL”標示）延伸，字元線(WL)TAC區域170於字元線方向(WL)上夾設於兩相鄰的記憶塊115之間，並沿著位元線方向(BL)延伸，階梯結構(SS)TAC區域180位於各記憶體平面110的邊緣上。
在一些實施例中，3D記憶體元件100可包括在3D記憶體元件100的一邊緣排成一排的複數個接觸墊120。互連接觸可用以將3D記憶體元件100電性互連到可提供驅動電壓、接收控制訊號、傳輸反應訊號等的任何適合的元件和/或介面。
第2圖繪示第1圖中包括有3D記憶體元件的示範性位元線(BL)TAC區域160的區域130的放大平面示意圖。第3A至3D圖繪示第1圖中包括有3D記憶體元件的示範性字元線(WL)TAC區域170的區域140的放大平面示意圖。第4A與4B圖繪示第1圖中包括有3D記憶體元件的示範性階梯結構(SS)TAC區域180的區域150的放大平面示意圖。
請參考第2圖，依據本揭露的一些實施例，第2圖繪示第1圖中包括有3D記憶體元件的示範性位元線(BL)TAC區域160的區域130的放大平面示意圖。3D記憶體元件的區域200（例如繪示於第1圖中的區域130）可包括兩個通道結構區域210（例如在BL方向上相鄰的記憶塊115）以及位元線(BL)TAC區域233（例如繪示於第1圖中的BL TAC區域160）。
通道結構區域210可包括通道結構212的陣列，各通道結構212為包括複數個堆疊記憶體單元(stacked memory cell)的NAND串的一部分。通道結構212延伸並穿過沿著垂直於平面圖的方向所設置的複數個導電層與介電質層對，垂直於平面圖的方向也被稱為垂直於3D記憶體元件的基底表面的方向，和/或「垂直方向」（繪示於第5圖的剖面圖中，並於下文詳述）。
複數個導體/介電層對在本文中也被稱為「導體/介電質交替堆疊」。導體/介電質交替堆疊中的導體/介電層對的數量（例如32、64或96）可以決定3D記憶體元件100中的記憶體單元的數量。導體/介電質交替堆疊中的導電層與介電質層於垂直方向上交替設置，換句話說，除了在導體/介電質交替堆疊的頂層或底層以外，各導電層可在其兩側與兩個介電層鄰接，且各介電層可在其兩側與兩個導電層鄰接。
導電層可包括導電材料，而導電層所包括的導電材料包括但不限於鎢(tungsten, W)、鈷(cobalt, Co)、銅(copper, Cu)、鋁(aluminum, Al)、多晶矽(polycrystalline silicon, polysilicon)、摻雜矽(doped silicon)、矽化物(silicides)或其組合。介電層可包括介電材料，而介電層所包括的介電材料包括但不限於氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其組合。在一些實施例中，導電層包括金屬層，例如鎢，介電層包括氧化矽。
在一些實施例中，BL TAC區域233在BL方向上可夾設於兩相鄰的通道結構區域210之間，並在WL方向上延伸。TAC區域233可由3D記憶體元件中的阻障結構224與所連接的BL TAC區域233的邊緣來界定。多個TAC 226可形成在由阻障結構224與BL TAC區域233的邊緣所橫向環繞的BL TAC區域233內。在一些實施例中，在BL TAC區域233中的多個TAC 226可穿過介電質交替堆疊以做為開關佈線並且用於減小位元線的電容。
介電質交替堆疊可包括多複數個介電層對，沿著垂直於3D記憶體元件的基底表面的垂直方向排列(3D記憶體元件繪示於第5圖的剖面圖中，並於下文詳述）。各介電層對包括第一介電層與第二介電層，第二介電層不同於第一介電層。在一些實施例中，第一介電層與第二介電層各自包括氮化矽與氧化矽。介電質交替堆疊中的第一介電層可相同於上述導體/介電質交替堆疊中的介電層。在一些實施例中，介電質交替堆疊中的介電層對的數量相同於導體/介電質交替堆疊中的導體/介電層對的數量。
如第2圖所示，各通道結構區域210可包括一個或多個狹縫結構214，各狹縫結構214沿著WL方向延伸。至少一些的狹縫結構214可作為共用源極接觸的功能，共用源極接觸係用於通道結構區域210中的通道結構212的陣列。狹縫結構214也可將3D記憶體元件分隔成多個指狀記憶體242及/或虛置(dummy)指狀記憶體246。頂部選擇閘極隔離(top select gate cut)255可設置在各指狀記憶體242的中間以將指狀記憶體的頂部選擇閘極(top select gate, TSG)分隔成兩部分。頂部選擇閘極隔離255可包括介電材料，而此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。
在一些實施例中，虛置通道結構222形成於通道結構區域210中的一部分內，舉例來說，虛置通道結構222形成在BL方向上相鄰於BL TAC區域233的虛置指狀記憶體246內。虛置通道結構222可對記憶體陣列結構提供機構上的支撐。虛置指狀記憶體246並不具有記憶功能，因此位元線與相應的互連線路並未形成於虛置指狀記憶體246內。
請參考第3A圖，依據本揭露的一些實施例，第3A圖繪示第1圖中包括有3D記憶體元件的示範性字元線(WL)TAC區域的區域140的放大平面示意圖。3D記憶體元件的區域300A（也就是繪示於第1圖中的區域140）可包括複數個通道結構區域320、字元線(WL)TAC區域372（例如繪示於第1圖中的WL TAC區域170）以及複數個TSG階梯區域(staircase region)330。
如第3A所示，通道結構區域320可包括通道結構312的陣列，各通道結構312包括複數個堆疊記憶體單元。TSG階梯區域330在平面圖上可設置在通道結構區域320的旁側上並相鄰於WL TAC區域372。也就是說，WL TAC區域372在WL方向上夾設在兩TSG階梯區域330之間，WL TAC區域372可由阻障結構324來界定。多個用以連接開關佈線與減少字元線電容的TAC 326可形成於由阻障結構324所橫向環繞的WL TAC區域372內。
在一些實施例中，虛置通道結構322形成於WL TAC區域372的外側，以對記憶體陣列結構提供機構上的支撐。可以理解到虛置通道結構322可形成於WL TAC區域372外的任何區域內，舉例而言，虛置通道結構322設置於TSG階梯區域330內，並沿著相鄰於TSG階梯區域330的通道結構區域320的邊緣延伸。需注意的是，通道結構312與虛置通道結構322穿過導體/介電質交替堆疊，而TAC 326穿過介電質交替堆疊。
在一些實施例中，在WL方向上延伸的複數個狹縫結構314可將3D記憶體元件分隔為多個指狀記憶體342、344。至少一些的狹縫結構314可作為共用源極接觸的功能，共用源極接觸係用於通道結構區域320中的通道結構312的陣列。狹縫結構314的側壁可包括介電材料，而此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。狹縫結構314的填充材料可包括導電材料，而此導電材料包括但不限於鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物或其組合。
頂部選擇閘極隔離355可設置在各指狀記憶體342、344的中間以將指狀記憶體的頂部選擇閘極(TSG)分隔成兩部分。頂部選擇閘極隔離355可包括介電材料，而此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。
值得注意的是，WL TAC區域372於BL方向上的寬度可大於各個指狀記憶體342（或344）的寬度。亦即，阻障結構324在BL方向上可橫跨於至少兩個相鄰的狹縫結構314。如此一來，指狀記憶體344中的通道結構區域320中的導電層可完全地被阻障結構324所阻擋。因此，位於WL TAC區域372的兩側的指狀記憶體344中的兩通道結構區域320之間的通道結構312的TSG並無法藉由導體/介電質交替堆疊中的頂部導電層互連。
為了互連位於WL TAC區域372的兩側的指狀記憶體344中的兩通道結構區域320之間的通道結構312的頂部選擇閘極，TSG階梯區域330可包括一個或多個形成於階梯結構上（例如在頂部的第二至第四層內）的導電線路（未示於第3A圖），以使藉由WL TAC區域372所分離的指狀記憶體344中的兩通道結構區域320之間的通道結構312的TSG電性互連。
舉例而言，由WL TAC區域372所截斷的狹縫結構314可延伸至TSG階梯區域330內。導體/介電質交替堆疊中的頂部的兩導電層可具有單側的階梯結構。一個或多個具有接觸的互連層可形成於單側的階梯結構上，以使藉由WL TAC區域372所分離的指狀記憶體344中的通道結構區域320的通道結構312的TSG彼此電性互連。
因此，透過引入用以互連WL TAC區域372的兩側上的TSG的TSG階梯區域330，WL TAC區域372可沿著BL方向延伸以提供足夠的尺寸以環繞所預期數量的TAC 326。另外，第1圖所示的各記憶體平面110可包括多個在WL方向上排列的WL TAC區域372。亦即，多個記憶塊115可在各記憶體平面110中的WL方向上排列。
請參考第3B圖，依據本揭露的一些變化實施例，第3B圖繪示第1圖中包括有3D記憶體元件的另一示範性字元線(WL)TAC區域的區域140的放大平面示意圖。3D記憶體元件的區域300B（例如繪示於第1圖中的區域140）可包括複數個通道結構區域320以及環繞字元線(WL)TAC區域372（例如繪示於第1圖中的WL TAC區域170）的虛置通道區域350。
如第3B所示，通道結構區域320可包括通道結構312的陣列，各通道結構312包括複數個堆疊記憶體單元。虛置通道區域350在WL方向上夾設於兩個通道結構區域320之間。WL TAC區域372由虛置通道區域350所環繞。WL TAC區域372可由阻障結構324來界定。多個TAC 326可形成於由阻障結構324所橫向環繞的WL TAC區域372內。
在一些實施例中，虛置通道結構322形成於WL TAC區域372的外側，以對記憶體陣列結構提供機構上的支撐。可以理解到虛置通道結構322可形成於WL TAC區域372外的任何區域內，舉例而言，虛置通道結構322設置於虛置通道區域350內，並沿著相鄰於虛置通道區域350的通道結構區域320的邊緣延伸。需注意的是，通道結構312與虛置通道結構322穿過導體/介電質交替堆疊，而TAC 326穿過介電質交替堆疊。
在一些實施例中，在WL方向上延伸的複數個狹縫結構314可將3D記憶體元件分隔為多個指狀記憶體342、344。頂部選擇閘極隔離355可設置在各指狀記憶體342、344的中間以將指狀記憶體的TSG分隔成兩部分。
值得注意的是，WL TAC區域372於BL方向上的寬度可大於各個指狀記憶體342（或344）的寬度。亦即，阻障結構324在BL方向上可橫跨於至少兩個相鄰的狹縫結構314。如此一來，指狀記憶體344中的通道結構區域320中的導電層可完全地被阻障結構324所阻擋。因此，位於WL TAC區域372的兩側的指狀記憶體344中的兩通道結構區域320之間的通道結構312的TSG並無法藉由導體/介電質交替堆疊中的頂部導電層互連。
因此，在與此種WL TAC區域372的設計相關聯的一些實施例中，一個記憶體平面110可以在WL方向上僅包括兩個記憶塊115。WL TAC區域372夾設於兩個記憶塊（例如第3B圖所示的通道結構區域320）之間，而通道結構區域320在WL方向上的外側可具有階梯結構（未示於第3B圖中）。因此，位於WL TAC區域372的兩側的指狀記憶體344中的兩通道結構區域320之間的通道結構312的TSG可利用3D NAND元件的記憶體平面110的邊緣上的階梯結構彼此互連。此種設計可以適用於曲折的字元線解碼器(X-DEC)佈線。
請參考第3C圖，依據本揭露的一些變化實施例，第3C圖繪示第1圖中包括有3D記憶體元件的另一示範性字元線(WL)TAC區域的區域140的放大平面示意圖。3D記憶體元件的區域300C（也就是繪示於第1圖中的區域140）可包括複數個通道結構區域320以及環繞複數個字元線(WL)TAC區域376的虛置通道區域350。
如第3C圖所示，在一些實施例中，在WL方向延伸的複數個狹縫結構314可將3D記憶體元件分隔成複數個指狀記憶體342。頂部選擇閘極隔離355可設置在各指狀記憶體342的中間以將指狀記憶體的TSG分隔成兩部分。
通道結構區域320可包括通道結構312的陣列，各通道結構312包括複數個堆疊記憶體單元。虛置通道區域350在WL方向上夾設於兩個通道結構區域320之間。沿著BL方向排列成行的複數個WL TAC區域376由虛置通道區域350所環繞。各WL TAC區域376可由阻障結構324來界定。多個TAC 326可形成於由阻障結構324所橫向環繞的各WL TAC區域376內。
在一些實施例中，各WL TAC區域376於BL方向上的寬度可小於各指狀記憶體342的寬度。也就是說，各WL TAC區域376的阻障結構324可位於兩相鄰的狹縫結構314之間。由於各WL TAC區域376的阻障結構324並未完全阻擋虛置通道區域350中的導電層，故位於WL TAC區域376的兩側上的各指狀記憶體342中的兩通道結構區域320之間的通道結構312的TSG可透過虛置通道區域350中的導體/介電質交替堆疊的頂部導電層互連。
在一些實施例中，虛置通道結構322形成於WL TAC區域376的外側，以對記憶體陣列結構提供機構上的支撐。可以理解到虛置通道結構322可形成於WL TAC區域376外的任何區域內，舉例而言，虛置通道結構322設置於虛置通道區域350內，並沿著相鄰於虛置通道區域350的通道結構區域320的邊緣延伸。需注意的是，通道結構312與虛置通道結構322穿過導體/介電質交替堆疊，而TAC 326穿過介電質交替堆疊。
因此，藉由在各指狀記憶體342內設置一個WL TAC區域376，導體/介電質交替堆疊的頂部導電層並不會被WL TAC區域376所阻擋。因此，並不需要額外的結構以互連位於WL TAC區域376的兩側的各指狀記憶體342中的兩通道結構區域320之間的通道結構312的頂部選擇閘極。因此，多個WL TAC區域376可在各指狀記憶體342中沿著WL方向排列。亦即，記憶體平面110在WL方向上可包括多個記憶塊115。
請參考第3D圖，依據本揭露的一些變化實施例，第3D圖繪示第1圖中包括有3D記憶體元件的示範性字元線(WL)TAC區域的區域140的放大平面示意圖。3D記憶體元件的區域300D（也就是繪示於第1圖中的區域140）可包括複數個通道結構區域320、環繞複數個字元線(WL)TAC區域376的虛置通道區域350。
如第3D圖所示，在一些實施例中，在WL方向延伸的複數個狹縫結構314、316可將3D記憶體元件分隔成複數個指狀記憶體342。在一些實施例中，狹縫結構314可在WL方向一直延伸而穿過兩個或更多通道結構區域320以及一個或多個虛置通道區域350。至少一個狹縫結構316在虛置通道區域350中可包括間隙318，如第3D所示。頂部選擇閘極隔離355可設置在各指狀記憶體342的中間，以將指狀記憶體的頂部選擇閘極(TSG)分隔成兩部分。
通道結構區域320可包括通道結構312的陣列，各通道結構312包括複數個堆疊記憶體單元。虛置通道區域350在WL方向上夾設於兩個通道結構區域320之間。沿著BL方向排列成行的複數個WL TAC區域376由虛置通道區域350所環繞。各WL TAC區域376可由阻障結構324來界定。多個TAC 326可形成於由阻障結構324所橫向環繞的各WL TAC區域376內。
在一些實施例中，各WL TAC區域376於BL方向上的寬度可小於各指狀記憶體342的寬度。也就是說，各WL TAC區域376的阻障結構324可位於兩相鄰的狹縫結構314之間。由於各WL TAC區域376的阻障結構324並未完全阻擋虛置通道區域350中的導電層，故位於WL TAC區域376的兩側的各指狀記憶體342中的兩通道結構區域320之間的通道結構312的頂部選擇閘極可透過虛置通道區域350中的導體/介電質交替堆疊的頂部導電層互連。
在一些實施例中，虛置通道結構322形成於WL TAC區域376的外側，以對記憶體陣列結構提供機構上的支撐。可以理解到虛置通道結構322可形成於WL TAC區域376外的任何區域內，舉例而言，虛置通道結構322設置於虛置通道區域350內，並沿著相鄰於虛置通道區域350的通道結構區域320的邊緣延伸。需注意的是，通道結構312與虛置通道結構322穿過導體/介電質交替堆疊，而TAC 326穿過介電質交替堆疊。
在一些實施例中，一個或多個狹縫結構316在虛置通道區域350中可包括間隙318。在相鄰指狀記憶體342中的字元線可藉由穿過間隙318的導電線路而互連。舉例來說，如第3D所示，位於記憶塊115的邊緣上的狹縫結構314可在WL方向一直延伸而穿過兩個或更多通道結構區域320以及一個或多個虛置通道區域350，而在各記憶塊115內部的狹縫結構316在對應的虛置通道區域350中可分別包括一個或多個間隙318。如此一來，在同一個記憶塊115中的所有TSG及/或字元線可在沒有額外結構的狀況下彼此互連。
因此，藉由在指狀記憶體342內設置WL TAC區域376與在狹縫結構316中提供間隙318，導體/介電質交替堆疊的頂部導電層並不會被WL TAC區域376所阻擋，且在相鄰的指狀記憶體342中的字元線可互連。因此，多個WL TAC區域376可在各指狀記憶體342中沿著WL方向排列。亦即，記憶體平面110在WL方向上可包括多個記憶塊115。此結構可具有高積集度和容易製造的簡單佈局。
請參考第4A圖，依據本揭露的一些實施例，第4A圖繪示第1圖中包括有3D記憶體元件的示範性階梯結構(SS)TAC區域的區域150的放大平面示意圖。3D記憶體元件的區域400A（例如繪示於第1圖中的區域150）可包括複數個通道結構區域420、階梯區域410以及階梯結構(SS)TAC區域482。
通道結構區域420可包括通道結構412的陣列，各通道結構412包括複數個堆疊記憶體單元。階梯區域410可包括階梯結構以及形成於階梯結構上的字元線接觸432的陣列。在一些實施例中，SS TAC區域482位於階梯區域410內。SS TAC區域482可由阻障結構424來單獨界定或是阻障結構424與3D記憶體元件中的階梯區域410的邊緣來共同界定。多個TAC 426可形成於由阻障結構424所橫向環繞的SS TAC區域482內。
如第4A圖所示，在一些實施例中，在WL方向上延伸的複數個狹縫結構414、416可將3D記憶體元件分隔成複數個指狀記憶體442、444。在一些實施例中，狹縫結構414可在WL方向上延伸入階梯區域410的至少部分。至少一些狹縫結構416在階梯區域410中可包括一個或多個間隙418。頂部選擇閘極隔離455可設置在各指狀記憶體442、444的中間以將指狀記憶體的TSG分隔成兩部分。
在一些實施例中，一個或多個狹縫結構416在階梯區域410中可包括間隙418。在相鄰的指狀記憶體442中的字元線接觸432可藉由穿過間隙418的導電線路互連。舉例來說，如第4A所示，位於記憶塊115的邊緣上的狹縫結構414可在WL方向一直延伸而穿過通道結構區域420以及階梯區域410，而在各記憶塊115內部的狹縫結構416在階梯區域410中可包括一個或多個間隙418。如此一來，在同一個記憶塊115中的所有字元線接觸432可在沒有額外結構的狀況下彼此互連。
值得注意的是，SS TAC區域482於BL方向上的寬度可大於各指狀記憶體442、444的寬度。也就是，阻障結構424在BL方向上可橫跨於至少兩個相鄰的狹縫結構414。由於SS TAC區域482佔據階梯區域410的部分區域，而此區域對應被阻障結構424所完全阻擋的指狀記憶體444，故SS TAC區域482中的階梯結構被用以形成TAC 426而不是形成用於指狀記憶體444的字元線接觸432。因此對應記憶體平面110（未繪示於第4A圖）的另一側上的指狀記憶體444的階梯結構可用以形成字元線接觸432而不是SS TAC區域482。
因此，在與此種SS TAC區域482的設計相關聯的一些實施例中，於記憶體平面110兩側的SS TAC區域482在WL方向上並未重疊。也就是說，一個指狀記憶體最多對應一個SS TAC區域482。此設計可適用於曲折的字元線解碼器(X-DEC)佈線。另外，在與此種SS TAC區域482以及上述繪示於第3B圖的WL TAC區域372的設計相關聯的一些實施例中，基於相同的原因，SS TAC區域482與WL TAC區域372在WL方向上並未重疊。也就是，一個指狀記憶體最多對應一個SS TAC區域482或一個WL TAC區域372。
請參考第4B圖，依據本揭露的一些變化實施例，第4B圖繪示第1圖中包括有3D記憶體元件的另一示範性階梯結構(SS)TAC區域的區域150的放大平面示意圖。3D記憶體元件的區域400B（例如繪示於第1圖中的區域150）可包括複數個通道結構區域420、階梯區域410以及複數個階梯結構(SS)TAC區域484。
通道結構區域420可包括通道結構412的陣列，各通道結構412包括複數個堆疊記憶體單元。階梯區域410可包括階梯結構以及形成於階梯結構上的字元線接觸432的陣列。在一些實施例中，SS TAC區域484位於階梯區域410內。各SS TAC區域484可由阻障結構424來單獨界定或是阻障結構424與3D記憶體元件中的階梯區域410的邊緣來共同界定。多個TAC 426可形成於由阻障結構424所橫向環繞的SS TAC區域482內。
如第4B圖所示，在一些實施例中，在通道結構區域420中於WL方向上延伸的複數個狹縫結構414可將3D記憶體元件分隔成複數個指狀記憶體442。頂部選擇閘極隔離455可設置在各指狀記憶體442的中間以將指狀記憶體的頂部選擇閘極(TSG)分隔成兩部分。在一些實施例中，狹縫結構414可在WL方向上延伸入階梯區域410的至少部分。在一些實施例中，階梯區域410可另包括複數個狹縫結構416，而狹縫結構416在WL方向上並未對齊於狹縫結構414。也就是說，階梯區域410中相鄰的狹縫結構之間的距離可不一致。一些相鄰的狹縫結構對可具有第一距離，其他相鄰的狹縫結構對具有第二距離，第一距離大於第二距離。
在一些實施例中，各SS TAC區域484可位於具有第一距離的相鄰的狹縫結構對之間。亦即，SS TAC區域484在BL方向上的寬度可小於第一距離。如此一來，除了由SS TAC區域484所佔據的空間之外，具有第一距離的這些相鄰的狹縫結構對之間的階梯區域410可具有額外的空間以形成字元線接觸432。
請參考第5A至5B圖，第5A至5B圖繪示本揭露的一些實施例的示範性3D記憶體元件於某一製作階段的剖視示意圖。第5A圖繪示鍵合前的兩分離的晶片500A、500B，而第5B圖繪示由第一晶片500A與第二晶片500B鍵合而形成的3D記憶體元件500C。值得注意的是，第5B圖所繪示的3D記憶體元件500C可為非單晶片的3D記憶體元件的一部分，其中元件（例如周邊元件與陣列元件）可單獨地形成於不同基底上。舉例來說，3D記憶體元件500C可為以上結合第1圖描述的區域130、區域140或區域150。
如第5A所示，第一晶片500A可包括第一基底570以及在第一基底570上的陣列元件。值得注意的是，在第5A圖與第5B圖中添加了X軸與Y軸以進一步繪示出晶片500A、500B以及3D記憶體元件500C中的元件的空間關係。第一基底570包括第一鍵合表面534，第一鍵合表面534可作為在X方向（橫向方向，例如WL方向或BL方向）橫向延伸的橫向底部表面。
如本文所使用的，當基底在Y方向上位於（或設置於）半導體元件的最低平面時，無論半導體元件的一個元件（例如層或元件）是在另一元件（例如層或元件）之「上」、「上方」或「下方」，皆是在Y方向上以半導體元件的基底的相對關係來確定。第5A與5B圖所示的3D記憶體元件的剖視圖是沿著BL方向與Y方向的平面，而本揭露以相同的概念來描述空間關係。
第一基底570可用以支撐陣列元件，並可包括陣列互連層530以及基座基底540。陣列互連層530可為後段製程(back-end-of-line, BEOL)互連層，其包括一個或多個嵌入介電層的互連結構532。互連結構532可包括但不限於接觸、單層/多層通孔、導電線路、插塞、連接墊及/或任何適合的由導電材料所製的導電結構，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。介電層可包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。互連結構532的一個或多個部分的可暴露於第一基底570的第一鍵合表面534。
基座基底540可包括任何適合的半導體材料，此半導體材料可包括矽（例如單晶矽(monocrystalline silicon)、多晶矽）、矽鍺(silicon germanium, SiGe)、砷化鎵(gallium arsenide, GaAs)、鍺(germanium, Ge)、矽覆絕緣層(silicon on insulator, SOI)、鍺覆絕緣層(germanium on insulator, GOI)或其適合的組合。在一些實施例中，基座基底540為通過研磨(grinding)、濕/乾蝕刻(wet/dry etching)、化學機械拋光(chemical mechanical polishing, CMP)或其組合而薄化的變薄基底（例如半導電層）。在一些實施例中，基座基底540可為單層基底或多層基底，舉例來說，為單晶矽單層基底、多晶矽單層基底、多晶矽與金屬的多層基底等。
另外，一個或多個開口542可形成於基座基底540的區域中，此區域對應陣列元件的一個或多個貫穿陣列接觸(TAC)結構。在一些實施例中，複數個TAC 526可透過一個或多個開口542以電連接陣列互連層530中的一個或多個互連結構532。在其他的一些實施例中，穿過一個或多個開口542的複數個導電插塞（圖未示）可用以將複數個TACs電連接至陣列互連層530中的一個或多個互連結構532。值得注意的是，一個或多個開口542被介電材料填充，以絕緣複數個TAC 526及/或複數個導電插塞。
在一些實施例中，陣列元件可為NAND快閃(Flash)記憶體元件，其中記憶體單元以在基底570上方沿著Y方向延伸的通道結構（未示於第5A圖與第5B圖中）的陣列的形式提供。陣列元件可包括複數個延伸而穿過導體/介電質交替堆疊580的通道結構，而導體/介電質交替堆疊580包括有複數個導電層580A與介電層580B對。導體/介電質交替堆疊580中的導體/介電層對的數量（例如32、64或96）可決定3D記憶體元件中的記憶體單元的數量。
導體/介電質交替堆疊580中的導電層580A與介電層580B在Y方向上交替。換句話說，除了在導體/介電質交替堆疊580的頂層或底層以外，各導電層580A可在其兩側與兩個介電層580B鄰接，且各介電層580B可在其兩側與兩個導電層580A鄰接。各導電層580A可具有相同或不同的厚度。類似地，各介電層580B具有相同或不同的厚度。導電層580A可包括導電材料，此導電材料包括但不限於鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物或其組合。介電層580B可包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，導電層580A包括金屬層，例如鎢，介電層580B包括氧化矽。
在一些實施例中，陣列元件另包括狹縫結構514。各狹縫結構514可在Y方向延伸而穿過導體/介電質交替堆疊580。狹縫結構514也可橫向延伸（例如實質上平行於基底）以將導體/介電質交替堆疊580分隔成多個區塊。狹縫結構514可包括填入導電材料的狹縫，此導電材料包括但不限於鎢、鈷、銅、鋁、矽化物或其組合。狹縫結構514可另包括設置於導體/介電質交替堆疊580與所填入的導電材料之間的介電層，而介電層具有任何適合的介電材料，以將所填入的導電材料電性絕緣於導體/介電質交替堆疊580的導電層580A。據此，狹縫結構514可將3D記憶體元件500C分隔成多個指狀記憶體（例如，如同第2、3A-3D、4A-4B圖所示的平面圖）。
在一些實施例中，狹縫結構514作為在相同指狀記憶體中的通道結構的源極接觸，以共享陣列共用源極。狹縫結構514因此可以被稱為多個通道結構的「共用源極接觸」。在一些實施例中，基座基底540包括摻雜區544（包括在預期摻雜位準中的P型或N型摻雜），狹縫結構514的下端接觸基座基底540的摻雜區544。
在一些實施例中，介電質交替堆疊560可位於由基座基底540上的阻障結構516所橫向環繞的區域中。介電質交替堆疊560可包括複數個介電層對。舉例來說，介電質交替堆疊560由具有第一介電層560A與第二介電層560B的交替堆疊所形成，其中第一介電層560A不同於第二介電層560B。在一些實施例中，第一介電層560A包括氮化矽，第二介電層560B包括氧化矽。介電質交替堆疊560中的第二介電層560B可相同於導體/介電質交替堆疊580中的介電層580B。在一些實施例中，介電質交替堆疊560中的介電層對的數量相同於導體/介電質交替堆疊580中的導體/介電層對的數量。
在一些實施例中，在Y方向延伸的阻障結構516橫向分離導體/介電質交替堆疊580與介電質交替堆疊560。亦即，阻障結構516可成為導體/介電質交替堆疊580與介電質交替堆疊560之間的邊界。介電質交替堆疊560可至少被阻障結構516橫向環繞。在一些實施例中，阻障結構516在平面圖上為一封閉形狀（例如矩形、方形、圓形等）以完全環繞介電質交替堆疊560。舉例而言，如第3A圖至第3D圖所示，阻障結構324在平面圖上為矩形以完全環繞WL TAC區域372、376中的介電質交替堆疊。在一些實施例中，阻障結構516在平面圖上不為封閉形狀，但可與陣列元件的一個或多個邊緣結合而環繞介電質交替堆疊560。舉例來說，如第4A圖與第4B圖所示，阻障結構424與3D記憶體元件的邊緣結合以環繞SS TAC區域482、484中的介電質交替堆疊。
如第5A所示，第一晶片500A另可包括複數個TAC 526，各TAC 526在Y方向上延伸而穿過介電質交替堆疊560。TAC 526可僅形成在至少由阻障結構516所橫向環繞的區域內，其中此區域包括複數個介電層對。也就是說，TAC 526可垂直延伸並穿過介電層（例如第一介電層560A與第二介電層560B），但不穿過任何導電層（例如導電層580A）。各TAC 526可延伸並穿過介電質交替堆疊560的整個厚度（例如在Y方向上的全部介電層對）。在一些實施例中，TAC 526另透過開口542而穿過基座基底540，並電性接觸於互連結構532。
TAC 526可搭配縮短的互連佈線而將電訊號傳送出及/或傳送至陣列元件，例如電源匯流排的部分。在一些實施例中，TAC 526可透過一個或多個互連結構532於陣列元件以及周邊元件（未示於第5A圖與第5B圖）之間提供電連接。TAC 526也可額外對介電質交替堆疊560提供機構上的支撐。各TAC 526可包括穿過介電質交替堆疊560的垂直開口，並將其填入導電材料，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。在一些實施例中，因為TAC 526形成於介電質交替堆疊560中（亦即由介電層所包圍），並不需要出於絕緣的目的而在TAC 526與介電質交替堆疊560之間設置額外的介電層。
第二晶片500B可包括第二基底510以及位在第二基底510上的周邊互連層520。第二基底510可包括任何適合的半導體材料，此半導體材料可包括矽（例如單晶矽、多晶矽）、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣層(SOI)、鍺覆絕緣層(GOI)或其適合的組合。第二基底510可為單層基底或多層基底，舉例來說，為單晶矽單層基底、多晶矽單層基底、多晶矽與金屬的多層基底等。在一些實施例中，第二基底510為通過研磨、濕/乾蝕刻、化學機械拋光(CMP)或其組合而薄化的變薄基底（例如半導電層）。
一個或多個周邊電路（未示於第5A圖與第5B圖）可形成於第二基底510上。周邊電路可包括任何適合的數位、類比及/或混和訊號的周邊電路，其用以便於對3D記憶體元件進行操作。舉例來說，周邊電路可包括頁面緩衝器、解碼器（例如行解碼器或列解碼器）、鎖存器、感測放大器(sense amplifier)、驅動器(driver)、充電泵(charge pump)、參考電壓(voltage reference)、參考電流(current reference)或電路的其他主動或被動原件（例如電晶體、二極體、電阻或電容）中一個或多個。在一些實施例中，周邊電路可利用互補金屬氧化物半導體(CMOS)技術（或稱為CMOS晶片）形成於第二基底510上。
在一些實施例中，周邊互連層520可包括一個或多個嵌入於介電層內的互連結構522，以將一個或多個周邊電路電連接至第一基底570上的陣列元件。互連結構522可包括任何適合的導電結構，此導電結構包括但不限於接觸、單層/多層通孔、導電層、插塞、連接墊及/或任何適合的由導電材料所製的導電結構，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。周邊互連層520的介電層可具有單層結構或多層結構，並包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽或其組合。
第二晶片500B可包括第二鍵合表面524，第二鍵合表面524可作為在X方向（橫向方向，例如WL方向或BL方向）橫向延伸的橫向頂部表面。在一些實施例中，第一晶片500A的第一鍵合表面534鍵合於第二晶片500B的第二鍵合表面524。也就是說，周邊互連層520與陣列互連層530通過面對面的方式鍵合。如此一來，第一晶片500A與第二晶片500B可於鍵合介面555鍵合而形成3D記憶體元件500C，如第5B圖所示。
鍵合介面555位於周邊互連層520與陣列互連層530之間。也就是說，鍵合介面555可位於兩個介電層之間，例如位於氮化矽層與氧化矽層之間。鍵合介面555也可位於兩個導電層之間，例如位於兩金屬層（例如銅）之間。在一些實施例中，鍵合介面包括介電層之間的介面以及導電層之間的介面。在一些實施例中，第一晶片500A中的一個或多個互連結構532以及第二晶片500B中的一個或多個互連結構522可於鍵合介面555彼此接觸，以將第一晶片500A中的一個或多個TAC 526電性互連於第二晶片500B中的周邊電路。
鍵合介面555可以透過鍵合表面兩側的介電層之間的化學鍵和/或導電層之間的化學鍵所形成，例如第5A圖所示的第一鍵合表面534與第二鍵合表面524。鍵合介面555可透過鍵合表面兩側的介電層之間和/或導電層之間的的物理性交互作用（例如相互擴散(inter-diffusion)）所形成。在一些實施例中，在鍵合製程之前，對鍵合界面兩側的表面進行電漿(plasma)處理或熱處理之後再形成鍵合界面。
藉由使用第一基底背側上的鍵合接觸洞，可在與陣列元件對應的第一基底的背表面上形成互連結構的連接墊層。由於連接墊層形成於第一基底的背表面上而非第一基底的周圍區域，可縮減3D記憶體元件的尺寸並提升3D記憶體元件的積集度。
請參考第6A圖至第6B圖，第6A至6B圖繪示本揭露的一些實施例的3D記憶體元件的示範性製造方法的流程圖。但應可理解的是，第6A圖至第6B圖所示的步驟並非全部，且在所示的任何步驟之前、之後或之間也可執行其他步驟。第7A至7C圖繪示本揭露的一些實施例中由圖6A至6B所示的製造方法而形成的另一示範性3D記憶體元件的某一製作階段的剖視示意圖。
請參考第6A圖，依據一些實施例，第6A圖繪示形成陣列元件與陣列互連層的示範性方法600A的流程圖。如第6A圖所示，方法600A從步驟604開始，形成介電質交替堆疊於第一基底上。在一些實施例中，第一基底可為任何適合的半導體基底，此半導體基底具有任何適合的結構，例如單晶矽單層基底、多晶矽單層基底、多晶矽與金屬的多層基底等。
複數個介電層對（在本文中也被稱為「介電質交替堆疊」）可形成於第一基底上。介電質交替堆疊可包括第一介電層與第二介電層的交替堆疊，其中第二介電層不同於第一介電層。在一些實施例中，各介電層對包括氮化矽層以及氧化矽層。在一些實施例中，介電質交替堆疊中除了介電層對之外還可包括更多層，此些層由不同的材料所製並搭配不同的厚度。介電質交替堆疊可由一個或多個薄膜沉積製程所形成，此薄膜沉積製程包括但不限於化學氣相沈積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合。
方法600A進行步驟606，其中階梯結構形成於介電質交替堆疊的一個或多個邊緣上。在一些實施例中，可在介電質交替堆疊的至少一側（橫向方向上）進行修整(trim)-蝕刻製程，以形成具有多級的階梯結構。各級可包括一個或多個具有第一介電層與第二介電層的介電層對。
方法600A進行步驟608，形成複數個通道結構以及一個或多個阻障結構。各通道結構與各阻障結構可垂直延伸而穿過介電質交替堆疊。
在一些實施例中，用於形成通道結構的製程包括藉由例如濕蝕刻或乾蝕刻而形成垂直延伸而穿過介電質交替堆疊的通道孔。在一些實施例中，用於形成通道結構的製程另包括將半導體通道與記憶體膜形成於介電質交替堆疊中，而記憶體膜位於半導體通道與介電層對之間。半導體通道可包括半導體材料，例如多晶矽，記憶體膜可為複合介電層，例如穿隧層、存儲層與阻擋層的組合。
穿隧層可包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。半導體通道中所形成的電子或電洞可以透過穿隧層而穿隧到存儲層。存儲層可包括用以儲存電荷的材料，以進行記憶步驟。存儲層的材料包括但不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合或其任意組合。阻擋層可包括介電材料，此介電材料包括但不限於氧化矽或氧化矽/氮化矽/氧化矽(ONO)的組合。阻擋層可另包括高介電常數(high-k)的介電層，例如氧化鋁層(aluminum oxide, Al2 O3 ))。半導體通道與記憶體膜可由一個或多個薄膜沉積製程（例如ALD、CVD、PVD、其他適合的製程或其任意組合）所形成。
在一些實施例中，用於形成阻障結構的製程類似於用於形成通道結構的製程，且兩製程同時進行，藉此降低製程複雜度以及成本。在一些其他實施例中，通道結構與阻障結構形成於不同的製程步驟，使得阻障結構可填充有不同於通道結構所填充的材料。
在一些實施例中，用於形成阻障結構的製程包括藉由例如濕蝕刻或乾蝕刻而形成垂直延伸而穿過介電質交替堆疊的溝槽。在形成穿過介電質交替堆疊的溝槽後，可進行一個或多個薄膜沉積製程，以將介電材料填入溝槽，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、氧化矽/氮化矽/氧化矽(ONO)、氧化鋁或其任意組合。
藉由形成一個或多個阻障結構，介電質交替堆疊可被分隔為兩種類型的區域：一個或多個由至少一阻障結構（在一些實施例中會與介電質交替堆疊的邊緣結合）所橫向環繞的內部區域與外部區域，而通道結構及/或字元線接觸可形成於外部區域中。值得注意的是，各內部區域對應第一基底中的一開口。
在一些實施例中，至少一內部區域可用以形成上述於第2圖所示的BL TAC結構。如此一來，環繞內部區域的阻障結構可包括沿著WL方向延伸的兩個平行擋牆(barrier wall)。
在一些實施例中，至少一內部區域可用以形成上述於第3A圖或第3B圖所示的BL TAC結構。如此一來，環繞內部區域的阻障結構可具有矩形形狀。阻障結構在BL方向上的寬度可大於在後續製程所形成的兩相鄰的狹縫結構之間的距離。
在一些實施例中，至少一內部區域可用以形成上述於第3C圖或第3D圖所示的BL TAC結構。如此一來，環繞內部區域的阻障結構可具有矩形形狀。阻障結構在BL方向上的寬度可小於在後續製程所形成的兩相鄰的狹縫結構之間的距離。
在一些實施例中，至少一內部區域可用以形成上述於第4A圖所示的SS TAC結構。如此一來，用以分隔內部區域的阻障結構可具有矩形形狀，其中此矩形形狀具有面向階梯結構邊緣的一個開放邊緣。阻障結構在BL方向上的寬度可大於在後續製程所形成的兩相鄰的狹縫結構之間的距離。
在一些實施例中，至少一內部區域可用以形成上述於第4B圖所示的SS TAC結構。如此一來，用以分隔內部區域的阻障結構可具有矩形形狀，其中此矩形形狀具有面向階梯結構邊緣的一個開放邊緣。阻障結構在BL方向上的寬度可小於在隨後製程所形成的兩相鄰的狹縫結構之間的最大距離。
在一些實施例中，虛置通道結構可與通道結構同時形成。虛置通道結構可垂直延伸而穿過交替堆疊層，並可使用與通道結構中的材料相同的材料進行填充。而不同於通道結構，接觸並未形成在虛置通道結構上，故並未提供與3D記憶體元件的其他元件的電連接。因此，虛置通道結構不能用於形成3D記憶體元件中的記憶體單元。
方法600A進行步驟610，形成複數個狹縫，且利用狹縫將介電質交替堆疊的一部分中的第一介電層替換為導電層。舉例而言，沿著WL方向延伸的多個平行狹縫可先藉由對外部區域中的介電質交替堆疊的介電質（例如氧化矽與氮化矽）進行濕蝕刻及/或乾蝕刻而形成。在一些實施例中，接著藉由例如通過狹縫的離子佈植(ion implantation)及/或熱擴散(thermal diffusion)以將摻雜區形成於各狹縫下方的第一基底中。應該理解的是，摻雜區可在較早的製程階段形成，例如根據一些實施例，摻雜區形成於狹縫形成之前。
在一些實施例中，所形成的狹縫用於在介電質交替堆疊的外部區域中以導電層（例如鎢）替換第一介電層（例如氮化矽）的閘極替換製程(gate replacement process)（也被稱為「字元線替換」製程）。值得注意的是，由於阻障結構的形成，閘極替換僅發生於介電質交替堆疊的外部區域中，並非於內部區域。因為阻障結構所填充的材料並不能被閘極替換製程的蝕刻步驟所刻蝕，故阻障結構可避免介電質交替堆疊的內部區域中的第一介電層（例如氮化矽）的刻蝕。
因此，於閘極替換製程後，在外部區域的介電質交替堆疊變成導體/介電質交替堆疊。導電層替代第一介電層的方法可藉由透過濕蝕刻，選擇性地蝕刻第一介電層（例如氮化矽）而非對第二介電層（例如氧化矽），並將導電層（例如鎢）填入此結構來進行。導電層可藉由PVD、CVD、ALD、其他適合的製程或其任意組合的製程填入。導電層可包括導電材料，此導電材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其組合。所形成的導體/介電質交替堆疊以及所殘留的介電質交替堆疊可組成一交替堆疊。
方法600A進行步驟612，藉由填充（例如沉積）導電材料至狹縫中而形成狹縫結構，其中填充方式為PVD、CVD、ALD、任何其他適合的製程或其任意組合。狹縫結構可包括導電材料，此導電材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其組合。在一些實施例中，出於絕緣的目的，介電層（例如氧化矽層）先形成於狹縫結構的導電材料與導體/介電質交替堆疊中環繞於狹縫結構的導電層之間。狹縫結構的下端可接觸於摻雜區。
方法600A進行步驟614，形成複數個穿過介電質交替堆疊的TAC。可藉由先蝕刻垂直開口（例如濕蝕刻及/或乾蝕刻），再利用ALD、CVD、PVD、任何其他適合的製程或其任意組合的製程將導電材料填入開口，以在一個或多個內部區域中形成TAC。所使用的填充導電材料可包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其組合。在一些實施例中，其他的導電材料也可用於填充開口，以作為阻障層、黏著層及/或晶種層。
TAC可透過蝕刻介電質交替堆疊的整個厚度而形成。因為介電質交替堆疊包括交替的介電層，例如氧化矽與氮化矽，所以TAC的開口可藉由介電材料的深蝕刻（例如藉由深反應離子蝕刻(deep reactive-ion etching, DRIE)製程或任何其他適合的非等向性蝕刻製程）所形成。在一些實施例中，雖然TAC在閘極替換之後形成，但藉由保留下不受閘極替換製程所影響的介電質交替堆疊的區域（未變成導體/介電質交替堆疊），所形成的TAC仍穿過介電層（不穿過任何導電層），這簡化了製程並降低了成本。
方法600A進行步驟616，形成陣列互連層於交替堆疊上。陣列互連層可用以傳遞TAC與3D記憶體元件的其他部分（例如周邊電路）之間的電訊號。在一些實施例中，用於形成陣列互連層的製程包括先形成介電層，再形成複數個互連結構。互連結構的一個或多個可分別接觸TAC。
介電層可包括一個或多個介電材料層，介電材料例如氧化矽、氮化矽、氮氧化矽或其組合。互連結構可包括但不限於接觸、單層/多層通孔、導電線路、插塞、連接墊及/或任何適合的由導電材料所製的導電結構，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。
在一些實施例中，用於形成互連結構的製程包括先在介電層中形成開口，再以導電材料填入開口。介電層中的開口可透過ALD、CVD、PVD、任何適合的製程或其任意組合的製程填入導電材料。在一些實施例中，用於形成互連結構的製程另包括於介電層中形成一個或多個導電層以及一個或多個接觸層。導電層與接觸層可由任何已知且適合的BEOL方法所形成。
請參考第6B圖，依據一些實施例，第6B圖繪示形成周邊電路與周邊互連層的示範性方法600B的流程圖。如第6B圖所示，方法600B從步驟622開始，形成周邊電路於第二基底上。在一些實施例中，第二基底可為任何適合的半導體基底，此半導體基底具有任何適合的結構，例如單晶矽單層基底、多晶矽單層基底、多晶矽與金屬的多層基底等。
周邊電路可包括任何適合的形成於第二基底的周邊元件以及位於周邊元件之間的任何適合的互連電路。一個或多個周邊元件及/或互連電路可由複數個製程步驟所形成，此製程步驟包括但不限於微影、乾/濕蝕刻、薄膜沉積、熱成長、佈植、CMP或其任意組合。
方法600B進行步驟624，形成周邊互連層於周邊電路上。周邊互連層可包括周邊電路上的介電層以及形成於介電層中的一個或多個互連結構。介電層可包括一個或多個介電材料層，介電材料例如氧化矽、氮化矽、氮氧化矽或其任意組合。互連結構可包括但不限於接觸、單層/多層通孔、導電線路、插塞、連接墊及/或任何適合的由導電材料所製的導電結構，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。
在一些實施例中，互連結構可利用任何已知且適合的中段製程(middle-end-of-line, MEOL)方法所形成。舉例來說，用於形成互連結構的製程可包括先在介電層中形成開口，再以導電材料填入開口。介電層中的開口可透過ALD、CVD、PVD、任何適合的製程或其任意組合的製程填入導電材料。另外，用於形成互連結構的製程可包括於介電層中形成一個或多個導電層以及一個或多個接觸層。導電層與導體接觸層可包括由一個或多個薄膜沉積製程所沉積的導體材料，此薄膜沉積製程包括但不限於ALD、CVD、PVD、電鍍、無電鍍或其任意組合的製程。用於形成導電層與接觸層的製程也可包括微影、CMP、乾/濕蝕刻或其任意組合。
如第7A所示，介電層740形成於第二基底750上，而複數個互連結構742形成於介電層740中。需注意的是，周邊電路並未示於第7A圖中。互連結構742電性接觸於周邊電路。
方法600B進行步驟626，將陣列元件（以及陣列互連層）設置於第一基底下方（例如透過翻轉第一基底），且陣列互連層對準於周邊互連層。如第7A所示，陣列互連層730可位於第一基底710的下方，TAC 726可穿過交替堆疊720。在一些實施例中，將陣列互連層730對準於周邊互連層740的方法可藉由將陣列互連層730中的互連結構733對準於周邊互連層740中的互連結構742來進行。據此，當於後續製程中將陣列元件鍵合於周邊電路時，互連結構733可電性接觸於互連結構742。
方法600B進行步驟628，如第6B圖所示，連結陣列互連層與周邊互連層。陣列互連層與周邊互連層連結的方式可藉由將第一基底與第二基底以覆晶鍵合(flip-chip bonding)的方式進行。在一些實施例中，陣列互連層與周邊互連層連結可藉由以面對面方式混和鍵合第一基底與第二基底，使得最終的3D記憶體元件中的陣列互連層位於周邊互連層上並接觸於周邊互連層。
混合鍵合（也稱為「金屬/介電質混合鍵合」）可為直接鍵合技術（例如，在表面之間鍵合時不使用中間層，諸如焊料或黏著劑），以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。如第7B圖所示，陣列互連層730可與周邊互連層740連結，藉此形成鍵合介面734。
在一些實施例中，於陣列互連層730與周邊互連層740的連結製程之前或其過程中，可利用一處理製程以提高陣列互連層730與周邊互連層740之間的鍵合強度。在一些實施例中，陣列互連層730與周邊互連層740中的各介電層包括氧化矽或氮化矽。舉例而言，可利用電漿處理對陣列互連層730與周邊互連層740的表面進行處理，使得兩互連層的表面於兩介電層之間形成化學鍵。再舉例而言，可利用濕處理(wet process)對陣列互連層730與周邊互連層740的表面進行處理，使得兩互連層的表面形成較佳的化學鍵以提高兩介電層之間的鍵合強度。再舉例而言，可進行一溫度為約250°C至約600°C（例如由250°C至600°C）的熱製程。此熱製程可造成互連結構733、742之間的相互擴散。據此，對應的互連結構733、742可於連結製程之後相互混合。在一些實施例中，各互連結構733、742可包括銅。
方法600B進行步驟630，如第6B所示，薄化第一基底，使得變薄的第一基底作為陣列元件上的半導體層（例如NAND串）。如第7C圖所示，變薄的第一基底710可為單晶矽層。在一些實施例中，在薄化處理之後，第一基底710所具有的厚度為約5奈米(nm)至約50微米(µm)（例如5奈米、50奈米、500奈米、5微米、50微米、以此些值中的任一個為下限值所定的任何範圍、或由此些值中的任何兩個所限定的任何範圍內）。薄化第一基底710的製程可包括但不限於晶圓研磨、濕蝕刻、乾蝕刻、CMP、任何其他適合的處理或其任意組合的處理。
方法600B進行步驟632，如第6B圖所示，可形成BEOL互連層於半導體層上。如第7C圖所示，BEOL互連層形成於第一基底710上。BEOL互連層可包括覆蓋於第一基底710上的介電層760以及位於介電層760中的複數個互連結構762。
在一些實施例中，互連結構762的製程可包括多個不同的製程步驟，用以在介電層中形成一個或多個接觸層、導電層及/或連接墊層。介電層760可為多個不同製程步驟所形成的多層介電層的組合。互連結構762可包括導電材料，此導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其組合。在一些實施例中，互連結構762的製程可另包括形成一個或多個開口於第一基底710中。一個或多個開口可對應於一個或多個貫穿陣列接觸TAC結構（例如，第2圖所示的字元線(WL)TAC結構、第3A-3D圖所示的位元線(BL) TAC結構、以及第4A-4B圖所示的階梯結構(SS)TAC結構）。如此一來，一個或多個互連結構762穿過介電層760與第一基底710，並分別電連接TAC 726。因此，TAC 726可用以電性互連外部電路或元件，以傳輸電訊號於所連結的陣列及/或周邊電路以及外部電路或元件之間。
本揭露的各式實施例提供一種具有小晶粒尺寸與高元件密度的3D記憶體元件，且相對於其他3D記憶體元件還改善了性能。藉由垂直堆疊陣列元件以及周邊電路上的BEOL互連，可增加3D記憶體元件的密度。藉由對記憶體陣列提供貫穿陣列接觸(TAC)結構，可實現堆疊的陣列元件以及周邊元件之間的垂直互連（例如電源匯流排與金屬佈線），以減少金屬層並縮減晶粒尺寸。在一些實施例中，本文所揭露的貫穿陣列接觸結構貫穿形成於介電層交替堆疊中，與導體和介電層的交替堆疊相比，其可以更容易地在其中蝕刻形成貫穿孔，藉此降低製成複雜度和製造成本。
因此，本揭露的一方面揭露一種三維(3D)反及(NAND)記憶體元件，其包括設置於第一基底上的交替堆疊層。交替堆疊層包括第一區域與第二區域，第一區域包括介電質交替堆疊，介電質交替堆疊包括複數個介電層對，第二區域包括導體/介電質交替堆疊，導體/介電質交替堆疊包括複數個導體/介電層對。3D NAND記憶體元件另包括垂直延伸而穿過交替堆疊層以橫向分離第一區域與第二區域的阻障結構、以及位於第一區域內的複數個貫穿陣列接觸。各貫穿陣列接觸垂直延伸而穿過介電質交替堆疊。3D NAND記憶體元件另包括設置在交替堆疊層上並位於交替堆疊層相反於第一基底的一端上的陣列互連層，陣列互連層包括至少一第一互連結構，其電連接至少一貫穿陣列接觸。3D NAND記憶體元件另包括形成於第二基底上的周邊電路、以及位於周邊電路上的周邊互連層，周邊互連層包括至少一第二互連結構，其電連接於周邊電路。陣列互連層鍵合於周邊互連層上，使得周邊電路透過該至少一第一互連結構與該至少一第二互連結構電連接貫穿陣列接觸的其中至少一個。
阻障結構包括氧化矽與氮化矽。各個介電層對包括氧化矽層與氮化矽層，各個導體/介電層對包括金屬層與氧化矽層。介電層對的數量至少為32，導體/介電層對的數量至少為32。
3D NAND記憶體元件另包括複數個狹縫結構，各狹縫結構垂直延伸而穿過導體/介電質交替堆疊並橫向地沿著字元線方向延伸，以將導體/介電質交替堆疊區隔成複數個指狀記憶體。
在一些實施例中，阻障結構橫向地沿著字元線方向延伸。第一區域透過阻障結構與第二區域分離，且第一區域夾設在兩相鄰的狹縫結構之間。
在一些實施例中，阻障結構橫向地沿著不同於字元線方向的位元線方向延伸，以橫向分離第一區域與第二區域。位元線方向可垂直於字元線方向。
在一些實施例中，由阻障結構所環繞的第一區域在位元線方向上的寬度可大於兩相鄰的狹縫結構之間的距離。
在一些實施例中，由阻障結構所環繞的第一區域在字元線方向上夾設在兩頂部選擇閘極階梯區域之間。在各頂部選擇閘極階梯區域中，遠離第一基底的導體/介電質交替堆疊的至少兩頂層具有階梯結構。位於頂部選擇閘極階梯區域的階梯結構上的至少一導電層用以互連複數個頂部選擇閘極，頂部選擇閘極位於第二區域內的導體/介電質交替堆疊上，並在字元線方向上位於由阻障結構所環繞的第一區域的兩側。
3D NAND記憶體元件另包括由對應的阻障結構所環繞的至少兩個第一區域，且各第一區域沿著位元線方向平行延伸。
3D NAND記憶體元件另包括複數個阻障結構，環繞複數個第一區域，以區隔第一區域與第二區域，使第一區域在位元線方向上對齊。各第一區域在位元線方向上分別夾設在兩相鄰的狹縫結構之間。在一些實施例中，第一區域在位元線方向上排成至少兩個行。
在一些實施例中，在位元線方向上夾設在兩相鄰的阻障結構之間的至少一個狹縫結構包括一間隙，且該至少一個的狹縫結構用以互連兩相鄰的指狀記憶體的字元線。
在一些實施例中，第一區域透過阻障結構而與階梯結構分離，階梯結構位於導體/介電質交替堆疊沿著位元線方向的邊緣上。阻障結構的開口位於交替堆疊層沿著位元線方向的邊緣上。
在一些實施例中，第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
在一些實施例中，第一區域在位元線方向上的寬度小於位於交替堆疊層沿著位元線方向的邊緣上的階梯結構中的兩相鄰的狹縫結構之間的最大距離。
3D NAND記憶體元件可另包括複數個鄰近於阻障結構虛置通道結構，各虛置通道結構垂直延伸而穿過導體/介電質交替堆疊。
本揭露的另一方面提供一種三維(3D)反及(NAND)記憶體元件的製造方法。方法可包括：於第一基底上形成介電質交替堆疊，介電質交替堆疊包括複數個介電層對，各介電層對包括第一介電層以及第二介電層，各第二介電層不同於各第一介電層；形成至少一阻障結構，各阻障結構垂直延伸而穿過介電質交替堆疊，其中至少一阻障結構將介電質交替堆疊分隔為至少一第一區域以及第二區域，至少一第一區域由至少一阻障結構所橫向環繞；形成複數個狹縫，並利用狹縫將介電質交替堆疊的第二區域中的第一介電層替換為複數個導體層，以形成包含複數個導體/介電層對的導體/介電質交替堆疊；沉積導電材料於狹縫中，以形成複數個狹縫結構；在第一區域中形成複數個貫穿陣列接觸，各貫穿陣列接觸垂直延伸而穿過介電質交替堆疊；在交替堆疊層上形成陣列互連層，陣列互連層包括至少一第一互連結構，其電連接至少一貫穿陣列接觸；以及將陣列互連層鍵合於第二基底上的周邊互連層，而周邊互連層包括至少一第二互連結構，其電連接形成於第二基底上的周邊電路，使得周邊電路透過該至少一第一互連結構與該至少一第二互連結構電連接貫穿陣列接觸的其中至少一個。
製造方法可另包括：在將陣列互連層鍵合於周邊互連層之前，形成周邊電路於第二基底上；形成周邊互連層於周邊電路上，使得至少一第二互連結構在周邊互連層中電連接周邊電路；以及設置陣列互連層與周邊互連層，使得至少一第一互連結構分別對應於至少一第二互連結構。
製造方法可另包括：在形成狹縫之前，在第一基底中形成複數個摻雜區，以使各狹縫結構接觸對應的摻雜區。
製造方法可另包括：形成複數個狹縫結構，狹縫結構沿著字元線方向橫向延伸，以將該導體/介電質交替堆疊區隔成複數個指狀記憶體。
製造方法可另包括：形成兩平行的阻障結構，沿著字元線方向橫向延伸，使得第一區域透過兩平行的阻障結構與第二區域分離，且第一區域夾設在兩相鄰的狹縫結構之間。
製造方法可另包括：形成阻障結構，沿著不同於字元線方向的位元線方向橫向延伸，以橫向分離第一區域與第二區域。
製造方法可另包括：形成阻障結構，沿著垂直於字元線方向的位元線方向橫向延伸。
製造方法可另包括：形成阻障結構，使得由阻障結構所環繞的第一區域在該位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
製造方法可另包括：在鄰近於阻障結構的介電質交替堆疊中形成階梯結構。
製造方法可另包括：在鄰近於阻障結構的階梯結構上形成至少一導電層，以互連位於第二區域中的導體/介電質交替堆疊上的頂部選擇閘極，且導電層在字元線方向上位於由阻障結構所環繞的第一區域的兩側。
製造方法可另包括：形成至少兩個阻障結構，以環繞至少兩個沿著位元線方向平行延伸的第一區域。
製造方法可另包括：形成複數個阻障結構以環繞複數個第一區域，以區隔第一區域與第二區域，第一區域在位元線方向上對齊，使得各第一區域在位元線方向上分別夾設在兩相鄰的狹縫結構之間。
製造方法可另包括：形成複數個阻障結構，使得由多個阻障結構所環繞的第一區域在位元線方向上排列為至少兩行。
製造方法可另包括：在位元線方向上夾設在兩相鄰的阻障結構之間的至少一狹縫結構中形成一間隙，該至少一狹縫結構用於互連兩相鄰的指狀記憶體的字元線。
製造方法可另包括：形成阻障結構以分離位於交替堆疊的邊緣上的階梯結構中的第一區域，阻障結構的開口位於交替堆疊層沿著位元線方向的邊緣上，而位元線方向不同於字元線方向。
製造方法可另包括：形成阻障結構，使得第一區域在位元線方向上的寬度大於兩相鄰的狹縫結構之間的距離。
製造方法可另包括：形成阻障結構，使得第一區域在位元線方向上的寬度小於位於階梯結構中的兩相鄰的狹縫結構之間的最大距離。
製造方法可另包括：形成複數個虛置通道結構，鄰近於阻障結構，各虛置通道結構垂直延伸而穿過導體/介電質交替堆疊。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
100、500C‧‧‧3D記憶體元件
110‧‧‧記憶體平面
115‧‧‧記憶塊
120‧‧‧接觸墊
130~150、200、300A~300D、400A、400B‧‧‧區域
160、233‧‧‧位元線(BL)TAC區域
170、372、376‧‧‧字元線(WL)TAC區域
180、482、484‧‧‧階梯結構(SS)TAC區域
210、320、420‧‧‧通道結構區域
212、312、412‧‧‧通道結構
214、314、316、414、416、514‧‧‧狹縫結構
222、322‧‧‧虛置通道結構
224、324、424、516‧‧‧阻障結構
226、326、426、526、726‧‧‧貫穿陣列接觸(TAC)
242、342、344、442、444‧‧‧指狀記憶體
246‧‧‧虛置指狀記憶體
255、355、455‧‧‧頂部選擇閘極隔離
318、418‧‧‧間隙
330‧‧‧頂部選擇閘極(TSG)階梯區域
350‧‧‧虛置通道區域
410‧‧‧階梯區域
432‧‧‧字元線接觸
500A‧‧‧第一晶片
500B‧‧‧第二晶片
510、750‧‧‧第二基底
520‧‧‧周邊互連層
522、532、733、742、762‧‧‧互連結構
524‧‧‧第一鍵合表面
530、730‧‧‧陣列互連層
534‧‧‧第一鍵合表面
540‧‧‧基座基底
542‧‧‧開口
544‧‧‧摻雜區
555、734‧‧‧鍵合介面
560‧‧‧介電質交替堆疊
560A‧‧‧第一介電層
560B‧‧‧第二介電層
570‧‧‧基底
580‧‧‧導體/介電質交替堆疊
580A‧‧‧導電層
580B、740、760‧‧‧介電層
600A、600B‧‧‧方法
604~632‧‧‧步驟
710‧‧‧第一基底
720‧‧‧交替堆疊
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。 第1圖繪示本揭露一些實施例的示範性3D記憶體元件的平面示意圖。 第2圖繪示本揭露一些實施例的3D記憶體元件中包括有穿過陣列接觸區域的示範性位元線的區域的放大平面示意圖。 第3A至3D圖繪示本揭露的一些實施例的3D記憶體元件中包括有穿過陣列接觸區域的各種示範性字元線的區域的放大平面示意圖。 第4A至4B圖繪示本揭露的一些實施例的3D記憶體元件中包括有穿過陣列接觸區域的各種示範性階梯結構的區域的放大平面示意圖。 第5A至5B圖繪示本揭露的一些實施例的示範性3D記憶體元件於某一製作階段的剖視示意圖。 第6A至6B圖繪示本揭露的一些實施例的3D記憶體元件的示範性製造方法的流程圖。 第7A至7C圖繪示本揭露的一些實施例中由圖6A至6B所示的製造方法而形成的示範性3D記憶體元件的某一製作階段的剖視示意圖。 本揭露的實施例將參照所附圖式進行說明。

Claims (20)

  1. 一種三維(3D)反及(NAND)記憶體元件，包括： 一交替堆疊層，設置於一第一基底上，該交替堆疊層包括： 一第一區域，包括一介電質交替堆疊，該介電質交替堆疊包括複數個介電層對；以及 一第二區域，包括一導體/介電質交替堆疊，該導體/介電質交替堆疊包括複數個導體/介電層對； 一阻障結構，垂直延伸而穿過該交替堆疊層以橫向分離該第一區域與該第二區域； 複數個貫穿陣列接觸(through array contact,TAC)，位於該第一區域內，各該貫穿陣列接觸垂直延伸而穿過該介電質交替堆疊； 一陣列互連層，接觸該等貫穿陣列接觸； 一周邊電路，形成於一第二基底上；以及 一周邊互連層，位於該周邊電路上； 其中該陣列互連層鍵合於該周邊互連層上，使得該周邊電路電連接該等貫穿陣列接觸的其中至少一個。
  2. 如請求項1所述的三維反及記憶體元件，其中： 該陣列互連層設置在該交替堆疊層上並位於該交替堆疊層相反於該第一基底的一端上，或設置於該第一基底相反於該交替堆疊層的一表面上； 該陣列互連層包括至少一第一互連結構，該第一互連結構嵌入於一第一介電層內； 該周邊互連層包括至少一第二互連結構，該第二互連結構嵌入於一第二介電層內；以及 該周邊電路透過該至少一第一互連結構以及該至少一第二互連結構電連接該等貫穿陣列接觸的其中至少一個。
  3. 如請求項1所述的三維反及記憶體元件，另包括： 複數個狹縫結構，各該狹縫結構垂直延伸而穿過該導體/介電質交替堆疊並橫向地沿著一字元線方向延伸，以將該導體/介電質交替堆疊區隔成複數個指狀記憶體(memory finger)。
  4. 如請求項3所述的三維反及記憶體元件，其中： 該阻障結構橫向地沿著該字元線方向延伸；以及 該第一區域透過該阻障結構與該第二區域分離，且該第一區域夾設在兩相鄰的該等狹縫結構之間。
  5. 如請求項3所述的三維反及記憶體元件，其中： 該阻障結構橫向地沿著一位元線方向延伸，以橫向分離該第一區域與該第二區域； 由該阻障結構所環繞的該第一區域在該位元線方向上的寬度大於兩相鄰的該等狹縫結構之間的距離； 由該阻障結構所環繞的該第一區域在該字元線方向上夾設在兩頂部選擇閘極(top selective gate, TSG)階梯區域之間； 在各該頂部選擇閘極階梯區域中，遠離該第一基底的該導體/介電質交替堆疊的至少兩頂層具有一階梯結構；以及 至少一導電層位於該等頂部選擇閘極階梯區域的該階梯結構上，並用以互連複數個頂部選擇閘極，該等頂部選擇閘極位於該第二區域內的該導體/介電質交替堆疊上，並在該字元線方向上位於由該阻障結構所環繞的該第一區域的兩側。
  6. 如請求項3所述的三維反及記憶體元件，另包括： 複數個阻障結構，環繞複數個第一區域，以區隔該等第一區域與該第二區域，使該等第一區域在一位元線方向上對齊； 其中各該第一區域在該位元線方向上分別夾設在兩相鄰的該等狹縫結構之間。
  7. 如請求項6所述的三維反及記憶體元件，其中： 在該位元線方向上夾設在兩相鄰的該等阻障結構之間的至少一個該狹縫結構包括一間隙，且該至少一個狹縫結構用以互連兩相鄰的該等指狀記憶體的字元線。
  8. 如請求項3所述的三維反及記憶體元件，其中： 該第一區域透過該阻障結構而與一階梯結構分離，該階梯結構位於該導體/介電質交替堆疊沿著一位元線方向的一邊緣上； 該阻障結構的一開口位於該交替堆疊層沿著該位元線方向的一邊緣上；以及 該第一區域在該位元線方向上的寬度大於兩相鄰的該等狹縫結構之間的距離。
  9. 如請求項3所述的三維反及記憶體元件，其中： 該第一區域透過該阻障結構而與一階梯結構分離，該階梯結構位於該導體/介電質交替堆疊沿著一位元線方向的一邊緣上； 阻障結構的一開口位於該交替堆疊層沿著該位元線方向的一邊緣上；以及 該第一區域在該位元線方向上的寬度小於位於該交替堆疊層沿著該位元線方向的該邊緣上的該階梯結構中的兩相鄰的該等狹縫結構之間的最大距離。
  10. 如請求項1所述的三維反及記憶體元件，另包括： 複數個虛置通道結構，鄰近於該阻障結構，各該虛置通道結構垂直延伸而穿過該導體/介電質交替堆疊。
  11. 一種三維(3D)反及(NAND)記憶體元件的製造方法，包括： 於一第一基底上形成一介電質交替堆疊，該介電質交替堆疊包括複數個介電層對，各該介電層對包括一第一介電層以及一第二介電層，各該第二介電層不同於各該第一介電層； 形成至少一阻障結構，各該阻障結構垂直延伸而穿過該介電質交替堆疊，其中該至少一阻障結構將該介電質交替堆疊分隔為至少一第一區域以及一第二區域，該至少一第一區域由該至少一阻障結構所橫向環繞； 形成複數個狹縫，並利用該等狹縫將該介電質交替堆疊的該第二區域中的該等第一介電層替換為複數個導體層，以形成包含複數個導體/介電層對的一導體/介電質交替堆疊； 沉積一導電材料於該等狹縫中，以形成複數個狹縫結構； 在該第一區域中形成複數個貫穿陣列接觸，各該貫穿陣列接觸垂直延伸而穿過該介電質交替堆疊； 形成一陣列互連層，該陣列互連層接觸該等貫穿陣列接觸；以及 將該陣列互連層鍵合於一第二基底上的一周邊互連層，使得該等貫穿陣列接觸的其中至少一個電連接該第二基底上的一周邊電路。
  12. 如請求項11所述之三維反及記憶體元件的製造方法，其中形成該陣列互連層的步驟包括： 形成至少一第一互連結構於位在該交替堆疊層上並位在該交替堆疊層相反於該第一基底的一端上的一第一介電層中；或者 形成至少一第一互連結構於位在該第一基底相反於該交替堆疊層的一表面上的一第一介電層中。
  13. 如請求項11所述之三維反及記憶體元件的製造方法，另包括： 在將該陣列互連層鍵合於該周邊互連層之前，形成該周邊電路於該第二基底上； 形成該周邊互連層於該周邊電路上，使得至少一第二互連結構在該周邊互連層中電連接該周邊電路；以及 設置該陣列互連層與該周邊互連層，使得該至少一第一互連結構分別對應於該至少一第二互連結構。
  14. 如請求項11所述之三維反及記憶體元件的製造方法，另包括： 形成複數個狹縫結構，沿著一字元線方向橫向延伸，以將該導體/介電質交替堆疊區隔成複數個指狀記憶體；以及 形成複數個虛置通道結構，鄰近於該阻障結構，各該虛置通道結構垂直延伸而穿過該導體/介電質交替堆疊。
  15. 如請求項14所述之三維反及記憶體元件的製造方法，另包括： 形成兩平行的阻障結構，沿著該字元線方向橫向延伸，使得該第一區域透過該兩平行的阻障結構與該第二區域分離，且該第一區域夾設在兩相鄰的該等狹縫結構之間。
  16. 如請求項14所述之三維反及記憶體元件的製造方法，另包括： 形成該阻障結構，沿著一位元線方向橫向延伸，以橫向分離該第一區域與該第二區域，使得由該阻障結構所環繞的該第一區域在該位元線方向上的寬度大於兩相鄰的該等狹縫結構之間的距離； 在該介電質交替堆疊中形成一階梯結構，鄰近於該阻障結構； 在鄰近於該阻障結構的該階梯結構上形成至少一導電層，以互連位於該第二區域中的該導體/介電質交替堆疊上的複數個頂部選擇閘極，且該導電層在該字元線方向上位於由該阻障結構所環繞的該第一區域的兩側。
  17. 如請求項14所述之三維反及記憶體元件的製造方法，另包括： 形成複數個阻障結構以環繞複數個第一區域，以區隔該等第一區域與該第二區域，該等第一區域在一位元線方向上對齊，使得各該第一區域在該位元線方向上分別夾設在兩相鄰的該等狹縫結構之間。
  18. 如請求項17所述之三維反及記憶體元件的製造方法，另包括： 在該位元線方向上夾設在兩相鄰的該阻障結構之間的該至少一狹縫結構中形成一間隙，該至少一狹縫結構用以互連兩相鄰的該等指狀記憶體的字元線。
  19. 如請求項14所述之三維反及記憶體元件的製造方法，另包括： 形成該阻障結構以分離位於該交替堆疊的一邊緣上的一階梯結構中的該第一區域，其中該阻障結構的一開口位於該交替堆疊層沿著一位元線方向的一邊緣上，該位元線方向不同於該字元線方向，且該第一區域在該位元線方向上的寬度大於兩相鄰的該等狹縫結構之間的距離。
  20. 如請求項14所述之三維反及記憶體元件的製造方法，另包括： 形成該阻障結構以分離位於該交替堆疊的一邊緣上的一階梯結構中的該第一區域，其中該阻障結構的一開口位於該交替堆疊層沿著一位元線方向的一邊緣上，該位元線方向不同於該字元線方向，且該第一區域在該位元線方向上的寬度小於位於該階梯結構中的兩相鄰的該等狹縫結構之間的最大距離。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701813B (zh) * 2019-03-04 2020-08-11 大陸商長江存儲科技有限責任公司 立體記憶體元件
US10797076B2 (en) 2019-03-04 2020-10-06 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
TWI713207B (zh) * 2018-12-18 2020-12-11 大陸商長江存儲科技有限責任公司 多堆疊三維記憶體裝置以及其形成方法
TWI719875B (zh) * 2020-04-01 2021-02-21 世界先進積體電路股份有限公司 封裝結構
US10985142B2 (en) 2018-12-18 2021-04-20 Yangtze Memory Technologies Co., Ltd. Multi-deck three-dimensional memory devices and methods for forming the same
US11011539B2 (en) 2018-12-18 2021-05-18 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices and methods for forming the same
TWI738381B (zh) * 2020-04-14 2021-09-01 大陸商長江存儲科技有限責任公司 具有背面源極接觸的立體記憶體元件
US11114434B2 (en) 2019-06-28 2021-09-07 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11205661B2 (en) 2020-01-21 2021-12-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same
US11289407B2 (en) 2020-06-23 2022-03-29 Vanguard International Semiconductor Corporation Package structure
US11461266B2 (en) 2019-06-28 2022-10-04 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法
US11729978B2 (en) 2019-02-18 2023-08-15 Yangtze Memory Technologies Co., Ltd. Channel hole and bitline architecture and method to improve page or block size and performance of 3D NAND

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102342853B1 (ko) * 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
JP7304335B2 (ja) 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
CN111276484B (zh) * 2018-03-14 2021-06-29 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
JP2019169539A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP7121141B2 (ja) 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
WO2019222963A1 (en) * 2018-05-24 2019-11-28 Yangtze Memory Technologies Co., Ltd. Methods for repairing substrate lattice and selective epitaxy processing
CN108878428B (zh) * 2018-06-29 2020-01-14 长江存储科技有限责任公司 形成三维存储器中阶梯结构及其分区的方法及阶梯结构
CN109314116B (zh) * 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR102651818B1 (ko) 2018-07-20 2024-03-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 장치
CN114078954B (zh) * 2018-08-03 2024-04-05 长江存储科技有限责任公司 存储器结构及其形成方法
WO2020037489A1 (en) * 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
US11101195B2 (en) * 2018-09-18 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10868032B2 (en) * 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
KR102596799B1 (ko) 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
KR20200051301A (ko) * 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
US10734080B2 (en) * 2018-12-07 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
US10854619B2 (en) 2018-12-07 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
US11107829B2 (en) 2018-12-17 2021-08-31 SK Hynix Inc. Method of manufacturing a three-dimensional non-volatile memory device
CN109742081B (zh) * 2019-01-02 2021-09-21 长江存储科技有限责任公司 存储器及其形成方法
CN111968991A (zh) * 2019-01-18 2020-11-20 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
US10840260B2 (en) 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
CN109983577B (zh) 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109872997B (zh) * 2019-02-28 2020-08-14 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110277407B (zh) * 2019-04-30 2020-05-26 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102617083B1 (ko) 2019-05-17 2023-12-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산
KR20210013671A (ko) * 2019-07-15 2021-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR20210048638A (ko) 2019-10-23 2021-05-04 삼성전자주식회사 반도체 패키지
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
CN111066146A (zh) * 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210092359A (ko) 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP7459136B2 (ja) 2020-01-28 2024-04-01 長江存儲科技有限責任公司 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
CN111316442B (zh) 2020-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
CN115151972A (zh) * 2020-02-28 2022-10-04 华为技术有限公司 一种存储器和电子设备
CN111312713B (zh) * 2020-03-03 2021-07-20 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN111403406B (zh) * 2020-03-13 2023-05-05 长江存储科技有限责任公司 三维存储器及其制备方法
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
CN111403399B (zh) * 2020-03-30 2023-02-03 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
EP3942612B1 (en) 2020-05-27 2024-01-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111801800B (zh) 2020-05-27 2022-06-07 长江存储科技有限责任公司 三维存储器件
KR20240042165A (ko) * 2020-05-27 2024-04-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
CN111758163B (zh) * 2020-05-29 2021-07-09 长江存储科技有限责任公司 三维nand存储器件以及形成其的方法
WO2021243686A1 (en) * 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Contact pad structure and method of forming the same
US11482536B2 (en) 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
US11569259B2 (en) 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
CN111968986A (zh) * 2020-08-11 2020-11-20 长江存储科技有限责任公司 三维存储器及其制造方法
US11424250B2 (en) * 2020-08-27 2022-08-23 Qualcomm Incorporated Memory
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN112185980B (zh) * 2020-09-09 2022-10-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112164693B (zh) * 2020-09-22 2021-12-28 长江存储科技有限责任公司 三维存储器器件及其制造方法
US11963354B2 (en) 2020-09-30 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with dielectric or semiconductor wall support structures and method of forming the same
US11322440B2 (en) * 2020-09-30 2022-05-03 Sandisk Technologies Llc Three-dimensional memory device with dielectric wall support structures and method of forming the same
WO2022073205A1 (en) * 2020-10-09 2022-04-14 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
KR20220049214A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치
US11482539B2 (en) 2020-10-28 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including metal silicide source regions and methods for forming the same
KR20220057917A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
CN112331655B (zh) * 2020-11-10 2021-09-10 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
US11393757B2 (en) * 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
US11417621B2 (en) 2020-12-07 2022-08-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11367733B1 (en) 2020-12-07 2022-06-21 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
CN112635481A (zh) * 2020-12-22 2021-04-09 长江存储科技有限责任公司 三维nand存储器及其制备方法
US11758724B2 (en) * 2021-02-04 2023-09-12 Macronix International Co., Ltd. Memory device with memory string comprising segmented memory portions and method for fabricating the same
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法
CN114944397A (zh) * 2021-03-22 2022-08-26 长江存储科技有限责任公司 一种半导体器件及其制备方法
CN113488452B (zh) * 2021-06-30 2022-05-27 长江存储科技有限责任公司 三维存储器及其检测方法
CN113725225A (zh) * 2021-08-20 2021-11-30 长江存储科技有限责任公司 一种半导体器件及其制备方法
US20230110367A1 (en) * 2021-10-13 2023-04-13 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
WO2023087666A1 (en) * 2021-11-18 2023-05-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP2023140625A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置
US20230411306A1 (en) * 2022-06-16 2023-12-21 Sandisk Technologies Llc Three-dimensional memory device containing deformation resistant trench fill structure and methods of making the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
KR100806339B1 (ko) 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR101773044B1 (ko) 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8432746B2 (en) * 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
US8643142B2 (en) * 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
CN102569328B (zh) * 2012-03-16 2015-05-13 上海丽恒光微电子科技有限公司 感光成像装置、半导体器件的制作方法
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10403766B2 (en) * 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9397115B1 (en) * 2014-12-29 2016-07-19 Sandisk Technologies Llc Methods for making a trim-rate tolerant self-aligned contact via structure array
CN105810638B (zh) * 2014-12-31 2019-02-22 上海格易电子有限公司 一种3d nand闪存结构和制作方法
TWI608619B (zh) * 2015-01-27 2017-12-11 旺宏電子股份有限公司 三維垂直通道反及閘記憶體之源線生成
EP3265010B1 (en) 2015-03-05 2022-11-02 Think Surgical, Inc. Methods for locating and tracking a tool axis
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
KR102393976B1 (ko) * 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US9455270B1 (en) * 2015-08-21 2016-09-27 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US9754888B2 (en) * 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN106129010B (zh) * 2016-09-07 2019-01-22 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
CN106206454B (zh) * 2016-09-12 2019-05-03 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
JP6978645B2 (ja) * 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713207B (zh) * 2018-12-18 2020-12-11 大陸商長江存儲科技有限責任公司 多堆疊三維記憶體裝置以及其形成方法
US10985142B2 (en) 2018-12-18 2021-04-20 Yangtze Memory Technologies Co., Ltd. Multi-deck three-dimensional memory devices and methods for forming the same
US11011539B2 (en) 2018-12-18 2021-05-18 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices and methods for forming the same
US11729978B2 (en) 2019-02-18 2023-08-15 Yangtze Memory Technologies Co., Ltd. Channel hole and bitline architecture and method to improve page or block size and performance of 3D NAND
TWI701813B (zh) * 2019-03-04 2020-08-11 大陸商長江存儲科技有限責任公司 立體記憶體元件
US10797076B2 (en) 2019-03-04 2020-10-06 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11081524B2 (en) 2019-03-04 2021-08-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11114434B2 (en) 2019-06-28 2021-09-07 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11430785B2 (en) 2019-06-28 2022-08-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11461266B2 (en) 2019-06-28 2022-10-04 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11594531B2 (en) 2019-06-28 2023-02-28 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
US11205661B2 (en) 2020-01-21 2021-12-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same
TWI751509B (zh) * 2020-01-21 2022-01-01 大陸商長江存儲科技有限責任公司 具有增大的接頭臨界尺寸的三維記憶體元件及其形成方法
TWI719875B (zh) * 2020-04-01 2021-02-21 世界先進積體電路股份有限公司 封裝結構
TWI738381B (zh) * 2020-04-14 2021-09-01 大陸商長江存儲科技有限責任公司 具有背面源極接觸的立體記憶體元件
US11289407B2 (en) 2020-06-23 2022-03-29 Vanguard International Semiconductor Corporation Package structure
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法

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Publication number Publication date
US11758732B2 (en) 2023-09-12
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