TWI713207B - 多堆疊三維記憶體裝置以及其形成方法 - Google Patents

多堆疊三維記憶體裝置以及其形成方法 Download PDF

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Abstract

公開了三維（3D）記憶體裝置以及用於形成3D記憶體裝置的方法的實施例。在示例中，一種3D記憶體裝置，包括：基底；在所述基底上方的第一單晶矽層；在所述第一單晶矽層上方的第一記憶體堆疊體；垂直地延伸通過所述第一記憶體堆疊體的第一通道結構；以及在所述第一記憶體堆疊體上方的第一互連層。所述第一記憶體堆疊體包括第一複數個交錯的導體層和介電質層。所述第一通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的第一下插塞。所述第一互連層包括被電連接到所述第一通道結構的第一位元線。

Description

多堆疊三維記憶體裝置以及其形成方法
本公開的實施例有關於三維（3D）記憶體裝置以及其製造方法。
透過改進製程技術、電路設計、程式設計演算法以及製造製程，平面儲存單元被縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。結果，針對平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制進出記憶體陣列的訊號的周邊元件。
在本文中公開了3D記憶體裝置以及其製造方法的實施例。
在一個示例中，一種3D記憶體裝置，包括：基底，在所述基底上方的第一單晶矽層，在所述第一單晶矽層上方的第一記憶體堆疊體，垂直地延伸通過所述第一記憶體堆疊體的第一通道結構，以及在所述第一記憶體堆疊體上方的第一互連層。所述第一記憶體堆疊體包括第一複數個交錯的導體層和介電質層。所述第一通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的第一下插塞。所述第一互連層包括被電連接到所述第一通道結構的第一位元線。
在另一示例中，一種3D記憶體裝置，包括：基底，在所述基底上方的第一記憶體堆疊體，垂直地延伸通過所述第一記憶體堆疊體的第一通道結構，在所述第一記憶體堆疊體上方的第一互連層，直接在所述第一位元線上的單晶矽層，在所述單晶矽層上方的第二記憶體堆疊體，垂直地延伸通過所述第二記憶體堆疊體的第二通道結構，以及在所述第二記憶體堆疊體上方的第二互連層。所述第一記憶體堆疊體包括第一複數個交錯的導體層和介電質層。所述第一互連層包括被電連接到所述第一通道結構的第一位元線。所述第二記憶體堆疊體包括第二複數個交錯的導體層和介電質層。所述第二通道結構包括延伸到所述單晶矽層中並且包括單晶矽的下插塞。所述第二互連層包括被電連接到所述第二通道結構的第二位元線。
在又一示例中，公開了一種用於形成3D記憶體裝置的方法。第一半導體元件被形成在第一基底上。第一單晶矽層被從第二基底轉移到所述第一基底上的所述第一半導體元件上。包括交錯的犧牲層和介電質層的介電質堆疊體被形成在所述第一單晶矽層上。形成垂直地延伸通過所述介電質堆疊體的通道結構。所述通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的下插塞。包括交錯的導體層和所述介電質層的記憶體堆疊體是透過利用所述導體層替換所述介電質堆疊體中的所述犧牲層來形成的。形成在所述記憶體堆疊體上方並且包括被電連接到所述通道結構的互連層。
儘管討論了具體的配置和佈置，但是應當理解，這僅僅是出於說明性目的而進行的。相關領域的技術人員將認識到，在不背離本公開的精神和範圍的情況下，能夠使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開還能夠用在各種其他應用中。
應當注意，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是每個實施例可能不一定包括所述特定特徵、結構或特性。此外，這樣的短語不一定指代同一實施例。此外，當結合實施例來描述特定特徵、結構或特性時，無論是否明確地描述，結合其他實施例實現這樣的特徵、結構或特性將在相關領域的技術人員的認知範圍之內。
通常，術語可以至少部分地根據在上下文中的使用來理解。例如，如在本文中所使用的術語“一個或複數個”至少部分地取決於上下文可以被用於以單數意義來描述任何特徵、結構或特性，或者可以被用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”或“該”的術語可以被理解為傳達單數用法或者傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是備選地，至少部分地取決於上下文可以允許存在不一定明確描述的其他因素。
應當容易地理解，本公開中的“在...上”、“上方”和“之上”的含義應當以最寬泛的方式來解釋，使得“在...上”不僅意指直接在事物上，而且還包括在事物上並且在其之間具有中間特徵或層的含義，並且“上方”或“之上”不僅意指在事物的“上方”或“之上”的含義，而且還能夠包括在事物的“上方”或“之上”並且在其之間沒有中間特徵或層（即，直接在事物上）的含義。
此外，在本文中可以使用空間相對術語，諸如“之下”、“下方”、“下部”、“上方”、“上部”等，以便於描述如在圖式中所示的一個元件或特徵相對於（一個或複數個）另外的元件或特徵的關係。除了在圖式中所示的取向之外，空間相對術語旨在涵蓋在使用或操作中的元件的不同取向。裝置可以以其他方式來取向（旋轉90度或者在其他取向上），並且同樣可以相應地解釋在本文中所使用的空間相對描述符。
如在本文中所使用的，術語“基底”指代向其上添加後續材料層的材料。基底本身能夠被圖案化。添加在基底的頂部上的材料能夠被圖案化或者能夠保持未圖案化。此外，基底能夠包括各種半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。備選地，基底能夠由非導電材料製成，諸如玻璃、塑膠或藍寶石晶圓。
如在本文中所使用的，術語“層”指代包括具有一定厚度的區域的材料部分。層能夠在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構的範圍的範圍。此外，層能夠是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層能夠位於在連續結構的頂表面與底表面之間或之處的任意一對水平平面之間。層能夠水平地、垂直地和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或複數個層，和/或能夠在其上、上方和/或其下具有一個或複數個層。層能夠包括複數個層。例如，互連層能夠包括一個或複數個導體層和觸點層（在其中形成互連線和/或通孔觸點）以及一個或複數個介電質層。
如在本文中所使用的，術語“標稱/名義上”指代在產品或過程的設計階段期間設置的針對部件或過程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍能夠是由於製造過程或公差的微小變化而引起的。如在本文中所使用的，術語“約”指示能夠基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”能夠指示給定量的值，其在例如值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如在本文中所使用的，術語“3D記憶體裝置”指代在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，諸如NAND記憶體串）使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如在本文中所使用的，術語“垂直/垂直地”意指名義上垂直於基底的橫向表面。
在製造具有96或更高級別的先進技術的3D NAND記憶體裝置時，通常使用多堆疊架構，其包括能夠透過堆疊間插塞（也被稱為“堆疊間接頭”）電連接的兩個或更多個堆疊的通道結構。在一些3D NAND記憶體裝置中，多堆疊架構被用於進一步垂直放大記憶體堆疊級別的儲存單元，例如，透過具有複數個記憶體堆疊體，每個記憶體堆疊體包括通道結構、本地觸點和互連，並且構建在源極層下方。然而，在多堆疊架構中的堆疊間插塞和/或在多堆疊架構中的源極層使用沉積過程由多晶矽（多晶矽）製成，這是已知用於長運輸期間的載流子遷移性損失的半導體材料。因此，具有多堆疊和/或多堆疊架構的3D NAND記憶體裝置的性能受到多晶矽堆疊間插塞和/或源極層的電性能的限制。
增加3D NAND儲存單元密度的另一種方式是使用混合鍵合過程來鍵合一個或複數個3D NAND記憶體裝置晶片和周邊元件晶片。然而，混合鍵合過程需要高對準準確度，並且可能由於熱處理引起的金屬遷移而在鍵合介面處誘發孔洞，這會影響元件產量。此外，隨著儲存單元水平和密度增加，諸如位元線密度的互連的密度也增加，由此增加了製造複雜性和週期時間。
與一些其他3D記憶體裝置相比，根據本公開的各種實施例提供了各種類型的能垂直縮放的3D記憶體裝置以及用於形成3D記憶體裝置的方法，其具有經改善的性能、縮短的製造週期以及更高的產量。將單晶矽層從矽基底（稱為“供體基底”）轉移到記憶體裝置結構的去鍵合過程能夠被用於形成具有單晶矽堆疊間插塞的多堆疊3D記憶體裝置或者具有單晶矽源極層的多堆疊3D記憶體裝置。透過利用具有更高載流子遷移率的單晶矽來替代多晶矽，能夠在堆疊間接頭和源極處實現更高的單元儲存容量以及更好的單元性能。能夠使用矽-介電質鍵合過程將單晶矽層鍵合到記憶體裝置結構，與混合鍵合相比，這具有更高的產率和鍵合強度。此外，諸如位元線的互連可以與記憶體裝置結構製造並行地形成在專用供體基底上，並且然後使用去鍵合過程轉移到記憶體裝置結構，這能夠顯著縮短製造週期時間。在一些實施例中，能夠重複使用從其轉移單晶矽層和/或互連的矽供體基底，以進一步節省晶圓成本。
第1A-1C圖圖示了根據本公開的各種實施例的示例性多堆疊3D記憶體裝置100的截面的不同示例。3D記憶體裝置100能夠包括具有堆疊的記憶體陣列元件結構的多堆疊架構，每個堆疊的記憶體陣列元件結構包括形成在單晶矽層（例如，作為記憶體串的源極層）上的記憶體堆疊體和通道結構陣列。3D記憶體裝置100表示非單片3D記憶體裝置的示例。術語“非單片”意指3D記憶體裝置的部件（例如，周邊元件和/或記憶體陣列元件）能夠在不同的基底上單獨地形成，並且然後例如透過鍵合技術接合以形成3D記憶體裝置。如下文詳細描述的，諸如矽-介電質鍵合的鍵合技術能夠是“去鍵合”過程的一部分或者與其組合，該“去鍵合”過程在不同的基底之間轉移單晶矽層（具有或不具有在其上形成的其他結構）。應當理解，去鍵合過程能夠提供在任何垂直佈置中連接任意數量的元件結構的靈活性，以增加3D記憶體裝置100的單元密度和產量。還應當理解，記憶體陣列元件結構（以及其記憶體堆疊體）能垂直地縮放以進一步增加單元密度。還應當理解，周邊元件層和記憶體陣列元件結構能夠以任意次序來堆疊。例如，周邊元件層能夠被設置在3D記憶體裝置100的底部、頂部或中間。
如在第1A圖中所示的，3D記憶體裝置100能夠包括基底102，基底102能夠包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI），或者任何其他合適的材料。在一些實施例中，3D記憶體裝置100包括在基底102上的周邊元件層104。周邊元件層104能夠被形成在基底102“上”，其中，周邊元件層104的整體或部分被形成在基底102中（例如，在基底102的頂表面的下方），和/或直接形成在基底102上。周邊元件層104能夠包括形成在基底102上的複數個電晶體106。電晶體106的隔離區域（例如，淺溝槽隔離（STI））和摻雜區域（例如，源極區域和汲極區域）也能夠被形成在基底102中。
周邊元件層104能夠包括用於促進3D記憶體裝置100的操作的任何合適的數位、類比和/或混合訊號周邊電路。例如，周邊元件層104能夠包括以下中的一個或複數個：資料暫存器（例如，位元線頁面暫存器）、解碼器（例如，行解碼器或列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考，或者電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。在一些實施例中，使用互補金屬氧化物半導體（CMOS）技術在基底102上形成周邊元件層104。
在一些實施例中，周邊元件層104包括多工器。多工器（也被稱為“MUX”）是選擇若干類比或數位輸入訊號之一並且將所選擇的輸入轉發到單個線路中的元件。在一些實施例中，多工器被配置為選擇在不同記憶體堆疊體中的複數個通道結構中的一個，並且將來自所選擇的通道結構的輸入轉發到資料暫存器和/或驅動器，諸如位元線頁面暫存器和/或字元線驅動器。亦即，周邊元件層104的資料暫存器和驅動器能夠透過多工器由複數個通道結構共用。
3D記憶體裝置100能夠包括在周邊元件層104上方的互連層（在本文中也被稱為“周邊互連層”108），以將電信號轉移到周邊元件層104以及從周邊元件層104轉移電信號。周邊互連層108能夠包括複數個互連（在本文中也被稱為“觸點”），其包括橫向互連線和垂直互連接入（通孔）觸點。如在本文中所使用的，術語“互連”能夠寬泛地包括任何合適類型的互連，諸如行中（MEOL）互連和行尾（BEOL）互連。周邊互連層108還能夠包括一個或複數個層間介電質（ILD）層（也被稱為“金屬間介電質（IMD）層”），在其中能夠形成互連。亦即，周邊互連層108能夠包括在複數個ILD層中的互連。在周邊互連層108中的互連能夠包括導電材料，包括但不限於：鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或者其任何組合。周邊互連層108中的ILD層能夠包括介電質材料，包括但不限於：氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或者其任何組合。
3D記憶體裝置100能夠包括堆疊在周邊元件層104和周邊互連層108上方的複數個記憶體陣列元件結構110、112和114。注意，在第1A圖中添加了x和y軸以進一步圖示在3D記憶體裝置100中的部件的空間關係。基底102包括在x方向（橫向）上橫向地延伸的兩個橫向表面（例如，頂表面和底表面）。如在本文中所使用的，半導體元件（例如，3D記憶體裝置100）的一個部件（例如，層或元件）是否在另一部件（例如，層或元件）“上”、“上方”或“下方”是在基底在y方向上位於半導體元件的最低平面中時相對於y方向上（垂直方向）的半導體元件的基底（例如，基底102）來確定的。在整個本公開中應用了用於描述空間關係的相同概念。
在一些實施例中，3D記憶體裝置100是NAND快閃記憶體裝置，其中，以NAND記憶體串陣列的形式來提供儲存單元。每個NAND記憶體串陣列能夠被形成在記憶體堆疊體中，並且每個NAND記憶體串能夠包括一個通道結構或複數個串聯的通道結構。如在第1A圖中所示的，3D記憶體裝置100能夠包括堆疊在周邊元件層104和周邊互連層108上方的三個記憶體陣列元件結構110、112和114。每個記憶體陣列元件結構110、112或114能夠包括在其中形成NAND記憶體串的源極的單晶矽層（在本文中也被稱為“單晶矽源極層”）、在所述單晶矽源極層上的記憶體堆疊體以及每個都垂直地延伸通過所述記憶體堆疊體並且進入到所述單晶矽源極層中的通道結構的陣列。每個記憶體陣列元件結構110、112或114還能夠包括互連層（在本文中也被稱為“陣列互連層”），其包括在相應的記憶體堆疊體和通道結構上方的位元線。應當理解，在其他實施例中，3D記憶體裝置100可以包括在周邊元件層104和周邊互連層108上方的少於或多於三個記憶體陣列元件結構。
如在第1A圖中所示的，3D記憶體裝置100的第一記憶體陣列元件結構110能夠包括第一單晶矽層118、第一記憶體堆疊體120、第一通道結構122的陣列以及第一陣列互連層140。在一些實施例中，第一單晶矽層118被從基底102之外的另一基底（供體基底）轉移並且鍵合到周邊元件層104上方的周邊互連層108上。結果，第一記憶體陣列元件結構110還能夠包括在基底102與第一單晶矽層118之間的第一鍵合介面116。在一些實施例中，第一鍵合介面116是周邊互連層108和第一單晶矽層118相遇和鍵合的位置。在實踐中，第一鍵合介面116能夠是具有一定厚度的層，其包括周邊互連層108的頂表面和第一單晶矽層118的底表面。
第一單晶矽層118能夠被設置在第一鍵合介面116和周邊互連層108上方。第一單晶矽層118能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有優於其他形式的矽（諸如多晶矽或非晶矽）的電性能（例如，更高的載流子遷移率）。在一些實施例中，第一單晶矽層118包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。第一單晶矽層118能夠用作第一通道結構122的陣列的公共源極。
在一些實施例中，第一單晶矽層118的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個值限定的任何範圍）。在一些實施例中，作為在其上形成第一記憶體堆疊體120的基底，第一單晶矽層118至少沿著第一記憶體堆疊體120的寬度來橫向地延伸（例如，如在第1A圖中所示的x方向）。應當理解，第一單晶矽層118的初始橫向尺度可以由從其轉移第一單晶矽層118的供體基底的橫向尺度來確定，並且可以在被鍵合到基底102上方之後改變，例如透過圖案化和蝕刻第一單晶矽層118。
在一些實施例中，第一記憶體陣列元件結構110包括第一通道結構122，每個第一通道結構122都垂直地延伸通過每個都包括導體層和介電質層的第一複數個對（在本文中被稱為“導體/介電質層對”）。堆疊的導體/介電質層對在本文中也被稱為第一記憶體堆疊體120。根據一些實施例，在第一記憶體堆疊體120中的交錯的導體層和介電質層在垂直方向上交替。換言之，除了在第一記憶體堆疊體120的頂部或底部處的導體層和介電質層之外，每個導體層能夠在兩側由兩個介電質層鄰接，並且每個介電質層都能夠在兩側由兩個導體層鄰接。第一記憶體堆疊體120中的導體層能夠包括導電材料，所述導電材料包括但不限於：W、Co、Cu、Al、摻雜矽、矽化物或者其任何組合。第一記憶體堆疊體120中的介電質層能夠包括介電質材料，所述介電質材料包括但不限於：氧化矽、氮化矽、氮氧化矽或者其任何組合。
在一些實施例中，3D記憶體裝置100是NAND快閃記憶體裝置，在其中以NAND記憶體串的形式提供了儲存單元，諸如“電荷捕獲”類型的NAND記憶體串。每個第一通道結構122都能夠包括複合介電質層（也被稱為“記憶體膜”124）和半導體通道126。在一些實施例中，半導體通道126包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜124包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻隔層。根據一些實施例，記憶體膜124和半導體通道126沿著第一通道結構122的側壁形成。每個第一通道結構122能夠具有圓柱形狀（例如，柱形）。根據一些實施例，半導體通道126、記憶體膜124的穿隧層、儲存層以及阻隔層按該次序從柱形的中心朝向外表面沿著徑向方向來佈置。所述穿隧層能夠包括氧化矽、氮氧化矽或者其任何組合。所述儲存層能夠包括氮化矽、氮氧化矽、矽或者其任何組合。所述阻隔層能夠包括氧化矽、氮氧化矽、高介電常數（高k）介電質或者其任何組合。在一個示例中，所述阻隔層能夠包括氧化矽/氧氮化矽/氧化矽（ONO）的複合層。在另一示例中，所述阻隔層能夠包括高k介電質層，諸如氧化鋁（Al2 O3 ）、或氧化鉿（HfO2 ）或氧化鉭（Ta2 O5 ）層等。
在一些實施例中，第一通道結構122還包括複數個控制閘極（每個控制閘極是字元線的一部分）。在第一記憶體堆疊體120中的每個導體層能夠用作針對第一通道結構122的每個儲存單元的控制閘極。每個第一通道結構122都能夠包括在其上端處的上插塞128以及在其下端處的下插塞130。亦即，根據一些實施例，半導體通道126分別垂直地設置在上插塞128與下插塞130之間並且與這兩者相接觸。如在本文中所使用的，部件（例如，第一通道結構122）的“上端”是在y方向上遠離基底102的端部，並且部件（例如，第一通道結構122）的“下端”是在y方向上靠近基底102的端部。
在一些實施例中，上插塞128包括半導體材料，諸如多晶矽，並且用作第一通道結構122的汲極。在一些實施例中，下插塞130延伸到第一單晶矽層118中，即，在第一單晶矽層118的頂表面的下方。根據一些實施例，下插塞130包括半導體材料並且用作第一通道結構122的源極的一部分。如在第1A圖中所示的，透過使下插塞130與第一單晶矽層118相接觸，第一通道結構122的陣列能夠共用公共源極，即，第一單晶矽層118。在一些實施例中，下插塞130是從第一通道結構122的下端處的第一單晶矽層118磊晶生長的選擇性磊晶生長（SEG）插塞。根據一些實施例，作為SEG插塞，下插塞130包括與第一單晶矽層118相同的材料，即，單晶矽。
在一些實施例中，第一記憶體陣列元件結構110還包括縫隙結構132（例如，閘極線縫隙（GLS）），其垂直地延伸通過第一記憶體堆疊體120到第一單晶矽層118。縫隙結構132能夠被用於透過閘極替換過程在第一記憶體堆疊體120中形成導體/介電質層對。在一些實施例中，縫隙結構132首先被填充介電質材料，例如，氧化矽、氮化矽或者其任何組合，用於將第一通道結構122的陣列分成不同的區域（例如，記憶體指和/或記憶體塊）。然後，縫隙結構132能夠被填充導電和/或半導體材料，例如，W、Co、多晶矽或者其任何組合，作為與第一單晶矽層118相接觸的源極導體，用於電控制陣列公共源極（ACS）。
如在第1A圖中所示的，第一記憶體陣列元件結構110還能夠包括垂直地延伸通過第一記憶體堆疊體120的貫穿陣列觸點（TAC）134。TAC 134能夠延伸通過第一記憶體堆疊體120的整個厚度。在一些實施例中，TAC 134進一步延伸通過第一單晶矽層118的至少一部分。利用縮短的互連路徑，TAC 134能夠承載來自和/或去往第一記憶體陣列元件結構110（諸如電源匯流排的部分）的電信號。在一些實施例中，TAC 134被電連接到周邊元件層104，以提供在周邊元件層104（例如，電晶體106）與第一通道結構122之間的電連接。TAC 134還能夠為第一記憶體堆疊體120提供機械支撐。在一些實施例中，TAC 134包括通過第一記憶體堆疊體120的垂直開口，其被填充有導電材料，所述導電材料包括但不限於：W、Co、Cu、Al、摻雜矽、矽化物或者其任何組合。
在一些實施例中，第一記憶體堆疊體120包括在橫向方向上在第一記憶體堆疊體120的一側處的階梯結構，以扇出字元線（例如，第一記憶體堆疊體120的導體層的部分）。所述階梯結構能夠朝向第一記憶體堆疊體120的中心傾斜，以在遠離第一單晶矽層118的垂直方向上扇出字元線（例如，在第1A圖中的正y方向）。根據一些實施例，第一記憶體陣列元件結構110還包括將第一通道結構122電連接到第一陣列互連層140的局部觸點。在一些實施例中，作為局部觸點的一部分，位元線觸點136中的每個都與相應的第一通道結構122的汲極（諸如上插塞128）相接觸，用於單獨地定址對應的第一通道結構122。在一些實施例中，作為局部觸點的一部分，字元線觸點138在一個或複數個ILD層內垂直地延伸。每個字元線觸點138能夠具有在階梯結構處與第一陣列互連層140接觸的上端以及與第一記憶體堆疊體120中的對應導體層接觸的下端，以單獨地定址第一通道結構122的對應字元線。在一些實施例中，包括位元線觸點136和字元線觸點138的局部觸點包括填充有導電材料的接觸孔和/或接觸溝槽，所述導電材料諸如是W、Co、Cu、Al、矽化物或者其任何組合。
第一陣列互連層140能夠被設置在第一記憶體堆疊體120和第一通道結構122上方，以將電信號透過其轉移到第一通道結構122和從第一通道結構122轉移電信號。第一陣列互連層140能夠包括複數個互連，諸如互連線和通孔觸點，其被形成在一個或複數個ILD層中。第一陣列互連層140中的互連能夠包括導電材料，所述導電材料包括但不限於：W、Co、Cu、Al、矽化物或者其任何組合。第一陣列互連層140中的ILD層能夠包括介電質材料，所述介電質材料包括但不限於：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任何組合。
在一些實施例中，第一陣列互連層140包括被設置在第一通道結構122上方並且被電連接到第一通道結構122的第一位元線142。第一通道結構122的上端處的汲極（例如，上插塞128）能夠透過位元線觸點136電連接到第一位元線142。第一位元線142能夠透過矽通孔（TSV）145和周邊互連層108中的互連被電連接到周邊元件層104，諸如多工器。結果，第一通道結構122能夠透過第一位元線142被電連接到周邊元件層104。第一位元線142和TSV 145能夠包括導電材料，諸如W、Co、Cu和Al，其被形成在第一鍵合介面116上方的一個或複數個ILD層中。在一些實施例中，第一陣列互連層140還包括被形成在第一位元線142上的鈍化層144（例如，ILD層）作為第一記憶體陣列元件結構110的頂層，以保護第一位元線142並且減少在第一陣列互連層140（諸如第一位元線142）中的互連與形成在第一陣列互連層140上方的部件之間的電耦合效應和電流洩漏。鈍化層144能夠包括介電質材料，包括但不限於：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任何組合。應當理解，在下面詳細描述的其他實施例中可以不需要鈍化層144。
能夠透過使用去鍵合過程將第一單晶矽層118從另一供體基底轉移到基底102，然後在第一單晶矽層118上方形成其他部件，諸如第一記憶體堆疊體120、第一通道結構122、縫隙結構132、TAC 134、局部觸點（例如，字元線觸點138和位元線觸點136）以及第一陣列互連層140，來形成第一記憶體陣列元件結構110。如上所述，3D記憶體裝置100能夠透過包括垂直地堆疊的複數個記憶體陣列元件結構（諸如堆疊在第一記憶體陣列元件結構110上方的第二記憶體陣列元件結構112）而能垂直地擴展。類似於第一記憶體陣列元件結構110，第二記憶體陣列元件結構112能夠包括被設置在第一陣列互連層140上方的第二單晶矽層148、被設置在第二單晶矽層148上方的第二記憶體堆疊體150、第二通道結構152的陣列（其中的每個都垂直地延伸通過第二記憶體堆疊體150並且進入到第二單晶矽層148中），以及被設置在第二記憶體堆疊體150上方並且包括第二位元線158的第二陣列互連層156。由於將第二單晶矽層148鍵合到第一記憶體陣列元件結構110上，第二鍵合介面146能夠被形成在第一陣列互連層140與第二單晶矽層148之間。
類似於第一記憶體陣列元件結構110中的第一單晶矽層118，第二單晶矽層148能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有比其他形式的矽（諸如多晶矽或非晶矽）更優越的電性能（例如，更高的載流子遷移率）。在一些實施例中，第二單晶矽層148包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。第二單晶矽層148能夠用作第二通道結構152的陣列的公共源極。
在一些實施例中，第二單晶矽層148的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。在一些實施例中，作為在其上能夠形成第二記憶體堆疊體150的基底，第二單晶矽層148至少沿著第二記憶體堆疊體150的寬度橫向地延伸（例如，在x方向上，如在第1A圖中所示的）。應當理解，第二單晶矽層148的初始橫向尺度可以由從其轉移第二單晶矽層148的供體基底的橫向尺度來確定，並且可以在被鍵合在第一陣列互連層140上方之後改變，例如，透過圖案化和蝕刻第二單晶矽層148。第一和第二單晶矽層118和148的橫向尺度可以相同或不同。
在一些實施例中，第二單晶矽層148從與從其轉移第一單晶矽層118的相同的供體基底轉移，以節省晶圓成本。應當理解，第一和第二單晶矽層118和148可以分別從兩個不同的供體基底形成並且並行地轉移到基底102，以在其他實施例中進一步減少製造週期時間。作為再次進行去鍵合過程以將第二單晶矽層148鍵合到第一記憶體陣列元件結構110上的結果，能夠在第一陣列互連層140與第二單晶矽層148之間形成第二鍵合介面146。在一些實施例中，第二鍵合介面146是第一陣列互連層140和第二單晶矽層148相遇並且鍵合的位置。在實踐中，第二鍵合介面146能夠是具有一定厚度的層，其包括第一陣列互連層140的頂表面和第二單晶矽層148的底表面。
在一些實施例中，第二單晶矽層148被直接設置在第一陣列互連層140中的第一位元線142上，其間沒有鈍化層144。透過例如調節第二單晶矽層148的厚度和/或透過以所需的摻雜水平透過任何合適的摻雜劑在第二單晶矽層148中形成井區，能夠實現減小在第一陣列互連層140與第二記憶體堆疊體150（和第二通道結構152）之間的電耦合和洩漏的相同效果。因此，第二單晶矽層148能夠包括在第一陣列互連層140與第二記憶體堆疊體150之間的井區。
類似於在第一記憶體陣列元件結構110中的對應物，第二記憶體堆疊體150能夠包括第二複數個導體/介電質層對，即，交錯的導體層和介電質層，並且第二通道結構152能夠是“電荷捕獲”類型的NAND記憶體串，如上文詳細描述的。在一些實施例中，每個第二通道結構152都包括下插塞154，諸如SEG插塞，其延伸到第二單晶矽層148中，作為NAND儲存串的源極的一部分。下插塞154能夠從第二通道結構152的下端處的第二單晶矽層148磊晶生長，並且包括與第二單晶矽層148相同材料的單晶矽。因此，第二單晶矽層148能夠用作第二通道結構152的陣列的源極層。
類似於在第一記憶體陣列元件結構110中的對應物，3D記憶體裝置100的第二記憶體陣列元件結構112還能夠包括被設置在第二記憶體堆疊體150上方的第二陣列互連層156以及穿過其中的第二通道結構152，以將電信號轉移到第二通道結構152並且從第二通道結構152轉移電信號。在一些實施例中，第二陣列互連層156包括被設置在第二通道結構152上方並且被電連接到第二通道結構152的第二位元線158。第二通道結構152的上端處的汲極能夠透過位元線觸點被電連接到第二位元線158。第二位元線158能夠透過TSV 160和周邊互連層108中的互連被電連接到周邊元件層104，諸如多工器。結果，第二通道結構152能夠透過第二位元線158被電連接到周邊元件層104。在一些實施例中，周邊元件層104中的多工器被配置為選擇第一記憶體陣列元件結構110中的（一個或複數個）第一通道結構122以及第二記憶體陣列元件結構112中的（一個或複數個）第二通道結構152中的一個。根據一些實施例，第一記憶體陣列元件結構110中的（一個或複數個）第一通道結構122以及第二記憶體陣列元件結構112中的（一個或複數個）第二通道結構152透過多工器共用周邊元件層104中的相同的資料暫存器（例如，位元線頁面暫存器）和/或驅動器（例如，字元線驅動器）。第二記憶體陣列元件結構112的額外部件（諸如縫隙結構、TAC和局部觸點）基本上類似於在第一記憶體陣列元件結構110中的對應部件，並且因此不再重複。
如在第1A圖中所示的，透過包括堆疊在第二記憶體陣列元件結構112上方的第三記憶體陣列元件結構114，3D記憶體裝置100能夠進一步能垂直地縮放。在一些實施例中，第三記憶體陣列元件結構114包括被設置在第二陣列互連層156上方的第三單晶矽層164、被設置在第三單晶矽層164上方的第三記憶體堆疊體166，第三通道結構168（其中的每個都垂直地延伸通過第三記憶體堆疊體166並且進入到第三單晶矽層164中）的陣列，以及被設置在第三記憶體堆疊體166上方並且包括第三位元線174的第三陣列互連層172。由於將第三單晶矽層164鍵合到第二記憶體陣列元件結構112上，第三鍵合介面162能夠被形成在第二陣列互連層156與第三單晶矽層164之間。第三單晶矽層164、第三記憶體堆疊體166、第三通道結構168、第三陣列互連層172以及第三鍵合介面162基本上類似於第一和第二記憶體陣列元件結構110和112中的對應物，並且因此不再重複。
在一些實施例中，第三單晶矽層164從與從其轉移第一單晶矽層118和/或第二單晶矽層148相同的供體基底轉移，以節省晶圓成本。應當理解，第一、第二和第三單晶矽層118、148和164可以分別從三個不同的供體基底形成並且並行地轉移到基底102，以在其他實施例中進一步減少製造週期時間。由於再次進行去鍵合過程以將第三單晶矽層164鍵合到第二記憶體陣列元件結構112上，能夠在第二陣列互連層156與第三單晶矽層164之間形成第三鍵合介面162。在一些實施例中，每個第三通道結構168都包括下插塞170，諸如SEG插塞，其延伸到第三單晶矽層164中，作為NAND儲存串的源極的一部分。下插塞170能夠從第三通道結構168的下端處的第三單晶矽層164磊晶生長，並且包括與第三單晶矽層164相同材料的單晶矽。因此，第三單晶矽層164能夠用作第三通道結構168的陣列的源極層。
在一些實施例中，第三陣列互連層172包括被設置在第三通道結構168上方並且被電連接到第三通道結構168的第三位元線174。在第三通道結構168的上端處的汲極能夠透過位元線觸點被電連接到第三位元線174。第三位元線174能夠透過TSV 175和周邊互連層108中的互連被電連接到周邊元件層104，諸如多工器。結果，第三通道結構168能夠透過第三位元線174被電連接到周邊元件層104。在一些實施例中，在周邊元件層104中的多工器被配置為選擇（一個或複數個）第一通道結構122、（一個或複數個）第二通道結構152和（一個或複數個）第三通道結構168中的一個。根據一些實施例，（一個或複數個）第一通道結構122、（一個或複數個）第二通道結構152和（一個或複數個）第三通道結構168透過多工器共用周邊元件層104中的相同的資料暫存器（例如，位元線頁面暫存器）和/或驅動器（例如，字元線驅動器）。第三記憶體陣列元件結構114的額外部件（諸如縫隙結構、TAC和局部觸點）基本上類似於在第一和第二記憶體陣列元件結構110和112中的對應物，並且因此不再重複。
儘管周邊元件層104被設置在第1A圖中的記憶體陣列元件結構110、112和114下方，但是應當理解，周邊元件層104的相對位置不受第1A圖中的示例的限制，而是可以處在任何其他合適的位置，諸如在第1B圖中的記憶體陣列元件結構176、184和192的上方。如在第1B圖中所示的，3D記憶體裝置100能夠包括被設置在基底102上的第一記憶體陣列元件結構176，在其之間沒有周邊元件層。3D記憶體裝置100還能夠包括被設置在第一記憶體陣列元件結構176上的第二記憶體陣列元件結構184，在其之間具有第一鍵合介面182。如上文關於第1A圖中的對應物所描述的，能夠透過使用去鍵合過程將單晶矽層從另一供體基底轉移到基底102，然後在單晶矽層上方形成其他部件，諸如記憶體堆疊體、通道結構、縫隙結構、TAC、局部觸點和陣列互連層，來形成第二記憶體陣列元件結構184。3D記憶體裝置100還能夠包括被設置在第二記憶體陣列元件結構184上的第三記憶體陣列元件結構192，在其之間具有第二鍵合介面191。類似地，能夠透過使用去鍵合過程將另一單晶矽層從另一供體基底轉移到基底102，然後在另一單晶矽層上方形成其他部件，來形成第三記憶體陣列元件結構192。第1B圖中的記憶體陣列元件結構176、184和192中的部件與記憶體陣列元件結構110、112和114中的對應物基本相似，並且因此不再重複。
如在第1B圖中所示的，3D記憶體裝置100包括被設置在記憶體陣列元件結構176、184和192上方的單晶矽層196。在一些實施例中，使用在本文中詳述的去鍵合過程將單晶矽層196從另一供體基底轉移到基底102。由於所進行的去鍵合過程將單晶矽層196鍵合到第三記憶體陣列元件結構192上，能夠在第三記憶體陣列元件結構192與單晶矽層196之間形成第三鍵合介面195。單晶矽層196能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有比其他形式的矽（諸如多晶矽或非晶矽）更優的電性能（例如，更高的載流子遷移率）。在一些實施例中，單晶矽層196包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。在一些實施例中，單晶矽層196的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。
在一些實施例中，3D記憶體裝置100包括在單晶矽層196上的周邊元件層197。周邊元件層197能夠被形成在單晶矽層196“上”，在其中整體或部分周邊元件層197被形成在單晶矽層196中（例如，在單晶矽層196的頂表面下方）和/或直接形成在單晶矽層196上。周邊元件層197能夠包括形成在單晶矽層196上的複數個電晶體。電晶體的隔離區域（例如，STI）和摻雜區域（例如，源極區域和汲極區域）也能夠被形成在單晶矽層196中。3D記憶體裝置100還能夠包括在周邊元件層197上方的互連層（在本文中也被稱為“周邊互連層”198），以將電信號轉移到周邊元件層197和從周邊元件層197轉移電信號。周邊互連層198能夠包括複數個MEOL或BEOL互連。第1B圖中的周邊元件層197和周邊互連層198基本上類似於第1A圖中的對應物，並且因此不再重複。
在一些實施例中，第一記憶體陣列元件結構176包括第一陣列互連層178，第一陣列互連層178包括被設置在第一記憶體陣列元件結構176的通道結構上方並且與其電連接的第一位元線180。第一位元線180能夠透過TSV和周邊互連層198中的互連被電連接到周邊元件層197，諸如多工器。類似地，第二記憶體陣列元件結構184包括第二陣列互連層188，第二陣列互連層188包括被設置在第二記憶體陣列元件結構184的通道結構上方並且與其電連接的第二位元線190。第二位元線190能夠透過TSV和周邊互連層198中的互連被電連接到周邊元件層197，諸如多工器。類似地，第三記憶體陣列元件結構192包括第三陣列互連層193，第三陣列互連層193包括被設置在第三記憶體陣列元件結構192的通道結構上方並且與其電連接的第三位元線194。第三位元線194能夠透過TSV和周邊互連層198中的互連被電連接到周邊元件層197，諸如多工器。結果，第一、第二、第三記憶體陣列元件結構176、184和192能夠分別透過第一、第二和第三位元線180、190和194被電連接到周邊元件層197。根據一些實施例，周邊元件層197被設置在第一、第二和第三陣列互連層178、188和193（以及其中的第一、第二和第三位元線180、190和194）中的每個上方。
儘管未示出，但是應當理解，在3D記憶體裝置100中的周邊元件層能夠緊接在所述記憶體陣列元件結構中的兩個之間，但是不在與任何一個記憶體陣列元件結構相同的水平上。亦即，所述周邊元件層能夠被形成在專用於周邊元件層的單晶矽層上，而不由記憶體陣列元件結構共用。還應當理解，在其他實施例中，在3D記憶體裝置100中的周邊元件層可以位於由記憶體陣列元件結構共用的相同單晶矽層（或基底102）上。亦即，周邊元件層能夠被形成在與記憶體陣列元件結構相同的水平上，並且形成在記憶體陣列元件結構的記憶體堆疊體旁邊。所述周邊元件和存所述儲器堆疊體兩者都被設置在其上的水平能夠是多堆疊3D記憶體裝置100的下部水平（即，在基底102上）、頂部水平或者任意中間水平。
例如，如在第1C圖中所示的，周邊元件層115和記憶體堆疊體107兩者都能夠被設置在3D記憶體裝置100的中間水平中的相同單晶矽層105上（作為記憶體陣列元件結構103的一部分）。在一些實施例中，周邊元件層115位於單晶矽層105上並且位於記憶體堆疊體107旁邊。如在第1C圖中所示的，3D記憶體裝置100還能夠包括在基底102與記憶體陣列元件結構103之間的記憶體陣列元件結構176，以及在記憶體陣列元件結構103上方的另一記憶體陣列元件結構114。記憶體陣列元件結構114和176的細節在上文結合第1A圖和第1B圖進行了描述，並且因此不再重複。
在一些實施例中，使用如在本文中詳述的去鍵合過程將單晶矽層105從另一供體基底轉移到基底102。由於所進行的去鍵合過程將單晶矽層105鍵合到記憶體陣列元件結構176上，能夠在記憶體陣列元件結構176與單晶矽層105之間形成第一鍵合介面123。單晶矽層105能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有比其他形式的矽（諸如多晶矽或非晶矽）更優的電性能（例如，更高的載流子遷移率）。在一些實施例中，單晶矽層105包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。在一些實施例中，單晶矽層105的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任何兩個限定的任何範圍）。在一些實施例中，作為能夠在其上形成記憶體堆疊體107和周邊元件層115兩者的基底，單晶矽層105沿著大於記憶體堆疊體107的寬度的寬度橫向地延伸（例如，在x方向上，如在第1C圖中所示的），以適配記憶體堆疊體107和周邊元件層115兩者。
周邊元件層115能夠包括形成在記憶體堆疊體107旁邊的單晶矽層105上的複數個電晶體117。電晶體117的隔離區域（例如，STI）和摻雜區域（例如，源極區域和汲極區域）也能夠在單晶矽層105中形成。3D記憶體裝置100還能夠包括周邊互連層，以將電信號轉移到周邊元件層115和從周邊元件層115轉移電信號。第1C圖中的周邊元件層115和周邊互連層類似於其在第1A圖中的對應物，並且因此不再重複。
記憶體陣列元件結構103還能夠包括通道結構109的陣列，每個通道結構109垂直地延伸通過記憶體堆疊體107並且進入到單晶矽層105（例如，通過其下端處的相應SEG插塞）。記憶體陣列元件結構103還能夠包括陣列互連層111，陣列互連層111包括在記憶體堆疊體107上方並且被電連接到通道結構109的位元線113。位元線113能夠透過通孔觸點119被電連接到周邊元件層115。第二鍵合介面125能夠被形成在記憶體陣列元件結構103的陣列互連層111與記憶體陣列元件結構114的單晶矽層164之間。
第2圖圖示了根據本公開的一些實施例的具有轉移的互連層的示例性多堆疊3D記憶體裝置200的截面。在第1A-1C圖中，3D記憶體裝置100的每個互連層透過沉積互連和ILD層而單片地形成在相應的記憶體堆疊體或周邊元件層上方。應當理解，互連層（包括位元線）可以非單片地形成為專用晶圓切片，並且使用在本文中詳描的去鍵合過程從另一供體基底轉移到3D記憶體裝置200。結果，能夠透過從不同的供體基底並行地形成複數個互連層來減少3D記憶體裝置200的製造週期。應當理解，下文可以不再重複在3D記憶體裝置100和200兩者中的類似結構（例如，材料、製造過程、功能等）的細節。
如在第2圖中所示的，3D記憶體裝置200能夠包括基底202，基底202能夠包括矽（例如，單晶矽）、SiGe、GaAs、Ge、SOI或者任何其他合適的材料。在一些實施例中，3D記憶體裝置200是NAND快閃記憶體裝置，在其中儲存單元以NAND記憶體串陣列的形式來提供，例如，第一通道結構212的陣列，每個第一通道結構212都垂直地延伸通過第一記憶體堆疊體210，第一記憶體堆疊體210在基底202上方具有第一複數個交錯的導體層和介電質層。每個第一通道結構212能夠包括複合介電質層（也被稱為“記憶體膜”214）和半導體通道216。在一些實施例中，半導體通道216包括矽，諸如非晶矽、多晶矽或單晶矽。
在一些實施例中，記憶體膜214包括穿隧層、儲存層（也被稱為“電荷捕獲層”）以及阻隔層。根據一些實施例，記憶體膜214和半導體通道216沿著第一通道結構212的側壁來形成。每個第一通道結構212能夠包括位於其上端處的上插塞218以及位於其下端處的下插塞220。在一些實施例中，上插塞218包括半導體材料，諸如多晶矽，並且用作第一通道結構212的汲極。在一些實施例中，下插塞220延伸到基底202中，即，在基底202的頂表面下方。根據一些實施例，下插塞220包括半導體材料，諸如單晶矽，並且用作第一通道結構212的源極的一部分。
在一些實施例中，3D記憶體裝置200還包括縫隙結構222（例如，GLS），其垂直地延伸通過第一記憶體堆疊體210到基底202，並且用作與基底202相接觸的源極導體，以電控制第一通道結構212的ACS。3D記憶體裝置200還能夠包括垂直地延伸通過第一記憶體堆疊體210的TAC 224。在一些實施例中，3D記憶體裝置200還包括待電連接到第一通道結構212的局部觸點，諸如位元線觸點228和字元線觸點226。
如在第2圖中所示的，3D記憶體裝置200還能夠包括在第一記憶體堆疊體210和第一通道結構212上方的第一陣列互連層232。第一陣列互連層232能夠將電信號轉移到第一通道結構212並且從第一通道結構212轉移電信號。根據一些實施例，第一陣列互連層232包括形成在一個或複數個ILD層中的複數個互連，諸如第一位元線234。與第1A-1C圖中的（例如，透過沉積互連和ILD層）單片地形成在下部記憶體堆疊體上方的3D記憶體裝置100的陣列互連層的不同之處在於：3D記憶體裝置100的第一陣列互連層232使用去鍵合過程非單片地形成在不同的供體基底上並且被轉移到第一記憶體堆疊體210上。作為鍵合的結果，第一鍵合介面230能夠被設置在第一陣列互連層232與下部第一記憶體堆疊體210之間，這與在第1A-1C圖中的被設置在單晶矽層與下部陣列互連層之間的3D記憶體裝置100的鍵合介面不同。
在一些實施例中，3D記憶體裝置200還包括被設置在第一陣列互連層232上的第一單晶矽層236。第一單晶矽層236能夠與第一陣列互連層232單片地形成在同一供體基底上，並且然後，與第一陣列互連層232一起從所述供體基底轉移。結果，根據一些實施例，在3D記憶體裝置200中的第一單晶矽層236與下部第一陣列互連層232之間沒有鍵合介面。如上所述，在一些實施例中，第一單晶矽層236被直接設置在第一陣列互連層232中的第一位元線234上，在其之間沒有鈍化層（例如，ILD層）。第一單晶矽層236能夠包括在第一陣列互連層232與第二記憶體堆疊體238之間的井區，具有處在期望的摻雜水平的任何合適的摻雜劑，以減少在第一陣列互連層232與第二記憶體堆疊體238之間的電耦合和洩漏。應當理解，在其他實施例中，可以在第一陣列互連層232中的第一單晶矽層236與第一位元線234之間形成鈍化層（未示出）。例如，第一位元線234可以被設置在在其上包括鈍化層的一個或複數個ILD層中。
第一單晶矽層236能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有比其他形式的矽（諸如多晶矽或非晶矽）更優的電性能（例如，更高的載流子遷移率）。在一些實施例中，第一單晶矽層236包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。在一些實施例中，第一單晶矽層236的厚度在約1 μm與約100 μm之間，諸如在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。在一些實施例中，作為能夠在其上形成第二記憶體堆疊體238的基底，第一單晶矽層236至少沿著第二記憶體堆疊體238的寬度橫向地延伸（例如，在x方向上，如在第2圖中所示的）。應當理解，第一單晶矽層236的初始橫向尺度可以由從其轉移第一單晶矽層236的供體基底的橫向尺度來確定，並且可以在被鍵合在第一記憶體堆疊體210上方之後改變，例如，透過圖案化和蝕刻第一單晶矽層236。
類似於3D記憶體裝置100，3D記憶體裝置200能夠透過在第一單晶矽層236上貫穿地形成第二記憶體堆疊體238和第二通道結構240的陣列而能垂直地縮放。根據一些實施例，第二記憶體堆疊體238包括在第一單晶矽層236上方的第二複數個交錯的導體層和介電質層。在一些實施例中，第二通道結構240垂直地延伸通過第二記憶體堆疊體238，並且包括延伸到第一單晶矽層236中的下插塞242，諸如SEG插塞。下插塞242能夠從在第二通道結構240的下端處的第一單晶矽層236磊晶生長，並且包括與第一單晶矽層236相同材料的單晶矽。因此，第一單晶矽層236能夠用作第二通道結構240的陣列的源極層。
在一些實施例中，3D記憶體裝置200還包括另一縫隙結構246和另一TAC 248，每個都垂直地延伸通過第二記憶體堆疊體238到第一單晶矽層236。縫隙結構246和TAC 248基本上類似於縫隙結構222和TAC 224，並且因此不再重複。在一些實施例中，3D記憶體裝置200還包括具有第二位元線254的第二陣列互連層252，以及在第二記憶體堆疊體238與第二陣列互連層252之間的第二鍵合介面250。3D記憶體裝置200還能夠包括在第二陣列互連層252上的第二單晶矽層256。類似於第一陣列互連層232和第一單晶矽層236，第二陣列互連層252和第二單晶矽層256能夠單片地形成在同一供體基底上，並且然後使用去鍵合過程將其一起轉移到第二記憶體堆疊體238上。在其上形成第二陣列互連層252和第二單晶矽層256的供體基底可以與在其上形成第一陣列互連層232和第一單晶矽層236的供體基底相同，以便減少晶圓成本，或者其可以不同於在其上形成第一陣列互連層232和第一單晶矽層236的供體基底，以便實現並行處理來縮短週期時間。
儘管第2圖未示出周邊元件層，但是應當理解，周邊元件層能夠被設置在多堆疊3D記憶體裝置中的任何合適的位置，如上文參考第1A-1C圖所描述的。還應當理解，記憶體堆疊體的數量以及透過其的通道結構陣列不受第2圖中所示的示例的限制，因為3D記憶體裝置200透過將任何合適數量的陣列互連層連同單晶矽層從一個或複數個供體轉移到基底202而能垂直地縮放。
為了透過增加在記憶體堆疊體中的級別數而不犧牲產量來進一步增加單元密度，3D記憶體裝置的記憶體堆疊體可以包括堆疊在一起的複數個記憶體堆疊，使得能夠透過垂直地連接複數個通道結構來實現更長的NAND記憶體串，每個通道結構都垂直地延伸通過複數個記憶體堆疊中的相應的一個。具有多堆疊架構的3D記憶體裝置在本文中被稱為“多堆疊3D記憶體裝置”。應當理解，多堆疊3D記憶體裝置（例如，在第1A-1C圖和第2圖中的3D記憶體裝置100和200）也可以是多堆疊3D記憶體裝置，只要記憶體堆疊中的至少一個包括多於一個記憶體堆疊。第3圖圖示了根據本公開的一些實施例的示例性多堆疊3D記憶體裝置300的截面。應當理解，儘管第3圖示出了在3D記憶體裝置300中具有複數個記憶體堆疊的單個記憶體堆疊體，但是該多堆疊架構能夠被擴展到任意數量的記憶體堆疊體。還應當理解，具有複數個記憶體堆疊的記憶體堆疊體能夠位於多堆疊架構的底部（例如，如在第3圖中所示的）、中間或頂部處。還應當理解，在3D記憶體裝置100和300兩者中的類似結構（例如，材料、製造過程、功能等）的細節在下文中可以不再重複。
如在第3圖中所示的，3D記憶體裝置300能夠包括基底302，基底302可以包括矽（例如，單晶矽）、SiGe、GaAs、Ge、SOI或者任何其他合適的材料。在一些實施例中，3D記憶體裝置300是NAND快閃記憶體裝置，在其中儲存單元以NAND記憶體串陣列的形式來提供。在一些實施例中，每個NAND記憶體串包括在垂直方向上彼此接觸的複數個通道結構。在NAND記憶體串中的通道結構能夠被電連接到包括單晶矽的堆疊間插塞，所述單晶矽具有比其他形式的矽（諸如多晶矽或非晶矽）更優的電性能（例如，更高的載流子遷移率）。NAND記憶體串的每個通道結構都能夠垂直地延伸通過複數個堆疊的記憶體堆疊中的相應的一個（一起形成記憶體堆疊體）。
例如，如在第3圖中所示的，3D記憶體裝置300能夠包括被設置在基底302上方的第一記憶體堆疊體304。第一記憶體堆疊體304包括第一複數個導體層/介電質層對，即交錯的導體層和介電質層。在一些實施例中，3D記憶體裝置300包括第一通道結構310的陣列，每個第一通道結構310都垂直地延伸通過第一記憶體堆疊體304。每個第一通道結構310都能夠包括複合介電質層（也被稱為“記憶體膜”312）和半導體通道314。在一些實施例中，半導體通道314包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜312包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻隔層。根據一些實施例，記憶體膜312和半導體通道314沿著第一通道結構310的側壁形成。每個第一通道結構310能夠具有圓柱形狀（例如，柱形）。根據一些實施例，半導體通道314、記憶體膜312的穿隧層、儲存層和阻隔層按照該次序從柱的中心朝向外表面沿著徑向方向佈置。
在一些實施例中，每個第一通道結構310都能夠包括位於其上端處的上插塞316以及位於其下端處的下插塞318。亦即，根據一些實施例，半導體通道314分別垂直地設置在上插塞316與下插塞318之間並且與這兩者相接觸。在一些實施例中，上插塞316包括半導體材料，諸如多晶矽，並且在半導體通道314上方並且與其相接觸。例如，上插塞316和半導體通道314兩者都能夠包括多晶矽並且被電連接。應當理解，在其他實施例中，第一通道結構310可以不包括上插塞316。在一些實施例中，下插塞318延伸到基底302中，即，在基底302的頂表面下方。根據一些實施例，下插塞318包括半導體材料，並且用作相應的NAND記憶體串（以及底部處的第一通道結構310）的源極的一部分。在一些實施例中，下插塞318是在第一通道結構310的下端從基底302磊晶生長的SEG插塞。根據一些實施例，作為SEG插塞，下插塞318包括與基底302相同的材料，例如單晶矽。
如在第3圖中所示的，3D記憶體裝置300能夠包括複數個第一堆疊間插塞320，每個第一堆疊間插塞320都被設置在相應的第一通道結構310上方並且與其相接觸。在一些實施例中，3D記憶體裝置300還包括圍繞第一堆疊間插塞320的介電質322，以電隔離相鄰的第一堆疊間插塞320。介電質322能夠包括但不限於：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任何組合。在一些實施例中，第一堆疊間插塞320在第一單晶矽層中被圖案化，所述第一單晶矽層從基底302之外的另一供體基底轉移並且使用在本文中所公開的去鍵合過程鍵合到第一記憶體堆疊體304上。結果，3D記憶體裝置300還能夠包括在第一記憶體堆疊體304與第一堆疊間插塞320之間的第一鍵合介面324。第一堆疊間插塞320能夠包括單晶矽，例如，能夠完全由單晶矽製成，其具有優於其他形式的矽（諸如多晶矽或非晶矽）的電性能（例如，更高的載流子遷移率）。在一些實施例中，第一堆疊間插塞320包括由單晶矽形成的複合材料，諸如包括具有金屬元素的矽的金屬矽化物，包括但不限於：矽化鈦、矽化鈷、矽化鎳、矽化鎢等。由於與多晶矽相比，單晶矽具有優異的電性能（例如，更高的載流子遷移率），所以包括單晶矽的第一堆疊間插塞320能夠利用3D記憶體裝置300的更好的單元性能來增加單元儲存容量，特別是在堆疊間接頭位置處。
在其中第一通道結構310包括上插塞316（例如，如在第3圖中所示的）的一些實施例中，第一堆疊間插塞320在第一通道結構310的上插塞316上方並且與其相接觸。第一堆疊間插塞320和上插塞316一起可以被視為具有單晶矽（在第一堆疊間插塞320中）和多晶矽（在上插塞316中）兩者的半導體插塞。在其中第一通道結構310不包括上插塞316（未示出）的一些實施例中，第一堆疊間插塞320在第一通道結構310的半導體通道314上方並且與其相接觸。然而，每個第一堆疊間插塞320能夠被電連接到相應的第一通道結構310的半導體通道314上。在一些實施例中，第一堆疊間插塞320的厚度處在約1 μm與約100 μm之間，諸如在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100μm，這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。根據一些實施例，第一堆疊間插塞320和介電質322被形成在同一層中，並且因此具有名義上相同的厚度。
如上所述，具有多堆疊架構的3D記憶體裝置300透過在第一記憶體堆疊體304和第一通道結構310的頂部上透過第一堆疊間插塞320串聯更多的記憶體堆疊和通道結構而能垂直地縮放。如在第3圖中所示的，3D記憶體裝置300還能夠包括在第一堆疊間插塞320上方的第二記憶體堆疊體306，第二記憶體堆疊體306包括第二複數個交錯的導體層和節點層。在一些實施例中，3D記憶體裝置300包括第二通道結構326的陣列，每個第二通道結構326都垂直地延伸通過第二記憶體堆疊體306。根據一些實施例，每個第二通道結構326在相應的第一堆疊間插塞320上方並且與其相接觸，使得每個第二通道結構326透過相應的第一堆疊間插塞320被電連接到相應的第一通道結構310。亦即，每個第二通道結構326能夠與相應的第一堆疊間插塞320對準，並且被電連接到相應的第一通道結構310。結果，第一和第二通道結構310和326成為具有增加數量的儲存單元的NAND記憶體串的一部分。
類似於第一通道結構310，每個第二通道結構326都能夠包括記憶體膜328和半導體通道330。在一些實施例中，半導體通道330包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜328包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻隔層。根據一些實施例，記憶體膜328和半導體通道330沿著第二通道結構326的側壁形成。第一堆疊間插塞320和周圍的介電質322能夠是垂直地處在第一和第二記憶體堆疊體304和306之間的同一層中。在一些實施例中，第二通道結構326的半導體通道330在第一堆疊間插塞320的上方並且與其相接觸，第一堆疊間插塞320被電連接到下面的第一通道結構310的半導體通道314。結果，第二通道結構326的每個半導體通道330能夠透過包括單晶矽的相應的第一堆疊間插塞320被電連接到相應的第一通道結構310的半導體通道314。
3D記憶體裝置300還能夠包括在第二記憶體堆疊體306上方的第二堆疊間插塞334，以連續地串聯更多通道結構。類似於第一堆疊間插塞320，第二堆疊間插塞334能夠透過周圍的介電質336電隔離並且包括單晶矽。在一些實施例中，第二堆疊間插塞334在第二單晶矽層中被圖案化，所述第二單晶矽層從另一供體基底轉移並且使用在本文中所公開的去鍵合過程被鍵合到第二記憶體堆疊體306上。從其轉移第二單晶矽層的供體基底能夠與從其轉移第一單晶矽層的供體基底相同，以便節省晶圓成本。從其轉移第二單晶矽層的供體基底能夠與從其轉移第一單晶矽層的供體基底不同，以便允許並行處理來縮短週期時間。然而，結果，3D記憶體裝置300還能夠包括在第二記憶體堆疊體306與第二堆疊間插塞334之間的第二鍵合介面338。
類似於第一通道結構310，第二通道結構326能夠包括在其上端處的包括多晶矽並且與第二通道結構326的半導體通道330相接觸的上插塞332（例如，如在第3圖中所示的）。因此，每個第二堆疊間插塞334都能夠在相應的第二通道結構326的上插塞332上方並且與其相接觸，以形成電連接。在一些實施例中，第二堆疊間插塞334和上插塞332一起可以被視為具有單晶矽（在第二堆疊間插塞334中）和多晶矽（在上插塞332中）兩者的半導體插塞。應當理解，在其他實施例中，第二通道結構326可以不包括上插塞332，使得每個第二堆疊間插塞334在相應的第二通道結構326的半導體通道330上方並且與其直接接觸，以形成電連接。
3D記憶體裝置300還能夠包括在第二堆疊間插塞334上方的第三記憶體堆疊體308，第三記憶體堆疊體308包括第三複數個交錯的導體層和介電質層。在一些實施例中，3D記憶體裝置300包括第三通道結構340的陣列，每個第三通道結構340都垂直地延伸通過第三記憶體堆疊體308。類似於第二通道結構326，每個第三通道結構340能夠包括沿著第三通道結構340的側壁的記憶體膜342和半導體通道344以及位於第三通道結構340的上端的上插塞346。每個上插塞346能夠用作相應的NAND記憶體串的源極，因為其位於第一和第二通道結構310和326上方的第三通道結構340的上端處。根據一些實施例，每個第三通道結構340在相應的第二堆疊間插塞334的上方並且與其相接觸，使得每個第三通道結構340透過相應的第一和第二堆疊間插塞320和334被電連接到相應的第一和第二通道結構310和326。亦即，每個第三通道結構340能夠與相應的第二堆疊間插塞334對準，並且被電連接到相應的第一和第二通道結構310和326。結果，第一、第二和第三通道結構310、326和340一起形成具有增加數量的儲存單元的NAND記憶體串。
在一些實施例中，3D記憶體裝置300還包括縫隙結構348（例如，GLS），其垂直地延伸通過第一、第二和第三記憶體堆疊體304、306和308到基底302。縫隙結構348能夠被用於透過閘極替換過程在第一、第二和第三記憶體堆疊體304、306和308中形成導體層/介電質層對。在一些實施例中，縫隙結構348首先被填充介電質材料，例如，氧化矽、氮化矽或者其任何組合，以將NAND記憶體串的陣列分成不同的區域（例如，記憶體指和/或記憶體塊）。然後，能夠利用導電和/或半導體材料（例如，W、Co、多晶矽或者其任何組合）來填充縫隙結構348作為與基底302相接觸的源極導體，以電控制ACS。
在一些實施例中，3D記憶體裝置300還包括TAC 350，TAC 350垂直地延伸通過第一、第二和第三記憶體堆疊體304、306和308到基底302。TAC 350能夠從和/或向第一、第二和第三記憶體堆疊體304、306和308傳輸電信號，諸如電源匯流排的一部分，具有縮短的互連路徑。TAC 350還可以對第一、第二和第三記憶體堆疊體304、306和308提供機械支撐。在一些實施例中，TAC 350被填充導電材料，包括但不限於：W、Co、Cu、Al、摻雜矽、矽化物或者其任何組合。
在一些實施例中，第一、第二和第三記憶體堆疊體304、306和308中的每個在橫向方向上在其一側處包括階梯結構，以扇出字元線。根據一些實施例，3D記憶體裝置300還包括陣列互連層356和局部觸點，諸如位元線觸點352和字元線觸點354，以將第一、第二和第三通道結構310、326和340電連接到陣列互連層356。陣列互連層356能夠被設置在第一、第二和第三記憶體堆疊體304、306和308上方，以將電信號轉移到第一、第二和第三通道結構310、326和340以及從第一、第二和第三通道結構310、326和340轉移電信號。在一些實施例中，陣列互連層356包括被設置在第一、第二和第三通道結構310、326和340上方並且與其電連接的位元線358。第三通道結構340的上端處的汲極（例如，上插塞346）能夠透過位元線觸點352被電連接到位元線358。位元線358能夠透過TSV 360被電連接到周邊元件層（未示出）。儘管在第3圖中未示出周邊元件層，但是應當理解，周邊元件層能夠被設置在3D記憶體裝置300中的任何合適的位置，如上文參考第1A-1C圖所描述的。陣列互連層356以及其中的位元線358能夠單片地形成在第三記憶體堆疊體308上方，而在其間沒有鍵合介面（例如，如在第3圖中所示的）。應當理解，陣列互連層356以及其中的位元線358可以非單片地形成在不同的供體基底上，並且然後使用如上文關於第2圖所描述的去鍵合過程轉移到第三記憶體堆疊體308上。
第4A-4J圖圖示了根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性製造過程。第7圖是根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性方法700的流程圖。在第4A-4J圖和第7圖中所描繪的3D記憶體裝置的示例包括在第3圖中所描繪的3D記憶體裝置300。將一起描述第4A-4J圖和第7圖。應當理解，在方法700中示出的步驟不是詳盡的，並且可以在任何所圖示的步驟之前、之後或者之間進行其他步驟。此外，所述步驟中的一些步驟可以同時地進行，或者以與第7圖中所示不同的次序來進行。
參照第7圖，方法700開始於步驟702，其中在第一基底上方形成第一介電質堆疊體。所述第一介電質堆疊體能夠包括第一複數個交錯的犧牲層和介電質層。所述第一基底能夠是矽基底。如在第4A圖中所圖示的，在第一矽基底402上方形成第一介電質堆疊體404。在一些實施例中，在第一矽基底402與第一介電質堆疊體404之間形成絕緣層（未示出）。為了形成第一介電質堆疊體404，第一介電質堆疊體（被稱為“犧牲層”406）和與犧牲層406不同的介電質層408能夠使用一種或多種薄膜沉積過程交替地沉積在第一矽基底402上方，所述薄膜沉積過程包括但不限於：化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、任何其他合適的過程或者其任何組合。在一些實施例中，每個犧牲層406包括氮化矽，並且每個介電質層408包括氧化矽。
方法700進行到步驟704，如在第7圖中所圖示的，其中形成垂直地延伸通過所述第一介電質堆疊體的第一通道結構。為了形成所述第一通道結構，根據一些實施例，第一通道孔被蝕刻通過所述第一介電質堆疊體，並且隨後沿著第一通道孔的側壁來沉積第一記憶體膜和第一半導體通道。在一些實施例中，包括多晶矽的上插塞還被形成在所述第一通道孔的上端處。
如在第4B圖中所圖示的，每個都垂直地延伸通過第一介電質堆疊體404的第一通道結構410被形成在第一矽基底402上方。根據一些實施例，對於每個第一通道結構410，首先使用一種或多種乾式蝕刻過程和/或濕式蝕刻過程（諸如深反應離子蝕刻（RIE））將第一通道孔（未示出）蝕刻通過第一節點層404的交錯的犧牲層406和介電質層408。所述第一通道孔能夠被連續地蝕刻到第一矽基底402的上部中。在一些實施例中，使用磊晶生長過程從第一矽基底402形成第一通道結構410的下插塞418（例如，SEG插塞），以填充第一通道孔的下部。用於磊晶生長下插塞418的製造過程能夠包括但不限於：氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MBE）或者其任何組合。
如在第4B圖中所圖示的，在形成下插塞418之後，能夠隨後沿著第一通道孔的側壁來沉積記憶體膜412和半導體通道414。在一些實施例中，隨後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其他合適的過程或者其任何組合）以以下次序來沉積阻隔層、儲存層和穿隧層，以形成記憶體模412。能夠使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其他合適的過程或者其任何組合）將半導體通道414沉積在穿隧層上。在一些實施例中，記憶體膜412和半導體通道414也被沉積在第一通道的底部處的下插塞418上，並且半導體通道414使用SONO穿孔過程與下插塞418相接觸。在一些實施例中，透過在沉積半導體通道414之後沉積諸如氧化矽的介電質材料而在第一通道孔的剩餘空間中填充覆蓋層。
如在第4B圖中所圖示的，在形成記憶體膜412和半導體通道414之後，在所述第一通道孔的上端處形成上插塞416。在一些實施例中，能夠透過化學機械拋光（CMP）、研磨、濕式蝕刻和/或乾式蝕刻去除第一通道孔的上端處的記憶體膜412和半導體通道414的部分而在所述第一通道孔的上端處形成凹陷。然後，能夠透過一種或多種薄膜沉積過程（諸如CVD、PVD、ALD、電鍍、無電鍍或者其任何組合）將半導體材料（諸如多晶矽）沉積到凹陷中來形成上插塞416。由此形成第一通道結構410。應當理解，在其他實施例中，第一通道結構410可以不包括上插塞416，並且能夠跳過用於形成上插塞416的過程。
方法700進行到步驟706，如在第7圖中所圖示的，其中例如使用去鍵合過程將第一單晶矽層從第二基底（“供體基底”）轉移到第一基底上方的第一介電質堆疊體上。第二基底是矽基底。第8圖是根據本公開的一些實施例的用於轉移單晶矽層的示例性方法800的流程圖。參考第8圖，方法800開始於步驟802，其中將摻雜劑植入到第二基底中以在第二基底中形成異質介面。
如在第4C圖中所圖示的，向第二矽基底420中進行離子佈植過程以在第二矽基底420中形成異質介面424，其將摻雜的第一單晶矽層422與第二矽基底420的其餘部分分離。在一些實施例中，摻雜劑是氫，包括氫離子和/或氫原子，其大部分能夠在後面的熱處理過程中從第一單晶矽層422擴散出來。應當理解，也可以使用能夠在第二矽基底420中形成異質介面424的任何其他合適的摻雜劑。例如，可以使用輕離子佈植以將諸如質子或氦離子的輕離子佈植到第一單晶矽層422中，第一單晶矽層422能夠稍後從第一單晶矽層422移除。第一單晶矽層422的厚度（即，在異質介面424與第二矽基底420的前側在y方向的距離）能夠透過離子佈植的各種參數（諸如能量、摻雜劑、劑量、時間等）以及後退火的參數（諸如離子佈植後的熱擴散的溫度和時間）來控制。在一些實施例中，第一單晶矽層422的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。能夠透過在第二矽基底420的整個表面上微調控制植入的摻雜劑來控制厚度均勻性。
異質介面424是在具有不同材料的兩個層之間的第二矽基底420中的介面，諸如植入氫的單晶矽和未摻雜的單晶矽，如在第4C圖中所示的。在第二矽基底420中的異質介面424的存在能夠促進稍後在去鍵合過程中分離兩個材料層，諸如第一單晶矽層422以及第二矽基底420的其餘部分。應當理解，可以在沒有離子佈植的情況下形成異質介面424，例如，可以是不同材料層之間的、諸如在SOI基底中的現有介面。
方法800進行到步驟804，如在第8圖中所圖示的，其中以面對面的方式鍵合第二基底和第一基底。在一些實施例中，所述鍵合包括矽-介電質鍵合，其具有相對高的鍵合強度和產率。如在第4D圖中所圖示的，第二矽基底420上下顛倒，使得第一單晶矽層422面向下朝向第一矽基底402的前側。然後，第二矽基底420的第一單晶矽層422和第一矽基底402的第一介電質堆疊體404能夠以面對面的方式鍵合，以在第一單晶矽層422與第一介電質堆疊體404之間的第一鍵合介面426中形成矽-氧鍵合。
方法800進行到步驟806，如在第8圖中所圖示的，其中單晶矽層沿著第二基底中的異質介面從第二基底分離，以留下單晶矽層。根據一些實施例，單晶矽層保持鍵合在第一介電質堆疊體上。如在第4E圖中所圖示的，例如透過在第二矽基底420上施加機械力來將第一單晶矽層422沿著異質介面424從第二矽基底420分離，因為在第一鍵合介面426處的鍵合強度大於在異質介面424處的破斷力。換言之，第一單晶矽層422能夠沿著異質介面424從第二矽基底420上破斷並剝離。結果，使用上文結合第4C-4E圖和第8圖所描述的去鍵合過程，第一單晶矽層422能夠從其供體基底（第二矽基底420）轉移到第一矽基底402。
返回到第7圖，方法700進行到步驟708，其中在第一單晶矽層中圖案化第一堆疊間插塞，使得第一堆疊間插塞在第一通道結構上方並且與其相接觸。為了圖案化第一堆疊間插塞，沉積了圍繞第一堆疊間插塞的介電質。
如在第4F圖中所圖示的，在第一介電質堆疊體404上方的第一單晶矽層422中圖案化複數個第一堆疊間插塞428。每個第一堆疊間插塞428能夠與相應的第一通道結構410對準，以在相應的第一通道結構410上方並且與其相接觸。在一些實施例中，使用微影、顯影和蝕刻過程來圖案化第一單晶矽層422，留下圖案化的第一堆疊間插塞428與下部的第一通道結構410對準。然後，能夠使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合）來沉積介電質430以填充在第一堆疊間插塞428之間的開口，然後進行介電質CMP過程以平坦化頂表面。結果，第一堆疊間插塞428能夠被形成在第一介電質堆疊體404上方，由同一層中的介電質430圍繞並且電隔離。第一堆疊間插塞428和介電質430的厚度能夠名義上與第一單晶矽層422的厚度相同。在第一通道結構410包括上插塞416的一些實施例中，第一堆疊間插塞428被形成在相應的第一通道結構的上插塞416上方並且與其相接觸（例如，如在第4F圖中所示的）。在第一通道結構410不包括上插塞416的一些實施例中，第一堆疊間插塞428被形成在相應的第一通道結構410的半導體通道414上方並且與其相接觸。
方法700進行到步驟710，如在第7圖中所圖示的，其中第二介電質堆疊體被形成在第一堆疊間插塞上方。第二介電質堆疊體能夠包括第二複數個交錯的犧牲層和介電質層。如在第4G圖中所圖示的，第二介電質堆疊體432被形成在第一堆疊間插塞428上方。為了形成第一介電質堆疊體404，能夠使用一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD、任何其他合適的方法或者其任何組合）將犧牲層434和介電質層436交替地沉積在第一堆疊間插塞428上方。在一些實施例中，每個犧牲層434包括氮化矽，並且每個介電質層436包括氧化矽。
方法700進行到步驟712，如在第7圖中所圖示的，其中形成垂直地延伸通過第二介電質堆疊體的第二通道結構，使得第二通道結構在第一堆疊間插塞上方並且與其相接觸。為了形成第二通道結構，根據一些實施例，將第二通道孔蝕刻通過第二介電質堆疊體，並且隨後沿著第二通道孔的側壁來沉積第二記憶體膜和第二半導體通道。在一些實施例中，包括多晶矽的上插塞還被形成在第二通道孔的上端處。
如在第4H圖中所圖示的，每個都垂直地延伸通過第二介電質堆疊體432的第二通道結構438被形成在第一堆疊間插塞428上方。根據一些實施例，對於每個第二通道結構438，首先使用一種或多種乾式蝕刻過程和/或濕式蝕刻過程（諸如DRIE）將第二通道孔（未示出）蝕刻通過第二介電質堆疊體432。每個第二通道孔被圖案化以與相應的第一堆疊間插塞428對準，使得所得到的第二通道結構438被電連接到相應的第一堆疊間插塞428和第一通道結構410。使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其他合適的過程或者其任何組合），記憶體膜440和半導體通道442隨後能夠沿著第二通道孔的側壁來沉積。結果，第二通道結構438的半導體通道442能夠被形成在第一堆疊間插塞428上方並且與其相接觸。
如在第4H圖中所圖示的，在形成記憶體膜440和半導體通道442之後，在第二通道結構的上端處形成上插塞444。在一些實施例中，能夠透過CMP、研磨、濕式蝕刻和/或乾式蝕刻去除第二通道孔的上端處的記憶體膜440和半導體通道442的部分，以在第二通道的上端處形成凹陷。然後，能夠透過一種或多種薄膜沉積過程（諸如CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合）將半導體材料（諸如多晶矽）沉積到凹陷中來形成上插塞444。由此形成第二通道結構438。
方法700進行到步驟714，如在第7圖中所圖示的，其中每個都包括交錯的導體層和介電質層的第一記憶體堆疊體和第二記憶體堆疊體透過閘極替換來形成，即，利用導體層來替換第一介電質層和第二介電質層中的犧牲層。為了形成第一和第二記憶體堆疊體，對垂直地延伸通過第一和第二介電質堆疊體的縫隙開口進行蝕刻，在第一介電質堆疊體和第二介電質堆疊體中的犧牲層透過縫隙開口利用導體層來替換，並且隨後將間隔體和導體層沉積到縫隙開口中。應當理解，用於形成多堆疊3D記憶體裝置的製造過程是能垂直地縮放的。因此，在用於形成記憶體堆疊的閘極替換過程之前，可以使用上文所描述的基本相似的過程來形成更多的介電質層、通道結構和堆疊間插塞。
如在第4I圖中所圖示的，形成縫隙開口（未示出），其垂直地延伸通過第一和第二介電質堆疊體404和432兩者以及圍繞第一堆疊間插塞428（如在第4H圖中所示的）的介電質430。能夠透過濕式蝕刻和/或乾式蝕刻過程（諸如DRIE）對縫隙開口進行圖案化和蝕刻。然後，能夠透過縫隙開口來蝕刻第一介電質堆疊體404的每個犧牲層406（如在第4A圖中所示的）和第二介電質堆疊體432的每個犧牲層434（如在第4G圖中所示的），並且能夠沉積導體層449以透過縫隙開口來填充由犧牲層406和434留下的凹陷。亦即，第一介電質堆疊體404的每個犧牲層406和第二介電質堆疊體432的每個犧牲層434都能夠由導體層449來替代，由此分別形成包括交錯的導體層449和介電質層408的第一記憶體堆疊體448以及包括交錯的導體層449和介電質層436的第二記憶體堆疊體450。使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合），透過對介電質層408和436選擇性的犧牲層406和434的濕式蝕刻和/或乾式蝕刻，並且利用導體層449來填充剩餘的凹陷，能夠進行利用導體層449替換犧牲層406和434。
如在第4I圖中所圖示的，在閘極替換過程之後，隨後使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合），將間隔體（例如，包括一個或複數個介電質層，諸如氧化矽層或氮化矽層，未示出）和導體層（諸如鎢層）沉積到縫隙開口中，以形成縫隙結構446，其垂直地延伸通過第一和第二記憶體堆疊體448和450並且進入到第一矽基底402中。在一些實施例中，在將間隔體和導體層沉積到縫隙開口中之前，透過縫隙開口在第一矽基底402中透過離子佈植和/或熱擴散來形成摻雜區域。
方法700進行到步驟716，如在第7圖中所圖示的，其中互連層被形成在第二記憶體堆疊體上方。在一些實施例中，垂直地延伸通過第一記憶體堆疊體和第二記憶體堆疊體的TAC被形成並且被電連接到互連層。如在第4I圖中所圖示的，透過濕式蝕刻和/或乾式蝕刻過程（諸如DRIE），然後進行一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合），來形成垂直地延伸通過第一和第二記憶體堆疊體448和450到第一矽基底402的TAC 452。如在第4J圖中所圖示的，陣列互連層454被形成在第二記憶體堆疊體450上方並且被電連接到TAC 452。陣列互連層454能夠包括形成在一個或複數個ILD層中並且被電連接到第一和第二通道結構410和438以及縫隙結構446的互連，諸如位元線。在一些實施例中，使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合），陣列互連層454被單片地形成在第二記憶體堆疊體450上。陣列互連層454中的互連能夠使用微影、乾式蝕刻和/或濕式蝕刻以及CMP過程來圖案化。在一些實施例中，陣列互連層454被非單片地形成在供體基底上，並且然後使用在本文中所描述的去鍵合過程轉移到第一矽基底402上方的第二記憶體堆疊體450上，例如，如上文關於第8圖所描述的。
第5A-5J圖圖示了根據本公開的一些實施例的用於形成具有轉移的互連層的多堆疊3D記憶體裝置的示例性製造過程。第9圖是根據本公開的一些實施例的用於形成具有轉移的互連層的多堆疊3D記憶體裝置的示例性方法900的流程圖。在第5A-5J圖和第9圖中描繪的3D記憶體裝置的示例包括在第2圖中所描繪的3D記憶體裝置200。將一起描述第5A-5J圖和第9圖。應當理解，在方法900中示出的步驟不是詳盡的，並且也能夠在任何所圖示的步驟之前、之後或之間進行其他步驟。此外，所述步驟中的一些步驟可以同時地進行，或者以與第9圖中所示不同的次序來進行。
參考第9圖，方法900開始於步驟902，其中半導體元件被形成在第一基底上。在一些實施例中，所述半導體元件包括周邊元件層。在一些實施例中，所述半導體元件包括垂直地延伸通過記憶體堆疊體的通道結構。根據一些實施例，在第一基底上的半導體元件上方形成互連層。所述基底能夠是矽基底。
如在第5A圖中所圖示的，周邊元件層504被形成在第一矽基底502上。周邊元件層504能夠包括被形成在第一矽基底502上的複數個電晶體506。電晶體506能夠透過複數個過程來形成，所述過程包括但不限於：微影、乾式和/或濕式蝕刻、薄膜沉積、熱生長、佈植、CMP和任何其他合適的過程。在一些實施例中，透過離子佈植和/或熱擴散在第一矽基底502中形成摻雜區域，其例如作為電晶體506的源極區域和/或汲極區域。在一些實施例中，隔離區域（例如，STI）也透過乾式和/或濕式蝕刻和薄膜沉積在第一矽基底502中形成。周邊元件層504中的電晶體506能夠形成各種類型的電路，諸如多工器、資料暫存器和驅動器。
如在第5A圖中所圖示的，周邊互連層508被形成在第一矽基底502上的周邊元件層504上方。周邊互連層508能夠包括使用複數個過程形成的一個或複數個ILD層和互連。例如，所述互連能夠包括透過一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合）沉積的導電材料。ILD層能夠包括透過一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD或者其任何組合）沉積的介電質材料。
方法900進行到步驟904，如在第9圖中所圖示的，其中第一單晶矽層從第二基底（“供體基底”）轉移到第一基底上的第一半導體元件上。在一些實施例中，為了轉移第一單晶矽層，在第二基底中形成異質介面，例如透過將諸如氫的摻雜劑植入到第二基底中。在一些實施例中，為了轉移第一單晶矽層，第二基底和第一基底以面對面的方式鍵合。在一些實施例中，為了轉移第一單晶矽層，第一單晶矽層沿著在第二基底中的異質介面從第二基底分離，以留下第一單晶矽層。
如在第5B圖中所圖示的，向第二矽基底510中進行離子佈植過程以在第二矽基底510中形成異質介面513，其將摻雜的第一單晶矽層512與第二矽基底510的其餘部分分離。在一些實施例中，所述摻雜劑是氫，包括氫離子和/或氫原子，其大部分能夠在稍後的熱處理過程期間從第一單晶矽層512擴散出來。應當理解，也可以使用在第二矽基底510中形成異質介面513的任何其他合適的摻雜劑。例如，可以使用輕離子佈植以將諸如質子或氦離子的輕離子植入到第一單晶矽層512中，第一單晶矽層512能夠稍後從第一單晶矽層512移除。第一單晶矽層512的厚度（即，在異質介面513與第二矽基底510的前側之間在y方向的距離）能夠透過離子佈植的各種參數（諸如能量、摻雜劑、劑量、時間等）以及後退火的參數（諸如離子佈植後的熱擴散的溫度和時間）來控制。在一些實施例中，第一單晶矽層512的厚度處在約1 μm與約100 μm之間，諸如處在1 μm與100 μm之間（例如，1 μm、2 μm、3 μm、4 μm、5 μm、6 μm、7 μm、8 μm、9 μm、10 μm、15 μm、20 μm、25 μm、30 μm、35 μm、40 μm、45 μm、50 μm、55 μm、60 μm、65 μm、70 μm、75 μm、80 μm、85 μm、90 μm、95 μm、100 μm，由這些值中的任意一個界定下端的任何範圍，或者由這些值中的任意兩個限定的任何範圍）。能夠透過在第二矽基底510的整個表面上微調控制植入的摻雜劑來控制厚度均勻性。
能夠將第二矽基底510上下顛倒，使得第一單晶矽層512面向下朝向第一矽基底502的前側。第二矽基底510的第一單晶矽層512和第一矽基底502的周邊互連層508然後能夠以面對面的方式鍵合，以在第一單晶矽層512和周邊互連層508之間的第一鍵合介面511中形成矽-氧鍵合。如在第5C圖中所圖示的，例如透過在第二矽基底510上施加機械力，第一單晶矽層512沿著異質介面513從第二矽基底510分離，因為第一鍵合介面511處的鍵合強度大於異質介面513處的破斷力。換言之，第一單晶矽層512能夠沿著異質介面513從第二矽基底510破斷並剝離。結果，使用去鍵合過程，將第一單晶矽層512從其供體基底（第二矽基底510）轉移到第一矽基底502。
方法900進行到步驟906，如在第9圖中所圖示的，其中形成垂直地延伸通過第一單晶矽層上方的第一記憶體堆疊體的第一通道結構。第一記憶體堆疊體能夠包括交錯的導體層和介電質層。根據一些實施例，所述第一通道結構包括延伸到第一單晶矽層中並且包括單晶矽的下插塞。在一些實施例中，為了形成第一記憶體堆疊體，在第一單晶矽層上形成包括交錯的犧牲層和介電質層的第一介電質堆疊體，並且透過利用導體層替換所述介電質堆疊體中的犧牲層來形成第一記憶體堆疊體。例如，可以蝕刻垂直地延伸通過第一介電質堆疊體的縫隙開口，所述第一介電質堆疊體中的犧牲層可以透過縫隙開口利用導體層來替換，並且間隔體和導體層可以隨後被沉積到縫隙開口中。在一些實施例中，為了形成第一通道結構，將第一通道孔蝕刻通過第一介電質堆疊體並且進入到第一單晶矽層中，下插塞從第一單晶矽層磊晶生長到第一通道孔的底部中，並且隨後沿著第一通道孔的側壁並且在下插塞上方沉積記憶體膜和半導體通道。
如在第5D圖中所圖示的，在第一單晶矽層512上形成包括交錯的導體層和介電質層的第一記憶體堆疊體514。在一些實施例中，首先透過使用一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD或者其任何組合）交替地沉積兩個不同的介電質層（例如，氮化矽和氧化矽），在第一單晶矽層512上形成包括交錯的犧牲層和介電質層的介電質堆疊體（未示出）。然後，能夠使用濕式蝕刻和/或乾式蝕刻過程（諸如DRIE）將通道孔（未示出）蝕刻通過所述介電質堆疊體並且進入到第一單晶矽層512中。在一些實施例中，使用例如VPE、LPE、MBE或者其任何組合，下插塞524（例如，SEG插塞）從第一單晶矽層512磊晶生長到每個通道孔的底部部分中。因此，下插塞524能夠包括與第一單晶矽層512相同的材料，即單晶矽。
在形成下插塞524之後，能夠隨後沿著下插塞524上方的每個通道孔的側壁來沉積記憶體膜518和半導體通道520。在一些實施例中，隨後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其他合適的過程或者其任何組合）以以下次序來沉積阻隔層、儲存層和穿隧層，以形成記憶體膜518。然後，能夠使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其他合適的過程或者其任何組合）將半導體通道520沉積在穿隧層上。在形成記憶體膜518和半導體通道520之後，能夠在每個通道孔的上端處形成上插塞522。在一些實施例中，在通道孔的上端處的記憶體膜518和半導體通道520的部分被移除以形成凹陷。透過一種或多種薄膜沉積過程（諸如CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合）將半導體材料（諸如多晶矽）沉積到凹陷中，來形成上插塞522。由此形成第一通道結構516。
如在第5D圖中所圖示的，形成垂直地延伸通過介電質堆疊體的縫隙開口（未示出）。能夠透過濕式蝕刻和/或乾式蝕刻過程（諸如DRIE）對所述縫隙開口進行圖案化和蝕刻。然後，能夠透過所述縫隙開口來蝕刻介電質堆疊體的每個犧牲層，並且能夠沉積導體層以透過縫隙開口來填充由犧牲層留下的凹陷。亦即，所述介電質堆疊體的每個犧牲層能夠由導體層來替代，由此形成第一記憶體堆疊體514。能夠透過對介電質層選擇性的犧牲層的濕式蝕刻和/或乾式蝕刻，並且使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合）利用導體層填充剩餘的凹陷，來進行利用導體層替換犧牲層。在一些實施例中，在閘極替換過程之後，隨後使用一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合）將間隔體（例如，包括一個或複數個介電質層，諸如氧化矽層或氮化矽層，未示出）和導體層（諸如鎢層）沉積到所述縫隙開口中，以形成縫隙結構526，其垂直地延伸通過第一記憶體堆疊體514並且進入到第一單晶矽層512中。
如在第5D圖中所示的，在一些實施例中，根據一些實施例，透過濕式蝕刻和/或乾式蝕刻過程（諸如DRIE），隨後進行一種或多種薄膜沉積過程（諸如CVD、PVD、ALD或者其任何組合），形成垂直地延伸通過第一記憶體堆疊體514和第一單晶矽層512的TAC 528。結果，TAC 528能夠與周邊互連層508中的互連相接觸。
方法900進行到步驟908，如在第9圖中所圖示的，其中在第二基底中形成第二單晶矽層。根據一些實施例，所述第二基底是與從其轉移第一單晶矽層的相同的供體基底。應當理解，在其他實施例中，可以使用不同的供體基底來形成第二單晶矽層。在一些實施例中，為了形成第二單晶矽層，在第二基底中形成異質介面，例如，透過將摻雜劑植入到第二基底中。如在第5E圖中所圖示的，再次向第二矽基底510中進行離子佈植過程，以在第二矽基底510中形成異質介面533，其將摻雜的第二單晶矽層532與第二矽基底510的其餘部分分離。用於形成第二單晶矽層532的製造過程基本上類似於用於如上文相對於第5B圖所描述地形成第一單晶矽層512的那些步驟，並且因此不再重複。
方法900進行到步驟910，如在第9圖中所圖示的，其中在第二單晶矽層上形成互連層。所述互連層能夠包括位元線。如在第5F圖中所圖示的，陣列互連層534被形成在第二單晶矽層532上。陣列互連層534能夠包括一個或複數個ILD層以及其中的互連，包括位元線536，其使用複數個過程來形成。例如，所述互連能夠包括透過一種或多種薄膜沉積過程沉積的導電材料，所述薄膜沉積過程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合。所述ILD層能夠包括透過一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD或者其任何組合）沉積的介電質材料。在一些實施例中，位元線536被直接形成在第二單晶矽層532上，而在其之間沒有任何鈍化層（例如，包括諸如氧化矽的介電質的ILD層），如在第5F圖中所示的。在一些實施例中，在第二單晶矽層532上形成鈍化層（未示出），並且在所述鈍化層上形成位元線536。
方法900進行到步驟912，如在第9圖中所圖示的，其中第二單晶矽層以及在其上形成的互連層被從第二基底轉移到第一基底上方的第一記憶體堆疊體上，使得所述位元線被電連接到第一通道結構，並且所述第二單晶矽層變為在互連層上方。在一些實施例中，為了轉移第二單晶矽層以及在其上形成的互連層，所述第二單晶矽層以及在其上形成的互連層沿著第二基底中的異質介面從第二基底分離，並且所述第二單晶矽層以及在其上形成的互連層與所述第一基底以面對面的方式鍵合。所述鍵合可以包括混合鍵合。
如在第5G圖中所圖示的，透過在第二矽基底510上施加機械力，第二單晶矽層532以及在其上形成的陣列互連層534沿著異質介面533從第二矽基底510分離。換言之，第二單晶矽層532以及在其上形成的陣列互連層534能夠沿著異質介面533從第二矽基底510破斷並剝離。如在第5H圖中所圖示的，第二單晶矽層532以及在其上形成的陣列互連層534能夠上下翻轉，使得陣列互連層534向下朝向第一矽基底502的前側，即，第一記憶體堆疊體514的頂表面。然後，能夠使用混合鍵合以面對面的方式鍵合第二單晶矽層532以及在其上形成的陣列互連層534與第一矽基底502的第一記憶體堆疊體514，導致在第一記憶體堆疊體514與陣列互連層534之間的第二鍵合介面538。混合鍵合（也被稱為“金屬/介電質混合鍵合”）是直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），並且能夠同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，在混合鍵合之前，將處理過程（例如，電漿處理、濕處理和/或熱處理）施加到鍵合表面。作為混合鍵合的結果，在第二鍵合介面538的不同側上的鍵合觸點能夠相互混合，並且在第二鍵合介面538的不同側上的介電質能夠共價鍵合。根據一些實施例，在鍵合之後，位元線536被電連接到第一通道結構516，並且第二單晶矽層532變為在陣列互連層534上方。
方法900進行到步驟914，如在第9圖中所圖示的，其中形成垂直地延伸通過第二單晶矽層上方的第二記憶體堆疊體的第二通道結構。所述第二記憶體堆疊體能夠包括交錯的導體層和介電質層。根據一些實施例，所述第二通道結構包括延伸到所述第二單晶矽層中並且包括單晶矽的下插塞。
如在第5I圖中所圖示的，透過使用一種或多種薄膜沉積過程交替地沉積兩個不同的介電質層（例如，氮化矽和氧化矽），然後是閘極替換過程，在第二單晶矽層532上形成包括交錯的導體層和介電質層的記憶體堆疊體542。在一些實施例中，使用例如VPE、LPE、MBE或者其任何組合，將下插塞545（例如，SEG插塞）從第二單晶矽層532磊晶生長到每個通道孔的底部部分中。因此，下插塞545能夠包括與第二單晶矽層532相同的材料，即單晶矽。然後，透過隨後使用薄膜沉積過程沿著下插塞545上方的每個通道孔的側壁沉積記憶體膜和半導體通道，能夠形成包括在下端處的下插塞545的通道結構544。根據一些實施例，形成每個都垂直地延伸通過記憶體堆疊體542的縫隙結構546和TAC 548。用於形成記憶體堆疊體542、通道結構544、縫隙結構546和TAC 548的製造過程基本上類似於上文關於第5D圖所描述的對應物，並且因此不再重複。
如在第5J圖中所圖示的，在一些實施例中，包括位元線556以及在其上形成的第三單晶矽層558的陣列互連層554從第二矽基底510（或者不同的供體基底）轉移以鍵合到記憶體堆疊體542上來形成第三鍵合介面552。在一些實施例中，形成陣列互連層554包括在一個或複數個ILD層中形成位元線556。結果，位元線556能夠被電連接到通道結構544，並且第三單晶矽層558變為在陣列互連層554上方。用於轉移陣列互連層554和第三單晶矽層558的製造過程基本上類似於上文關於第5E-5H圖所描述的對應物，並且因此不再重複。應當理解，上述用於轉移互連層和單晶矽層並且在單晶矽層上形成記憶體堆疊體和通道結構的製造過程能夠連續地重複，以增加在多堆疊3D記憶體裝置中的記憶體堆疊體的數量。
第5A-5J圖和第9圖圖示了用於形成具有轉移的互連層的多堆疊3D記憶體裝置的示例性製造過程。亦即，陣列互連層534和554以及單晶矽層512和532非單片地形成在第一矽基底502之外的一個或複數個供體基底（例如，第二矽基底510）上，並且稍後使用去鍵合過程轉移到第一矽基底上方。應當理解，所述互連層可以透過沉積互連和ILD層而被單片地形成在第一矽基底502上方。第6A-6C圖圖示了根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性製造過程。第10圖是根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性方法1000的流程圖。在第6A-6C圖和第10圖中所描繪的3D記憶體裝置的示例包括在第1A-1C圖中所描繪的3D記憶體裝置100。將一起描述第6A-6C圖和第10圖。應當理解，在方法1000中所示的步驟不是詳盡的，並且能夠在任何所圖示的步驟之前、之後或之間進行其他步驟。此外，所述步驟中的一些步驟可以同時地進行，或者以與第10圖中所示不同的次序來進行。
參照第10圖，方法1000開始於步驟1002，其中半導體元件被形成在第一基底上。在一些實施例中，所述半導體元件包括周邊元件層。在一些實施例中，所述半導體元件包括垂直地延伸通過記憶體堆疊體的通道結構。根據一些實施例，在第一基底上的半導體元件上方形成互連層。所述基底能夠是矽基底。
如在第6A圖中所圖示的，在第一矽基底602上形成周邊元件層604，並且在第一矽基底602上的周邊元件層604上方形成周邊互連層606。用於形成周邊元件層604和周邊互連層606的製造過程基本上是類似於用於形成上文關於第5A圖所描述的對應物的那些過程，並且因此不再重複。
方法1000進行到步驟1004，如在第10圖中所圖示的，其中第一單晶矽層被從第二基底（“供體基底”）轉移到第一基底上的第一半導體元件上。在一些實施例中，為了轉移第一單晶矽層，在第二基底中形成異質介面，例如，透過將諸如氫的摻雜劑植入到第二基底中。在一些實施例中，為了轉移第一單晶矽層，第二基底和第一基底以面對面的方式鍵合。在一些實施例中，為了轉移第一單晶矽層，第一單晶矽層沿著第二基底中的異質介面從第二基底分離，以留下第一單晶矽層。
如在第6A圖中所圖示的，使用去鍵合過程將第一單晶矽層610從第二基底（未示出）轉移到周邊互連層606上，導致在第一單晶矽層610與周邊互連層606之間的第一鍵合介面608。用於形成和轉移第一單晶矽層610的製造過程基本上類似於用於形成上文結合第6圖所描述的對應物的那些過程，並且因此不再重複。
方法1000進行到步驟1006，如在第10圖中所圖示的，其中形成垂直地延伸通過第一單晶矽層上方的記憶體堆疊體的通道結構。所述記憶體堆疊體能夠包括交錯的導體層和介電質層。根據一些實施例，所述通道結構包括延伸到第一單晶矽層中並且包括單晶矽的下插塞。在一些實施例中，為了形成記憶體堆疊體，在第一單晶矽層上形成包括交錯的犧牲層和介電質層的介電質堆疊體，並且透過利用導體層替換介電質堆疊體中的犧牲層來形成記憶體堆疊體。例如，可以蝕刻垂直地延伸通過介電質堆疊體的縫隙開口，在介電質堆疊體中的犧牲層可以透過縫隙開口利用導體層來替換，並且間隔體和導體層可以隨後被沉積到縫隙開口中。在一些實施例中，為了形成通道結構，將通道孔蝕刻通過介電質堆疊體並且進入到第一單晶矽層中，下插塞從第一單晶矽磊晶生長到通道孔的底部，並且隨後沿著通道孔的側壁並且在下插塞上方沉積記憶體膜和半導體通道。
如在第6A圖中所圖示的，在第一單晶矽層610上形成包括交錯的導體層和介電質層的記憶體堆疊體612。能夠形成垂直地延伸通過記憶體堆疊體612的通道結構614。用於形成記憶體堆疊體612、通道結構614以及諸如縫隙結構和TAC的其他部件的製造過程基本上類似於用於形成上文關於第5D圖所描述的對應物的那些過程，並且因此不再重複。
方法1000進行到步驟1008，如在第10圖中所圖示的，其中互連層被形成在記憶體堆疊體上方。所述互連層能夠包括被電連接到通道結構的位元線。如在第6A圖中所圖示的，陣列互連層616被形成在記憶體堆疊體612上方。陣列互連層616能夠包括一個或複數個ILD層以及其中的互連，包括位元線618，其使用複數個過程來形成。例如，所述互連能夠包括透過一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或者其任何組合）沉積的導電材料。所述ILD層能夠包括透過一種或多種薄膜沉積過程（包括但不限於CVD、PVD、ALD或者其任何組合）沉積的介電質材料。在一些實施例中，鈍化層619（例如，ILD層）被形成在陣列互連層616的位元線618上，如在第6A圖中所示的。在一些實施例中，陣列互連層616不包括位元線618上的鈍化層619。
方法1000進行到步驟1010，如在第10圖中所圖示的，其中第二單晶矽層被從第二基底轉移到第一互連層上。從其轉移第二單晶矽層的供體基底可以是與從其轉移第一單晶矽層的基底相同的基底或不同的供體基底。如在第6B圖中所圖示的，在第二矽基底622中形成第二單晶矽層624並且使用去鍵合過程將其轉移到陣列互連層616上，導致在第二單晶矽層624與陣列互連層之間的第二鍵合介面620。在一些實施例中，第二單晶矽層624被形成在鈍化層619上，如在第6B圖中所示的。在一些實施例中，第二單晶矽層624被直接形成在位元線618上，在其之間沒有鈍化層619。可以使用離子佈植和/或熱擴散在第二單晶矽層624中形成井區。用於形成和轉移第二單晶矽層624的製造過程基本上類似於用於形成上文關於第5B圖和第5C圖所描述的對應物的那些過程，並且因此不再重複。
方法1000進行到步驟1012，如在第10圖中所圖示的，其中第二半導體元件被形成在第二單晶矽層上方。在一些實施例中，所述半導體元件包括周邊元件層。在一些實施例中，所述半導體元件包括垂直地延伸通過記憶體堆疊體的通道結構。
如在第6C圖中所圖示的，在第二單晶矽層624上形成包括交錯的導體層和介電質層的記憶體堆疊體626。能夠形成垂直地延伸通過記憶體堆疊體626的通道結構632。用於形成記憶體堆疊體626、通道結構632以及諸如縫隙結構和TAC的其他部件的製造過程基本上類似於用於形成上文關於第5D圖所描述的對應物的製造過程，並且因此不再重複。如在第6C圖中所圖示的，陣列互連層628被形成在記憶體堆疊體626上方。陣列互連層628能夠包括一個或複數個ILD層以及其中的互連，包括位元線630，其使用複數個過程來形成。用於形成陣列互連層628的製造過程基本上類似於用於形成上文關於第6A圖所描述的對應物的製造過程，並且因此不再重複。
應當理解，能夠連續地重複上述用於轉移單晶矽層並且在單晶矽層上形成記憶體堆疊體和通道結構的製造過程，以增加在多堆疊3D記憶體裝置中的記憶體堆疊體的數量。
根據本公開的一個方面，一種3D記憶體裝置，包括：基底，在所述基底上方的第一單晶矽層，在所述第一單晶矽層上方的第一記憶體堆疊體，垂直地延伸通過所述第一記憶體堆疊體的第一通道結構，並且在所述第一記憶體堆疊體上方的第一互連層。所述第一記憶體堆疊體包括第一複數個交錯的導體層和介電質層。所述第一通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的第一下插塞。所述第一互連層包括被電連接到所述第一通道結構的第一位元線。
在一些實施例中，所述第一堆疊間插塞的厚度處在約1 μm與約100 μm之間。
在一些實施例中，所述第一單晶矽層至少沿著所述第一記憶體堆疊體的寬度橫向地延伸。
在一些實施例中，所述3D記憶體裝置還包括在所述基底與所述第一單晶矽層之間的第一鍵合介面。
在一些實施例中，所述第一下插塞從所述第一單晶矽層磊晶生長。
在一些實施例中，所述第一通道結構包括：包括多晶矽的第一上插塞以及沿著所述第一通道結構的側壁的第一記憶體膜和第一半導體通道。根據一些實施例，所述第一半導體通道處在所述第一上插塞與所述第一下插塞之間並且分別與其相接觸。
在一些實施例中，所述3D記憶體裝置還包括垂直地延伸通過所述第一記憶體堆疊體到所述第一單晶矽層的縫隙結構。
在一些實施例中，所述3D記憶體裝置還包括垂直地處在所述基底與所述第一單晶矽層之間並且被電連接到所述第一位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括垂直地延伸通過所述第一記憶體堆疊體並且被電連接到所述周邊元件層的陣列觸點（TAC）。
在一些實施例中，所述3D記憶體裝置還包括在所述第一互連層上方並且被電連接到所述第一位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括在所述第一單晶矽層上並且在所述第一記憶體堆疊體旁邊並且被電連接到所述第一位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括在所述第一互連層上方的第二單晶矽層、在所述第二單晶矽層上方的第二記憶體堆疊體、垂直地延伸通過所述第二記憶體堆疊體的第二通道結構，以及在所述第二記憶體堆疊體上方的第二互連層。在一些實施例中，所述第二記憶體堆疊體包括第二複數個交錯的導體層和介電質層，所述第二通道包括延伸到所述第二單晶矽層中並且包括單晶矽的第二下插塞，並且所述第二互連層包括被電連接到所述第二通道結構的第二位元線。
在一些實施例中，所述3D記憶體裝置還包括在所述第一互連層與所述第二單晶矽層之間的第二鍵合介面。
在一些實施例中，所述第二單晶矽層被直接設置在所述第一位元線上。在一些實施例中，所述第二單晶矽層包括在所述第一互連層與所述第二記憶體堆疊體之間的井區。
根據本公開的另一方面，一種3D記憶體裝置，包括：基底，在所述基底上方的第一記憶體堆疊體，垂直地延伸通過所述第一記憶體堆疊體的第一通道結構，在所述第一記憶體堆疊體上方的第一互連層，直接在所述第一位元線上的單晶矽層，在所述單晶矽層上方的第二記憶體堆疊體，垂直地延伸通過所述第二記憶體堆疊體的第二通道結構，以及在所述第二記憶體堆疊體上方的第二互連層。所述第一記憶體堆疊體包括第一複數個交錯的導體層和介電質層。所述第一互連層包括被電連接到所述第一通道結構的第一位元線。所述第二記憶體堆疊體包括第二複數個交錯的導體層和介電質層。所述第二通道結構包括延伸到所述單晶矽層中並且包括單晶矽的下插塞。所述第二互連層包括被電連接到所述第二通道結構的第二位元線。
在一些實施例中，所述3D記憶體裝置還包括垂直地處在所述基底與所述第一記憶體堆疊體之間並且分別被電連接到所述第一位元線和所述第二位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括在所述第二互連層上方並且分別被電連接到所述第一位元線和所述第二位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括在所述單晶矽層上並且在所述第二記憶體堆疊體旁邊並且分別被電連接到所述第一位元線和所述第二位元線的周邊元件層。
在一些實施例中，所述3D記憶體裝置還包括在所述基底與所述第一記憶體堆疊體之間的單晶矽層。根據一些實施例，所述第一通道結構包括延伸到另一單晶矽層中並且包括單晶矽的另一下插塞。
在一些實施例中，所述3D記憶體裝置還包括在所述第一互連層與所述單晶矽層之間的鍵合介面以及在所述基底與所述另一單晶矽層之間的另一鍵合介面。
在一些實施例中，所述單晶矽層包括處在所述第一互連層與所述第二互連層之間的井區。
根據本公開的又一方面，公開了一種用於形成3D記憶體裝置的方法。第一半導體元件被形成在第一基底上。第一單晶矽層被從第二基底轉移到所述第一基底上的所述第一半導體元件上。包括交錯的犧牲層和介電質層的介電質堆疊體被形成在所述單晶矽層上。形成垂直地延伸通過所述介電質堆疊體的通道結構。所述通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的下插塞。包括交錯的導體層和介電質層的記憶體堆疊體是透過利用導體層替換所述介電質堆疊體中的犧牲層而形成的。形成在記憶體堆疊體上方並且包括被電連接到所述通道結構的位元線的互連層。
在一些實施例中，為了從所述第二基底轉移所述第一單晶矽層，在所述第二基底中形成異質介面，所述第二基底和所述第一基底以面對面的方式鍵合，並且所述第一單晶矽沿著所述第二基底中的所述異質介面從所述第二基底分離以留下所述第一單晶矽層。
在一些實施例中，所述鍵合包括矽-介電質鍵合。
在一些實施例中，為了在所述第二基底中形成異質介面，摻雜劑被植入到所述第二基底中。在一些實施例中，所述摻雜劑包括氫。
在一些實施例中，所述第一單晶矽層的厚度處在約1 μm與約100 μm之間。
在一些實施例中，為了形成所述通道結構，通道孔被蝕刻通過所述介電質堆疊體並且進入到所述第一單晶矽層中，所述下插塞從所述第一單晶矽層磊晶生長到所述通道孔的底部部分中，並且記憶體膜和半導體通道隨後沿著所述通道孔的側壁並且在所述下插塞上方沉積。
在一些實施例中，為了形成記憶體堆疊體，對垂直地延伸通過所述介電質堆疊體的縫隙開口進行蝕刻，透過所述縫隙開口利用所述導體層來替換在所述介電質堆疊體中的所述犧牲層，並且間隔體和導體層隨後被沉積到所述縫隙開口中。
在一些實施例中，所述第一半導體元件包括周邊元件或者垂直地延伸通過另一記憶體堆疊體的另一通道結構。
在一些實施例中，第二單晶矽層被從所述第二徹底轉移到所述第一基底上方的互連層上，並且在所述第二單晶矽層上方形成第二半導體元件。
在一些實施例中，所述第二半導體元件包括周邊元件或者垂直地延伸通過另一記憶體堆疊體的另一通道結構。
在一些實施例中，所述第二半導體元件被直接形成在所述位元線上。
在一些實施例中，在形成所述第二半導體元件之前，在所述第二半導體元件與所述位元線之間形成層間介電質（ILD）層。
對具體實施例的前述描述將揭示本公開的一般性質，他人能夠透過應用本領域技術範圍內的知識容易地修改和/或調整對這樣的特定實施例的各種應用，而無需過多的實驗，而不背離本公開的一般概念。因此，基於在本文中給出的教導和指導，這樣的調整和修改旨在落入所公開的實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上文已經借助於示出特定功能以及其關係的實施方式的功能構建塊描述了本公開的實施例。為了便於描述，在本文中已經任意定義了這些功能構建塊的邊界。可以定義備選邊界，只要適當地進行指定的功能以及其關係即可。
發明內容和摘要部分可以闡述發明人所預期的本公開的一個或複數個但不是所有示例性實施例，因此，並不旨在以任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應當受到任何上述示例性實施例的限制，而應當僅根據所附申請專利範圍以及其等同物來限定。
100、200:3D記憶體裝置 102、202、302、502:基底 104、115、197、504、604:周邊元件層 105:單晶矽層 106、506:電晶體 107、542、612、626:記憶體堆疊體 108、198、508、606:周邊互連層 109、544:通道結構 103、110、112、114、176、184、192:記憶體陣列元件結構 111、356、454、534、554、616、628:陣列互連層 113、358、536、556、618、630:位元線 116、123、182、324、426、511、608:第一鍵合介面 118、236、422、610:第一單晶矽層 119:通孔觸點 120、210、304、448、514:第一記憶體堆疊體 122、212、310、410、516:第一通道結構 124、214、312、342、412、440、518:記憶體膜 126、216、314、330、344、414、442、520:半導體通道 128、218、316、346、416、444、522:上插塞 130、154、170、220、242、318、418、524、545:下插塞 132、222、246、348、446、546:縫隙結構 134、224、248、350、452、528、548:貫穿陣列觸點 136、228、352:位元線觸點 138、226、354:字元線觸點 140、178、232:第一陣列互連層 142、180、234:第一位元線 144、619:鈍化層 145、160、175、360:矽通孔 125、146、191、250、338、538、620:第二鍵合介面 148、256、624:第二單晶矽層 150、238、306、450:第二記憶體堆疊體 152、240、326、438:第二通道結構 156、188、252:第二陣列互連層 158、190、254:第二位元線 162、195、552:第三鍵合介面 164、558:第三單晶矽層 166、308:第三記憶體堆疊體 168、340:第三通道結構 172、193:第三陣列互連層 174、194:第三位元線 196、512、532:單晶矽層 320:第一堆疊間插塞 322、336、430:介電質 334:第二堆疊間插塞 402、502、602:第一矽基底 404、428:第一介電質堆疊體 406、434:犧牲層 432:第二介電質堆疊體 420、510、622:第二矽基底 424、513、533:異質介面 408、436:介電質層 449:導體層 700、800、900、1000:方法 702、704、706、708、710、712、714、802、804、806、902、904、906、908、910、912、1002、1004、1006、1008、1010、1012:步驟 x、y:方向
被包含在本文中並且形成說明書的一部分的圖式示出了本公開的實施例，並且與說明書一起進一步用於解釋本公開的原理並且使得本領域技術人員能夠製造和使用本公開。 第1A圖圖示了根據本公開的一些實施例的多堆疊3D記憶體裝置的一個示例的截面。 第1B圖圖示了根據本公開的一些實施例的多堆疊3D記憶體裝置的另一示例的截面。 第1C圖圖示了根據本公開的一些實施例的多堆疊3D記憶體裝置的又一示例的截面。 第2圖圖示了根據本公開的一些實施例的具有轉移的互連層的示例性多堆疊3D記憶體裝置的截面。 第3圖圖示了根據本公開的一些實施例的示例性多堆疊3D記憶體裝置的截面。 第4A-4J圖圖示了根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性製造過程。 第5A-5J圖圖示了根據本公開的一些實施例的用於形成具有轉移的互連層的多堆疊3D記憶體裝置的示例性製造過程。 第6A-6C圖圖示了根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性製造過程。 第7圖是根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性方法的流程圖。 第8圖是根據本公開的一些實施例的用於轉移單晶矽層的示例性方法的流程圖。 第9圖是根據本公開的一些實施例的用於形成具有轉移的互連層的多堆疊3D記憶體裝置的示例性方法的流程圖。 第10圖是根據本公開的一些實施例的用於形成多堆疊3D記憶體裝置的示例性方法的流程圖。 將參考圖式來描述本公開的實施例。
100:3D記憶體裝置
102:基底
104:周邊元件層
106:電晶體
108:周邊互連層
110、112、114:記憶體陣列元件結構
116:第一鍵合介面
118:第一單晶矽層
120:第一記憶體堆疊體
122:第一通道結構
124:記憶體膜
126:半導體通道
128:上插塞
130、154、170:下插塞
132:縫隙結構
134:貫穿陣列觸點
136:位元線觸點
138:字元線觸點
140:第一陣列互連層
142:第一位元線
144:鈍化層
145、160、175:矽通孔
125、146:第二鍵合介面
148:第二單晶矽層
150:第二記憶體堆疊體
152、240、326、438:第二通道結構
156:第二陣列互連層
158:第二位元線
162:第三鍵合介面
164:第三單晶矽層
166:第三記憶體堆疊體
168:第三通道結構
172:第三陣列互連層
174:第三位元線
x、y:方向

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 基底； 在所述基底上方的第一單晶矽層； 在所述第一單晶矽層上方的包括第一複數個交錯的導體層和介電質層的第一記憶體堆疊體； 垂直地延伸通過所述第一記憶體堆疊體的第一通道結構，所述第一通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的第一下插塞；以及 在所述第一記憶體堆疊體上方並且包括被電連接到所述第一通道結構的第一位元線的第一互連層。
  2. 如請求項1所述的3D記憶體裝置，其中，所述第一單晶矽層的厚度處在約1 μm與約100 μm之間。
  3. 如請求項1所述的3D記憶體裝置，其中，所述第一單晶矽層至少沿著所述第一記憶體堆疊體的寬度橫向地延伸。
  4. 如請求項1所述的3D記憶體裝置，還包括處在所述基底與所述第一單晶矽層之間的第一鍵合介面。
  5. 如請求項1所述的3D記憶體裝置，其中，所述第一下插塞從所述第一單晶矽層磊晶生長。
  6. 如請求項1所述的3D記憶體裝置，其中： 所述第一通道結構包括：包括多晶矽的第一上插塞，以及沿著所述第一通道結構的側壁的第一記憶體膜和第一半導體通道；並且 所述第一半導體通道處在所述第一上插塞與所述第一下插塞之間並且分別與所述第一上插塞和所述第一下插塞相接觸。
  7. 如請求項1所述的3D記憶體裝置，還包括垂直地延伸通過所述第一記憶體堆疊體到所述第一單晶矽層的縫隙結構。
  8. 如請求項1所述的3D記憶體裝置，還包括垂直地處在所述基底與所述第一單晶矽層之間並且被電連接到所述第一位元線的周邊元件層。
  9. 如請求項8所述的3D記憶體裝置，還包括垂直地延伸通過所述第一記憶體堆疊體並且被電連接到所述周邊元件層的貫通陣列觸點（TAC）。
  10. 如請求項1所述的3D記憶體裝置，還包括在所述第一互連層上方並且被電連接到所述第一位元線的周邊元件層。
  11. 如請求項1所述的3D記憶體裝置，還包括在所述第一單晶矽層上並且在所述第一記憶體堆疊體旁邊並且被電連接到所述第一位元線的周邊元件層。
  12. 如請求項1所述的3D記憶體裝置，還包括： 在所述第一互連層上方的第二單晶矽層； 在所述第二單晶矽層上方的包括第二複數個交錯的導體層和介電質層的第二記憶體堆疊體； 垂直地延伸通過所述第二記憶體堆疊體的第二通道結構，所述第二通道結構包括延伸到所述第二單晶矽層中並且包括單晶矽的第二下插塞；以及 在所述第二記憶體堆疊體上方並且包括被電連接到所述第二通道結構的第二位元線的第二互連層。
  13. 如請求項12所述的3D記憶體裝置，還包括處在所述第一互連層與所述第二單晶矽層之間的第二鍵合介面。
  14. 如請求項12所述的3D記憶體裝置，其中，所述第二單晶矽層被直接設置在所述第一位元線上。
  15. 如請求項14所述的3D記憶體裝置，其中，所述第二單晶矽層包括處在所述第一互連層與所述第二記憶體堆疊體之間的井區。
  16. 一種三維（3D）記憶體裝置，包括： 基底； 在所述基底上方的包括第一複數個交錯的導體層和介電質層的第一記憶體堆疊體； 垂直地延伸通過所述第一記憶體堆疊體的第一通道結構； 在所述第一記憶體堆疊體上方並且包括被電連接到所述第一通道結構的第一位元線的第一互連層； 直接在所述第一位元線上的單晶矽層； 在所述單晶矽層上方的包括第二複數個交錯的導體層和介電質層的第二記憶體堆疊體； 垂直地延伸通過所述第二記憶體堆疊體的第二通道結構，所述第二通道結構包括延伸到所述單晶矽層中並且包括單晶矽的下插塞；以及 在所述第二記憶體堆疊體上方並且包括被電連接到所述第二通道結構的第二位元線的第二互連層。
  17. 一種用於形成三維（3D）記憶體裝置的方法，包括： 在第一基底上形成第一半導體元件； 將第一單晶矽層從第二基底轉移到所述第一基底上的所述第一半導體元件上； 在所述第一單晶矽層上形成包括交錯的犧牲層和介電質層的介電質堆疊體； 形成垂直地延伸通過所述介電質堆疊體的通道結構，所述通道結構包括延伸到所述第一單晶矽層中並且包括單晶矽的下插塞； 透過利用所述導體層替換所述介電質堆疊體中的所述犧牲層來形成包括交錯的導體層和所述介電質層的記憶體堆疊體；以及 形成在所述記憶體堆疊體上方並且包括被電連接到所述通道結構的位元線的互連層。
  18. 如請求項17所述的方法，其中，從所述第二基底轉移所述第一單晶矽層包括： 在所述第二基底中形成異質介面； 以面對面的方式將所述第二基底與所述第一基底鍵合；並且 沿著所述第二基底中的所述異質介面將所述第一單晶矽層從所述第二基底分離以留下所述第一單晶矽層。
  19. 如請求項18所述的方法，其中，所述鍵合包括矽-介電質鍵合。
  20. 如請求項17所述的方法，還包括： 將第二單晶矽層從所述第二基底轉移到所述第一基底上方的所述互連層上；並且 在所述第二單晶矽層上方形成第二半導體元件。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN110896669B (zh) 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
WO2021087763A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
CN111033739B (zh) * 2019-11-05 2022-06-28 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
CN110998844A (zh) 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
CN111211126B (zh) * 2020-01-13 2023-12-12 长江存储科技有限责任公司 三维存储器及其形成方法
US11289130B2 (en) 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
TWI719927B (zh) * 2020-08-20 2021-02-21 旺宏電子股份有限公司 記憶體裝置
CN112289797A (zh) * 2020-10-28 2021-01-29 长江存储科技有限责任公司 一种外围电路及三维存储器
KR20220092539A (ko) * 2020-11-05 2022-07-01 샌디스크 테크놀로지스 엘엘씨 상이한 티어들에 걸친 공유 워드 라인 드라이버를 포함하는 3차원 메모리 디바이스 및 이를 제조하기 위한 방법들
US11501821B2 (en) 2020-11-05 2022-11-15 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
US11322483B1 (en) 2020-11-05 2022-05-03 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
CN112614853B (zh) * 2020-12-01 2023-05-12 长江存储科技有限责任公司 一种三维存储器件及其形成方法
CN112840454A (zh) 2021-01-15 2021-05-25 长江存储科技有限责任公司 垂直存储器件
CN112802855B (zh) * 2021-03-27 2023-06-02 长江存储科技有限责任公司 三维存储器件及其制造方法、以及三维存储器
CN113519055B (zh) * 2021-06-07 2023-07-21 长江存储科技有限责任公司 三维存储装置及其形成方法
CN113555369A (zh) * 2021-07-13 2021-10-26 维沃移动通信有限公司 存储装置、制备方法及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201834221A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體元件的混和鍵合接觸結構
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JPH11220103A (ja) * 1998-01-30 1999-08-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
JP2005142260A (ja) * 2003-11-05 2005-06-02 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
JP4814498B2 (ja) 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
KR100678462B1 (ko) * 2004-11-16 2007-02-02 삼성전자주식회사 단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들및 그 제조방법들
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US9099526B2 (en) * 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2011233831A (ja) * 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
WO2012071100A1 (en) * 2010-09-08 2012-05-31 William Marsh Rice University Siox-based nonvolatile memory architecture
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8557632B1 (en) * 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
CN102693946B (zh) * 2012-06-11 2017-04-05 上海华虹宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
KR101263182B1 (ko) * 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
KR102081195B1 (ko) * 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9362300B2 (en) * 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
CN104701323B (zh) * 2015-03-16 2017-12-19 武汉新芯集成电路制造有限公司 一种存储结构
TWI549129B (zh) * 2015-03-20 2016-09-11 旺宏電子股份有限公司 具有解碼器及局部字元線驅動器之三維反及閘記憶體
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
TWI611607B (zh) * 2015-12-15 2018-01-11 旺宏電子股份有限公司 三維記憶體元件
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102473664B1 (ko) * 2016-01-19 2022-12-02 삼성전자주식회사 Tsv 구조체를 가진 다중 적층 소자
JP6581012B2 (ja) * 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US9711228B1 (en) * 2016-05-27 2017-07-18 Micron Technology, Inc. Apparatus and methods of operating memory with erase de-bias
US9748265B1 (en) * 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
JP6721696B2 (ja) * 2016-09-23 2020-07-15 キオクシア株式会社 メモリデバイス
KR101799069B1 (ko) * 2017-02-28 2017-11-20 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
CN108807411B (zh) * 2017-04-28 2023-06-27 三星电子株式会社 三维半导体存储器装置
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107863348B (zh) * 2017-11-01 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110010620B (zh) 2017-11-21 2021-04-13 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
CN108511449B (zh) * 2018-03-14 2020-11-10 成都信息工程大学 一种三维nand型存储器下选择管的实现方法
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN108615733B (zh) * 2018-06-21 2023-12-19 长江存储科技有限责任公司 半导体结构及其形成方法
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
CN108847413B (zh) * 2018-08-31 2024-07-19 长江存储科技有限责任公司 3d存储器件
CN109524410B (zh) * 2018-11-23 2020-07-28 长江存储科技有限责任公司 形成三维存储器的方法
CN109524409B (zh) * 2018-11-23 2020-04-10 长江存储科技有限责任公司 形成三维存储器的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201834221A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體元件的混和鍵合接觸結構
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構

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