JP7292393B2 - 転写された相互接続層を有する3次元メモリデバイスおよびそれらを形成するための方法 - Google Patents
転写された相互接続層を有する3次元メモリデバイスおよびそれらを形成するための方法 Download PDFInfo
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Description
本出願は、2018年12月18日に出願された中国特許出願第201811547690.7号の優先権の利益を主張する、「THREE-DIMENSIONAL MEMORY DEVICES HAVING TRANSFERRED INTERCONNECT LAYER AND METHODS FOR FORMING THE SAME」と題する2019年4月9日に出願された国際出願第PCT/CN2019/081957号の継続出願であり、その両方は、その全体が参照により本明細書に組み込まれる。本出願はまた、「MULTI-DECK THREE-DIMENSIONAL MEMORY DEVICES AND METHODS FOR FORMING THE SAME」と題する同じ日付に出願された同時係属の米国出願第________号、すなわち、代理人整理番号第10018-01-0041-US号、および「MULTI-STACK THREE-DIMENSIONAL MEMORY DEVICES AND METHODS FOR FORMING THE SAME」と題する同じ日付に出願された同時係属の米国出願第________号、すなわち、代理人整理番号第10018-01-0041-US2号に関し、その両方は、その全体が参照により本明細書に組み込まれる。
102 基板
103 メモリアレイデバイス構造
104 周辺デバイス層
105 単結晶シリコン層
106 トランジスタ
107 メモリスタック
108 周辺相互接続層
109 チャネル構造
110 第1のメモリアレイデバイス構造
111 アレイ相互接続層
112 第2のメモリアレイデバイス構造
113 ビットライン
114 第3のメモリアレイデバイス構造
115 周辺デバイス層
116 第1のボンディング界面
117 トランジスタ
118 第1の単結晶シリコン層
119 ビアコンタクト
120 第1のメモリスタック
122 第1のチャネル構造
123 第1のボンディング界面
124 メモリ膜
125 第2のボンディング界面
126 半導体チャネル
128 上側プラグ
130 下側プラグ
132 スリット構造
134 アレイ貫通コンタクト(TAC)
136 ビットラインコンタクト
138 ワードラインコンタクト
140 第1のアレイ相互接続層
142 第1のビットライン
144 パッシベーション層
145 シリコン貫通ビア(TSV)
146 第2のボンディング界面
148 第2の単結晶シリコン層
150 第2のメモリスタック
152 第2のチャネル構造
154 下側プラグ
156 第2のアレイ相互接続層
158 第2のビットライン
160 シリコン貫通ビア(TSV)
162 第3のボンディング界面
164 第3の単結晶シリコン層
166 第3のメモリスタック
168 第3のチャネル構造
170 下側プラグ
172 第3のアレイ相互接続層
174 第3のビットライン
175 シリコン貫通ビア(TSV)
176 第1のメモリアレイデバイス構造
178 第1のアレイ相互接続層
180 第1のビットライン
182 第1のボンディング界面
184 第2のメモリアレイデバイス構造
188 第2のアレイ相互接続層
190 第2のビットライン
191 第2のボンディング界面
192 第3のメモリアレイデバイス構造
193 第3のアレイ相互接続層
194 第3のビットライン
195 第3のボンディング界面
196 単結晶シリコン層
197 周辺デバイス層
198 周辺相互接続層
200 マルチスタック3Dメモリデバイス
202 基板
210 第1のメモリスタック
212 第1のチャネル構造
214 メモリ膜
216 半導体チャネル
218 上側プラグ
220 下側プラグ
222 スリット構造
224 アレイ貫通コンタクト(TAC)
226 ワードラインコンタクト
228 ビットラインコンタクト
230 第1のボンディング界面
232 第1のアレイ相互接続層
234 第1のビットライン
236 第1の単結晶シリコン層
238 第2のメモリスタック
240 第2のチャネル構造
242 下側プラグ
246 スリット構造
248 アレイ貫通コンタクト(TAC)
250 第2のボンディング界面
252 第2のアレイ相互接続層
254 第2のビットライン
256 第2の単結晶シリコン層
300 マルチデッキ3Dメモリデバイス
302 基板
304 第1のメモリデッキ
306 第2のメモリデッキ
308 第3のメモリデッキ
310 第1のチャネル構造
312 メモリ膜
314 半導体チャネル
316 上側プラグ
318 下側プラグ
320 第1のデッキ間プラグ
322 誘電体
324 第1のボンディング界面
326 第2のチャネル構造
328 メモリ膜
330 半導体チャネル
332 上側プラグ
334 第2のデッキ間プラグ
336 誘電体
338 第2のボンディング界面
340 第3のチャネル構造
342 メモリ膜
344 半導体チャネル
346 上側プラグ
348 スリット構造
350 アレイ貫通コンタクト(TAC)
352 ビットラインコンタクト
354 ワードラインコンタクト
356 アレイ相互接続層
358 ビットライン
360 シリコン貫通ビア(TSV)
402 第1のシリコン基板
404 第1の誘電体デッキ
406 犠牲層
408 第2の誘電体層
410 第1のチャネル構造
412 メモリ膜
414 半導体チャネル
416 上側プラグ
418 下側プラグ
420 第2のシリコン基板
422 第1の単結晶シリコン層
424 不均一界面
426 第1のボンディング界面
428 第1のデッキ間プラグ
430 誘電体
432 第2の誘電体デッキ
434 犠牲層
436 誘電体層
438 第2のチャネル構造
440 メモリ膜
442 半導体チャネル
444 上側プラグ
446 スリット構造
448 第1のメモリデッキ
449 導体層
450 第2のメモリデッキ
452 アレイ貫通コンタクト(TAC)
454 アレイ相互接続層
502 第1のシリコン基板
504 周辺デバイス層
506 トランジスタ
508 周辺相互接続層
510 第2のシリコン基板
511 第1のボンディング界面
512 第1の単結晶シリコン層
513 不均一界面
514 第1のメモリスタック
516 第1のチャネル構造
518 メモリ膜
520 半導体チャネル
522 上側プラグ
524 下側プラグ
526 スリット構造
528 アレイ貫通コンタクト(TAC)
532 第2の単結晶シリコン層
533 不均一界面
534 アレイ相互接続層
536 ビットライン
538 第2のボンディング界面
542 メモリスタック
544 チャネル構造
545 下側プラグ
546 スリット構造
548 アレイ貫通コンタクト(TAC)
552 第3のボンディング界面
554 アレイ相互接続層
556 ビットライン
558 第3の単結晶シリコン層
602 第1のシリコン基板
604 周辺デバイス層
606 周辺相互接続層
608 第1のボンディング界面
610 第1の単結晶シリコン層
612 メモリスタック
614 チャネル構造
616 アレイ相互接続層
618 ビットライン
619 パッシベーション層
620 第2のボンディング界面
622 第2のシリコン基板
624 第2の単結晶シリコン層
626 メモリスタック
628 アレイ相互接続層
630 ビットライン
632 チャネル構造
Claims (17)
- 3次元(3D)メモリデバイスを形成するための方法であって、
交互配置された犠牲層および誘電体層を備えるメモリスタックを、第1の基板の上方に形成するステップと、
前記メモリスタックを通って垂直に延在するチャネル構造を形成するステップと、
第2の基板の中に単結晶シリコン層を形成するステップと、
ビットラインを備える相互接続層を、前記第2の基板の上方の前記単結晶シリコン層の上に形成するステップと、
前記相互接続層の中の前記ビットラインが前記チャネル構造に電気的に接続されるように、前記単結晶シリコン層およびその上に形成された前記相互接続層を前記第2の基板から前記第1の基板の上方の前記メモリスタックの上に転写するステップと
を備え、
前記単結晶シリコン層を形成するステップが、前記第2の基板の中に不均一界面を形成するステップを備え、
前記単結晶シリコン層および前記相互接続層を転写するステップが、
前記単結晶シリコン層およびその上に形成された前記相互接続層を、前記第2の基板の中の前記不均一界面に沿って前記第2の基板から分割するステップと、
前記単結晶シリコン層およびその上に形成された前記相互接続層と前記第1の基板とを、向かい合わせてボンディングするステップとを備える、方法。 - 前記第2の基板の中に前記不均一界面を形成するステップが、前記第2の基板の中にドーパントを注入するステップを備える、請求項1に記載の方法。
- 前記ドーパントが水素を備える、請求項2に記載の方法。
- 前記ボンディングがハイブリッドボンディングを備える、請求項1に記載の方法。
- 前記単結晶シリコン層の厚さが約1μmと約100μmとの間にある、請求項1に記載の方法。
- 前記単結晶シリコン層および前記相互接続層を転写した後、前記単結晶シリコン層の上方に半導体デバイスを形成するステップをさらに備える、請求項1に記載の方法。
- 前記半導体デバイスが、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を備える、請求項6に記載の方法。
- 前記相互接続層を形成するステップが、1つまたは複数の層間誘電体(ILD)層の中に前記ビットラインを形成するステップを備える、請求項1に記載の方法。
- 3次元(3D)メモリデバイスを形成するための方法であって、
第1の基板の上方に半導体デバイスを形成するステップと、
第2の基板の中に単結晶シリコン層を形成するステップと、
相互接続部を備える相互接続層を、前記第2の基板の上方の前記単結晶シリコン層の上に形成するステップと、
前記相互接続部が前記半導体デバイスに電気的に接続され、かつ前記単結晶シリコン層が前記相互接続層の上方になるように、前記単結晶シリコン層およびその上に形成された前記相互接続層を、前記第2の基板から前記第1の基板の上方の前記半導体デバイスの上に転写するステップと、
交互配置された犠牲層および誘電体層を備えるメモリスタックを、前記単結晶シリコン層の上方に形成するステップと、
前記メモリスタックを通って垂直に延在するチャネル構造を形成するステップとを備え、前記チャネル構造が、前記単結晶シリコン層の中まで延在し単結晶シリコンを備える、下側プラグを備える、
方法。 - 前記チャネル構造を形成するステップが、
前記単結晶シリコン層から前記チャネル構造の下側端部において前記下側プラグをエピタキシャル成長させるステップと、
その次に前記チャネル構造の側壁に沿って前記下側プラグの上方にメモリ膜および半導体チャネルを堆積させるステップとを備える、
請求項9に記載の方法。 - 前記単結晶シリコン層を形成するステップが、前記第2の基板の中に不均一界面を形成するステップを備える、請求項9に記載の方法。
- 前記第2の基板の中に前記不均一界面を形成するステップが、前記第2の基板の中にドーパントを注入するステップを備える、請求項11に記載の方法。
- 前記ドーパントが水素を備える、請求項12に記載の方法。
- 前記単結晶シリコン層および前記相互接続層を転写するステップが、
前記単結晶シリコン層およびその上に形成された前記相互接続層を、前記第2の基板の中の前記不均一界面に沿って前記第2の基板から分割するステップと、
前記単結晶シリコン層およびその上に形成された前記相互接続層と前記第1の基板とを、向かい合わせてボンディングするステップとを備える、
請求項11に記載の方法。 - 前記ボンディングがハイブリッドボンディングを備える、請求項14に記載の方法。
- 前記単結晶シリコン層の厚さが約1μmと約100μmとの間にある、請求項9に記載の方法。
- 前記半導体デバイスが、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を備える、請求項9に記載の方法。
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