本開示の実施形態は、添付の図面を参照しながら説明される。
特定の構成および配置が説明されるが、このことが例示のために行われるにすぎないことを理解されたい。本開示の趣旨および範囲から逸脱することなく、他の構成および配置が使用され得ることを、当業者は認識されよう。本開示が様々な他の適用例においても採用され得ることが、当業者には明らかである。
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における言及は、説明する実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含み得るとは限らないことに、留意されたい。その上、そのような句は、必ずしも同じ実施形態に言及するとは限らない。さらに、特定の特徴、構造、または特性が、実施形態に関して説明されるとき、明示的に説明されるか否かにかかわらず、それは他の実施形態に関してそのような特徴、構造、または特性を生み出すために当業者の知識内にあることになる。
一般に、用語は、少なくとも部分的には文脈における使用から理解され得る。たとえば、本明細書で使用する「1つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、もしくは特性を単数の観念で説明するために使用されてよく、または特徴、構造、もしくは特性の組合せを複数の観念で説明するために使用されてよい。同様に、「a」、「an」、または「the」などの用語も同じく、少なくとも部分的に文脈に応じて、単数の使用を伝えるかまたは複数の使用を伝えると理解されてよい。加えて、「に基づいて」という用語は、必ずしも要素の排他的なセットを伝えることを意図するとは限らないと理解されてよく、代わりに、再び少なくとも部分的に文脈に応じて、必ずしも明確に説明されるとは限らない追加の要素の存在を許容し得る。
「on」が、何か「の直上に」を意味するだけでなく、それらの間に中間的な特徴または層を伴う何か「の上に」という意味も含み、「above」または「over」が、何か「の上方に」または「にわたって」という意味を意味するだけでなく、それらの間に中間的な特徴または層を伴わない何か「の上方に」または「にわたって」(すなわち、何かの直上に)という意味を含むこともできるように、本開示における「の上に(on)」、「の上方に(above)」、および「にわたって(over)」の意味が最も広義に解釈されるべきであることが、容易に理解されるはずである。
さらに、「の真下に(beneath)」、「の下方に(below)」、「下側の(lower)」、「の上方に(above)」、「上側の(upper)」などの、空間的相対語は、図面の中に示すような、ある要素または機能の、別の要素または機能への関係を表すために、説明しやすいように本明細書で使用され得る。空間的相対語は、図面の中に示す向きに加えて、使用時または動作時のデバイスの異なる向きを包含することを意図する。装置は、(90度回転して、または他の向きに)別様に指向してよく、本明細書で使用する空間的相対記述語は、それに応じて同様に解釈されてよい。
本明細書で使用する「基板」という用語は、後続の材料層がその上に加えられる材料を指す。基板自体がパターン形成され得る。基板の上部に加えられた材料は、パターン形成され得るか、またはパターン形成されないままであり得る。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替として、基板は、ガラス、プラスチック、またはサファイアウエハなどの、非導電性材料から作られ得る。
本明細書で使用する「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって延在することができ、または下もしくは上にある構造の範囲よりも小さい範囲を有してもよい。さらに、層は、連続構造の厚さよりも薄い厚さを有する、均一または不均一な連続構造の領域であり得る。たとえば、層は、連続構造の上面と底面との間で、または上面および底面において、水平面の任意のペアの間に位置し得る。層は、水平に、垂直に、かつ/または先細の面に沿って、延在することができる。基板は層であり得、その中に1つまたは複数の層を含むことができ、かつ/あるいはその上に、その上方に、かつ/またはその下方に、1つまたは複数の層を有することができる。層は複数の層を含むことができる。たとえば、相互接続層は、(相互接続線および/またはビアコンタクトがその中に形成される)1つまたは複数の導体層および接触層、ならびに1つまたは複数の誘電体層を含むことができる。
本明細書で使用する「公称の/名目上」という用語は、所望の値の上方および/または下方の値の範囲と一緒に、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作に対する特性またはパラメータの所望または目標の値を指す。値の範囲は、製造プロセスにおけるわずかなばらつき、または公差に起因し得る。本明細書で使用する「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る、所与の数量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば、値の10~30%(たとえば、その値の±10%、±20%、または±30%)内で変化する、所与の数量の値を示すことができる。
本明細書で使用する「3Dメモリデバイス」という用語は、メモリストリング(memory string)が基板を基準にして垂直方向に延在するように、横方向に指向した基板の上に、(NANDメモリストリングなどの、本明細書で「メモリストリング」と呼ばれる)メモリセルトランジスタの垂直に指向した列(string)を有する、半導体デバイスを指す。本明細書で使用する「垂直の/垂直に」という用語は、基板の横方向の面に名目上直交することを意味する。
96レベル以上を有するような先端技術を用いて3D NANDメモリデバイスを製作する際に、デッキ間プラグ(「デッキ間接合部」とも呼ばれる)によって電気的に接続され得る2つ以上の積層チャネル構造を含むマルチデッキアーキテクチャが、通常は使用される。いくつかの3D NANDメモリデバイスでは、たとえば、各々がチャネル構造、ローカルコンタクト、および相互接続部を含み、かつ真下のソース層の上に築かれている、複数のメモリスタックを有することによって、メモリスタックレベルにおいてメモリセルを垂直にさらにスケールアップするために、マルチスタックアーキテクチャが使用される。しかしながら、マルチデッキアーキテクチャにおけるデッキ間プラグ、および/またはマルチスタックアーキテクチャにおけるソース層は、堆積プロセスを使用して多結晶シリコン(ポリシリコン)から作られ、多結晶シリコンは、長い輸送中のキャリア移動度損失で知られている半導体材料である。マルチデッキアーキテクチャおよび/またはマルチスタックアーキテクチャを有する3D NANDメモリデバイスの性能は、ポリシリコンのデッキ間プラグおよび/またはソース層の電気的性能によってそのように限定される。
3D NANDメモリセル密度を増大させる別の方法は、ハイブリッドボンディングプロセスを使用して1つまたは複数の3D NANDメモリデバイスチップと周辺デバイスチップとをボンディングすることである。しかしながら、ハイブリッドボンディングプロセスは、高い位置合わせ確度を必要とし、熱プロセスによって引き起こされるメタルマイグレーションに起因して、ボンディング界面において空隙を誘導することがあり、そのことは、デバイス歩留まりに影響を及ぼすことがある。その上、メモリセルのレベルおよび密度が高くなるにつれて、ビットライン密度などの相互接続部の密度が同様に高くなり、それによって、製作複雑度およびサイクル時間が増大する。
本開示による様々な実施形態は、垂直にスケーラブルな様々なタイプの3Dメモリデバイス、ならびにいくつかの他の3Dメモリデバイスと比較して、改善された性能、短縮された製作サイクル、および高い歩留まりを有する、3Dメモリデバイスを形成するための方法を提供する。単結晶シリコンデッキ間プラグを有するマルチデッキ3Dメモリデバイス、または単結晶シリコンソース層を有するマルチスタック3Dメモリデバイスを形成するために、単結晶シリコン層をシリコン基板(「ドナー基板」と呼ばれる)からメモリデバイス構造に転写するデボンディングプロセスが使用され得る。ポリシリコンをキャリア移動度がもっと大きい単結晶シリコンと置き換えることによって、デッキ間接合部およびソースにおけるセル性能がより良好な、もっと大きいセル蓄積容量が達成され得る。ハイブリッドボンディングと比較して歩留まりおよびボンディング強度が大きいシリコン誘電体ボンディングプロセスを使用して、単結晶シリコン層がメモリデバイス構造にボンディングされ得る。その上、ビットラインなどの相互接続部は、メモリデバイス構造製作と並行して専用ドナー基板の上に形成されてよく、次いで、デボンディングプロセスを使用してメモリデバイス構造に転写されてよく、そのことは、製作サイクル時間を著しく短縮できる。いくつかの実施形態では、ウエハコストをさらに節約するために、単結晶シリコン層および/または相互接続部がそこから転写されるシリコンドナー基板は、繰り返し使用され得る。
図1A~図1Cは、本開示の様々な実施形態による例示的なマルチスタック3Dメモリデバイス100の断面図の異なる例を示す。3Dメモリデバイス100は、(たとえば、メモリストリングのソース層として)単結晶シリコン層の上に形成されたメモリスタック、およびチャネル構造のアレイを各々が含む、積層メモリアレイデバイス構造を有するマルチスタックアーキテクチャを有することができる。3Dメモリデバイス100は、非モノリシック3Dメモリデバイスの一例を表す。「非モノリシック」という用語は、3Dメモリデバイスの構成要素(たとえば、周辺デバイスおよび/またはメモリアレイデバイス)が、異なる基板の上に別々に形成され、次いで、たとえば、ボンディング技法によって接合されて、3Dメモリデバイスを形成し得ることを意味する。以下で詳細に説明するように、シリコン誘電体ボンディングなどのボンディング技法は、(その上に形成された他の構造を有するかまたは有しない)単結晶シリコン層を異なる基板間で転写する「デボンディング」プロセスの一部であり得るか、またはそれと組み合わせられ得る。3Dメモリデバイス100のセル密度および製造歩留まりを大きくするために、任意の垂直の配置をなして任意の数のデバイス構造を接続するフレキシビリティを、デボンディングプロセスがもたらすことができることが理解される。セル密度をさらに大きくするために、メモリアレイデバイス構造(および、それらのメモリスタック)が垂直にスケーラブルであることも理解される。周辺デバイス層およびメモリアレイデバイス構造が任意の順序でスタッキングされ得ることがさらに理解される。たとえば、周辺デバイス層は、3Dメモリデバイス100の、下部において、上部において、または中間に配設され得る。
図1Aに示すように、3Dメモリデバイス100は基板102を含むことができ、基板102は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI:silicon on insulator)、または任意の他の好適な材料を含むことができる。いくつかの実施形態では、3Dメモリデバイス100は、基板102の上の周辺デバイス層104を含む。周辺デバイス層104は基板102「の上に」形成され得、ここで、周辺デバイス層104の全体または一部は、基板102の中(たとえば、基板102の上面の下方)かつ/または基板102の直上に形成される。周辺デバイス層104は、基板102の上に形成された複数のトランジスタ106を含むことができる。トランジスタ106の分離領域(たとえば、シャロートレンチ分離(STI:shallow trench isolation))およびドープ領域(たとえば、ソース領域およびドレイン領域)が、同様に基板102の中に形成され得る。
周辺デバイス層104は、3Dメモリデバイス100の動作を容易にするために使用される任意の好適なデジタル、アナログ、および/または混合信号の周辺回路を含むことができる。たとえば、周辺デバイス層104は、データバッファ(たとえば、ビットラインページバッファ)、デコーダ(たとえば、行デコーダまたは列デコーダ)、センス増幅器、ドライバ(たとえば、ワードラインドライバ)、チャージポンプ、電流基準もしくは電圧基準、または回路の任意の能動素子もしくは受動素子(たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ)のうちの1つまたは複数を含むことができる。いくつかの実施形態では、周辺デバイス層104は、相補型金属酸化物半導体(CMOS)技術を使用して基板102の上に形成される。
いくつかの実施形態では、周辺デバイス層104はマルチプレクサを含む。マルチプレクサ(「MUX」とも呼ばれる)とは、いくつかのアナログまたはデジタルの入力信号のうちの1つを選択し、かつ選択された入力を単一のラインの中に転送する、デバイスである。いくつかの実施形態では、マルチプレクサは、異なるメモリスタックの中の複数のチャネル構造のうちの1つを選択し、選択されたチャネル構造からの入力をビットラインページバッファおよび/またはワードラインドライバなどのデータバッファおよび/またはドライバの中に転送するように構成される。すなわち、周辺デバイス層104のデータバッファおよびドライバは、マルチプレクサを通じて複数のチャネル構造によって共有され得る。
3Dメモリデバイス100は、周辺デバイス層104との間で電気信号を伝達するために、周辺デバイス層104の上方の相互接続層(本明細書では「周辺相互接続層」108とも呼ばれる)を含むことができる。周辺相互接続層108は、横方向の相互接続線および垂直の相互接続アクセス(ビア)コンタクトを含む、複数の相互接続部(本明細書では「コンタクト」とも呼ばれる)を含むことができる。本明細書で使用する「相互接続部」という用語は、ミドルエンドオブライン(MEOL:middle-end-of-line)相互接続部およびバックエンドオブライン(BEOL:back-end-of-line)相互接続部などの、任意の好適なタイプの相互接続部を広く含むことができる。周辺相互接続層108は、相互接続部がその中で形を成すことができる1つまたは複数の層間誘電体(ILD:interlayer dielectric)層(「金属間誘電体(IMD:intermetal dielectric)層」とも呼ばれる)をさらに含むことができる。すなわち、周辺相互接続層108は、複数のILD層の中の相互接続部を含むことができる。周辺相互接続層108の中の相互接続部は、限定はしないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。周辺相互接続層108の中のILD層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率(低k)誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
3Dメモリデバイス100は、周辺デバイス層104および周辺相互接続層108の上方にスタッキングされた複数のメモリアレイデバイス構造110、112、および114を含むことができる。3Dメモリデバイス100の中の構成要素の空間関係をさらに図示するために、図1Aの中にx軸およびy軸が追加されることに留意されたい。基板102は、x方向(横方向)において横方向に延在する2つの横方向の表面(たとえば、上面および底面)を含む。本明細書で使用するとき、ある構成要素(たとえば、層またはデバイス)が、半導体デバイス(たとえば、3Dメモリデバイス100)の別の構成要素(たとえば、層またはデバイス)の「上に」あるのか、その「上方に」あるのか、それともその「下方に」あるのかは、基板がy方向において半導体デバイスの最も下の平面に配置されるとき、y方向(垂直方向)において半導体デバイスの基板(たとえば、基板102)に対して決定される。空間関係を表すための同じ概念が本開示全体にわたって適用される。
いくつかの実施形態では、3Dメモリデバイス100は、NANDメモリストリングのアレイの形態でメモリセルが設けられる、NANDフラッシュメモリデバイスである。NANDメモリストリングの各アレイは、メモリスタックの中に形成され得、各NANDメモリストリングは、1つのチャネル構造または複数のカスケード式チャネル構造を含むことができる。図1Aに示すように、3Dメモリデバイス100は、周辺デバイス層104および周辺相互接続層108の上方にスタッキングされた3つのメモリアレイデバイス構造110、112、および114を含むことができる。各メモリアレイデバイス構造110、112、または114は、NANDメモリストリングのソースがその中に形成される単結晶シリコン層(本明細書では「単結晶シリコンソース層」とも呼ばれる)、単結晶シリコンソース層の上のメモリスタック、およびメモリスタックを通って単結晶シリコンソース層の中まで各々が垂直に延在するチャネル構造のアレイを含むことができる。各メモリアレイデバイス構造110、112、または114は、それぞれのメモリスタックおよびチャネル構造の上方の、ビットラインを含む相互接続層(本明細書では「アレイ相互接続層」とも呼ばれる)をさらに含むことができる。他の実施形態では、3Dメモリデバイス100が、周辺デバイス層104および周辺相互接続層108の上方に、3個よりも少数または多数のメモリアレイデバイス構造を含んでよいことが理解される。
図1Aに示すように、3Dメモリデバイス100の第1のメモリアレイデバイス構造110は、第1の単結晶シリコン層118、第1のメモリスタック120、第1のチャネル構造122のアレイ、および第1のアレイ相互接続層140を含むことができる。いくつかの実施形態では、第1の単結晶シリコン層118は、基板102(ドナー基板)以外の別の基板から転写され、周辺デバイス層104の上方の周辺相互接続層108の上にボンディングされる。その結果、第1のメモリアレイデバイス構造110はまた、基板102と第1の単結晶シリコン層118との間に第1のボンディング界面116を含むことができる。いくつかの実施形態では、第1のボンディング界面116は、周辺相互接続層108および第1の単結晶シリコン層118が遭遇およびボンディングされる場所である。実際には、第1のボンディング界面116は、周辺相互接続層108の上面および第1の単結晶シリコン層118の底面を含む、いくつかの厚さを有する層であり得る。
第1の単結晶シリコン層118は、第1のボンディング界面116および周辺相互接続層108の上方に配設され得る。第1の単結晶シリコン層118は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第1の単結晶シリコン層118は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。第1の単結晶シリコン層118は、第1のチャネル構造122のアレイの共通ソースとして機能することができる。
いくつかの実施形態では、第1の単結晶シリコン層118の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。いくつかの実施形態では、第1のメモリスタック120がその上に形を成すことができる基盤として、第1の単結晶シリコン層118が、第1のメモリスタック120の少なくとも幅に沿って(たとえば、図1Aに示すようなx方向において)横方向に延在する。第1の単結晶シリコン層118の初期横方向寸法が、第1の単結晶シリコン層118がそこから転写されるドナー基板の横方向寸法によって決定されてよく、基板102の上方にボンディングされた後に、たとえば、第1の単結晶シリコン層118をパターン形成およびエッチングすることによって変更されてよいことが理解される。
いくつかの実施形態では、第1のメモリアレイデバイス構造110は、各々が導体層および誘電体層を含む第1の複数のペア(本明細書では「導体/誘電体層ペア」と呼ばれる)を通って、その各々が垂直に延在する、第1のチャネル構造122を含む。スタッキングされた導体/誘電体層ペアは、本明細書では第1のメモリスタック120とも呼ばれる。いくつかの実施形態によれば、第1のメモリスタック120の中の交互配置された導体層および誘電体層は、垂直方向において互い違いになる。言い換えれば、第1のメモリスタック120の上部または下部における導体層を除いて、各導体層は、両側において2つの誘電体層が隣接することができ、各誘電体層は、両側において2つの導体層が隣接することができる。第1のメモリスタック120の中の導体層は、限定はしないが、W、Co、Cu、Al、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。第1のメモリスタック120の中の誘電体層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
いくつかの実施形態では、3Dメモリデバイス100は、「電荷トラップ」タイプのNANDメモリストリングなどのNANDメモリストリングの形態でメモリセルが設けられる、NANDフラッシュメモリデバイスである。第1の各チャネル構造122は、複合誘電体層(「メモリ膜」124とも呼ばれる)および半導体チャネル126を含むことができる。いくつかの実施形態では、半導体チャネル126は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜124は、トンネリング層、蓄積層(「電荷トラップ層」とも呼ばれる)、および障壁層を含む。メモリ膜124および半導体チャネル126は、いくつかの実施形態によれば、第1のチャネル構造122の側壁に沿って形成される。第1の各チャネル構造122は、円筒形状(たとえば、ピラー形状)を有することができる。半導体チャネル126、メモリ膜124のトンネリング層、蓄積層、および障壁層は、いくつかの実施形態によれば、この順序でピラーの中心から外面に向かって半径方向に沿って配置される。トンネリング層は、シリコン酸化物、シリコン酸窒化物、またはそれらの任意の組合せを含むことができる。蓄積層は、シリコン窒化物、シリコン酸窒化物、シリコン、またはそれらの任意の組合せを含むことができる。障壁層は、シリコン酸化物、シリコン酸窒化物、高誘電率(高k)誘電体、またはそれらの任意の組合せを含むことができる。一例では、障壁層は、シリコン酸化物/シリコン酸窒化物/シリコン酸化物(ONO)の複合層を含むことができる。別の例では、障壁層は、アルミニウム酸化物(Al2O3)、またはハフニウム酸化物(HfO2)もしくはタンタル酸化物(Ta2O5)層などの、高k誘電体層を含むことができる。
いくつかの実施形態では、第1のチャネル構造122は、(各々がワードラインの一部である)複数の制御ゲートをさらに含む。第1のメモリスタック120の中の各導体層は、第1のチャネル構造122のメモリセルごとの制御ゲートとして働くことができる。第1の各チャネル構造122は、その上側端部において上側プラグ128を、またその下側端部において下側プラグ130を含むことができる。すなわち、半導体チャネル126は、いくつかの実施形態によれば、それぞれ、上側プラグ128と下側プラグ130との間にそれらと接触して垂直に配設される。本明細書で使用する、構成要素(たとえば、第1のチャネル構造122)の「上側端部」とは、y方向において基板102から離れて遠い方の端部であり、構成要素(たとえば、第1のチャネル構造122)の「下側端部」とは、y方向において基板102に近い方の端部である。
いくつかの実施形態では、上側プラグ128は、ポリシリコンなどの半導体材料を含み、第1のチャネル構造122のドレインとして動作する。いくつかの実施形態では、下側プラグ130は、第1の単結晶シリコン層118の中まで、すなわち、第1の単結晶シリコン層118の上面の下方に、延在する。下側プラグ130は、いくつかの実施形態によれば、半導体材料を含み、第1のチャネル構造122のソースの一部として動作する。図1Aに示すように、第1のチャネル構造122のアレイは、下側プラグ130を第1の単結晶シリコン層118と接触させることによって、共通ソース、すなわち、第1の単結晶シリコン層118を、共有することができる。いくつかの実施形態では、下側プラグ130は、第1のチャネル構造122の下側端部において第1の単結晶シリコン層118からエピタキシャル成長された、選択的エピタキシャル成長(SEG:selective epitaxial growth)プラグである。SEGプラグとして、下側プラグ130は、いくつかの実施形態によれば、第1の単結晶シリコン層118と同じ材料、すなわち、単結晶シリコンを含む。
いくつかの実施形態では、第1のメモリアレイデバイス構造110は、第1のメモリスタック120を通って第1の単結晶シリコン層118まで垂直に延在するスリット構造132(たとえば、ゲートラインスリット(「GLS:gate line slit」))をさらに含む。スリット構造132は、ゲート置換えプロセスによって第1のメモリスタック120の中に導体/誘電体層ペアを形成するために使用され得る。いくつかの実施形態では、スリット構造132は、第1のチャネル構造122のアレイを異なる領域(たとえば、メモリフィンガ(memory finger)および/またはメモリブロック)の中に分離するために、誘電体材料、たとえば、シリコン酸化物、シリコン窒化物、またはそれらの任意の組合せで、最初に充填される。次いで、スリット構造132は、アレイ共通ソース(ACS:array common source)を電気的に制御するために第1の単結晶シリコン層118と接触しているソース導体として、導電性材料および/または半導体材料、たとえば、W、Co、ポリシリコン、またはそれらの任意の組合せで、充填され得る。
図1Aに示すように、第1のメモリアレイデバイス構造110は、第1のメモリスタック120を通って垂直に延在するアレイ貫通コンタクト(TAC:through array contact)134をさらに含むことができる。TAC134は、第1のメモリスタック120の厚さ全体を通って延在することができる。いくつかの実施形態では、TAC134は、第1の単結晶シリコン層118の少なくとも一部を通ってさらに延在する。短縮された相互接続配線を有する電力バスの一部のようなTAC134は、第1のメモリアレイデバイス構造110との間で電気信号を搬送することができる。いくつかの実施形態では、TAC134は、周辺デバイス層104(たとえば、トランジスタ106)と第1のチャネル構造122との間に電気接続をもたらすために、周辺デバイス層104に電気的に接続される。TAC134はまた、第1のメモリスタック120に機械的支持を与えることができる。いくつかの実施形態では、TAC134は、第1のメモリスタック120を通る垂直開口部を含み、TAC134は、限定はしないが、W、Co、Cu、Al、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料で充填される。
いくつかの実施形態では、第1のメモリスタック120は、ワードライン(たとえば、第1のメモリスタック120の導体層の部分)をファンアウトするために、第1のメモリスタック120の片側において横方向に階段構造を含む。階段構造は、第1の単結晶シリコン層118から離れて垂直方向(たとえば、図1Aにおける正のy方向)においてワードラインをファンアウトするために、第1のメモリスタック120の中心に向かって傾くことができる。第1のメモリアレイデバイス構造110は、いくつかの実施形態によれば、第1のチャネル構造122を第1のアレイ相互接続層140に電気的に接続するためのローカルコンタクトをさらに含む。いくつかの実施形態では、ローカルコンタクトの一部として、ビットラインコンタクト136が各々、対応する第1のチャネル構造122に個別にアドレス指定するために、上側プラグ128などの、それぞれの第1のチャネル構造122のドレインと接触している。いくつかの実施形態では、ローカルコンタクトの一部として、ワードラインコンタクト138が、1つまたは複数のILD層内で垂直に延在する。各ワードラインコンタクト138は、第1のチャネル構造122の対応するワードラインを個別にアドレス指定するために、階段構造において第1のメモリスタック120の中に、第1のアレイ相互接続層140と接触している上側端部、および対応する導体層と接触している下側端部を有することができる。いくつかの実施形態では、ビットラインコンタクト136およびワードラインコンタクト138を含むローカルコンタクトは、W、Co、Cu、Al、シリサイド、またはそれらの任意の組合せなどの導電性材料で充填されたコンタクトホールおよび/またはコンタクトトレンチを含む。
第1のアレイ相互接続層140は、第1のメモリスタック120、および第1のチャネル構造122との間でそれを通じて電気信号を伝達するための第1のチャネル構造122の上方に、配設され得る。第1のアレイ相互接続層140は、1つまたは複数のILD層の中に形成された、相互接続線およびビアコンタクトなどの複数の相互接続部を含むことができる。第1のアレイ相互接続層140の中の相互接続部は、限定はしないが、W、Co、Cu、Al、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。第1のアレイ相互接続層140の中のILD層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低k誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
いくつかの実施形態では、第1のアレイ相互接続層140は、第1のチャネル構造122の上方に配設されそれに電気的に接続された、第1のビットライン142を含む。第1のチャネル構造122の上側端部におけるドレイン、たとえば、上側プラグ128は、ビットラインコンタクト136を通じて第1のビットライン142に電気的に接続され得る。第1のビットライン142は、周辺相互接続層108の中のシリコン貫通ビア(TSV:through silicon via)145および相互接続部を通じて、マルチプレクサなどの周辺デバイス層104に電気的に接続され得る。その結果、第1のチャネル構造122は、第1のビットライン142を通じて周辺デバイス層104に電気的に接続され得る。第1のビットライン142およびTSV145は、第1のボンディング界面116の上方の1つまたは複数のILD層の中に形成された、W、Co、Cu、およびAlなどの、導電性材料を含むことができる。いくつかの実施形態では、第1のアレイ相互接続層140は、第1のビットライン142を保護し、第1のビットライン142などの、第1のアレイ相互接続層140の中の相互接続部と、第1のアレイ相互接続層140の上方に形成された構成要素との間の、電気的結合効果および電流漏洩を低減するために、第1のメモリアレイデバイス構造110の最上層として第1のビットライン142の上に形成されたパッシベーション層144(たとえば、ILD層)をさらに含む。パッシベーション層144は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低k誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。以下で詳細に説明するように、他の実施形態ではパッシベーション層144が必要とされなくてよいことが理解される。
第1のメモリアレイデバイス構造110は、デボンディングプロセスを使用して第1の単結晶シリコン層118を別のドナー基板から基板102に転写することと、それに続いて第1のメモリスタック120、第1のチャネル構造122、スリット構造132、TAC134、ローカルコンタクト(たとえば、ワードラインコンタクト138およびビットラインコンタクト136)、および第1のアレイ相互接続層140などの他の構成要素を、第1の単結晶シリコン層118の上方に形成することとによって、形成され得る。上記で説明したように、3Dメモリデバイス100は、第1のメモリアレイデバイス構造110の上方にスタッキングされた第2のメモリアレイデバイス構造112などの、垂直にスタッキングされた複数のメモリアレイデバイス構造を含むことによって、垂直にスケーラブルであり得る。第1のメモリアレイデバイス構造110と同様に、第2のメモリアレイデバイス構造112は、第1のアレイ相互接続層140の上方に配設された第2の単結晶シリコン層148と、第2の単結晶シリコン層148の上方に配設された第2のメモリスタック150と、第2のメモリスタック150を通って第2の単結晶シリコン層148の中まで各々が垂直に延在する第2のチャネル構造152のアレイと、第2のメモリスタック150の上方に配設され第2のビットライン158を含む第2のアレイ相互接続層156とを含むことができる。第2の単結晶シリコン層148を第1のメモリアレイデバイス構造110の上にボンディングした結果として、第1のアレイ相互接続層140と第2の単結晶シリコン層148との間に第2のボンディング界面146が形成され得る。
第1のメモリアレイデバイス構造110の中の第1の単結晶シリコン層118と同様に、第2の単結晶シリコン層148は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第2の単結晶シリコン層148は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。第2の単結晶シリコン層148は、第2のチャネル構造152のアレイの共通ソースとして機能することができる。
いくつかの実施形態では、第2の単結晶シリコン層148の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。いくつかの実施形態では、第2のメモリスタック150がその上に形を成すことができる基盤として、第2の単結晶シリコン層148が、第2のメモリスタック150の少なくとも幅に沿って(たとえば、図1Aに示すようにx方向において)横方向に延在する。第2の単結晶シリコン層148の初期横方向寸法が、第2の単結晶シリコン層148がそこから転写されるドナー基板の横方向寸法によって決定されてよく、第1のアレイ相互接続層140の上方にボンディングされた後に、たとえば、第2の単結晶シリコン層148をパターン形成およびエッチングすることによって変更されてよいことが理解される。第1の単結晶シリコン層118および第2の単結晶シリコン層148の横方向寸法は、同じかまたは異なってよい。
いくつかの実施形態では、ウエハコストを節約するために、第2の単結晶シリコン層148は、第1の単結晶シリコン層118がそこから転写される同じドナー基板から転写される。他の実施形態では、製作サイクル時間をさらに短縮するために、第1の単結晶シリコン層118および第2の単結晶シリコン層148が、それぞれ、2つの異なるドナー基板から、並行して基板102に形成および転写されてよいことが理解される。第2の単結晶シリコン層148を第1のメモリアレイデバイス構造110の上にボンディングするために再び実行されたデボンディングプロセスの結果として、第1のアレイ相互接続層140と第2の単結晶シリコン層148との間に第2のボンディング界面146が形成され得る。いくつかの実施形態では、第2のボンディング界面146は、第1のアレイ相互接続層140および第2の単結晶シリコン層148が遭遇およびボンディングされる場所である。実際には、第2のボンディング界面146は、第1のアレイ相互接続層140の上面および第2の単結晶シリコン層148の底面を含む、いくつかの厚さを有する層であり得る。
いくつかの実施形態では、第2の単結晶シリコン層148は、中間にパッシベーション層144を用いずに第1のアレイ相互接続層140の中の第1のビットライン142の直上に配設される。たとえば、第2の単結晶シリコン層148の厚さを調整すること、および/または所望のドーピングレベルでの任意の好適なドーパントによって第2の単結晶シリコン層148の中にウェルを形成することによって、第1のアレイ相互接続層140と第2のメモリスタック150(および第2のチャネル構造152)との間の電気的結合および漏洩を低減する同じ効果が達成され得る。したがって、第2の単結晶シリコン層148は、第1のアレイ相互接続層140と第2のメモリスタック150との間にウェルを含むことができる。
第1のメモリアレイデバイス構造110の中の相対物と同様に、第2のメモリスタック150は、第2の複数の導体/誘電体層ペア、すなわち、交互配置された導体層および誘電体層を含むことができ、第2のチャネル構造152は、上記で詳細に説明したような「電荷トラップ」タイプのNANDメモリストリングであり得る。いくつかの実施形態では、第2の各チャネル構造152は、NANDメモリストリングのソースの一部として第2の単結晶シリコン層148の中まで延在する、SEGプラグなどの下側プラグ154を含む。下側プラグ154は、第2のチャネル構造152の下側端部において第2の単結晶シリコン層148からエピタキシャル成長され得、単結晶シリコン、すなわち、第2の単結晶シリコン層148と同じ材料を含むことができる。第2の単結晶シリコン層148は、第2のチャネル構造152のアレイのソース層としてそのように動作することができる。
第1のメモリアレイデバイス構造110の中の相対物と同様に、3Dメモリデバイス100の第2のメモリアレイデバイス構造112も、第2のメモリスタック150の上方に配設された第2のアレイ相互接続層156、および第2のチャネル構造152との間でそれを通じて電気信号を伝達するための第2のチャネル構造152を含むことができる。いくつかの実施形態では、第2のアレイ相互接続層156は、第2のチャネル構造152の上方に配設されそれに電気的に接続された、第2のビットライン158を含む。第2のチャネル構造152の上側端部におけるドレインは、ビットラインコンタクトを通じて第2のビットライン158に電気的に接続され得る。第2のビットライン158は、周辺相互接続層108の中のTSV160および相互接続部を通じて、マルチプレクサなどの周辺デバイス層104に電気的に接続され得る。その結果、第2のチャネル構造152は、第2のビットライン158を通じて周辺デバイス層104に電気的に接続され得る。いくつかの実施形態では、周辺デバイス層104の中のマルチプレクサは、第1のメモリアレイデバイス構造110の中の第1のチャネル構造122、および第2のメモリアレイデバイス構造112の中の第2のチャネル構造152のうちの、1つを選択するように構成される。第1のメモリアレイデバイス構造110の中の第1のチャネル構造122、および第2のメモリアレイデバイス構造112の中の第2のチャネル構造152は、いくつかの実施形態によれば、マルチプレクサによって周辺デバイス層104の中の同じデータバッファ(たとえば、ビットラインページバッファ)および/またはドライバ(たとえば、ワードラインドライバ)を共有する。スリット構造、TAC、およびローカルコンタクトなどの、第2のメモリアレイデバイス構造112の追加構成要素は、第1のメモリアレイデバイス構造110の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図1Aに示すように、3Dメモリデバイス100は、第2のメモリアレイデバイス構造112の上方にスタッキングされた第3のメモリアレイデバイス構造114を含むことによって、垂直にさらにスケーラブルであり得る。いくつかの実施形態では、第3のメモリアレイデバイス構造114は、第2のアレイ相互接続層156の上方に配設された第3の単結晶シリコン層164と、第3の単結晶シリコン層164の上方に配設された第3のメモリスタック166と、第3のメモリスタック166を通って第3の単結晶シリコン層164の中まで各々が垂直に延在する第3のチャネル構造168のアレイと、第3のメモリスタック166の上方に配設され第3のビットライン174を含む第3のアレイ相互接続層172とを含む。第3の単結晶シリコン層164を第2のメモリアレイデバイス構造112の上にボンディングした結果として、第2のアレイ相互接続層156と第3の単結晶シリコン層164との間に第3のボンディング界面162が形成され得る。第3の単結晶シリコン層164、第3のメモリスタック166、第3のチャネル構造168、第3のアレイ相互接続層172、および第3のボンディング界面162は、第1のメモリアレイデバイス構造110および第2のメモリアレイデバイス構造112の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
いくつかの実施形態では、ウエハコストを節約するために、第3の単結晶シリコン層164は、第1の単結晶シリコン層118および/または第2の単結晶シリコン層148がそこから転写される同じドナー基板から転写される。他の実施形態では、製作サイクル時間をさらに短縮するために、第1の単結晶シリコン層118、第2の単結晶シリコン層148、および第3の単結晶シリコン層164が、それぞれ、3つの異なるドナー基板から、並行して基板102に形成および転写されてよいことが理解される。第3の単結晶シリコン層164を第2のメモリアレイデバイス構造112の上にボンディングするために再び実行されたデボンディングプロセスの結果として、第2のアレイ相互接続層156と第3の単結晶シリコン層164との間に第3のボンディング界面162が形成され得る。いくつかの実施形態では、第3の各チャネル構造168は、NANDメモリストリングのソースの一部として第3の単結晶シリコン層164の中まで延在する、SEGプラグなどの下側プラグ170を含む。下側プラグ170は、第3のチャネル構造168の下側端部において第3の単結晶シリコン層164からエピタキシャル成長され得、単結晶シリコン、すなわち、第3の単結晶シリコン層164と同じ材料を含むことができる。第3の単結晶シリコン層164は、第3のチャネル構造168のアレイのソース層としてそのように動作することができる。
いくつかの実施形態では、第3のアレイ相互接続層172は、第3のチャネル構造168の上方に配設されそれに電気的に接続された、第3のビットライン174を含む。第3のチャネル構造168の上側端部におけるドレインは、ビットラインコンタクトを通じて第3のビットライン174に電気的に接続され得る。第3のビットライン174は、周辺相互接続層108の中のTSV175および相互接続部を通じて、マルチプレクサなどの周辺デバイス層104に電気的に接続され得る。その結果、第3のチャネル構造168は、第3のビットライン174を通じて周辺デバイス層104に電気的に接続され得る。いくつかの実施形態では、周辺デバイス層104の中のマルチプレクサは、第1のチャネル構造122、第2のチャネル構造152、および第3のチャネル構造168のうちの、1つを選択するように構成される。第1のチャネル構造122、第2のチャネル構造152、および第3のチャネル構造168は、いくつかの実施形態によれば、マルチプレクサによって周辺デバイス層104の中の同じデータバッファ(たとえば、ビットラインページバッファ)および/またはドライバ(たとえば、ワードラインドライバ)を共有する。スリット構造、TAC、およびローカルコンタクトなどの、第3のメモリアレイデバイス構造114の追加構成要素は、第1のメモリアレイデバイス構造110および第2のメモリアレイデバイス構造112の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図1Aでは周辺デバイス層104がメモリアレイデバイス構造110、112、および114の下方に配設されるが、周辺デバイス層104の相対位置が、図1Aにおける例によって限定されず、図1Bの中のメモリアレイデバイス構造176、184、および192の上方などの、任意の他の好適な位置であってよいことが理解される。図1Bに示すように、3Dメモリデバイス100は、中間に周辺デバイス層を用いずに基板102の上に配設された第1のメモリアレイデバイス構造176を含むことができる。3Dメモリデバイス100はまた、中間に第1のボンディング界面182を用いて第1のメモリアレイデバイス構造176の上に配設された第2のメモリアレイデバイス構造184を含むことができる。図1Aの中の相対物に関して上記で説明したように、第2のメモリアレイデバイス構造184は、デボンディングプロセスを使用して単結晶シリコン層を別のドナー基板から基板102に転写することと、それに続いてメモリスタック、チャネル構造、スリット構造、TAC、ローカルコンタクト、およびアレイ相互接続層などの他の構成要素を、単結晶シリコン層の上方に形成することとによって、形成され得る。3Dメモリデバイス100は、中間に第2のボンディング界面191を用いて第2のメモリアレイデバイス構造184の上に配設された第3のメモリアレイデバイス構造192をさらに含むことができる。同様に、第3のメモリアレイデバイス構造192は、デボンディングプロセスを使用して別の単結晶シリコン層を別のドナー基板から基板102に転写することと、それに続いて他の構成要素を他の単結晶シリコン層の上方に形成することとによって、形成され得る。図1Bの中のメモリアレイデバイス構造176、184、および192の構成要素は、メモリアレイデバイス構造110、112、および114の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図1Bに示すように、3Dメモリデバイス100は、メモリアレイデバイス構造176、184、および192の上方に配設された単結晶シリコン層196を含む。いくつかの実施形態では、単結晶シリコン層196は、本明細書で詳細に説明するようなデボンディングプロセスを使用して別のドナー基板から基板102に転写される。単結晶シリコン層196を第3のメモリアレイデバイス構造192の上にボンディングするために実行されたデボンディングプロセスの結果として、第3のメモリアレイデバイス構造192と単結晶シリコン層196との間に第3のボンディング界面195が形成され得る。単結晶シリコン層196は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、単結晶シリコン層196は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、単結晶シリコン層196の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。
いくつかの実施形態では、3Dメモリデバイス100は、単結晶シリコン層196の上の周辺デバイス層197を含む。周辺デバイス層197は単結晶シリコン層196「の上に」形成され得、ここで、周辺デバイス層197の全体または一部は、単結晶シリコン層196の中(たとえば、単結晶シリコン層196の上面の下方)かつ/または単結晶シリコン層196の直上に形成される。周辺デバイス層197は、単結晶シリコン層196の上に形成された複数のトランジスタを含むことができる。トランジスタの分離領域(たとえば、STI)およびドープ領域(たとえば、ソース領域およびドレイン領域)が、同様に単結晶シリコン層196の中に形成され得る。3Dメモリデバイス100は、周辺デバイス層197との間で電気信号を伝達するために、周辺デバイス層197の上方の相互接続層(本明細書では「周辺相互接続層」198とも呼ばれる)をさらに含むことができる。周辺相互接続層198は、複数のMEOLまたはBEOL相互接続部を含むことができる。図1Bの中の周辺デバイス層197および周辺相互接続層198は、図1Aの中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
いくつかの実施形態では、第1のメモリアレイデバイス構造176は、第1のメモリアレイデバイス構造176のチャネル構造の上方に配設されそれに電気的に接続された、第1のビットライン180を含む、第1のアレイ相互接続層178を含む。第1のビットライン180は、周辺相互接続層198の中のTSVおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層197に電気的に接続され得る。同様に、第2のメモリアレイデバイス構造184は、第2のメモリアレイデバイス構造184のチャネル構造の上方に配設されそれに電気的に接続された、第2のビットライン190を含む、第2のアレイ相互接続層188を含む。第2のビットライン190は、周辺相互接続層198の中のTSVおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層197に電気的に接続され得る。同様に、第3のメモリアレイデバイス構造192は、第3のメモリアレイデバイス構造192のチャネル構造の上方に配設されそれに電気的に接続された、第3のビットライン194を含む、第3のアレイ相互接続層193を含む。第3のビットライン194は、周辺相互接続層198の中のTSVおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層197に電気的に接続され得る。その結果、第1のメモリアレイデバイス構造176、第2のメモリアレイデバイス構造184、および第3のメモリアレイデバイス構造192の中の、チャネル構造は、それぞれ、第1のビットライン180、第2のビットライン190、および第3のビットライン194を通じて、周辺デバイス層197に電気的に接続され得る。周辺デバイス層197は、いくつかの実施形態によれば、第1のアレイ相互接続層178、第2のアレイ相互接続層188、および第3のアレイ相互接続層193(ならびにそれらの中の、第1のビットライン180、第2のビットライン190、および第3のビットライン194)の各々の上方に配設される。
図示しないが、3Dメモリデバイス100の中の周辺デバイス層が、メモリアレイデバイス構造のうちの2つのすぐ間にあり得るが、メモリアレイデバイス構造のうちのいずれか1つと同じレベルの上にはあり得ないことが理解される。すなわち、周辺デバイス層は、周辺デバイス層に専用の単結晶シリコン層の上に形成され得、メモリアレイデバイス構造によって共有され得ない。他の実施形態では、3Dメモリデバイス100の中の周辺デバイス層が、メモリアレイデバイス構造によって共有される同じ単結晶シリコン層(すなわち基板102)の上にあってよいことがさらに理解される。すなわち、周辺デバイス層は、メモリアレイデバイス構造と同じレベルの上、かつメモリアレイデバイス構造のメモリスタックの横に、形成され得る。周辺デバイスとメモリスタックの両方が配設されるレベルは、マルチスタック3Dメモリデバイス100の最低レベル(すなわち、基板102の上)、最高レベル、または任意の中間レベルであり得る。
たとえば、図1Cに示すように、周辺デバイス層115およびメモリスタック107は両方とも、3Dメモリデバイス100の中間レベルにおいて、(メモリアレイデバイス構造103の一部として)同じ単結晶シリコン層105の上に配設され得る。いくつかの実施形態では、周辺デバイス層115は、単結晶シリコン層105の上かつメモリスタック107の横にある。図1Cに示すように、3Dメモリデバイス100は、基板102とメモリアレイデバイス構造103との間にメモリアレイデバイス構造176を、またメモリアレイデバイス構造103の上方に別のメモリアレイデバイス構造114を、さらに含むことができる。メモリアレイデバイス構造114および176の詳細は、図1Aおよび図1Bに関して上記で説明され、したがって繰り返さない。
いくつかの実施形態では、単結晶シリコン層105は、本明細書で詳細に説明するようなデボンディングプロセスを使用して別のドナー基板から基板102に転写される。単結晶シリコン層105をメモリアレイデバイス構造176の上にボンディングするために実行されたデボンディングプロセスの結果として、メモリアレイデバイス構造176と単結晶シリコン層105との間に第1のボンディング界面123が形成され得る。単結晶シリコン層105は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、単結晶シリコン層105は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、単結晶シリコン層105の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。いくつかの実施形態では、メモリスタック107と周辺デバイス層115の両方がその上に形を成すことができる基盤として、単結晶シリコン層105が、メモリスタック107と周辺デバイス層115の両方にぴったり合うように、メモリスタック107の幅よりも大きい幅に沿って(たとえば、図1Cに示すようにx方向において)横方向に延在する。
周辺デバイス層115は、単結晶シリコン層105の上かつメモリスタック107の横に形成された、複数のトランジスタ117を含むことができる。トランジスタ117の分離領域(たとえば、STI)およびドープ領域(たとえば、ソース領域およびドレイン領域)が、同様に単結晶シリコン層105の中に形成され得る。3Dメモリデバイス100は、周辺デバイス層115との間で電気信号を伝達するために、周辺相互接続層をさらに含むことができる。図1Cの中の周辺デバイス層115および周辺相互接続層は、図1Aの中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
メモリアレイデバイス構造103は、(たとえば、その下側端部におけるそれぞれのSEGプラグによって)メモリスタック107を通って単結晶シリコン層105の中まで各々が垂直に延在するチャネル構造109のアレイをさらに含むことができる。メモリアレイデバイス構造103は、メモリスタック107の上方のビットライン113を含みチャネル構造109に電気的に接続された、アレイ相互接続層111をさらに含むことができる。ビットライン113は、ビアコンタクト119を通じて周辺デバイス層115に電気的に接続され得る。メモリアレイデバイス構造103のアレイ相互接続層111とメモリアレイデバイス構造114の単結晶シリコン層164との間に、第2のボンディング界面125が形成され得る。
図2は、本開示のいくつかの実施形態による、転写された相互接続層を有する例示的なマルチスタック3Dメモリデバイス200の断面図を示す。図1A~図1Cにおいて、3Dメモリデバイス100の各相互接続層は、相互接続部およびILD層の堆積によって、それぞれのメモリスタックまたは周辺デバイス層の上方にモノリシックに形成される。(ビットラインを含む)相互接続層が、専用のウエハスライスとして非モノリシックに形成されてよく、本明細書で詳細に説明するデボンディングプロセスを使用して、別のドナー基板から3Dメモリデバイス200に転写されてよいことが理解される。その結果、3Dメモリデバイス200の製作サイクルは、複数の相互接続層を異なるドナー基板から並行して形成することによって短縮され得る。3Dメモリデバイス100と200の両方における類似の構造の詳細(たとえば、材料、製作プロセス、機能など)が、以下で繰り返されなくてよいことが理解される。
図2に示すように、3Dメモリデバイス200は、シリコン(たとえば、単結晶シリコン)、SiGe、GaAs、Ge、SOI、または任意の他の好適な材料を含むことができる、基板202を含むことができる。いくつかの実施形態では、3Dメモリデバイス200は、NANDメモリストリングのアレイ、たとえば、第1の複数の交互配置された導体層および誘電体層を基板202の上方に有する第1のメモリスタック210を通って各々が垂直に延在する第1のチャネル構造212のアレイの形態で、メモリセルが設けられる、NANDフラッシュメモリデバイスである。第1の各チャネル構造212は、複合誘電体層(「メモリ膜」214とも呼ばれる)および半導体チャネル216を含むことができる。いくつかの実施形態では、半導体チャネル216は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。
いくつかの実施形態では、メモリ膜214は、トンネリング層、蓄積層(「電荷トラップ層」とも呼ばれる)、および障壁層を含む。メモリ膜214および半導体チャネル216は、いくつかの実施形態によれば、第1のチャネル構造212の側壁に沿って形成される。第1の各チャネル構造212は、その上側端部において上側プラグ218を、またその下側端部において下側プラグ220を含むことができる。いくつかの実施形態では、上側プラグ218は、ポリシリコンなどの半導体材料を含み、第1のチャネル構造212のドレインとして動作する。いくつかの実施形態では、下側プラグ220は、基板202の中まで、すなわち、基板202の上面の下方に、延在する。下側プラグ220は、いくつかの実施形態によれば、単結晶シリコンなどの半導体材料を含み、第1のチャネル構造212のソースの一部として動作する。
いくつかの実施形態では、3Dメモリデバイス200は、第1のチャネル構造212のACSを電気的に制御するために、第1のメモリスタック210を通って基板202まで垂直に延在し、かつ基板202と接触しているソース導体として動作する、スリット構造222(たとえば、GLS)をさらに含む。3Dメモリデバイス200は、第1のメモリスタック210を通って垂直に延在するTAC224をさらに含むことができる。いくつかの実施形態では、3Dメモリデバイス200は、ビットラインコンタクト228およびワードラインコンタクト226などの、第1のチャネル構造212に電気的に接続されるべきローカルコンタクトをさらに含む。
図2に示すように、3Dメモリデバイス200は、第1のメモリスタック210および第1のチャネル構造212の上方に、第1のアレイ相互接続層232をさらに含むことができる。第1のアレイ相互接続層232は、第1のチャネル構造212との間で電気信号を伝達することができる。第1のアレイ相互接続層232は、いくつかの実施形態によれば、1つまたは複数のILD層の中に形成された、第1のビットライン234などの複数の相互接続部を含む。真下のメモリスタックの上方に(たとえば、相互接続部およびILD層の堆積によって)モノリシックに形成される、図1A~図1Cの中の3Dメモリデバイス100のアレイ相互接続層からの差異、すなわち、3Dメモリデバイス100の第1のアレイ相互接続層232は、異なるドナー基板の上に非モノリシックに形成され、デボンディングプロセスを使用して第1のメモリスタック210の上に転写される。ボンディングの結果として、単結晶シリコン層と真下のアレイ相互接続層との間に配設される図1A~図1Cの中の3Dメモリデバイス100のボンディング界面とは異なる第1のボンディング界面230が、第1のアレイ相互接続層232と真下の第1のメモリスタック210との間に配設され得る。
いくつかの実施形態では、3Dメモリデバイス200は、第1のアレイ相互接続層232の上に配設された第1の単結晶シリコン層236をさらに含む。第1の単結晶シリコン層236は、同じドナー基板の上に第1のアレイ相互接続層232とともにモノリシックに形成され得、次いで、第1のアレイ相互接続層232と一緒にドナー基板から転写され得る。その結果、いくつかの実施形態によれば、3Dメモリデバイス200の中の第1の単結晶シリコン層236と真下の第1のアレイ相互接続層232との間には、ボンディング界面がない。上記で説明したように、いくつかの実施形態では、第1の単結晶シリコン層236は、中間にパッシベーション層(たとえば、ILD層)を用いずに第1のアレイ相互接続層232の中の第1のビットライン234の直上に配設される。第1の単結晶シリコン層236は、第1のアレイ相互接続層232と第2のメモリスタック238との間の電気的結合および漏洩を低減するために、所望のドーピングレベルでの任意の好適なドーパントを用いて、第1のアレイ相互接続層232と第2のメモリスタック238との間にウェルを含めることができる。他の実施形態では、第1の単結晶シリコン層236と第1のアレイ相互接続層232の中の第1のビットライン234との間にパッシベーション層(図示せず)が形成されてよいことが理解される。たとえば、第1のビットライン234は、その上にパッシベーション層を含む1つまたは複数のILD層の中に配設されてよい。
第1の単結晶シリコン層236は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第1の単結晶シリコン層236は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、第1の単結晶シリコン層236の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。いくつかの実施形態では、第2のメモリスタック238がその上に形を成すことができる基盤として、第1の単結晶シリコン層236が、第2のメモリスタック238の少なくとも幅に沿って(たとえば、図2に示すようにx方向において)横方向に延在する。第1の単結晶シリコン層236の初期横方向寸法が、第1の単結晶シリコン層236がそこから転写されるドナー基板の横方向寸法によって決定されてよく、第1のメモリスタック210の上方にボンディングされた後に、たとえば、第1の単結晶シリコン層236をパターン形成およびエッチングすることによって変更されてよいことが理解される。
3Dメモリデバイス100と同様に、3Dメモリデバイス200は、第2のメモリスタック238およびそれを通る第2のチャネル構造240のアレイを第1の単結晶シリコン層236の上に形成することによって、垂直にスケーラブルであり得る。第2のメモリスタック238は、いくつかの実施形態によれば、第2の複数の交互配置された導体層および誘電体層を第1の単結晶シリコン層236の上方に含む。いくつかの実施形態では、第2のチャネル構造240は、第2のメモリスタック238を通って垂直に延在し、第1の単結晶シリコン層236の中まで延在するSEGプラグなどの下側プラグ242を含む。下側プラグ242は、第2のチャネル構造240の下側端部において第1の単結晶シリコン層236からエピタキシャル成長され得、単結晶シリコン、すなわち、第1の単結晶シリコン層236と同じ材料を含むことができる。第1の単結晶シリコン層236は、第2のチャネル構造240のアレイのソース層としてそのように動作することができる。
いくつかの実施形態では、3Dメモリデバイス200は、第2のメモリスタック238を通って第1の単結晶シリコン層236まで各々が垂直に延在する、別のスリット構造246および別のTAC248をさらに含む。スリット構造246およびTAC248は、スリット構造222およびTAC224と実質的に類似であり、したがって繰り返さない。いくつかの実施形態では、3Dメモリデバイス200は、第2のビットライン254を含む第2のアレイ相互接続層252、および第2のメモリスタック238と第2のアレイ相互接続層252との間の第2のボンディング界面250を、さらに含む。3Dメモリデバイス200は、第2のアレイ相互接続層252の上の第2の単結晶シリコン層256をさらに含むことができる。第1のアレイ相互接続層232および第1の単結晶シリコン層236と同様に、第2のアレイ相互接続層252および第2の単結晶シリコン層256が、同じドナー基板の上にモノリシックに形成され得、次いで、デボンディングプロセスを使用して第2のメモリスタック238の上に一緒に転写され得る。第2のアレイ相互接続層252および第2の単結晶シリコン層256がその上に形成されるドナー基板は、ウエハコストを低減するために、第1のアレイ相互接続層232および第1の単結晶シリコン層236がその上に形成されるドナー基板と同じであってよく、または並列処理を達成してサイクル時間を短縮するために、第1のアレイ相互接続層232および第1の単結晶シリコン層236がその上に形成されるドナー基板とは異なってよい。
図2は周辺デバイス層を示さないが、図1A~図1Cに関して上記で説明したようなマルチスタック3Dメモリデバイスの中の任意の好適な位置に、周辺デバイス層が配設され得ることが理解される。任意の好適な個数のアレイ相互接続層を単結晶シリコン層と一緒に1つまたは複数のドナー基板から基板202に転写することによって、3Dメモリデバイス200が垂直にスケーラブルであるので、メモリスタックおよびそれを通るチャネル構造のアレイの個数が図2に示す例によって限定されないことがさらに理解される。
製造歩留まりを犠牲にすることなく、メモリスタックの中のレベルの数を増やすことによってセル密度をさらに大きくするために、3Dメモリデバイスのメモリスタックは、一緒にスタッキングされた複数のメモリデッキを含んでよく、その結果、その各々が複数のメモリデッキのうちのそれぞれのメモリデッキを通って垂直に延在する複数のチャネル構造を垂直に接続することによって、もっと長いNANDメモリストリングが達成され得る。マルチデッキアーキテクチャを有する3Dメモリデバイスは、本明細書では「マルチデッキ3Dメモリデバイス」と呼ばれる。メモリスタックのうちの少なくとも1つが2つ以上のメモリデッキを含む限り、マルチスタック3Dメモリデバイス(たとえば、図1A~図1Cおよび図2の中の3Dメモリデバイス100および200)が同様にマルチデッキ3Dメモリデバイスであってよいことが理解される。図3は、本開示のいくつかの実施形態による例示的なマルチデッキ3Dメモリデバイス300の断面図を示す。図3は、3Dメモリデバイス300の中の複数のメモリデッキを有する単一のメモリスタックを示すが、マルチデッキアーキテクチャが任意の数のメモリスタックに拡大され得ることが理解される。複数のメモリデッキを有するメモリスタックがマルチスタックアーキテクチャの下に(たとえば、図3に示すように)、その中間に、またはその上にあり得ることも理解される。3Dメモリデバイス100および300の両方における類似の構造の詳細(たとえば、材料、製作プロセス、機能など)が、以下で繰り返されなくてよいことがさらに理解される。
図3に示すように、3Dメモリデバイス300は、シリコン(たとえば、単結晶シリコン)、SiGe、GaAs、Ge、SOI、または任意の他の好適な材料を含むことができる、基板302を含むことができる。いくつかの実施形態では、3Dメモリデバイス300は、NANDメモリストリングのアレイの形態でメモリセルが設けられる、NANDフラッシュメモリデバイスである。いくつかの実施形態では、各NANDメモリストリングは、垂直方向において互いに接触している複数のチャネル構造を含む。NANDメモリストリングの中のチャネル構造は、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンを含む、デッキ間プラグに電気的に接続され得る。NANDメモリストリングの各チャネル構造は、(一緒にメモリスタックを形成する)スタッキングされた複数のメモリデッキのそれぞれのメモリデッキを通って垂直に延在することができる。
たとえば、図3に示すように、3Dメモリデバイス300は、基板302の上方に配設された第1のメモリデッキ304を含むことができる。第1のメモリデッキ304は、第1の複数の導体/誘電体層ペア、すなわち、交互配置された導体層および誘電体層を含む。いくつかの実施形態では、3Dメモリデバイス300は、第1のメモリデッキ304を通って各々が垂直に延在する第1のチャネル構造310のアレイを含む。第1の各チャネル構造310は、複合誘電体層(「メモリ膜」312とも呼ばれる)および半導体チャネル314を含むことができる。いくつかの実施形態では、半導体チャネル314は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜312は、トンネリング層、蓄積層(「電荷トラップ層」とも呼ばれる)、および障壁層を含む。メモリ膜312および半導体チャネル314は、いくつかの実施形態によれば、第1のチャネル構造310の側壁に沿って形成される。第1の各チャネル構造310は、円筒形状(たとえば、ピラー形状)を有することができる。半導体チャネル314、メモリ膜312のトンネリング層、蓄積層、および障壁層は、いくつかの実施形態によれば、この順序でピラーの中心から外面に向かって半径方向に沿って配置される。
いくつかの実施形態では、第1の各チャネル構造310は、その上側端部において上側プラグ316を、またその下側端部において下側プラグ318を含むことができる。すなわち、半導体チャネル314は、いくつかの実施形態によれば、それぞれ、上側プラグ316と下側プラグ318との間にそれらと接触して垂直に配設される。いくつかの実施形態では、上側プラグ316は、ポリシリコンなどの半導体材料を含み、半導体チャネル314の上方にありそれと接触している。たとえば、上側プラグ316と半導体チャネル314の両方は、ポリシリコンを含むことができ、電気的に接続される。他の実施形態では、第1のチャネル構造310が上側プラグ316を含まなくてよいことが理解される。いくつかの実施形態では、下側プラグ318は、基板302の中まで、すなわち、基板302の上面の下方に、延在する。下側プラグ318は、いくつかの実施形態によれば、半導体材料を含み、(下部における第1のチャネル構造310とともに)それぞれのNANDメモリストリングのソースの一部として動作する。いくつかの実施形態では、下側プラグ318は、第1のチャネル構造310の下側端部において基板302からエピタキシャル成長された、SEGプラグである。SEGプラグとして、下側プラグ318は、いくつかの実施形態によれば、基板302と同じ材料、たとえば、単結晶シリコンを含む。
図3に示すように、3Dメモリデバイス300は、それぞれの第1のチャネル構造310の上方にそれと接触して各々が配設された、複数の第1のデッキ間プラグ320を含むことができる。いくつかの実施形態では、3Dメモリデバイス300はまた、隣接する第1のデッキ間プラグ320を電気的に分離するために、第1のデッキ間プラグ320を取り囲む誘電体322を含む。誘電体322は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低k誘電体、またはそれらの任意の組合せを含むことができる。いくつかの実施形態では、第1のデッキ間プラグ320は、基板302以外の別のドナー基板から転写される第1の単結晶シリコン層の中にパターン形成され、本明細書で開示するデボンディングプロセスを使用して第1のメモリデッキ304の上にボンディングされる。その結果、3Dメモリデバイス300はまた、第1のメモリデッキ304と第1のデッキ間プラグ320との間に第1のボンディング界面324を含むことができる。第1のデッキ間プラグ320は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能(たとえば、より大きいキャリア移動度)を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第1のデッキ間プラグ320は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。単結晶シリコンがポリシリコンと比較して優れた電気的性能(たとえば、より大きいキャリア移動度)を有するので、単結晶シリコンを含む第1のデッキ間プラグ320は、特にデッキ間接合位置において、3Dメモリデバイス300のより良好なセル性能とともにセル蓄積容量を増大させることができる。
第1のチャネル構造310が上側プラグ316を含む(たとえば、図3に示すような)いくつかの実施形態では、第1のデッキ間プラグ320は、第1のチャネル構造310の上側プラグ316の上方にありそれと接触している。第1のデッキ間プラグ320および上側プラグ316は一緒に、(第1のデッキ間プラグ320の中の)単結晶シリコンと(上側プラグ316の中の)ポリシリコンの両方を有する、半導体プラグとして見られることがある。第1のチャネル構造310が上側プラグ316を含まないいくつかの実施形態(図示せず)では、第1のデッキ間プラグ320は、第1のチャネル構造310の半導体チャネル314の上方にありそれと接触している。とはいえ、第1の各デッキ間プラグ320は、それぞれの第1のチャネル構造310の半導体チャネル314に電気的に接続され得る。いくつかの実施形態では、第1のデッキ間プラグ320の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。第1のデッキ間プラグ320および誘電体322は、いくつかの実施形態によれば、同じ層の中に形成され、したがって、名目上同じ厚さを有する。
上記で説明したように、マルチデッキアーキテクチャを有する3Dメモリデバイス300は、第1のデッキ間プラグ320を通って第1のメモリデッキ304および第1のチャネル構造310の上部に、より多くのメモリデッキおよびチャネル構造をカスケード接続することによって、垂直にスケーラブルである。図3に示すように、3Dメモリデバイス300は、第2の複数の交互配置された導体層および誘電体層を第1のデッキ間プラグ320の上方に含む、第2のメモリデッキ306をさらに含むことができる。いくつかの実施形態では、3Dメモリデバイス300は、第2のメモリデッキ306を通って各々が垂直に延在する第2のチャネル構造326のアレイを含む。いくつかの実施形態によれば、第2の各チャネル構造326が、それぞれの第1のデッキ間プラグ320を通じてそれぞれの第1のチャネル構造310に電気的に接続されるように、第2の各チャネル構造326は、それぞれの第1のデッキ間プラグ320の上方にありそれと接触している。すなわち、第2の各チャネル構造326は、それぞれの第1のデッキ間プラグ320と位置合わせすることができ、それぞれの第1のチャネル構造310に電気的に接続され得る。その結果、第1のチャネル構造310および第2のチャネル構造326は、メモリセルの個数が増大したNANDメモリストリングの部分になる。
第1のチャネル構造310と同様に、第2の各チャネル構造326は、メモリ膜328および半導体チャネル330を含むことができる。いくつかの実施形態では、半導体チャネル330は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜328は、トンネリング層、蓄積層(「電荷トラップ層」とも呼ばれる)、および障壁層を含む。メモリ膜328および半導体チャネル330は、いくつかの実施形態によれば、第2のチャネル構造326の側壁に沿って形成される。第1のデッキ間プラグ320および周囲の誘電体322は、第1のメモリデッキ304と第2のメモリデッキ306との間で垂直な、同じ層の中にあり得る。いくつかの実施形態では、第2のチャネル構造326の半導体チャネル330は、第1のデッキ間プラグ320の上方にありそれと接触しており、第1のデッキ間プラグ320は、真下の第1のチャネル構造310の半導体チャネル314に電気的に接続される。その結果、第2のチャネル構造326の各半導体チャネル330は、単結晶シリコンを含むそれぞれの第1のデッキ間プラグ320を通じて、それぞれの第1のチャネル構造310の半導体チャネル314に電気的に接続され得る。
3Dメモリデバイス300は、より多くのチャネル構造を連続的にカスケード接続するために、第2のメモリデッキ306の上方に第2のデッキ間プラグ334をさらに含むことができる。第1のデッキ間プラグ320と同様に、第2のデッキ間プラグ334は、周囲の誘電体336によって電気的に分離され得、単結晶シリコンを含むことができる。いくつかの実施形態では、第2のデッキ間プラグ334は、別のドナー基板から転写される第2の単結晶シリコン層の中にパターン形成され、本明細書で開示するデボンディングプロセスを使用して第2のメモリデッキ306の上にボンディングされる。第2の単結晶シリコン層がそこから転写されるドナー基板は、ウエハコストを節約するために、第1の単結晶シリコン層がそこから転写されるドナー基板と同じであり得る。第2の単結晶シリコン層がそこから転写されるドナー基板は、並列処理がサイクル時間を短縮することを可能にするために、第1の単結晶シリコン層がそこから転写されるドナー基板とは異なり得る。とはいえ、その結果、3Dメモリデバイス300はまた、第2のメモリデッキ306と第2のデッキ間プラグ334との間に第2のボンディング界面338を含むことができる。
第1のチャネル構造310と同様に、第2のチャネル構造326は、(たとえば、図3に示すように)その上側端部においてポリシリコンを含み第2のチャネル構造326の半導体チャネル330と接触している、上側プラグ332を含むことができる。したがって、第2の各デッキ間プラグ334は、電気接続を形成するために、それぞれの第2のチャネル構造326の上側プラグ332の上方にあり得、それと接触することができる。いくつかの実施形態では、第2のデッキ間プラグ334および上側プラグ332は一緒に、(第2のデッキ間プラグ334の中の)単結晶シリコンと(上側プラグ332の中の)ポリシリコンの両方を有する、半導体プラグとして見られることがある。電気接続を形成するために、第2の各デッキ間プラグ334が、それぞれの第2のチャネル構造326の半導体チャネル330の上方にありそれと直接接触するように、他の実施形態では、第2のチャネル構造326が上側プラグ332を含まなくてよいことが理解される。
3Dメモリデバイス300は、第3の複数の交互配置された導体層および誘電体層を第2のデッキ間プラグ334の上方に含む、第3のメモリデッキ308をさらに含むことができる。いくつかの実施形態では、3Dメモリデバイス300は、第3のメモリデッキ308を通って各々が垂直に延在する第3のチャネル構造340のアレイを含む。第2のチャネル構造326と同様に、第3の各チャネル構造340は、第3のチャネル構造340の側壁に沿ったメモリ膜342および半導体チャネル344、ならびにそれらの上側端部における上側プラグ346を含むことができる。各上側プラグ346は、第1のチャネル構造310および第2のチャネル構造326の上方の第3のチャネル構造340の上側端部にあるので、それぞれのNANDメモリストリングのソースとして動作することができる。いくつかの実施形態によれば、第3の各チャネル構造340が、それぞれの第1のデッキ間プラグ320および第2のデッキ間プラグ334を通じて、それぞれの第1のチャネル構造310および第2のチャネル構造326に電気的に接続されるように、第3の各チャネル構造340は、それぞれの第2のデッキ間プラグ334の上方にありそれと接触している。すなわち、第3の各チャネル構造340は、それぞれの第2のデッキ間プラグ334と位置合わせすることができ、それぞれの第1のチャネル構造310および第2のチャネル構造326に電気的に接続される。その結果、第1のチャネル構造310、第2のチャネル構造326、および第3のチャネル構造340は一緒に、メモリセルの個数が増大したNANDメモリストリングを形成する。
いくつかの実施形態では、3Dメモリデバイス300は、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308を通って基板302まで垂直に延在する、スリット構造348(たとえば、GLS)をさらに含む。スリット構造348は、ゲート置換えプロセスによって第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308の中に導体/誘電体層ペアを形成するために使用され得る。いくつかの実施形態では、スリット構造348は、NANDメモリストリングのアレイを異なる領域(たとえば、メモリフィンガおよび/またはメモリブロック)の中に分離するために、誘電体材料、たとえば、シリコン酸化物、シリコン窒化物、またはそれらの任意の組合せで、最初に充填される。次いで、スリット構造348は、ACSを電気的に制御するために基板302と接触するソース導体として、導電性材料および/または半導体材料、たとえば、W、Co、ポリシリコン、またはそれらの任意の組合せで、充填され得る。
いくつかの実施形態では、3Dメモリデバイス300は、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308を通って基板302まで垂直に延在するTAC350をさらに含む。短縮された相互接続配線を有する電力バスの一部のようなTAC350は、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308との間で電気信号を搬送することができる。TAC350はまた、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308に機械的支持を与えることができる。いくつかの実施形態では、TAC350は、限定はしないが、W、Co、Cu、Al、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料で充填される。
いくつかの実施形態では、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308は各々、ワードラインをファンアウトするために、それらの片側において横方向に階段構造を含む。3Dメモリデバイス300は、いくつかの実施形態によれば、第1のチャネル構造310、第2のチャネル構造326、および第3のチャネル構造340を、アレイ相互接続層356に電気的に接続するために、アレイ相互接続層356、ならびにビットラインコンタクト352およびワードラインコンタクト354などのローカルコンタクトをさらに含む。アレイ相互接続層356は、第1のチャネル構造310、第2のチャネル構造326、および第3のチャネル構造340との間で電気信号を伝達するために、第1のメモリデッキ304、第2のメモリデッキ306、および第3のメモリデッキ308の上方に配設され得る。いくつかの実施形態では、アレイ相互接続層356は、第1のチャネル構造310、第2のチャネル構造326、および第3のチャネル構造340の上方に配設されそれらに電気的に接続された、ビットライン358を含む。第3のチャネル構造340の上側端部におけるドレイン、たとえば、上側プラグ346は、ビットラインコンタクト352を通じてビットライン358に電気的に接続され得る。ビットライン358は、TSV360を通じて周辺デバイス層(図示せず)に電気的に接続され得る。周辺デバイス層は図3に示されないが、図1A~図1Cに関して上記で説明したように、3Dメモリデバイス300の中の任意の好適な位置に周辺デバイス層が配設され得ることが理解される。アレイ相互接続層356およびその中のビットライン358は、(たとえば、図3に示すように)それらの間にボンディング界面を伴わずに第3のメモリデッキ308の上方にモノリシックに形成され得る。アレイ相互接続層356およびその中のビットライン358が、異なるドナー基板の上に非モノリシックに形成されてよく、次いで、図2に関して上記で説明したようなデボンディングプロセスを使用して第3のメモリデッキ308の上に転写されてよいことが理解される。
図4A~図4Jは、本開示のいくつかの実施形態による、マルチデッキ3Dメモリデバイスを形成するための例示的な製作プロセスを示す。図7は、本開示のいくつかの実施形態による、マルチデッキ3Dメモリデバイスを形成するための例示的な方法700のフローチャートである。図4A~図4Jおよび図7に示す3Dメモリデバイスの例は、図3に示す3Dメモリデバイス300を含む。図4A~図4Jおよび図7は一緒に説明される。方法700に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図7に示すのとは異なる順序で、実行されてよい。
図7を参照すると、方法700は、第1の誘電体デッキが第1の基板の上方に形成される、動作702において開始する。第1の誘電体デッキは、第1の複数の交互配置された犠牲層および誘電体層を含むことができる。第1の基板はシリコン基板であり得る。図4Aに示すように、第1の誘電体デッキ404が第1のシリコン基板402の上方に形成される。いくつかの実施形態では、第1のシリコン基板402と第1の誘電体デッキ404との間に絶縁層(図示せず)が形成される。第1の誘電体デッキ404を形成するために、第1の誘電体層(「犠牲層」406と呼ばれる)、および犠牲層406とは異なる第2の誘電体層408が、限定はしないが、化学蒸気堆積(CVD)、物理蒸着堆積(PVD)、原子層堆積(ALD)、任意の他の好適なプロセス、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用して、第1のシリコン基板402の上方に交互に堆積され得る。いくつかの実施形態では、各犠牲層406はシリコン窒化物を含み、各誘電体層408はシリコン酸化物を含む。
方法700は、第1の誘電体デッキを通って垂直に延在する第1のチャネル構造が形成される、図7に示すような動作704に進む。いくつかの実施形態によれば、第1のチャネル構造を形成するために、第1の誘電体デッキを通って第1のチャネルホールがエッチングされ、その次に第1のチャネルホールの側壁に沿って第1のメモリ膜および第1の半導体チャネルが堆積される。いくつかの実施形態では、第1のチャネルホールの上側端部において、ポリシリコンを含む上側プラグがさらに形成される。
図4Bに示すように、第1の誘電体デッキ404を通って各々が垂直に延在する第1のチャネル構造410が、第1のシリコン基板402の上方に形成される。第1のチャネル構造410ごとに、いくつかの実施形態によれば、深い反応性イオンエッチ(RIE:reactive-ion etch)などの、1つまたは複数のドライエッチプロセスおよび/またはウェットエッチプロセスを使用して、第1の誘電体デッキ404の交互配置された犠牲層406および誘電体層408を通って、第1のチャネルホール(図示せず)が最初にエッチングされる。第1のチャネルホールは、第1のシリコン基板402の上側部分の中まで連続的にエッチングされ得る。いくつかの実施形態では、第1のチャネルホールの下側部分を充填するために、第1のチャネル構造410の下側プラグ418、たとえば、SEGプラグが、エピタキシャル成長プロセスを使用して第1のシリコン基板402から形成される。下側プラグ418をエピタキシャル成長させるための製作プロセスは、限定はしないが、気相エピタキシ(VPE)、液相エピタキシ(LPE)、分子線エピタキシ(MBE)、またはそれらの任意の組合せを含むことができる。
図4Bに示すように、下側プラグ418を形成した後、その次に第1のチャネルホールの側壁に沿ってメモリ膜412および半導体チャネル414が堆積され得る。いくつかの実施形態では、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、その次に障壁層、蓄積層、およびトンネリング層がこの順序で堆積されて、メモリ膜412を形成する。ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、次いで、半導体チャネル414がトンネリング層の上に堆積され得る。いくつかの実施形態では、メモリ膜412および半導体チャネル414は、第1のチャネルの下部において下側プラグ418の上に同様に堆積され、半導体チャネル414は、SONOパンチプロセスを使用して下側プラグ418と接触する。いくつかの実施形態では、半導体チャネル414の堆積の後にシリコン酸化物などの誘電体材料を堆積させることによって、第1のチャネルホールの残りの空間の中にキャッピング層が充填される。
図4Bに示すように、メモリ膜412および半導体チャネル414を形成した後、第1のチャネルホールの上側端部において上側プラグ416が形成される。いくつかの実施形態では、第1のチャネルホールの上側端部においてリセスを形成するために、第1のチャネルホールの上側端部におけるメモリ膜412および半導体チャネル414の部分が、化学機械研磨(CMP)、グラインディング、ウェットエッチング、および/またはドライエッチングによって除去され得る。次いで、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ416が形成され得る。第1のチャネル構造410は、それによって形成される。他の実施形態では、第1のチャネル構造410が上側プラグ416を含まなくてよく、上側プラグ416を形成するためのプロセスがスキップされ得ることが理解される。
方法700は、たとえば、デボンディングプロセスを使用して、第1の単結晶シリコン層が第2の基板(「ドナー基板」)から第1の基板の上方の第1の誘電体デッキの上に転写される、図7に示すような動作706に進む。第2の基板はシリコン基板である。図8は、本開示のいくつかの実施形態による、単結晶シリコン層を転写するための例示的な方法800のフローチャートである。図8を参照すると、方法800は、第2の基板の中に不均一界面を形成するために第2の基板の中にドーパントが注入される、動作802において開始する。
図4Cに示すように、第2のシリコン基板420の中に不均一界面424を形成するために、第2のシリコン基板420の中へイオン注入プロセスが実行され、不均一界面424は、ドープされた第1の単結晶シリコン層422を第2のシリコン基板420の残部から分離する。いくつかの実施形態では、ドーパントは、水素イオンおよび/または水素原子を含む水素であり、その大部分が、後の熱プロセス中に第1の単結晶シリコン層422から外に拡散され得る。第2のシリコン基板420の中に不均一界面424を形成できる、任意の他の好適なドーパントが同様に使用され得ることが理解される。たとえば、プロトンまたはヘリウムイオンなどの光イオンを第1の単結晶シリコン層422の中に注入するために光イオン注入が使用されてよく、光イオンは、後で第1の単結晶シリコン層422から除去され得る。第1の単結晶シリコン層422の厚さ、すなわち、y方向における不均一界面424と第2のシリコン基板420の前側との間の距離は、エネルギー、ドーパント、線量、時間などの、イオン注入の様々なパラメータ、ならびにイオン注入に後続する熱拡散の温度および時間などの、ポストアニールのパラメータによって、制御され得る。いくつかの実施形態では、第1の単結晶シリコン層422の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。厚さ均一性は、第2のシリコン基板420の表面全体にわたって注入されるドーパントの微調整制御によって制御され得る。
不均一界面424は、図4Cに示すように、水素が注入された単結晶シリコンおよびドープされていない単結晶シリコンなどの、異なる材料を有する2つの層の間の、第2のシリコン基板420の中の界面である。第2のシリコン基板420の中の不均一界面424の存在は、後でデボンディングプロセスにおいて、第1の単結晶シリコン層422、および第2のシリコン基板420の残部などの、2つの材料層の分離を容易にすることができる。不均一界面424がイオン注入を用いずに形成されてよく、たとえば、SOI基板の中などの、異なる材料層の間の既存の界面であってよいことが理解される。
方法800は、第2の基板および第1の基板が向かい合わせてボンディングされる、図8に示すような動作804に進む。いくつかの実施形態では、ボンディングは、ボンディング強度および歩留まりが比較的大きいシリコン誘電体ボンディングを含む。図4Dに示すように、第2のシリコン基板420は、第1の単結晶シリコン層422が第1のシリコン基板402の前側に向かって下向きになるように、逆さまにフリップ(flip)される。第1の単結晶シリコン層422と第1の誘電体デッキ404との間の第1のボンディング界面426の中にシリコン酸素結合を形成するために、第2のシリコン基板420の第1の単結晶シリコン層422、および第1のシリコン基板402の第1の誘電体デッキ404が、次いで、向かい合わせてボンディングされ得る。
方法800は、単結晶シリコン層が、単結晶シリコン層を残すように第2の基板の中の不均一界面に沿って第2の基板から分割される、図8に示すような動作806に進む。単結晶シリコン層は、いくつかの実施形態によれば、第1の誘電体デッキの上にボンディングされたままである。図4Eに示すように、第1のボンディング界面426におけるボンディング強度が不均一界面424における破断力よりも大きいので、第1の単結晶シリコン層422は、たとえば、第2のシリコン基板420の上に機械的な力を加えることによって、不均一界面424に沿って第2のシリコン基板420から分割される。言い換えれば、第1の単結晶シリコン層422は、不均一界面424に沿って第2のシリコン基板420から破断および剥離され得る。その結果、第1の単結晶シリコン層422は、図4C~図4Eおよび図8に関して上記で説明したデボンディングプロセスを使用して、そのドナー基板-第2のシリコン基板420から、第1のシリコン基板402に転写され得る。
再び図7を参照すると、方法700は、第1のデッキ間プラグが第1のチャネル構造の上方にありそれと接触するように、第1のデッキ間プラグが第1の単結晶シリコン層の中にパターン形成される、動作708に進む。第1のデッキ間プラグをパターン形成するために、第1のデッキ間プラグを取り囲む誘電体が堆積される。
図4Fに示すように、複数の第1のデッキ間プラグ428が、第1の誘電体デッキ404の上方の第1の単結晶シリコン層422の中にパターン形成される。第1の各デッキ間プラグ428は、それぞれの第1のチャネル構造410の上方にありそれと接触するように、それぞれの第1のチャネル構造410と位置合わせされ得る。いくつかの実施形態では、第1の単結晶シリコン層422が、フォトリソグラフィ、現像、およびエッチングプロセスを使用してパターン形成されて、真下の第1のチャネル構造410と位置合わせされたパターン形成済みの第1のデッキ間プラグ428を残す。次いで、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスと、それに後続する、上面を平坦化するための誘電体CMPプロセスとを使用して、第1のデッキ間プラグ428の間の開口部を充填するように、誘電体430が堆積され得る。その結果、同じ層の中で誘電体430を取り囲みそれによって電気的に分離された第1の誘電体デッキ404の上方に、第1のデッキ間プラグ428が形成され得る。第1のデッキ間プラグ428および誘電体430の厚さは、第1の単結晶シリコン層422の厚さと名目上同じであり得る。第1のチャネル構造410が上側プラグ416を含むいくつかの実施形態では、第1のデッキ間プラグ428は、(たとえば、図4Fに示すように)それぞれの第1のチャネル構造の上側プラグ416の上方にそれと接触して形成される。第1のチャネル構造410が上側プラグ416を含まないいくつかの実施形態では、第1のデッキ間プラグ428は、それぞれの第1のチャネル構造410の半導体チャネル414の上方にそれと接触して形成される。
方法700は、第2の誘電体デッキが第1のデッキ間プラグの上方に形成される、図7に示すような動作710に進む。第2の誘電体デッキは、第2の複数の交互配置された犠牲層および誘電体層を含むことができる。図4Gに示すように、第2の誘電体デッキ432が、第1のデッキ間プラグ428の上方に形成される。第1の誘電体デッキ404を形成するために、犠牲層434および誘電体層436が、限定はしないが、CVD、PVD、ALD、任意の他の好適なプロセス、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用して、第1のデッキ間プラグ428の上方に交互に堆積され得る。いくつかの実施形態では、各犠牲層434はシリコン窒化物を含み、各誘電体層436はシリコン酸化物を含む。
方法700は、第2のチャネル構造が第1のデッキ間プラグの上方にありそれと接触するように、第2の誘電体デッキを通って垂直に延在する第2のチャネル構造が形成される、図7に示すような動作712に進む。第2のチャネル構造を形成するために、いくつかの実施形態によれば、第2のチャネルホールが、第2の誘電体デッキを通ってエッチングされ、その次に第2のチャネルホールの側壁に沿って第2のメモリ膜および第2の半導体チャネルが堆積される。いくつかの実施形態では、第2のチャネルホールの上側端部において、ポリシリコンを含む上側プラグがさらに形成される。
図4Hに示すように、第2の誘電体デッキ432を通って各々が垂直に延在する第2のチャネル構造438が、第1のデッキ間プラグ428の上方に形成される。第2のチャネル構造438ごとに、いくつかの実施形態によれば、第2のチャネルホール(図示せず)が、DRIEなどの1つまたは複数のドライエッチプロセスおよび/またはウェットエッチプロセスを使用して、第2の誘電体デッキ432を通って最初にエッチングされる。第2の各チャネルホールは、得られた第2のチャネル構造438がそれぞれの第1のデッキ間プラグ428および第1のチャネル構造410に電気的に接続されるように、それぞれの第1のデッキ間プラグ428と位置合わせされるようにパターン形成される。次いで、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、その次に第2のチャネルホールの側壁に沿ってメモリ膜440および半導体チャネル442が堆積され得る。その結果、第2のチャネル構造438の半導体チャネル442が、第1のデッキ間プラグ428の上方にそれと接触して形成され得る。
図4Hに示すように、メモリ膜440および半導体チャネル442を形成した後、第2のチャネル構造の上側端部において上側プラグ444が形成される。いくつかの実施形態では、第2のチャネルホールの上側端部においてリセスを形成するために、第2のチャネルホールの上側端部におけるメモリ膜440および半導体チャネル442の部分が、CMP、グラインディング、ウェットエッチング、および/またはドライエッチングによって除去され得る。次いで、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ444が形成され得る。第2のチャネル構造438は、それによって形成される。
方法700は、ゲート置換え、すなわち、第1の誘電体デッキおよび第2の誘電体デッキの中の犠牲層を導体層と置き換えることによって、交互配置された導体層および誘電体層を各々が含む第1のメモリデッキおよび第2のメモリデッキが形成される、図7に示すような動作714に進む。第1および第2のメモリデッキを形成するために、第1および第2の誘電体デッキを通って垂直に延在するスリット開口部がエッチングされ、第1の誘電体デッキおよび第2の誘電体デッキの中の犠牲層は、スリット開口部を通じて導体層と置き換えられ、その次にスペーサおよび導体層がスリット開口部の中に堆積される。マルチデッキ3Dメモリデバイスを形成するための製作プロセスが垂直にスケーラブルであることが理解される。したがって、メモリデッキを形成するためのゲート置換えプロセスの前に、上記で説明した実質的に類似のプロセスを使用して、より多くの誘電体デッキ、チャネル構造、およびデッキ間プラグが形成されてよい。
図4Iに示すように、第1の誘電体デッキ404と第2の誘電体デッキ432の両方、ならびに(図4Hに示すような)第1のデッキ間プラグ428を取り囲む誘電体430を通って、垂直に延在する、スリット開口部(図示せず)が形成される。スリット開口部はパターン形成され得、DRIEなどのウェットエッチプロセスおよび/またはドライエッチプロセスによってエッチングされ得る。第1の誘電体デッキ404の(図4Aに示すような)各犠牲層406および第2の誘電体デッキ432の(図4Gに示すような)各犠牲層434は、次いで、スリット開口部を通じてエッチングされ得、犠牲層406および434によって残されたリセスをスリット開口部を通じて充填するように、導体層449が堆積され得る。すなわち、第1の誘電体デッキ404の各犠牲層406および第2の誘電体デッキ432の各犠牲層434は、導体層449によって置き換えることができ、それによって、それぞれ、交互配置された導体層449および誘電体層408を含む第1のメモリデッキ448、ならびに交互配置された導体層449および誘電体層436を含む第2のメモリデッキ450を形成する。導体層449との犠牲層406および434の置換えは、誘電体層408および436にとって選択的な、犠牲層406および434のウェットエッチおよび/またはドライエッチ、ならびにCVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、残りのリセスを導体層449で充填することによって、実行され得る。
図4Iに示すように、ゲート置換えプロセスの後、CVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、その次に(たとえば、図示しない、シリコン酸化物層またはシリコン窒化物層などの1つまたは複数の誘電体層を含む)スペーサおよび(タングステン層などの)導体層がスリット開口部の中に堆積されて、第1のメモリデッキ448および第2のメモリデッキ450を通って第1のシリコン基板402の中まで垂直に延在するスリット構造446を形成する。いくつかの実施形態では、スペーサおよび導体層をスリット開口部の中に堆積させる前に、スリット開口部を通じて第1のシリコン基板402の中に、イオン注入および/または熱拡散によってドープ領域が形成される。
方法700は、第2のメモリデッキの上方に相互接続層が形成される、図7に示すような動作716に進む。いくつかの実施形態では、第1のメモリデッキおよび第2のメモリデッキを通って垂直に延在するTACが形成され、相互接続層に電気的に接続される。図4Iに示すように、第1のメモリデッキ448および第2のメモリデッキ450を通って第1のシリコン基板402まで垂直に延在するTAC452は、DRIEなどのウェットエッチプロセスおよび/またはドライエッチプロセスと、それに後続する、CVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスとによって、形成される。図4Jに示すように、アレイ相互接続層454は、第2のメモリデッキ450の上方に形成され、TAC452に電気的に接続される。アレイ相互接続層454は、1つまたは複数のILD層の中に形成され、かつ第1のチャネル構造410および第2のチャネル構造438に電気的に接続された、ビットラインなどの相互接続部、ならびにスリット構造446を含むことができる。いくつかの実施形態では、アレイ相互接続層454は、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、第2のメモリデッキ450の上にモノリシックに形成される。アレイ相互接続層454の中の相互接続部は、フォトリソグラフィ、ドライエッチおよび/またはウェットエッチ、ならびにCMPプロセスを使用してパターン形成され得る。いくつかの実施形態では、アレイ相互接続層454は、ドナー基板の上に非モノリシックに形成され、次いで、たとえば、図8に関して上記で説明したように、本明細書で説明するデボンディングプロセスを使用して、第1のシリコン基板402の上方の第2のメモリデッキ450の上に転写される。
図5A~図5Jは、本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック3Dメモリデバイスを形成するための例示的な製作プロセスを示す。図9は、本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック3Dメモリデバイスを形成するための例示的な方法900のフローチャートである。図5A~図5Jおよび図9に示す3Dメモリデバイスの例は、図2に示す3Dメモリデバイス200を含む。図5A~図5Jおよび図9は一緒に説明される。方法900に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図9に示すのとは異なる順序で、実行されてよい。
図9を参照すると、方法900は、第1の基板の上に半導体デバイスが形成される、動作902において開始する。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。いくつかの実施形態によれば、第1の基板の上の半導体デバイスの上方に相互接続層が形成される。基板はシリコン基板であり得る。
図5Aに示すように、第1のシリコン基板502の上に周辺デバイス層504が形成される。周辺デバイス層504は、第1のシリコン基板502の上に形成された複数のトランジスタ506を含むことができる。トランジスタ506は、限定はしないが、フォトリソグラフィ、ドライエッチングおよび/またはウェットエッチング、薄膜堆積、熱成長、注入、CMP、ならびに任意の他の好適なプロセスを含む複数のプロセスによって形成され得る。いくつかの実施形態では、イオン注入および/または熱拡散によって、第1のシリコン基板502の中にドープ領域が形成され、ドープ領域は、たとえば、トランジスタ506のソース領域および/またはドレイン領域として機能する。いくつかの実施形態では、ドライエッチングおよび/またはウェットエッチングならびに薄膜堆積によって、第1のシリコン基板502の中に分離領域(たとえば、STI)も形成される。周辺デバイス層504の中のトランジスタ506は、マルチプレクサ、データバッファ、およびドライバなどの、様々なタイプの回路を形成することができる。
図5Aに示すように、第1のシリコン基板502の上の周辺デバイス層504の上方に、周辺相互接続層508が形成される。周辺相互接続層508は、複数のプロセスを使用して形成された、1つまたは複数のILD層およびその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ILD層は、限定はしないが、CVD、PVD、ALD、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。
方法900は、第1の単結晶シリコン層が第2の基板(「ドナー基板」)から第1の基板の上の第1の半導体デバイスの上に転写される、図9に示すような動作904に進む。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、たとえば、水素などのドーパントを第2の基板の中に注入することによって、第2の基板の中に不均一界面が形成される。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、第2の基板および第1の基板が、向かい合わせてボンディングされる。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、第1の単結晶シリコン層は、第1の単結晶シリコン層を残すように第2の基板の中の不均一界面に沿って第2の基板から分割される。
図5Bに示すように、第2のシリコン基板510の中に不均一界面513を形成するために、第2のシリコン基板510の中へイオン注入プロセスが実行され、不均一界面513は、ドープされた第1の単結晶シリコン層512を第2のシリコン基板510の残部から分離する。いくつかの実施形態では、ドーパントは、水素イオンおよび/または水素原子を含む水素であり、その大部分が、後の熱プロセス中に第1の単結晶シリコン層512から外に拡散され得る。第2のシリコン基板510の中に不均一界面513を形成できる、任意の他の好適なドーパントが同様に使用され得ることが理解される。たとえば、プロトンまたはヘリウムイオンなどの光イオンを第1の単結晶シリコン層512の中に注入するために光イオン注入が使用されてよく、光イオンは、後で第1の単結晶シリコン層512から除去され得る。第1の単結晶シリコン層512の厚さ、すなわち、y方向における不均一界面513と第2のシリコン基板510の前側との間の距離は、エネルギー、ドーパント、線量、時間などの、イオン注入の様々なパラメータ、ならびにイオン注入に後続する熱拡散の温度および時間などの、ポストアニールのパラメータによって、制御され得る。いくつかの実施形態では、第1の単結晶シリコン層512の厚さは、1μmと100μmとの間(たとえば、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の2つによって規定される任意の範囲)などの、約1μmと約100μmとの間にある。厚さ均一性は、第2のシリコン基板510の表面全体にわたって注入されるドーパントの微調整制御によって制御され得る。
第2のシリコン基板510は、第1の単結晶シリコン層512が第1のシリコン基板502の前側に向かって下向きになるように、逆さまにフリップされ得る。第1の単結晶シリコン層512と周辺相互接続層508との間の第1のボンディング界面511の中にシリコン酸素結合を形成するために、第2のシリコン基板510の第1の単結晶シリコン層512、および第1のシリコン基板502の周辺相互接続層508が、次いで、向かい合わせてボンディングされ得る。図5Cに示すように、第1のボンディング界面511におけるボンディング強度が不均一界面513における破断力よりも大きいので、第1の単結晶シリコン層512は、たとえば、第2のシリコン基板510の上に機械的な力を加えることによって、不均一界面513に沿って第2のシリコン基板510から分割される。言い換えれば、第1の単結晶シリコン層512は、不均一界面513に沿って第2のシリコン基板510から破断および剥離され得る。その結果、第1の単結晶シリコン層512は、デボンディングプロセスを使用して、そのドナー基板-第2のシリコン基板510から、第1のシリコン基板502に転写され得る。
方法900は、第1の単結晶シリコン層の上方の第1のメモリスタックを通って垂直に延在する第1のチャネル構造が形成される、図9に示すような動作906に進む。第1のメモリスタックは、交互配置された導体層および誘電体層を含むことができる。第1のチャネル構造は、いくつかの実施形態によれば、第1の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。いくつかの実施形態では、第1のメモリスタックを形成するために、交互配置された犠牲層および誘電体層を含む第1の誘電体スタックが、第1の単結晶シリコン層の上に形成され、第1のメモリスタックは、誘電体スタックの中の犠牲層を導体層と置き換えることによって形成される。たとえば、第1の誘電体スタックを通って垂直に延在するスリット開口部がエッチングされてよく、第1の誘電体スタックの中の犠牲層が、スリット開口部を通じて導体層と置き換えられてよく、その次にスペーサおよび導体層がスリット開口部の中に堆積されてよい。いくつかの実施形態では、第1のチャネル構造を形成するために、第1のチャネルホールが、第1の誘電体スタックを通って第1の単結晶シリコン層の中までエッチングされ、下側プラグは、第1の単結晶シリコン層から第1のチャネルホールの下部部分の中までエピタキシャル成長され、その次に第1のチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
図5Dに示すように、交互配置された導体層および誘電体層を含む第1のメモリスタック514が、第1の単結晶シリコン層512の上に形成される。いくつかの実施形態では、交互配置された犠牲層および誘電体層を含む誘電体スタック(図示せず)が、限定はしないが、CVD、PVD、ALD、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用して、2つの異なる誘電体層(たとえば、シリコン窒化物およびシリコン酸化物)を交互に堆積させることによって、最初に第1の単結晶シリコン層512の上に形成される。チャネルホール(図示せず)が、次いで、DRIEなどのウェットエッチプロセスおよび/またはドライエッチプロセスを使用して、誘電体スタックを通って第1の単結晶シリコン層512の中までエッチングされ得る。いくつかの実施形態では、下側プラグ524、たとえば、SEGプラグが、たとえば、VPE、LPE、MBE、またはそれらの任意の組合せを使用して、第1の単結晶シリコン層512から各チャネルホールの下部部分の中までエピタキシャル成長される。したがって、下側プラグ524は、第1の単結晶シリコン層512と同じ材料、すなわち、単結晶シリコンを含むことができる。
下側プラグ524を形成した後、その次に各チャネルホールの側壁に沿って下側プラグ524の上方にメモリ膜518および半導体チャネル520が堆積され得る。いくつかの実施形態では、ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、その次に障壁層、蓄積層、およびトンネリング層がこの順序で堆積されて、メモリ膜518を形成する。ALD、CVD、PVD、任意の他の好適なプロセス、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、次いで、半導体チャネル520がトンネリング層の上に堆積され得る。メモリ膜518および半導体チャネル520を形成した後、各チャネルホールの上側端部において上側プラグ522が形成され得る。いくつかの実施形態では、チャネルホールの上側端部におけるメモリ膜518および半導体チャネル520の部分は、リセスを形成することによって除去される。次いで、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ522が形成され得る。第1のチャネル構造516は、それによって形成される。
図5Dに示すように、誘電体スタックを通って垂直に延在するスリット開口部(図示せず)が形成される。スリット開口部はパターン形成され得、DRIEなどのウェットエッチプロセスおよび/またはドライエッチプロセスによってエッチングされ得る。誘電体スタックの各犠牲層は、次いで、スリット開口部を通じてエッチングされ得、犠牲層によって残されたリセスをスリット開口部を通じて充填するように、導体層が堆積され得る。すなわち、誘電体スタックの各犠牲層は、導体層によって置き換えることができ、それによって、第1のメモリスタック514を形成する。導体層との犠牲層の置換えは、誘電体層にとって選択的な、犠牲層のウェットエッチおよび/またはドライエッチ、ならびにCVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して残りのリセスを導体層で充填することによって、実行され得る。いくつかの実施形態では、ゲート置換えプロセスの後、CVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用して、その次に(たとえば、図示しない、シリコン酸化物層またはシリコン窒化物層などの1つまたは複数の誘電体層を含む)スペーサおよび(タングステン層などの)導体層がスリット開口部の中に堆積されて、第1のメモリスタック514を通って第1の単結晶シリコン層512の中まで垂直に延在するスリット構造526を形成する。
図5Dに示すように、いくつかの実施形態では、第1のメモリスタック514および第1の単結晶シリコン層512を通って垂直に延在するTAC528は、いくつかの実施形態によれば、DRIEなどのウェットエッチプロセスおよび/またはドライエッチプロセスと、それに後続する、CVD、PVD、ALD、またはそれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスとによって、形成される。その結果、TAC528は、周辺相互接続層508の中の相互接続部と接触することができる。
方法900は、第2の単結晶シリコン層が第2の基板の中に形成される、図9に示すような動作908に進む。第2の基板は、いくつかの実施形態によれば、第1の単結晶シリコン層がそこから転写される同じドナー基板である。他の実施形態では、第2の単結晶シリコン層を形成するために、異なるドナー基板が使用されてよいことが理解される。いくつかの実施形態では、第2の単結晶シリコン層を形成するために、たとえば、第2の基板の中にドーパントを注入することによって、第2の基板の中に不均一界面が形成される。図5Eに示すように、第2のシリコン基板510の中に不均一界面533を形成するために、再び第2のシリコン基板510の中へイオン注入プロセスが実行され、不均一界面533は、ドープされた第2の単結晶シリコン層532を第2のシリコン基板510の残部から分離する。第2の単結晶シリコン層532を形成するための製作プロセスは、図5Bに関して上記で説明したような、第1の単結晶シリコン層512を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法900は、第2の単結晶シリコン層の上に相互接続層が形成される、図9に示すような動作910に進む。相互接続層はビットラインを含むことができる。図5Fに示すように、アレイ相互接続層534が、第2の単結晶シリコン層532の上に形成される。アレイ相互接続層534は、複数のプロセスを使用して形成された、1つまたは複数のILD層、およびビットライン536を含むその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ILD層は、限定はしないが、CVD、PVD、ALD、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。いくつかの実施形態では、図5Fに示すように、ビットライン536は、中間にいかなるパッシベーション層(たとえば、シリコン酸化物などの誘電体を含むILD層)も用いずに第2の単結晶シリコン層532の直上に形成される。いくつかの実施形態では、パッシベーション層(図示せず)が第2の単結晶シリコン層532の上に形成され、ビットライン536はパッシベーション層の上に形成される。
方法900は、ビットラインが第1のチャネル構造に電気的に接続され、かつ第2の単結晶シリコン層が相互接続層の上方になるように、第2の単結晶シリコン層およびその上に形成された相互接続層が、第2の基板から第1の基板の上方の第1のメモリスタックの上に転写される、図9に示すような動作912に進む。いくつかの実施形態では、第2の単結晶シリコン層およびその上に形成された相互接続層を転写するために、第2の単結晶シリコン層およびその上に形成された相互接続層は、第2の基板の中の不均一界面に沿って第2の基板から分割され、第2の単結晶シリコン層およびその上に形成された相互接続層と第1の基板とが、向かい合わせてボンディングされる。ボンディングは、ハイブリッドボンディングを含むことができる。
図5Gに示すように、第2の単結晶シリコン層532およびその上に形成されたアレイ相互接続層534は、第2のシリコン基板510の上に機械的な力を加えることによって、不均一界面533に沿って第2のシリコン基板510から分割される。言い換えれば、第2の単結晶シリコン層532およびその上に形成されたアレイ相互接続層534は、不均一界面533に沿って第2のシリコン基板510から破断および剥離され得る。図5Hに示すように、第2の単結晶シリコン層532およびその上に形成されたアレイ相互接続層534は、アレイ相互接続層534が第1のシリコン基板502の前側、すなわち、第1のメモリスタック514の上面に向かって下向きになるように、逆さまにフリップされ得る。第2の単結晶シリコン層532およびその上に形成されたアレイ相互接続層534と、第1のシリコン基板502の第1のメモリスタック514とが、次いで、ハイブリッドボンディングを使用して向かい合わせてボンディングされ得、第1のメモリスタック514とアレイ相互接続層534との間に第2のボンディング界面538をもたらす。ハイブリッドボンディング(「金属/誘電体ハイブリッドボンディング」とも呼ばれる)は、(たとえば、ハンダまたは接着剤などの中間層を使用せずに、面の間にボンディングを形成する)直接ボンディング技術であり、金属と金属とのボンディングおよび誘電体と誘電体とのボンディングを同時に取得することができる。いくつかの実施形態では、ハイブリッドボンディングの前に、ボンディング面に処理プロセス、たとえば、プラズマ処理、ウェット処理、および/または熱処理が適用される。ハイブリッドボンディングの結果として、第2のボンディング界面538の異なる側部の上のボンディング接点が相互混合され得、第2のボンディング界面538の異なる側部の上の誘電体が共有結合され得る。ボンディングの後、いくつかの実施形態によれば、ビットライン536は第1のチャネル構造516に電気的に接続され、第2の単結晶シリコン層532はアレイ相互接続層534の上方になる。
方法900は、第2の単結晶シリコン層の上方の第2のメモリスタックを通って垂直に延在する第2のチャネル構造が形成される、図9に示すような動作914に進む。第2のメモリスタックは、交互配置された導体層および誘電体層を含むことができる。第2のチャネル構造は、いくつかの実施形態によれば、第2の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。
図5Iに示すように、交互配置された導体層および誘電体層を含むメモリスタック542が、1つまたは複数の薄膜堆積プロセスと、それに後続する、後のゲート置換えプロセスとを使用して、2つの異なる誘電体層(たとえば、シリコン窒化物およびシリコン酸化物)を交互に堆積させることによって、第2の単結晶シリコン層532の上に形成される。いくつかの実施形態では、下側プラグ545、たとえば、SEGプラグは、たとえば、VPE、LPE、MBE、またはそれらの任意の組合せを使用して、第2の単結晶シリコン層532から各チャネルホールの下部部分の中までエピタキシャル成長される。したがって、下側プラグ545は、第2の単結晶シリコン層532と同じ材料、すなわち、単結晶シリコンを含むことができる。下側端部において下側プラグ545を含むチャネル構造544は、次いで、薄膜堆積プロセスを使用して、その次に各チャネルホールの側壁に沿って下側プラグ545の上方にメモリ膜および半導体チャネルを堆積させることによって、形成され得る。いくつかの実施形態によれば、メモリスタック542を通って各々が垂直に延在するスリット構造546およびTAC548が形成される。メモリスタック542、チャネル構造544、スリット構造546、およびTAC548を形成するための製作プロセスは、図5Dに関して上記で説明したそれらの相対物と実質的に類似であり、したがって繰り返さない。
図5Jに示すように、いくつかの実施形態では、第3のボンディング界面552を形成するために、ビットライン556およびその上に形成された第3の単結晶シリコン層558を含むアレイ相互接続層554が、ボンディングされるべき第2のシリコン基板510(すなわち、異なるドナー基板)からメモリスタック542の上に転写される。いくつかの実施形態では、アレイ相互接続層554を形成することは、1つまたは複数のILD層の中にビットライン556を形成することを含む。その結果、ビットライン556はチャネル構造544に電気的に接続され得、第3の単結晶シリコン層558はアレイ相互接続層554の上方になる。アレイ相互接続層554および第3の単結晶シリコン層558を転写するための製作プロセスは、図5E~図5Hに関して上記で説明したそれらの相対物と実質的に類似であり、したがって繰り返さない。相互接続層および単結晶シリコン層を転写し、単結晶シリコン層の上にメモリスタックおよびチャネル構造を形成するための、上記で説明した製作プロセスが、マルチスタック3Dメモリデバイスの中のメモリスタックの個数を増やすために連続的に繰り返され得ることが理解される。
図5A~図5Jおよび図9は、転写された相互接続層を有するマルチスタック3Dメモリデバイスを形成するための例示的な製作プロセスを示す。すなわち、アレイ相互接続層534および554ならびに単結晶シリコン層512および532は、第1のシリコン基板502以外の1つまたは複数のドナー基板(たとえば、第2のシリコン基板510)の上に非モノリシックに形成され、デボンディングプロセスを使用して第1のシリコン基板502の上方に後で転写される。相互接続部およびILD層の堆積によって、第1のシリコン基板502の上方に相互接続層がモノリシックに形成され得ることが理解される。図6A~図6Cは、本開示のいくつかの実施形態による、マルチスタック3Dメモリデバイスを形成するための例示的な製作プロセスを示す。図10は、本開示のいくつかの実施形態による、マルチスタック3Dメモリデバイスを形成するための例示的な方法1000のフローチャートである。図6A~図6Cおよび図10に示す3Dメモリデバイスの例は、図1A~図1Cに示す3Dメモリデバイス100を含む。図6A~図6Cおよび図10は一緒に説明される。方法1000に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図10に示すのとは異なる順序で、実行されてよい。
図10を参照すると、方法1000は、第1の基板の上に半導体デバイスが形成される、動作1002において開始する。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。いくつかの実施形態によれば、第1の基板の上の半導体デバイスの上方に相互接続層が形成される。基板はシリコン基板であり得る。
図6Aに示すように、周辺デバイス層604が第1のシリコン基板602の上に形成され、周辺相互接続層606が第1のシリコン基板602の上の周辺デバイス層604の上方に形成される。周辺デバイス層604および周辺相互接続層606を形成するための製作プロセスは、図5Aに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法1000は、第1の単結晶シリコン層が第2の基板(「ドナー基板」)から第1の基板の上の第1の半導体デバイスの上に転写される、図10に示すような動作1004に進む。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、たとえば、水素などのドーパントを第2の基板の中に注入することによって、第2の基板の中に不均一界面が形成される。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、第2の基板および第1の基板が、向かい合わせてボンディングされる。いくつかの実施形態では、第1の単結晶シリコン層を転写するために、第1の単結晶シリコン層は、第1の単結晶シリコン層を残すように第2の基板の中の不均一界面に沿って第2の基板から分割される。
図6Aに示すように、第1の単結晶シリコン層610は、デボンディングプロセスを使用して第2の基板(図示せず)から周辺相互接続層606の上に転写され、第1の単結晶シリコン層610と周辺相互接続層606との間に第1のボンディング界面608が得られる。第1の単結晶シリコン層610を形成および転写するための製作プロセスは、図5Bおよび図5Cに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法1000は、第1の単結晶シリコン層の上方のメモリスタックを通って垂直に延在するチャネル構造が形成される、図10に示すような動作1006に進む。メモリスタックは、交互配置された導体層および誘電体層を含むことができる。チャネル構造は、いくつかの実施形態によれば、第1の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。いくつかの実施形態では、メモリスタックを形成するために、交互配置された犠牲層および誘電体層を含む誘電体スタックが、第1の単結晶シリコン層の上に形成され、メモリスタックは、誘電体スタックの中の犠牲層を導体層と置き換えることによって形成される。たとえば、誘電体スタックを通って垂直に延在するスリット開口部がエッチングされてよく、誘電体スタックの中の犠牲層は、スリット開口部を通じて導体層と置き換えられてよく、その次にスペーサおよび導体層がスリット開口部の中に堆積されてよい。いくつかの実施形態では、チャネル構造を形成するために、チャネルホールが、誘電体スタックを通って第1の単結晶シリコン層の中までエッチングされ、下側プラグが、第1の単結晶シリコン層からチャネルホールの下部部分の中までエピタキシャル成長され、その次にチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
図6Aに示すように、交互配置された導体層および誘電体層を含むメモリスタック612が、第1の単結晶シリコン層610の上に形成される。メモリスタック612を通って垂直に延在するチャネル構造614が形成され得る。メモリスタック612、チャネル構造614、ならびにスリット構造およびTACなどの他の構成要素を形成するための製作プロセスは、図5Dに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法1000は、メモリスタックの上方に相互接続層が形成される、図10に示すような動作1008に進む。相互接続層は、チャネル構造に電気的に接続されたビットラインを含むことができる。図6Aに示すように、アレイ相互接続層616が、メモリスタック612の上方に形成される。アレイ相互接続層616は、複数のプロセスを使用して形成された、1つまたは複数のILD層、およびビットライン618を含むその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ILD層は、限定はしないが、CVD、PVD、ALD、またはそれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。いくつかの実施形態では、図6Aに示すように、パッシベーション層619(たとえば、ILD層)が、アレイ相互接続層616のビットライン618の上に形成される。いくつかの実施形態では、アレイ相互接続層616は、ビットライン618の上のパッシベーション層619を含まない。
方法1000は、第2の単結晶シリコン層が第2の基板から第1の相互接続層の上に転写される、図10に示すような動作1010に進む。第2の単結晶シリコン層がそこから転写されるドナー基板は、第1の単結晶シリコン層がそこから転写される同じ基板、または異なるドナー基板であってよい。図6Bに示すように、第2の単結晶シリコン層624は、第2のシリコン基板622の中に形成され、デボンディングプロセスを使用してアレイ相互接続層616の上に転写され、第2の単結晶シリコン層624とアレイ相互接続層616との間に第2のボンディング界面620が得られる。いくつかの実施形態では、図6Bに示すように、第2の単結晶シリコン層624は、パッシベーション層619の上に形成される。いくつかの実施形態では、第2の単結晶シリコン層624は、中間にパッシベーション層619を用いずにビットライン618の直上に形成される。イオン注入および/または熱拡散を使用して、第2の単結晶シリコン層624の中にウェルが形成され得る。第2の単結晶シリコン層624を形成および転写するための製作プロセスは、図5Bおよび図5Cに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法1000は、第2の半導体デバイスが第2の単結晶シリコン層の上方に形成される、図10に示すような動作1012に進む。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。
図6Cに示すように、交互配置された導体層および誘電体層を含むメモリスタック626が、第2の単結晶シリコン層624の上に形成される。メモリスタック626を通って垂直に延在するチャネル構造632が形成され得る。メモリスタック626、チャネル構造632、ならびにスリット構造およびTACなどの他の構成要素を形成するための製作プロセスは、図5Dに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。図6Cに示すように、アレイ相互接続層628が、メモリスタック626の上方に形成される。アレイ相互接続層628は、複数のプロセスを使用して形成された、1つまたは複数のILD層、およびビットライン630を含むその中の相互接続部を含むことができる。アレイ相互接続層628を形成するための製作プロセスは、図6Aに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
単結晶シリコン層を転写し、単結晶シリコン層の上にメモリスタックおよびチャネル構造を形成するための、上記で説明した製作プロセスが、マルチスタック3Dメモリデバイスの中のメモリスタックの個数を増やすために連続的に繰り返され得ることが理解される。
本開示の一態様によれば、3Dメモリデバイスは、基板と、基板の上方の第1の単結晶シリコン層と、第1の単結晶シリコン層の上方の第1のメモリスタックと、第1のメモリスタックを通って垂直に延在する第1のチャネル構造と、第1のメモリスタックの上方の第1の相互接続層とを含む。第1のメモリスタックは、第1の複数の交互配置された導体層および誘電体層を含む。第1のチャネル構造は、第1の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、第1の下側プラグを含む。第1の相互接続層は、第1のチャネル構造に電気的に接続された第1のビットラインを含む。
いくつかの実施形態では、第1の単結晶シリコン層の厚さは、約1μmと約100μmとの間にある。
いくつかの実施形態では、第1の単結晶シリコン層は、第1のメモリスタックの少なくとも幅に沿って横方向に延在する。
いくつかの実施形態では、3Dメモリデバイスは、基板と第1の単結晶シリコン層との間の第1のボンディング界面をさらに含む。
いくつかの実施形態では、第1の下側プラグは、第1の単結晶シリコン層からエピタキシャル成長される。
いくつかの実施形態では、第1のチャネル構造は、ポリシリコンを含む第1の上側プラグ、ならびに第1のチャネル構造の側壁に沿った第1のメモリ膜および第1の半導体チャネルを含む。第1の半導体チャネルは、いくつかの実施形態によれば、それぞれ、第1の上側プラグと第1の下側プラグとの間にありそれらと接触している。
いくつかの実施形態では、3Dメモリデバイスは、第1のメモリスタックを通って第1の単結晶シリコン層まで垂直に延在するスリット構造をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、基板と第1の単結晶シリコン層との間で垂直な、第1のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、第1のメモリスタックを通って垂直に延在し周辺デバイス層に電気的に接続された、アレイ貫通コンタクト(TAC)をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、第1の相互接続層の上方の、第1のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、第1の単結晶シリコン層の上かつ第1のメモリスタックの横の、第1のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、第1の相互接続層の上方の第2の単結晶シリコン層と、第2の単結晶シリコン層の上方の第2のメモリスタックと、第2のメモリスタックを通って垂直に延在する第2のチャネル構造と、第2のメモリスタックの上方の第2の相互接続層とをさらに含む。いくつかの実施形態では、第2のメモリスタックは、第2の複数の交互配置された導体層および誘電体層を含み、第2のチャネル構造は、第2の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、第2の下側プラグを含み、第2の相互接続層は、第2のチャネル構造に電気的に接続された第2のビットラインを含む。
いくつかの実施形態では、3Dメモリデバイスは、第1の相互接続層と第2の単結晶シリコン層との間の第2のボンディング界面をさらに含む。
いくつかの実施形態では、第2の単結晶シリコン層は、第1のビットラインの直上に配設される。いくつかの実施形態では、第2の単結晶シリコン層は、第1の相互接続層と第2のメモリスタックとの間にウェルを含む。
本開示の別の態様によれば、3Dメモリデバイスは、基板と、基板の上方の第1のメモリスタックと、第1のメモリスタックを通って垂直に延在する第1のチャネル構造と、第1のメモリスタックの上方の第1の相互接続層と、第1のビットラインの直上の単結晶シリコン層と、単結晶シリコン層の上方の第2のメモリスタックと、第2のメモリスタックを通って垂直に延在する第2のチャネル構造と、第2のメモリスタックの上方の第2の相互接続層とを含む。第1のメモリスタックは、第1の複数の交互配置された導体層および誘電体層を含む。第1の相互接続層は、第1のチャネル構造に電気的に接続された第1のビットラインを含む。第2のメモリスタックは、第2の複数の交互配置された導体層および誘電体層を含む。第2のチャネル構造は、単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。第2の相互接続層は、第2のチャネル構造に電気的に接続された第2のビットラインを含む。
いくつかの実施形態では、3Dメモリデバイスは、基板と第1のメモリスタックとの間で垂直な、それぞれ、第1のビットラインおよび第2のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、第2の相互接続層の上方の、それぞれ、第1のビットラインおよび第2のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、単結晶シリコン層の上かつ第2のメモリスタックの横の、それぞれ、第1のビットラインおよび第2のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、3Dメモリデバイスは、基板と第1のメモリスタックとの間の別の単結晶シリコン層をさらに含む。第1のチャネル構造は、いくつかの実施形態によれば、別の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、別の下側プラグを含む。
いくつかの実施形態では、3Dメモリデバイスは、第1の相互接続層と単結晶シリコン層との間のボンディング界面、および基板と別の単結晶シリコン層との間の別のボンディング界面をさらに含む。
いくつかの実施形態では、単結晶シリコン層は、第1の相互接続層と第2のメモリスタックとの間にウェルを含む。
本開示のさらに別の態様によれば、3Dメモリデバイスを形成するための方法が開示される。第1の基板の上に第1の半導体デバイスが形成される。第1の単結晶シリコン層が、第2の基板から第1の基板の上の第1の半導体デバイスの上に転写される。交互配置された犠牲層および誘電体層を含む誘電体スタックが、第1の単結晶シリコン層の上に形成される。誘電体スタックを通って垂直に延在するチャネル構造が形成される。チャネル構造は、第1の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。誘電体スタックの中の犠牲層を導体層と置き換えることによって、交互配置された導体層および誘電体層を含むメモリスタックが形成される。メモリスタックの上方の、チャネル構造に電気的に接続されたビットラインを含む相互接続層が形成される。
いくつかの実施形態では、第1の単結晶シリコン層を第2の基板から転写するために、第2の基板の中に不均一界面が形成され、第2の基板および第1の基板が、向かい合わせてボンディングされ、第1の単結晶シリコン層が、第1の単結晶シリコン層を残すように第2の基板の中の不均一界面に沿って第2の基板から分割される。
いくつかの実施形態では、ボンディングはシリコン誘電体ボンディングを含む。
いくつかの実施形態では、第2の基板の中に不均一界面を形成するために、第2の基板の中にドーパントが注入される。いくつかの実施形態では、ドーパントは水素を含む。
いくつかの実施形態では、第1の単結晶シリコン層の厚さは、約1μmと約100μmとの間にある。
いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックを通って第1の単結晶シリコン層の中までチャネルホールがエッチングされ、第1の単結晶シリコン層からチャネルホールの下部部分の中まで下側プラグがエピタキシャル成長され、その次にチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
いくつかの実施形態では、メモリスタックを形成するために、誘電体スタックを通って垂直に延在するスリット開口部がエッチングされ、誘電体スタックの中の犠牲層が、スリット開口部を通じて導体層と置き換えられ、その次にスペーサおよび導体層がスリット開口部の中に堆積される。
いくつかの実施形態では、第1の半導体デバイスは、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を含む。
いくつかの実施形態では、第2の単結晶シリコン層が、第2の基板から第1の基板の上方の相互接続層の上に転写され、第2の半導体デバイスが、第2の単結晶シリコン層の上方に形成される。
いくつかの実施形態では、第2の半導体デバイスは、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を含む。
いくつかの実施形態では、第2の半導体デバイスは、ビットラインの直上に形成される。
いくつかの実施形態では、第2の半導体デバイスを形成する前に、第2の半導体デバイスとビットラインとの間に層間誘電体(ILD)層が形成される。
特定の実施形態の上記の説明は、本開示の一般的な概念から逸脱することなく過度の実験を伴わずに、当技術分野の技能の中の知識を適用することによって様々な適用例に対してそのような特定の実施形態を他者が容易に修正しかつ/または適合させることができる、本開示の一般的な性質をそのように明らかにする。したがって、そのような適合および修正は、本明細書で提示する教示および案内に基づいて、開示する実施形態の均等物の趣旨および範囲の中にあるものとする。本明細書の用語または語法が教示および案内に照らして当業者によって解釈されることになるように、本明細書における語法または用語が説明のためものであり限定でないことを理解されたい。
本開示の実施形態は、指定された機能およびそれらの関係の実装形態を示す機能上のビルディングブロックの助けをかりて、上記で説明されている。これらの機能上のビルディングブロックの境界は、説明の便宜のために本明細書では恣意的に規定されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界が規定され得る。
発明の概要および要約書のセクションは、発明者によって企図されるものとして、本開示の1つまたは複数の、ただしすべてではない、例示的な実施形態を記載することがあり、したがって、いかなる形でも本開示および添付の特許請求の範囲を限定するものではない。
本開示の広がりおよび範囲は、上記で説明した例示的な実施形態のうちのいずれによっても限定されるべきでなく、以下の特許請求の範囲およびそれらの均等物のみに従って規定されるべきである。