KR102645465B1 - 멀티-스택 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents
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Abstract
3차원(3D) 메모리 디바이스 및 3D 메모리 디바이스를 형성하기 위한 방법의 실시예가 개시된다. 일 예에서, 3D 메모리 디바이스는, 기판, 기판 위의 제1 단결정 실리콘 층, 제1 단결정 실리콘 층 위에 있는 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체, 및 제1 메모리 스택 위의 제1 상호연결 층을 포함한다. 제1 메모리 스택은 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제1 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제1 하부 플러그를 포함한다. 제1 상호연결 층은 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함한다.
Description
관련 출원에 대한 교차 참조
본 출원은 2018년 12월 18일에 출원된 중국 특허 출원 제201811547690.7호에 대한 우선권을 주장하며, 이 출원은 그 전문이 본원에 참조로 포함된다.
본 개시의 실시예들은 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스을 개선함으로써 더 작은 크기로 축소되고 있다. 그러나, 메모리 셀의 피처 크기(feature size)가 하한에 도달함에 따라, 평면 프로세스 및 제조 기술이 까다로워지고 비용도 늘어난다. 그 결과, 평면 메모리 셀의 메모리 밀도는 상한에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 이 메모리 어레이와 주고받는 신호를 제어하기 위한 주변 디바이스를 포함한다.
3D 메모리 디바이스 및 그 제조 방법에 대한 실시예들이 본원에서 개시된다.
일 예에서, 3D 메모리 디바이스는 기판, 기판 위의 제1 단결정 실리콘 층, 제1 단결정 실리콘 층 위에 있는 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체, 및 제1 메모리 스택 위의 제1 상호연결 층을 포함한다. 제1 메모리 스택은 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제1 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제1 하부 플러그를 포함한다. 제1 상호연결 층은 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함한다.
다른 예에서, 3D 메모리 디바이스는 기판, 기판 위의 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체, 제1 메모리 스택 위에 있는 제1 상호연결 층, 제1 비트 라인 바로 위의 단결정 실리콘 층, 단결정 실리콘 층 위에 있는 제2 메모리 스택, 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체 및 제2 메모리 스택 위의 제2 상호연결 층을 포함한다. 제1 메모리 스택은 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제1 상호연결 층은 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함한다. 제2 메모리 스택은 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제2 채널 구조체는 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 제2 상호연결 층은 제2 채널 구조체에 전기적으로 연결된 제2 비트 라인을 포함한다.
또 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 제1 반도체 디바이스가 제1 기판 상에 형성된다. 제1 단결정 실리콘 층이 제2 기판으로부터 제1 기판 상의 제1 반도체 디바이스 상으로 이전된다. 인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택이 제1 단결정 실리콘 층 상에 형성된다. 유전체 스택을 통해 수직으로 연장되는 채널 구조체가 형성된다. 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택은 유전체 스택의 희생 층을 도전체 층으로 교체함으로써 형성된다. 메모리 스택 위에 있고 채널 구조체에 전기적으로 연결된 비트 라인을 포함하는 상호연결 층이 형성된다.
본 명세서에 포함되며 본 명세서의 일부를 이루는 첨부된 도면은 본 개시의 실시예를 도시하고, 더 나아가 명세서와 함께 본 개시의 원리를 설명하며 통상의 기술자가 본 개시를 구성하고 사용할 수 있도록 한다.
도 1a는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 일 예의 단면도를 예시한다.
도 1b는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 다른 예의 단면도를 예시한다.
도 1c는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 또 다른 예의 단면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 예시적인 멀티-스택 3D 메모리 디바이스의 단면을 도시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 멀티-데크 3D 메모리 디바이스의 단면을 도시한다.
도 4a 내지 도 4j는 본 개시의 일부 실시예에 따른 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 5a 내지 도 5j는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 6a 내지 도 6c는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 7은 본 개시의 일부 실시예에 따른 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 8은 본 개시의 일부 실시예에 따른 단결정 실리콘 층을 이전하기 위한 예시적인 방법의 흐름도이다.
도 9는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 10은 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
본 발명의 실시예들은 첨부 도면을 참조하여 설명될 것이다.
도 1a는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 일 예의 단면도를 예시한다.
도 1b는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 다른 예의 단면도를 예시한다.
도 1c는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스의 또 다른 예의 단면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 예시적인 멀티-스택 3D 메모리 디바이스의 단면을 도시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 멀티-데크 3D 메모리 디바이스의 단면을 도시한다.
도 4a 내지 도 4j는 본 개시의 일부 실시예에 따른 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 5a 내지 도 5j는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 6a 내지 도 6c는 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 7은 본 개시의 일부 실시예에 따른 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 8은 본 개시의 일부 실시예에 따른 단결정 실리콘 층을 이전하기 위한 예시적인 방법의 흐름도이다.
도 9는 본 개시의 일부 실시예에 따른 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 10은 본 개시의 일부 실시예에 따른 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
본 발명의 실시예들은 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시적인 목적임을 이해하여야 한다. 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 통상의 기술자에게는 본 개시가 다양한 다른 응용분야에서 이용될 수 있다는 것이 자명할 것이다.
명세서에서 "일 실시예", "실시예", "일 예시적 실시예", "일부 실시예" 등으로 언급된 것들은 설명된 실시예가 특정한 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 그러한 특정한 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 주의하여야 한다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 더 나아가, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 때, 그러한 특징, 구조 또는 특성에 영향을 미치는 것은, 명시적으로 기술되었는지 여부에 관계 없이, 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 쓰임에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여, 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있고 또는 복수의 의미로 특징, 구조 또는 조합의 조합을 설명하는 데 사용될 수도 있다. 유사하게, "하나의", "그"와 같은 용어는, 문맥에 적어도 부분적으로 의존하여, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 추가적으로, 용어 "기초로 한"은 반드시 배타적인 요인 세트를 전달하도록 의도된 것이 아니라고 이해할 수 있으며, 대신에, 문맥에 적어도 부분적으로 의존하여, 비필수적이며 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용하는 의미로 해석될 수 있다.
본 개시에서 "위"("on", "above", "over")의 의미는, "위(on)"가 어떤 것의 "바로 위"를 의미할 뿐 아니라, 어떤 것과의 사이에 중간 피처(feature) 또는 층을 가지는 어떤 것의 "위"의 의미도 포함하는 것으로 넓게 해석되어야 하고, 또한 "위"("above", "over")는 어떤 것의 “위”를 의미할 뿐 아니라, 어떤 것과의 사이에 중간 피처 또는 층이 없는 어떤 것의 “위”의 의미도 포함함(즉, 어떤 것의 바로 위)을 쉽게 이해하여야 한다.
더 나아가, 설명의 편의를 위해 "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 하나의 요소 또는 특징과 도면에 표시된 다른 요소(들) 또는 특징(들)과의 관계를 설명하기 위하여 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 동작 중인 디바이스의 상이한 방향들을 포함하도록 의도된다. 장치는 다르게 지향(90도 회전 또는 다른 방향으로)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 서술자(descriptor)는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된, 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화될 수 있거나 패턴화되지 않은 채로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 아세나이드(gallium arsenide), 인듐 포스파이드(indium phosphide) 등 광범위의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용된, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 밑에 있거나 위에 있는 구조의 전체에 걸쳐 확장될 수 있거나, 밑에 있거나 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 더 나아가, 층은 연속 구조의 두께보다 작은 두께를 갖는 균일하거나 불균일한 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상면 및 하면 사이에 있는, 또는 그 면들에 있는 임의의 수평 평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층이 될 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며 및/또는 그 위에 및/또는 그 아래 하나 이상의 층을 포함할 수 있다. 층은 다중 층을 포함할 수 있다. 예를 들어, 상호 연결 층은 하나 이상의 도전체 및 접촉 층(상호 연결 라인 및/또는 비아 접촉부가 형성됨)과 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된, 용어 "명목의(nominal)/명목으로(nominally)"는, 제품 또는 프로세스의 설계 단계 동안 설정되는, 원하는 값보다 높거나 및/또는 낮은 값의 범위를 포함하는, 구성 요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 희망하는 값, 즉 목표 값을 지칭한다. 그러한 값의 범위는 제조 프로세스 또는 오차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "약"은 반도체 장치와 관련된 특정한 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 지칭한다. 특정한 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10 내지 30% 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예컨대, 값의 ±10%, ±20% 또는 ±30%).
본 명세서에서 사용된, 용어 "3D 메모리 디바이스"는, 가로 방향의 기판 상에서 기판에 대해 수직 방향으로 연장된 메모리 셀 트랜지스터들의 수직 배향 스트링(본 명세서에서 NAND 메모리 스트링과 같은 "메모리 스트링"이라고 함)을 가진 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는, 용어 "수직의/수직으로"는 명목상 기판의 가로 표면과 수직인 것을 의미한다.
예컨대 96개 이상의 레벨을 갖는 진보된 기술을 갖는 3D NAND 메모리 디바이스를 제작함에 있어서, 멀티-데크(multi-deck) 아키텍처가 통상적으로 사용되며, 이는 인터-데크 플러그("인터-데크 조인트"로도 알려짐)에 의해 전기적으로 연결될 수 있는 2개 이상의 적층된 채널 구조체를 포함한다. 일부 3D NAND 메모리 디바이스에서, 예를 들어, 각각이 채널 구조체, 로컬 접촉부, 및 상호연결부를 포함하는 다수의 메모리 스택을 구비함으로써 멀티-스택 아키텍쳐가 사용되어 메모리 스택 레벨에서 메모리 셀을 수직으로 더 확장하며, 이 아키텍처는 아래의 소스 층 상에서 구축된다. 그러나, 멀티-데크 아키텍처의 인터-데크 플러그 및/또는 멀티-스택 아키텍처의 소스 층은 증착 프로세스를 사용하여, 긴 수송 동안 캐리어 이동도 손실이 있는 것으로 알려진 반도체 물질인 다결정 실리콘(폴리실리콘)으로 제조된다. 따라서, 멀티-데크 및/또는 멀티-스택 아키텍쳐를 갖는 3D NAND 메모리 디바이스의 성능은 폴리실리콘 인터-데크 플러그 및/또는 소스 층의 전기 성능에 의해 제한된다.
3D NAND 메모리 셀 밀도를 증가시키는 다른 방법은 하이브리드 본딩 프로세스를 이용하여 하나 이상의 3D 메모리 디바이스 칩과 주변 디바이스 칩을 결합시키는 것이다. 그러나, 하이브리드 본딩 프로세스는 높은 정렬 정확도를 필요로 하고, 열 프로세스에 의해 야기되는 금속 이동으로 인해 본딩 인터페이스에서 공극을 유도할 수 있으며, 이는 장치 수율에 영향을 미칠 수 있다. 더욱이, 메모리 셀 레벨 및 밀도가 증가함에 따라, 비트 라인 밀도와 같은 상호연결부의 밀도가 또한 증가되어, 제조 복잡성 및 사이클 시간을 증가시킨다.
본 발명에 따른 다양한 실시예들은 몇몇 다른 3D 메모리 디바이스들에 비해 개선된 성능, 단축된 제조 사이클, 및 더 높은 수율을 갖는 3D 메모리 디바이스를 형성하기 위한 다양한 유형의 수직-확장 가능한 3D 메모리에 디바이스 및 방법을 제공한다. 실리콘 기판("도너 기판"으로 알려짐)으로부터 메모리 디바이스 구조로 단결정 실리콘 층을 이전하는 디-본딩 프로세스는 단결정 실리콘 인터-데크 플러그를 갖는 멀티-데크 3D 메모리 디바이스 또는 단결정 실리콘 소스 층을 갖는 멀티 스택 3D 메모리 디바이스를 형성하는데 사용될 수 있다. 폴리실리콘을 보다 높은 캐리어 이동도를 갖는 단결정 실리콘으로 교체함으로써, 인터-데크 조인트 및 소스에서 보다 우수한 셀 성능을 갖는 보다 높은 셀 저장 용량이 달성될 수 있다. 단결정 실리콘 층은 하이브리드 본딩과 비교하여 더 높은 수율 및 본딩 강도를 갖는 실리콘-유전체 본딩 프로세스를 사용하여 메모리 디바이스 구조체에 본딩될 수 있다. 더욱이, 비트 라인과 같은 상호연결부는 메모리 디바이스 구조 제조와 병렬로 전용 도너 기판 상에 형성될 수 있고, 그 후 디-본딩 프로세스를 이용하여 메모리 디바이스 구조체로 이전될 수 있는데, 이는 제조 사이클 시간을 크게 단축시킬 수 있다. 일부 실시예에서, 단결정 실리콘 층 및/또는 상호연결부가 이전되는 실리콘 도너 기판은 웨이퍼 비용을 더 절약하기 위해 반복적으로 사용될 수 있다.
도 1a 내지 도 1c는 본 개시의 다양한 실시예에 따른, 예시적인 멀티-스택 3D 메모리 디바이스(100)의 단면들의 상이한 예들을 도시한다. 3D 메모리 디바이스(100)는, (예를 들어, 메모리 스트링의 소스 층으로서) 단결정 실리콘 층 상에 형성된 채널 구조체들의 어레이와 메모리 스택을 각각이 포함하는 적층된 메모리 어레이 디바이스 구조체들을 갖는 멀티-스택 아키텍쳐를 가질 수 있다. 3D 메모리 디바이스(100)는 비-모놀리식(non-monolithic) 3D 메모리 디바이스의 예를 나타낸다. 용어 "비-모놀리식(non-monolithic)"은 3D 메모리 디바이스의 컴포넌트들(예를 들어, 주변 디바이스 및/또는 메모리 어레이 디바이스)이 상이한 기판들 상에 별개로 형성될 수 있고, 이어서, 예를 들어, 본딩 기술에 의해 결합되어 3D 메모리 디바이스를 형성할 수 있음을 의미한다. 아래에서 상세히 설명되는 바와 같이, 실리콘-유전체 본딩과 같은 본딩 기술은, 상이한 기판들 사이에서 (다른 구조체들이 그 상에 형성되거나 형성되지 않은) 단결정 실리콘 층을 이전하는 "디-본딩" 프로세스의 일부일 수 있거나 그와 결합될 수 있다. 디-본딩 프로세스는 3D 메모리 디바이스(100)의 셀 밀도 및 생산 수율을 증가시키기 위해 임의의 수직 배열로 임의의 수의 디바이스 구조체들을 연결하는 유연성을 제공할 수 있다는 것이 이해된다. 또한, 메모리 어레이 디바이스 구조체(및 이의 메모리 스택)는 셀 밀도를 추가로 증가시키기 위해 수직으로 확장될 수 있는 것으로 이해된다. 주변 디바이스 층 및 메모리 어레이 디바이스 구조체는 임의의 순서로 적층될 수 있음이 추가로 이해된다. 예를 들어, 주변 디바이스 층은 3D 메모리 디바이스(100)의 최하부, 최상부, 또는 중간에 배치될 수 있다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는, 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 아르세나이드(GaAs), 게르마늄(Ge), SOI(silicon on insulator), 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(100)는 기판(102) 상에 주변 디바이스 층(104)을 포함한다. 주변 디바이스 층(104)은 기판(102) "상에(on)" 형성될 수 있되, 주변 디바이스 층(103)의 전부 또는 일부는 기판(102) 내에 (예를 들어, 기판(101)의 상부 표면 아래에) 및/또는 기판(102) 상에 직접 형성된다. 주변 디바이스 층(104)은 기판(102) 상에 형성된 복수의 트랜지스터(106)를 포함할 수 있다. 트랜지스터(106)의 격리 영역(예컨대, 얕은 트렌치 격리(STI)) 및 도핑된 영역(예를 들어, 소스 영역 및 드레인 영역)이 또한 기판(102) 내에 형성될 수 있다.
주변 디바이스 층(104)은 3D 메모리 디바이스(100)의 작동을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그, 및/또는 혼합-신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 디바이스 층(104)은 데이터 버퍼(예를 들어, 비트 라인 페이지 버퍼(bit line page buffer)), 더코더(예컨대, 행 디코더 또는 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예컨대 트랜지스터, 다이오드, 레지스터 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 주변 디바이스 층(104)은 상보성 금속-산화물-반도체(CMOS) 기술을 사용하여 기판(102) 상에 형성된다.
일부 실시예에서, 주변 디바이스 층(104)은 멀티플렉서를 포함한다. 멀티플렉서("MUX"로도 공지됨)는 여러 아날로그 또는 디지털 입력 신호 중 하나를 선택하고 선택된 입력을 단일 라인으로 포워딩하는 디바이스이다. 일부 실시예에서, 멀티플렉서는 상이한 메모리 스택에서의 다수의 채널 구조체 중 하나를 선택하고, 선택된 채널 구조체로부터의 입력을 데이터 버퍼 및/또는 드라이버, 예컨대 비트 라인 페이지 버퍼 및/ 또는 워드 라인 드라이버로 포워딩하도록 구성된다. 즉, 주변 디바이스 층(104)의 데이터 버퍼 및 드라이버는 멀티플렉서를 통해 다수의 채널 구조체에 의해 공유될 수 있다.
3D 메모리 디바이스(100)는 주변 디바이스 층(104) 위에 상호연결 층(본원에서 "주변 상호연결 층"(108)으로도 지칭됨)을 포함하여, 전기 신호를 주변 디바이스 층과 주고 받는다. 주변 상호연결 층(108)은 횡방향 상호연결 라인 및 수직 상호연결 액세스(비아) 접촉부를 포함하는 복수의 상호연결부(본 명세서에서 "접촉부"로도 지칭됨)를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 용어 "상호연결(interconnect)"은 MEOL(middle-end-of-line) 상호연결 및 BEOL(back-end-of-line) 상호연결과 같은 임의의 적합한 유형의 상호연결을 광범위하게 포함할 수 있다. 주변 상호연결 층(108)은 상호연결부가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("금속간 유전체(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 주변 상호연결 층(108)은 다수의 ILD 층 내의 상호연결부를 포함할 수 있다. 주변 상호연결 층(108) 내의 상호연결부는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도성 재료를 포함할 수 있지만, 이에 제한되지 않는다. 주변 상호연결 층(108) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
3D 메모리 디바이스(100)는 주변 디바이스 층(104) 및 주변 상호연결 층(108) 위에 적층된 복수의 메모리 어레이 디바이스 구조체(110, 112, 114)를 포함할 수 있다. 3D 메모리 디바이스(100) 내의 컴포넌트들의 공간 관계를 더 예시하기 위해 도 1a에서 x 및 y 축이 추가된다는 것이 주목된다. 기판(102)은 x-방향(횡방향)으로 측방향으로 연장되는 2개의 측방향 표면(예를 들어, 상단 표면 및 하단 표면)을 포함한다. 본 명세서에 사용되는 바와 같이, 반도체 디바이스(예를 들어, 3D 메모리 디바이스(100))의 하나의 컴포넌트(예를 들면, 층 또는 디바이스)가 다른 컴포넌트(예를 들면, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는지의 여부는, 기판이 y-방향으로 반도체 디바이스의 최저 평면에 위치할 때, 반도체 디바이스의 기판(예를 들면, 기판(102))에 대해 y-방향(수직 방향)으로 결정된다. 공간 관계를 기술하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 디바이스(100)는, 메모리 셀들이 NAND 메모리 스트링들의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. NAND 메모리 스트링들의 각각의 어레이는 메모리 스택 내에 형성될 수 있고, 각각의 NAND 메모리 스트링은 하나의 채널 구조체 또는 다수의 캐스케이드형 채널 구조체를 포함할 수 있다. 도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 주변 디바이스 층(104) 및 주변 상호연결 층(108) 위에 적층된 3개의 메모리 어레이 디바이스 구조체(110, 112, 114)를 포함할 수 있다. 각각의 메모리 어레이 디바이스 구조체(110, 112, 또는 114)는, NAND 메모리 스트링의 소스가 형성되는 단결정 실리콘 층(본 명세서에서 "단결정 실리콘 소스 층"으로도 지칭됨), 단결정 실리콘 소스 층상의 메모리 스택, 및 메모리 스택을 통해 그리고 단결정 실리콘 소스 층으로 각각 수직으로 연장되는 채널 구조체들의 어레이를 포함할 수 있다. 각각의 메모리 어레이 디바이스 구조체(110, 112, 또는 114)는 각각의 메모리 스택 및 채널 구조체 위에 비트 라인을 포함하는 상호연결 층(본원에서 "어레이 상호연결 층"으로도 지칭됨)을 추가로 포함할 수 있다. 다른 실시예에서, 3D 메모리 디바이스(100)는 주변 디바이스 층(104) 및 주변 상호연결 층(108) 위에 3개 미만 또는 3개 초과의 메모리 어레이 디바이스 구조체를 포함할 수 있다는 것이 이해된다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 메모리 어레이 디바이스 구조체(110)는 제1 단결정 실리콘 층(118), 제1 메모리 스택(120), 제1 채널 구조체(122)의 어레이, 및 제1 어레이 상호연결 층(240)을 포함할 수 있다. 일부 실시예에서, 제1 단결정 실리콘 층(118)은 기판(102) 이외의 다른 기판(도너 기판)으로부터 이전되고 주변 디바이스 층(104) 위의 주변 상호연결 층(108) 상에 본딩된다. 결과적으로, 제1 메모리 어레이 디바이스 구조체(110)는 또한 기판(102)과 제1 단결정 실리콘 층(118) 사이에 제1 본딩 인터페이스(116)를 포함할 수 있다. 일부 실시예에서, 제1 본딩 인터페이스(116)는 주변 상호연결 층(108)과 제1 단결정 실리콘 층(118)이 만나고 본딩되는 장소이다. 실시에 있어서, 제1 본딩 인터페이스(116)는 주변 상호연결 층(108)의 상단 표면 및 제1 단결정 실리콘 층(118)의 하단 표면을 포함하는 특정 두께의 층일 수 있다.
제1 단결정 실리콘 층(118)은 제1 본딩 인터페이스(116) 및 주변 상호연결 층(108) 위에 배치될 수 있다. 제1 단결정 실리콘 층(118)은 단결정 실리콘을 포함할 수 있고, 예를 들어, 단결정 실리콘으로 완전히 제조될 수 있으며, 이는 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기적 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는다. 몇몇 실시예에서, 제1 단결정 실리콘 층(118)은, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 제1 단결정 실리콘 층(118)은 제1 채널 구조체(122)의 어레이의 공통 소스로서 기능을 할 수 있다.
일부 실시예에서, 제1 단결정 실리콘 층(118)의 두께는 약 1 μm 내지 약 100 μm, 예컨대, 1μm 내지 100μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값을 하한으로 갖는 임의의 범위, 또는 이들 값 중 임의의 2개 값으로 정의된 임의의 범위)이다. 일부 실시예에서, 제1 메모리 스택(120)이 그 위에 형성될 수 있는 베이스로서, 제1 단결정 실리콘 층(118)은 적어도 제1 메모리 스택의 폭을 따라 측방향으로(예컨대, 도 1a에 도시된 바와 같이 x 방향으로) 연장된다. 제1 단결정 실리콘 층(118)의 초기 측방향 치수는, 제1 단결정 실리콘 층(118)이 이전되는 도너 기판의 측방향 치수에 의해 결정될 수 있고 예를 들어, 제1 단결정 실리콘 층(118)을 패터닝하고 에칭함으로써 기판(102) 위에 본딩된 후에 변화될 수 있다는 것이 이해된다.
일부 실시예에서, 제1 메모리 어레이 디바이스 구조체(110)는 제1 채널 구조체(122)를 포함하고, 제1 채널 구조체(122) 각각은 도전체 층 및 유전체 층을 각각 포함하는 제1 복수의 쌍(본원에서는 "도전체/유전체 층 쌍"으로 지칭됨)을 통해 수직으로 연장된다. 적층된 도전체/유전체 층 쌍은 또한 본원에서 제1 메모리 스택(120)으로 지칭된다. 일부 실시예에 따르면, 제1 메모리 스택(120) 내의 인터리브형 도전체 층 및 유전체 층은 수직 방향으로 교번한다. 다시 말해서, 제1 메모리 스택(120)의 상단 또는 하단에 있는 도전체 층을 제외하고, 각각의 도전체 층은 양쪽 면 상에서 2개의 유전체 층과 인접할 수 있고, 각각의 유전체 층은 양쪽 면 상에서 2개의 도전체 층과 인접할 수 있다. 제1 메모리 스택(120) 내의 도전체 층은, W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이에 국한되지 않는 전도성 재료를 포함할 수 있다. 제1 메모리 스택(120) 내의 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(100)는 NAND 플래시 메모리 디바이스이고, 여기서 메모리 셀들은 NAND 메모리 스트링의 "전하 트랩" 유형과 같은 NAND 메모리 스트링의 형태로 제공된다. 각각의 제1 채널 구조체(122)는 복합 유전체 층("메모리 필름"(124)으로도 알려짐) 및 반도체 채널(126)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(126)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(124)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함한다. 일부 실시예에 따르면, 메모리 필름(124) 및 반도체 채널(126)은 제1 채널 구조체(122)의 측벽을 따라 형성된다. 각각의 제1 채널 구조체(122)는 실린더 형상(예를 들어, 필러 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(126), 메모리 필름(124)의 터널링 층, 저장 층 및 차단 층은 필러의 중심으로부터 외부 표면을 향해 반경 방향을 따라 이 순서대로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고유전율(하이-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다. 다른 예에서, 차단 층은 하이-k 유전체 층, 예컨대 알루미늄 산화물(Al2O3), 또는 하프늄 산화물(HfO2) 또는 탄탈 산화물(Ta2O5) 층 등을 포함할 수 있다.
일부 실시예에서, 제1 채널 구조체(122)는 (각각이 워드 라인의 일부인) 복수의 제어 게이트를 더 포함한다. 제1 메모리 스택(120) 내의 각각의 도전체 층은 제1 채널 구조체(122)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 각각의 제1 채널 구조체(122)는 그 상단부에 상부 플러그(128)를, 그리고 그 하단부에 하부 플러그(130)를 포함할 수 있다. 즉, 일부 실시예에 따르면, 반도체 채널(126)은 각각 상부 플러그(128)와 하부 플러그(330) 사이에서 이들과 접촉하며 수직으로 배치된다. 본 명세서에 사용되는 바와 같이, 컴포넌트(예를 들어, 제1 채널 구조체(122))의 "상단부"는 y-방향으로 기판(102)로부터 더 멀리 떨어져 있는 단부이고, 컴포넌트(예를 들어, 제1 채널 구조체(122))의 "하단부"는 y-방향으로 기판(102)에 더 가까운 단부이다.
일부 실시예에서, 상부 플러그(128)는 폴리실리콘과 같은 반도체 재료를 포함하고, 제1 채널 구조체(122)의 드레인으로서 작동한다. 일부 실시예에서, 하부 플러그(130)는 제1 단결정 실리콘 층(118) 내로, 즉, 제1 단일-결정 실리콘 층 (118)의 상단 표면 아래로 연장된다. 하부 플러그(130)는 일부 실시예에 따라, 반도체 재료를 포함하고 제1 채널 구조체(122)의 소스의 일부로서 작동한다. 도 1a에 도시된 바와 같이, 제1 채널 구조체(122)의 어레이는, 하부 플러그(130)를 제1 단결정 실리콘 층(118)과 접촉시킴으로써, 공통 소스, 즉 제1 단일-결정 실리콘 층(118)을 공유할 수 있다. 일부 실시예에서, 하부 플러그(130)는 제1 채널 구조체(122)의 하단부에서 제1 단결정 실리콘 층(118)으로부터 에피택셜 성장된 선택적 에피택셜 성장(SEG) 플러그이다. 일부 실시예에 따르면, SEG 플러그로서, 하부 플러그(130)는 제1 단결정 실리콘 층(118)과 동일한 재료, 즉 단결정 실리콘을 포함한다.
일부 실시예에서, 제1 메모리 어레이 디바이스 구조체(110)는 제1 메모리 스택(120)을 통해 제1 단결정 실리콘 층(118)으로 수직으로 연장되는 슬릿 구조체(132)(예를 들어, 게이트 라인 슬릿("GLS"))를 더 포함한다. 슬릿 구조체(132)는 게이트 교체 프로세스에 의해 제1 메모리 스택(120)에서 도전체/유전체 층 쌍을 형성하는데 사용될 수 있다. 일부 실시예에서, 제1 채널 구조체(122)의 어레이를 상이한 영역들(예컨대, 메모리 핑거 및/또는 메모리 블록)로 분리하기 위해, 슬릿 구조체(132)가 먼저 유전체 재료, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합으로 채워진다. 이어서, 슬릿 구조체(132)는 어레이 공통 소스(ACS)를 전기적으로 제어하기 위해 제1 단결정 실리콘 층(118)과 접촉하는 소스 도전체로서 전도성 및/또는 반도체 재료, 예를 들어, W, Co, 폴리실리콘, 또는 이들의 임의의 조합으로 채워질 수 있다.
도 1a에 도시된 바와 같이, 제1 메모리 어레이 디바이스 구조체(110)는 제1 메모리 스택(120)을 통해 수직으로 연장되는 쓰루 어레이 접촉부(TAC)(134)를 더 포함할 수 있다. TAC(134)는 제1 메모리 스택(120)의 전체 두께를 통해 연장될 수 있다. 일부 실시예에서, TAC(134)는 제1 단결정 실리콘 층(118)의 적어도 일부를 통해 추가로 연장된다. TAC(134)는 전력 버스의 일부와 같은 제1 메모리 어레이 디바이스 구조체(110)로부터 및/또는 그로 전기 신호를 운반할 수 있으며, 상호연결 라우팅은 단축된다. 몇몇 실시예에서, TAC(134)는 주변 디바이스 층(104)(예를 들어, 트랜지스터(106))과 제1 채널 구조체(122) 사이의 전기적 연결을 제공하기 위해 주변 디바이스층(104)에 전기적으로 연결된다. TAC(134)는 제1 메모리 스택(120)에 기계적 지지를 제공할 수도 있다. 일부 실시예에서, TAC(134)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료로 채워진, 제1 메모리 스택(120)을 통한 수직 개구부를 포함한다.
일부 실시예에서, 제1 메모리 스택(120)은, 워드 라인(예를 들어, 제1 메모리 스택(120)의 도전체 층들의 부분들)을 팬 아웃(fan-out)하기 위해, 측방향으로 제1 메모리 스택(220)의 일 측에 계단형 구조체(staircase structure)를 포함한다. 계단형 구조체는 제1 단결정 실리콘 층(118)으로부터 멀어지는 수직 방향(예를 들어, 도 1a에서 양의 y-방향)으로 워드 라인을 팬-아웃하기 위해 제1 메모리 스택(120)의 중심을 향해 기울어질 수 있다. 제1 메모리 어레이 디바이스 구조체(110)는, 일부 실시예에 따라, 제1 채널 구조체(122)를 제1 어레이 상호연결 층(140)에 전기적으로 연결하기 위한 로컬 접촉부를 더 포함한다. 일부 실시예에서, 로컬 접촉부의 일부로서, 비트 라인 접촉부(136) 각각은 대응하는 제1 채널 구조체(122)를 개별적으로 어드레싱하기 위해, 상부 플러그(128)와 같은 각각의 제1 채널 구조체(122)의 드레인과 접촉한다. 일부 실시예에서, 로컬 접촉부의 일부로서, 워드 라인 접촉부(138)는 하나 이상의 ILD 층들 내에서 수직으로 연장된다. 각각의 워드 라인 접촉부(138)는 제1 채널 구조체(122)의 대응하는 워드 라인을 개별적으로 어드레싱하기 위해 계단형 구조에서 제1 메모리 스택(120) 내의 제1 어레이 상호연결 층(140)과 접촉하는 상단부 및 대응하는 도전체 층과 접촉하는 하단부를 가질 수 있다. 일부 실시예에서, 비트 라인 접촉부(136) 및 워드 라인 접촉부(138)를 포함하는 로컬 접촉부는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합과 같은 전도성 재료로 채워진 접촉 홀 및/또는 접촉 트렌치를 포함한다.
제1 어레이 상호연결 층(140)은 전기 신호를 제1 채널 구조체(122)로 그리고 그로부터 전달하기 위해 제1 메모리 스택(120) 및 그를 통과하는 제1 채널 구조체(122) 위에 배치될 수 있다. 제1 어레이 상호연결 층(140)은 하나 이상의 ILD 층에 형성된 복수의 상호연결부, 예컨대 상호연결 라인 및 비아 접촉부를 포함할 수 있다. 제1 어레이 상호연결 층(140) 내의 상호연결부는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제1 어레이 상호연결 층(140) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 제1 어레이 상호연결 층(140)은 제1 채널 구조체(122) 위에 배치되고 이에 전기적으로 연결되는 제1 비트 라인(142)을 포함한다. 제1 채널 구조체(122)의 상단부에서의 드레인, 예컨대 상부 플러그(128)는 비트 라인 접촉부(136)를 통해 제1 비트 라인(142)에 전기적으로 연결될 수 있다. 제1 비트 라인(142)은 쓰루 실리콘 비아(through silicon via; TSV)(145) 및 주변 상호연결 층(108) 내의 상호연결부를 통해, 멀티플렉서와 같은 주변 디바이스 층(104)에 전기적으로 접속될 수 있다. 그 결과, 제1 채널 구조체(122)는 제1 비트 라인(142)을 통해 주변 디바이스 층(104)에 전기적으로 연결될 수 있다. 제1 비트 라인(142) 및 TSV(145)는 제1 본딩 인터페이스(116) 위의 하나 이상의 ILD 층에 형성된 W, Co, Cu 및 Al과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제1 어레이 상호연결 층(140)은, 제1 비트 라인(142)을 보호하고 제1 비트 라인(142)과 같은 제1 어레이 상호연결 층(140) 내의 상호연결부와 제1 어레이 상호연결 층(140) 위에 형성된 컴포넌트 사이의 전류 누설 및 전기적 커플링 효과를 감소시키기 위해 제1 메모리 어레이 디바이스 구조체(110)의 상단 층으로서 제1 비트 라인(142) 상에 형성된 패시베이션 층(144)(예를 들어, ILD 층)을 더 포함한다. 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 패시베이션 층(144)은 아래에서 상세히 설명되는 바와 같은 다른 실시예에서는 필요하지 않을 수 있다는 것이 이해된다.
제1 메모리 어레이 디바이스 구조체(110)는 디-본딩 프로세스를 사용하여 제1 단결정 실리콘 층(118)을 다른 도너 기판으로부터 기판(102)으로 이전한 다음, 제1 단결정 실리콘 층(118) 위에 제1 메모리 스택(120), 제1 채널 구조체(122), 슬릿 구조체(132), TAC(134), 로컬 접촉부(예를 들어, 워드 라인 접촉부(138) 및 비트 라인 접촉부(136)), 및 제1 어레이 상호연결 층(240)과 같은 상이한 컴포넌트들을 형성함으로써 형성될 수 있다. 전술한 바와 같이, 3D 메모리 디바이스(100)는, 제1 메모리 어레이 디바이스 구조체(110) 위에 적층된 제2 메모리 어레이 디바이스 구조체(112)와 같이, 수직으로 적층된 다수의 메모리 어레이 디바이스 구조체를 포함함으로써 수직으로 확장될 수 있다. 제1 메모리 어레이 디바이스 구조체(110)와 유사하게, 제2 메모리 어레이 디바이스 구조체(112)는 제1 어레이 상호연결 층(140) 위에 배치된 제2 단결정 실리콘 층(148), 제2 단결정 실리콘 층(148) 위에 배치되는 제2 메모리 스택(150), 각각이 수직으로 제1 메모리 스택(150)을 통해 그리고 제2 단결정 실리콘 층(448) 내로 연장되는 제2 채널 구조체(152)의 어레이, 및 제2 메모리 스택(150) 위에 배치되고 제2 비트 라인(158)을 포함하는 제2 어레이 상호연결 층(156)을 포함할 수 있다. 제2 본딩 인터페이스(146)는 제2 단결정 실리콘 층(148)을 제1 메모리 어레이 디바이스 구조체(110) 상에 결합시킨 결과로서 제1 어레이 상호연결 층(140)과 제2 단결정 실리콘 층(148) 사이에 형성될 수 있다.
제1 메모리 어레이 디바이스 구조체(110)에서의 제1 단결정 실리콘 층(118)과 유사하게, 제2 단결정 실리콘 층(148)은 단결정 실리콘을 포함할 수 있고, 예를 들어, 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는 단결정 실리콘으로 완전히 제조될 수 있다. 몇몇 실시예에서, 제2 단결정 실리콘 층(148)은, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은, 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 제2 단결정 실리콘 층(148)은 제2 채널 구조체(152)의 어레이의 공통 소스로서 기능을 할 수 있다.
일부 실시예에서, 제2 단결정 실리콘 층(148)의 두께는, 약 1 μm 내지 약 100 μm, 이를 테면, 1μm 내지 100μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값 중 임의의 2개의 값에 의해 정의되는 임의의 범위)이다. 일부 실시예에서, 제2 메모리 스택(150)이 그 위에 형성될 수 있는 베이스로서, 제2 단결정 실리콘 층(148)은 적어도 제2 메모리 스택(150)의 폭을 따라 측방향으로(예컨대, 도 1a에 도시된 바와 같이 x 방향으로) 연장된다. 제2 단결정 실리콘 층(148)의 초기 측방향 치수는, 제2 단결정 실리콘 층(148)이 이전되는 도너 기판의 측방향 치수에 의해 결정될 수 있고 예를 들어, 제2 단결정 실리콘 층(148)을 패터닝하고 에칭함으로써 제1 어레이 상호연결 층(140) 위에 본딩된 후에 변화될 수 있다는 것이 이해된다. 제1 및 제2 단결정 실리콘 층(118 및 148)의 측방향 치수들은 동일하거나 상이할 수 있다.
몇몇 실시예에서, 제2 단결정 실리콘 층(148)은, 웨이퍼 비용을 절약하기 위해, 제1 단결정 실리콘 층(118)이 이전되는 동일한 도너 기판으로부터 이전된다. 제1 및 제2 단결정 실리콘 층(118 및 148)은, 다른 실시예에서 제조 사이클 시간을 더 감소시키기 위해, 2개의 상이한 도너 기판 각각으로부터 기판(102)으로 동시에 형성되고 이전될 수 있다는 것이 이해된다. 제2 단결정 실리콘 층(148)을 제1 메모리 어레이 디바이스 구조체(110) 상에 본딩하기 위해 다시 수행된 디-본딩 프로세스의 결과로서, 제2 본딩 인터페이스(146)가 제1 어레이 상호연결 층(140)과 제2 단결정 실리콘 층(148) 사이에 형성될 수 있다. 일부 실시예에서, 제2 본딩 인터페이스(146)는 제1 어레이 상호연결 층(140) 및 제2 단결정 실리콘 층(148)이 만나고 본딩되는 장소이다. 실시에서, 제2 본딩 인터페이스(146)는 제1 어레이 상호연결 층(140)의 상단 표면 및 제2 단결정 실리콘 층(148)의 하단 표면을 포함하는 특정 두께의 층일 수 있다.
일부 실시예에서, 제2 단결정 실리콘 층(148)은 제1 어레이 상호연결 층(140) 내의 제1 비트 라인(142) 상에 이들 사이에 패시베이션 층(44) 없이 직접 배치된다. 제1 어레이 상호연결 층(140)과 제2 메모리 스택(150)(및 제2 채널 구조체(152)) 사이의 전기적 커플링 및 누설을 감소시키는 동일한 효과는, 예를 들어, 제2 단결정 실리콘 층(148)의 두께를 조정하고 그리고/또는 원하는 도핑 레벨에서 임의의 적합한 도펀트에 의해 제2 단결정 실리콘 층(148) 내에 우물(well)을 형성함으로써 달성될 수 있다. 따라서, 제2 단결정 실리콘 층(148)은 제1 어레이 상호연결 층(140)과 제2 메모리 스택(150) 사이에 우물을 포함할 수 있다.
제1 메모리 어레이 디바이스 구조체(110)에서의 대응되는 것과 유사하게, 제2 메모리 스택(150)은 제2 복수의 도전체/유전체 층 쌍, 즉, 인터리브형 도전체 층들 및 유전체 층을 포함할 수 있고, 제2 채널 구조체(152)는 위에서 상세히 설명된 바와 같이 NAND 메모리 스트링의 "전하 트랩" 유형일 수 있다. 몇몇 실시예에서, 각각의 제2 채널 구조체(152)는 NAND 메모리 스트링의 소스의 일부로서 제2 단결정 실리콘 층(148) 내로 연장되는, SEG 플러그와 같은 하부 플러그(154)를 포함한다. 하부 플러그(154)는 제2 채널 구조체(152)의 하단부에서 제2 단결정 실리콘 층(148)으로부터 에피택셜 성장될 수 있고, 제2 단결정 실리콘 층과 동일한 재료인 단결정 실리콘을 포함한다. 따라서, 제2 단결정 실리콘 층(148)은 제2 채널 구조들(152)의 어레이의 소스 층으로서 작용할 수 있다.
제1 메모리 어레이 디바이스 구조체(110)에서의 대응되는 것과 유사하게, 3D 메모리 디바이스(100)의 제2 메모리 어레이 디바이스 구조체(112)는 또한, 제2 채널 구조체(152)로 및 그로부터 전기 신호를 전달하기 위해 제2 메모리 스택(150) 및 이를 통과하는 제2 채널 구조체(152) 위에 제2 어레이 상호연결 층(156)을 포함할 수 있다. 일부 실시예에서, 제2 어레이 상호연결 층(156)은 제2 채널 구조체(152) 위에 배치되고 이에 전기적으로 연결되는 제2 비트 라인(158)을 포함한다. 제2 채널 구조체(152)의 상단부에서의 드레인은 비트 라인 접촉부를 통해 제2 비트 라인(158)에 전기적으로 연결될 수 있다. 제2 비트 라인(158)은 TSV(160) 및 주변 상호연결 층(108) 내의 상호연결부를 통해, 멀티플렉서와 같은 주변 디바이스 층(104)에 전기적으로 연결될 수 있다. 그 결과, 제2 채널 구조체(152)는 제2 비트 라인(158)을 통해 주변 디바이스 층(104)에 전기적으로 연결될 수 있다. 일부 실시예에서, 주변 디바이스 층(104)에서의 멀티플렉서는 제1 메모리 어레이 디바이스 구조체(110)에서의 제1 채널 구조체(들)(122) 및 제2 메모리 어레이 디바이스 구조체(112)에서의 제2 채널 구조체(들)(152) 중 하나를 선택하도록 구성된다. 일부 실시예에 따르면, 제1 메모리 어레이 디바이스 구조체(110) 내의 제1 채널 구조체(들)(122) 및 제2 메모리 어레이 디바이스 구조체(112) 내의 제2 채널 구조체(들)(152)는 멀티플렉서에 의해 주변 디바이스 층(104) 내에서 동일한 데이터 버퍼(예를 들어, 비트 라인 페이지 버퍼) 및/또는 드라이버(예컨대, 워드 라인 드라이버)를 공유한다. 슬릿 구조체, TAC, 및 로컬 접촉부와 같은 제2 메모리 어레이 디바이스 구조(112)의 추가 컴포넌트는 제1 메모리 어레이 디바이스 구조(110)의 대응부와 실질적으로 유사하고, 따라서 반복되지 않는다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 제2 메모리 어레이 디바이스 구조체(112) 위에 적층된 제3 메모리 어레이 디바이스 구조체(114)를 포함함으로써 추가로 수직으로 확장될 수 있다. 일부 실시예에서, 제3 메모리 어레이 디바이스 구조체(114)는 제2 어레이 상호연결 층(156) 위에 배치된 제3 단결정 실리콘 층(164), 제3 단결정 실리콘 층(164) 위에 배치된 제3 메모리 스택(166), 각각이 수직으로 제3 메모리 스택(166)을 통해 그리고 제3 단결정 실리콘 층(164) 내로 연장되는 제3 채널 구조체(168)의 어레이, 및 제3 메모리 스택(166) 위에 배치되고 제3 비트 라인(174)을 포함하는 제3 어레이 상호연결 층(172)을 포함한다. 제3 본딩 인터페이스(162)는 제3 단결정 실리콘 층(164)을 제2 메모리 어레이 디바이스 구조체(112) 상에 결합시킨 결과로서 제2 어레이 상호연결 층(156)과 제3 단결정 실리콘 층(164) 사이에 형성될 수 있다. 제3 단결정 실리콘 층(164), 제3 메모리 스택(166), 제3 채널 구조체(168), 제3 어레이 상호연결 층(172), 및 제3 본딩 인터페이스(162)는 제1 및 제2 메모리 어레이 디바이스 구조체(110 및 112)에서의 대응부와 실질적으로 유사하며, 따라서 반복되지 않는다.
일부 실시예에서, 제3 단결정 실리콘 층(164)은, 웨이퍼 비용을 절약하기 위해, 제1 단결정 실리콘 층(118) 및/또는 제2 단결정 실리콘 층(148)이 이전되는 동일한 도너 기판으로부터 이전된다. 제1, 제2 및 제3 단결정 실리콘 층(118, 148 및 164)은, 다른 실시예에서 제조 사이클 시간을 더 감소시키기 위해, 각각 3개의 상이한 도너 기판으로부터 기판(102)으로 동시에 형성되고 이전될 수 있다는 것이 이해된다. 제3 단결정 실리콘 층(164)을 제2 메모리 어레이 디바이스 구조체(112) 상에 본딩하기 위해 다시 수행된 디-본딩 프로세스의 결과로서, 제3 본딩 인터페이스(162)가 제2 어레이 상호연결 층(156)과 제3 단일 결정 실리콘 층(164) 사이에 형성될 수 있다. 몇몇 실시예에서, 각각의 제3 채널 구조체(168)는 NAND 메모리 스트링의 소스의 일부로서 제3 단결정 실리콘 층(164) 내로 연장되는, SEG 플러그와 같은 하부 플러그(170)를 포함한다. 하부 플러그(170)는 제3 채널 구조체(168)의 하단부에서 제3 단결정 실리콘 층(164)으로부터 에피택셜 성장될 수 있고, 제3 단결정 실리콘 층(164)과 동일한 재료인 단결정 실리콘을 포함한다. 따라서, 제3 단결정 실리콘 층(164)은 제3 채널 구조체(168)의 어레이의 소스 층으로서 작용할 수 있다.
일부 실시예에서, 제3 어레이 상호연결 층(172)은 제3 채널 구조체(168) 위에 배치되고 이에 전기적으로 연결되는 제3 비트 라인(174)을 포함한다. 제3 채널 구조체(168)의 상단부에서의 드레인은 비트 라인 접촉부를 통해 제3 비트 라인(174)에 전기적으로 연결될 수 있다. 제3 비트 라인(174)은 TSV(175) 및 주변 상호연결 층(108) 내의 상호연결부를 통해, 멀티플렉서와 같은 주변 디바이스 층(104)에 전기적으로 연결될 수 있다. 결과적으로, 제3 채널 구조체(168)는 제3 비트 라인(174)을 통해 주변 디바이스 층(104)에 전기적으로 연결될 수 있다. 일부 실시예에서, 주변 디바이스 층(104)에서의 멀티플렉서는 제1 채널 구조체(들)(122), 제2 채널 구조체(들)(152), 및 제3 채널 구조체(들)(168) 중 하나를 선택하도록 구성된다. 제1 채널 구조체(들)(122), 제2 채널 구조체(들)(152), 및 제3 채널 구조체(들)(168)는, 몇몇 실시예에 따라, 멀티플렉서에 의해 주변 디바이스 층(104)에서 동일한 데이터 버퍼(예를 들어, 비트 라인 페이지 버퍼) 및/또는 드라이버(예를 들면, 워드 라인 드라이버)를 공유한다. 슬릿 구조체, TAC, 및 로컬 접촉부와 같은 제3 메모리 어레이 디바이스 구조체(114)의 추가 컴포넌트는 제1 및 제2 메모리 어레이 디바이스 구조체(110, 112)에서의 대응부와 실질적으로 유사하고, 따라서 반복되지 않는다.
주변 디바이스 층(104)이 도 1a의 메모리 어레이 디바이스 구조체(110, 112, 및 114) 아래에 배치되어 있지만, 주변 디바이스층(104)의 상대적인 위치는 도 1a의 예에 의해 제한되지 않고 임의의 다른 적합한 위치, 예컨대 도 1b의 메모리 어레이 디바이스 구조체(176, 184, 및 192) 위의 위치일 수 있다는 것이 이해된다. 도 1b에 도시된 바와 같이, 3D 메모리 디바이스(100)는 기판(102) 상에 배치된 제1 메모리 어레이 디바이스 구조체(176)를 포함할 수 있으며, 그 사이에 주변 디바이스 층이 없다. 3D 메모리 디바이스(100)는 또한 제1 본딩 인터페이스(182)를 사이에 두고 제1 메모리 어레이 디바이스 구조체(176) 상에 배치된 제2 메모리 어레이 디바이스 구조체(184)를 포함할 수 있다. 도 1a의 대응부에 대해 전술한 바와 같이, 제2 메모리 어레이 디바이스 구조체(184)는, 단결정 실리콘 층을 다른 도너 기판으로부터 기판(102)으로 디-본딩 프로세스를 이용하여 이전한 후, 단결정 실리콘 층 위에 메모리 스택, 채널 구조체, 슬릿 구조체, TAC, 로컬 접촉부, 및 어레이 상호연결 층과 같은 다른 컴포넌트를 형성함으로써 형성될 수 있다. 3D 메모리 디바이스(100)는 제2 본딩 인터페이스(191)를 사이에 두고 제2 메모리 어레이 디바이스 구조체(184) 상에 배치된 제3 메모리 어레이 디바이스 구조체(192)를 더 포함할 수 있다. 유사하게, 제3 메모리 어레이 디바이스 구조체(192)는 다른 단결정 실리콘 층을 다른 도너 기판으로부터 기판(102)으로 디-본딩 프로세스을 이용하여 이전한 후, 이 다른 단결정 실리콘 층 위에 다른 컴포넌트를 형성함으로써 형성될 수 있다. 도 1b의 메모리 어레이 디바이스 구조체(176, 184 및 192) 내의 컴포넌트는 메모리 어레이 디바이스 구조체(110, 112 및 114) 내의 대응부와 실질적으로 유사하며, 따라서 반복되지 않는다.
도 1b에 도시된 바와 같이, 3D 메모리 디바이스(100)는 메모리 어레이 디바이스 구조체(176, 184, 및 192) 위에 배치된 단결정 실리콘 층(196)을 포함한다. 몇몇 실시예에서, 단결정 실리콘 층(196)은, 본원에서 상세히 설명되는 바와 같은 디-본딩 프로세스를 사용하여, 다른 도너 기판으로부터 기판(102)으로 이전된다. 단결정 실리콘 층(196)을 제3 메모리 어레이 디바이스 구조체(192) 상에 본딩하기 위해 수행된 디-본딩 프로세스의 결과로서, 제3 본딩 인터페이스(195)가 제3 메모리 어레이 디바이스 구조체(192)와 단결정 실리콘 층(196) 사이에 형성될 수 있다. 단결정 실리콘 층(196)은 단결정 실리콘을 포함할 수 있고, 예를 들어, 단결정 실리콘으로 완전히 제조될 수 있으며, 이는 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는다. 일부 실시예에서, 단결정 실리콘 층(196)은, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 일부 실시예에서, 단결정 실리콘 층(196)의 두께는 약 1 μm와 약 100 μm 사이, 예컨대 1μm와 100μm 사이(예를 들면, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해진 임의의 범위, 또는 이들 값들 중 2개의 값에 의해 정의된 임의의 범위)이다.
일부 실시예에서, 3D 메모리 디바이스(100)는 단결정 실리콘 층(196) 상에 주변 디바이스 층(197)을 포함한다. 주변 디바이스 층(197)은 단결정 실리콘 층(196) "상에" 형성될 수 있되, 주변 디바이스 층(199)의 전부 또는 일부는 단결정 실리콘 층(196) 내에(예를 들어, 단결정 실리콘 층의 상단 표면 아래에) 및/또는 단결정 실리콘 층(196) 상에 직접 형성된다. 주변 디바이스 층(197)은 단결정 실리콘 층(196) 상에 형성된 복수의 트랜지스터를 포함할 수 있다. 트랜지스터의 격리 영역(예컨대, STI) 및 도핑된 영역(예를 들어, 소스 영역 및 드레인 영역)이 또한 단결정 실리콘 층(196)에 형성될 수 있다. 3D 메모리 디바이스(100)는 주변 디바이스 층(197) 위에 상호연결 층(본원에서 "주변 상호연결 층(198)"으로도 지칭됨)을 더 포함하여 주변 디바이스 층(197)으로 그리고 그로부터 전기 신호를 전달할 수 있다. 주변 상호연결 층(198)은 복수의 MEOL 또는 BEOL 상호연결부를 포함할 수 있다. 도 1b의 주변 디바이스 층(197) 및 주변 상호연결 층(198)은 도 1a의 대응부에 대해 실질적으로 유사하며, 따라서 반복되지 않는다.
일부 실시예에서, 제1 메모리 어레이 디바이스 구조체(176)는 제1 메모리 어레이 디바이스 구조체(176)의 채널 구조체 위에 배치되고 그에 전기적으로 연결되는 제1 비트 라인(180)을 포함하는 제1 어레이 상호연결 층(178)을 포함한다. 제1 비트 라인(180)은, 주변 상호연결 층(198) 내의 상호연결부 및 TSV를 통해, 멀티플렉서와 같은, 주변 디바이스 층(197)에 전기적으로 연결될 수 있다. 유사하게, 제2 메모리 어레이 디바이스 구조체(184)는 제2 메모리 어레이 디바이스 구조체(184)의 채널 구조체 위에 배치되고 그에 전기적으로 연결되는 제2 비트 라인(190)을 포함하는 제2 어레이 상호연결 층(188)을 포함한다. 제2 비트 라인(190)은, 주변 상호연결 층(198) 내의 상호연결부 및 TSV를 통해, 멀티플렉서와 같은 주변 디바이스 층(197)에 전기적으로 연결될 수 있다. 유사하게, 제3 메모리 어레이 디바이스 구조체(192)는 제3 메모리 어레이 디바이스 구조체(192)의 채널 구조체 위에 배치되고 그에 전기적으로 연결되는 제3 비트 라인(194)을 포함하는 제3 어레이 상호연결 층(193)을 포함한다. 제3 비트 라인(194)은, 주변 상호연결 층(198) 내의 상호연결부 및 TSV를 통해, 멀티플렉서와 같은, 주변 디바이스층(197)에 전기적으로 연결될 수 있다. 그 결과, 제1, 제2, 제3 메모리 어레이 디바이스 구조체(176, 184, 192)의 채널 구조체는 각각 제1 비트 라인(180, 190, 194)을 통해 주변 디바이스 층(197)에 전기적으로 연결될 수 있다. 주변 디바이스 층(197)은, 일부 실시예에 따라, 제1, 제2, 및 제3 어레이 상호연결 층(178, 188, 및 193)(및 그 안의 제1, 제2 및 제3 비트 라인(180, 190, 및 194))의 각각 위에 배치된다.
도시되지는 않았지만, 3D 메모리 디바이스(100) 내의 주변 디바이스 층은 메모리 어레이 디바이스 구조체 중 2개 사이에 바로 있을 수 있지만 메모리 어레이 디바이스 구조체 중 임의의 하나와 동일한 레벨에 있지는 않는다는 것이 이해된다. 즉, 주변 디바이스 층은 주변 디바이스 층에 전용되고 메모리 어레이 디바이스 구조체에 의해 공유되지 않는 단결정 실리콘 층 상에 형성될 수 있다. 또한, 3D 메모리 디바이스(100) 내의 주변 디바이스 층은 다른 실시예에서 메모리 어레이 디바이스 구조체에 의해 공유되는 동일한 단결정 실리콘 층(또는 기판(102)) 상에 있을 수 있다는 것이 이해된다. 즉, 주변 디바이스 층은 메모리 어레이 디바이스 구조체와 동일한 레벨로 그리고 메모리 어레이 디바이스 구조체의 메모리 스택 옆에 형성될 수 있다. 주변 디바이스 및 메모리 스택 모두가 배치되는 레벨은 멀티-스택 3D 메모리 디바이스(100)의 하단 레벨(즉, 기판(102) 상), 상단 레벨, 또는 임의의 중간 레벨일 수 있다.
예를 들어, 도 1c에 도시된 바와 같이, 주변 디바이스 층(115) 및 메모리 스택(107)은 모두 3D 메모리 디바이스(100)의 중간 레벨에서 동일한 단결정 실리콘 층(105) 상에 (메모리 어레이 디바이스 구조체(103)의 일부로서) 배치될 수 있다. 일부 실시예에서, 주변 디바이스 층(115)은 단결정 실리콘 층(105) 상에 있고 메모리 스택(107) 옆에 있다. 도 1c에 도시된 바와 같이, 3D 메모리 디바이스(100)는 기판(102)과 메모리 어레이 디바이스 구조체(103) 사이의 메모리 어레이 디바이스 구조체(176), 및 메모리 어레이 디바이스 구조체(103) 위의 다른 메모리 어레이 디바이스 구조체(114)를 더 포함할 수 있다. 메모리 어레이 디바이스 구조체(114 및 176)에 대한 상세한 내용은 도 1a 및 도 1b와 관련하여 위에서 설명되고, 따라서 반복되지 않는다.
일부 실시예에서, 단결정 실리콘 층(105)은, 본원에서 상세히 설명되는 바와 같은 디-본딩 프로세스를 사용하여, 다른 도너 기판으로부터 기판(102)으로 이전된다. 단결정 실리콘 층(105)을 메모리 어레이 디바이스 구조체(176) 상에 본딩하기 위해 수행된 디-본딩 프로세스의 결과로서, 제1 본딩 인터페이스(123)가 메모리 어레이 디바이스 구조체(176)와 단결정 실리콘 층(105) 사이에 형성될 수 있다. 단결정 실리콘 층(105)은 단결정 실리콘을 포함할 수 있고, 예를 들어, 단결정 실리콘으로 완전히 제조될 수 있으며, 이는 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는다. 일부 실시예에서, 단결정 실리콘 층(105)은, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 일부 실시예에서, 단결정 실리콘 층(105)의 두께는 약 1 μm 내지 약 100 μm, 예를 들어 1μm 내지 100μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값들 중 임의의 값에 의해 하한이 정해지는는 임의의 범위, 또는 이들 값 중 임의의 2개에 의해 정의되는 임의의 범위)이다. 일부 실시예에서, 메모리 스택(107) 및 주변 디바이스 층(115) 둘 모두가 형성될 수 있는 베이스로서, 단결정 실리콘 층(105)은 메모리 스택의 폭보다 큰 폭을 따라 측방향으로 연장되어(예를 들어, 도 1c에 도시된 바와 같이 x-방향으로), 메모리 스택의 폭과 주변 디바이스 층(115) 모두에 맞춘다.
주변 디바이스 층(115)은 메모리 스택(107) 옆에 있는 단결정 실리콘 층(105) 상에 형성된 복수의 트랜지스터(117)를 포함할 수 있다. 트랜지스터(117)의 격리 영역(예컨대, STI) 및 도핑된 영역(예를 들어, 소스 영역 및 드레인 영역)이 또한 단결정 실리콘 층(105)에 형성될 수 있다. 3D 메모리 디바이스(100)는 주변 디바이스 층(115)으로 그리고 이로부터 전기 신호들을 전달하기 위한 주변 상호연결 층을 더 포함할 수 있다. 도 1c의 주변 디바이스 층(115) 및 주변 상호연결 층은 도 1a의 대응부와 실질적으로 유사하며, 따라서 반복되지 않는다.
메모리 어레이 디바이스 구조체(103)는 (예를 들어, 해당 하단부에서 각각의 SEG 플러그에 의해) 메모리 스택(107)을 통해 단결정 실리콘 층(105) 내로 수직으로 각각이 연장하는 채널 구조체(109)의 어레이를 더 포함할 수 있다. 메모리 어레이 디바이스 구조체(103)는 메모리 스택(107) 위에 비트 라인(113)을 포함하고 채널 구조체(109)에 전기적으로 연결되는 어레이 상호연결 층(111)을 더 포함할 수 있다. 비트 라인(113)은 비아 접촉부(119)을 통해 주변 디바이스 층(115)에 전기적으로 연결될 수 있다. 제2 본딩 인터페이스(125)는 메모리 어레이 디바이스 구조체(103)의 어레이 상호연결 층(111)과 메모리 어레이 디바이스 구조체(114)의 단결정 실리콘 층(164) 사이에 형성될 수 있다.
도 2는 본 개시의 일부 실시예에 따른, 이전된 상호연결 층을 갖는 예시적인 멀티-스택 3D 메모리 디바이스(200)의 단면도를 도시한다. 도 1a 내지 도 1c에서, 3D 메모리 디바이스(100)의 각각의 상호연결 층은 상호연결부 및 ILD 층의 증착에 의해 각각의 메모리 스택 또는 주변 디바이스 층 위에 모놀리식으로 형성된다. 상호연결 층(비트 라인을 포함함)은 전용 웨이퍼 슬라이스로서 비-모놀리식으로 형성될 수 있고, 본 명세서에 상세히 설명된 디-본딩 프로세스를 사용하여 다른 도너 기판으로부터 3D 메모리 디바이스(200)로 이전될 수 있는 것으로 이해된다. 결과적으로, 3D 메모리 디바이스(200)의 제조 사이클은 상이한 도너 기판들로부터 병렬로 다수의 상호연결 층을 형성함으로써 감소될 수 있다. 3D 메모리 디바이스들(100, 200) 둘 다에서 유사한 구조체의 세부사항(예를 들어, 재료, 제조 프로세스, 기능 등)은 아래에서 반복되지 않을 수 있다는 것이 이해된다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는 실리콘(예컨대, 단결정 실리콘), SiGe, GaAs, Ge, SOI, 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 몇몇 실시예에서, 3D 메모리 디바이스(200)는, 메모리 셀들이 NAND 메모리 스트링들의 어레이, 예를 들어, 기판(202) 위의 제1 복수의 인터리브형 도전체 층 및 유전체 층을 갖는 제1 메모리 스택(210)을 통해 수직으로 각각이 연장되는 제1 채널 구조체(212)의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 각각의 제1 채널 구조체(212)는 복합 유전체 층("메모리 필름"(214)으로도 알려짐) 및 반도체 채널(216)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(216)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다.
일부 실시예에서, 메모리 필름(214)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함한다. 일부 실시예에 따르면, 메모리 필름(214) 및 반도체 채널(216)이 제1 채널 구조체(212)의 측벽을 따라 형성된다. 각각의 제1 채널 구조체(212)는 그 상단부에 상부 플러그(218)를, 그리고 그 하단부에 하부 플러그(220)를 포함할 수 있다. 일부 실시예에서, 상부 플러그(218)는 폴리실리콘과 같은 반도체 재료를 포함하고, 제1 채널 구조체(212)의 드레인으로서 작동한다. 일부 실시예에서, 하부 플러그(220)는 기판(202) 내로, 즉, 기판(202)의 상단 표면 아래로 연장된다. 일부 실시예에 따르면, 하부 플러그(220)는 단결정 실리콘과 같은 반도체 재료를 포함하고, 제1 채널 구조체(212)의 소스의 일부로서 작동한다.
일부 실시예에서, 3D 메모리 디바이스(200)는 제1 메모리 스택(210)을 통해 기판(202)으로 수직으로 연장되고 제1 채널 구조체(212)의 ACS를 전기적으로 제어하기 위해 기판(220)과 접촉하는 소스 도전체로서 동작하는 슬릿 구조체(222)(예를 들어, GLS)를 더 포함한다. 3D 메모리 디바이스(200)는 제1 메모리 스택(210)을 통해 수직으로 연장하는 TAC(224)를 추가로 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(200)는 비트 라인 접촉부(228) 및 워드 라인 접촉부(226)와 같은 제1 채널 구조체(212)에 전기적으로 연결되는 로컬 접촉부를 더 포함한다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는 제1 메모리 스택(210) 및 제1 채널 구조체(212) 위의 제1 어레이 상호연결 층(232)을 더 포함할 수 있다. 제1 어레이 상호연결 층(232)은 제1 채널 구조체(212)로 그리고 그로부터 전기 신호를 전달할 수 있다. 제1 어레이 상호연결 층(232)은 일부 실시예에 따라, 하나 이상의 ILD 층에 형성된, 제1 비트 라인(234)과 같은 복수의 상호연결부를 포함한다. (예를 들어, 상호연결부 및 ILD 층의 증착에 의해) 아래의 메모리 스택 위에 모놀리식으로 형성되는 도 1a 내지 도 1c의 3D 메모리 디바이스(100)의 어레이 상호연결 층과의 차이점은, 3D 메모리 디바이스(100)의 제1 어레이 상호연결 층(232)이 다른 도너 기판 상에 비-모놀리식으로 형성되고 디-본딩 프로세스를 사용하여 제1 메모리 스택(210) 상으로 이전된다는 것이다. 본딩의 결과로서, 제1 본딩 인터페이스(230)가 제1 어레이 상호연결 층(232)과 아래의 제1 메모리 스택(210) 사이에 배치될 수 있으며, 이는 단결정 실리콘 층과 아래의 어레이 상호연결 층 사이에 배치된 도 1a 내지 도 1c의 3D 메모리 디바이스(100)의 본딩 인터페이스와 상이하다.
일부 실시예에서, 3D 메모리 디바이스(200)는 제1 어레이 상호연결층(232) 상에 배치된 제1 단결정 실리콘 층(236)을 더 포함한다. 제1 단결정 실리콘 층(236)은 동일한 도너 기판 상에 제1 어레이 상호연결층(232)과 함께 모놀리식으로 형성될 수 있고, 그 후 도너 기판으로부터 제1 어레이 상호연결 층(230)과 함께 이전될 수 있다. 그 결과, 일부 실시예에 따르면, 3D 메모리 디바이스(200)에서 제1 단결정 실리콘 층(236)과 아래의 제1 어레이 상호연결 층(332) 사이에는 본딩 인터페이스가 존재하지 않는다. 전술한 바와 같이, 일부 실시예에서, 제1 단결정 실리콘 층(236)은, 중간에 패시베이션 층(예컨대, ILD 층)없이 제1 어레이 상호연결 층(332) 내의 제1 비트 라인(234) 상에 직접 배치된다. 제1 단결정 실리콘 층(236)은 제1 어레이 상호연결층(232)과 제2 메모리 스택(238) 사이의 전기적 커플링 및 누설을 감소시키기 위해 원하는 도핑 레벨의 임의의 적절한 도펀트를 갖는 제1 어레이 상호연결층(332)과 제2 메모리 스택(238) 사이의 우물을 포함할 수 있다. 다른 실시예에서, 패시베이션 층(도시되지 않음)이 제1 어레이 상호연결 층(232) 내의 제1 단결정 실리콘 층(236)과 제1 비트 라인(234) 사이에 형성될 수 있다는 것이 이해된다. 예를 들어, 제1 비트 라인(234)은 상부에 패시베이션 층을 포함하는 하나 이상의 ILD 층에 배치될 수 있다.
제1 단결정 실리콘 층(236)은 단결정 실리콘을 포함할 수 있고, 예를 들어, 다결정 실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기적 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는 단결정 실리콘으로 완전히 제조될 수 있다. 일부 실시예에서, 제1 단결정 실리콘 층(236)은, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은, 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 일부 실시예에서, 제1 단결정 실리콘 층(236)의 두께는, 약 1 μm 내지 약 100 μm, 예를 들어, 1μm 내지 100μm(예컨대, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값 중 임의의 2개에 의해 정의되는 임의의 범위)이다. 일부 실시예에서, 제2 메모리 스택(238)이 형성될 수 있는 베이스로서, 제1 단결정 실리콘 층(236)은 적어도 제2 메모리 스택(238)의 폭을 따라 측방향으로(예컨대, 도 2에 도시된 바와 같이 x-방향으로) 연장된다. 제1 단결정 실리콘 층(236)의 초기 측방향 치수는 제1 단일-결정 실리콘 층이 이전되는 도너 기판의 측방향 치수에 의해 결정되고, 제1 메모리 스택(210) 위에 본딩된 후에, 예를 들어, 제1 단결정 실리콘 층의 패터닝 및 에칭에 의해 변화될 수 있다는 것이 이해된다.
3D 메모리 디바이스(100)와 유사하게, 3D 메모리 디바이스(200)는 제1 단결정 실리콘 층(236) 상에 제2 메모리 스택(238) 및 이를 통과하는 제2 채널 구조체(240)의 어레이를 형성함으로써 수직으로 확장될 수 있다. 일부 실시예에 따르면, 제2 메모리 스택(238)은 제1 단결정 실리콘 층(236) 위에 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 일부 실시예에서, 제2 채널 구조체(240)는 제2 메모리 스택(238)을 통해 수직으로 연장되고, 제1 단결정 실리콘 층(236) 내로 연장되는, SEG 플러그와 같은, 하부 플러그를 포함한다. 하부 플러그(242)는 제2 채널 구조체(240)의 하단부에서 제1 단결정 실리콘 층(236)으로부터 에피택셜 성장될 수 있고, 제1 단결정 실리콘 층(236)과 동일한 재료인 단결정 실리콘을 포함할 수 있다. 따라서, 제1 단결정 실리콘 층(236)은 제2 채널 구조체(240)의 어레이의 소스 층으로서 작용할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(200)는 제2 메모리 스택(238)을 통해 제1 단결정 실리콘 층(236)으로 각각이 수직으로 연장되는 다른 슬릿 구조체(246) 및 다른 TAC(248)를 더 포함한다. 슬릿 구조체(246) 및 TAC(248)는 슬릿 구조체(222) 및 TAC(224)와 실질적으로 유사하며, 따라서 반복되지 않는다. 일부 실시예에서, 3D 메모리 디바이스(200)는 제2 비트 라인(254)을 포함하는 제2 어레이 상호연결 층(252), 및 제2 메모리 스택(238)과 제2 어레이 상호연결 층(252) 사이의 제2 본딩 인터페이스(250)을 더 포함한다. 3D 메모리 디바이스(200)는 제2 어레이 상호연결 층(252) 상에 제2 단결정 실리콘 층(256)을 더 포함할 수 있다. 제1 어레이 상호연결 층(232) 및 제1 단결정 실리콘 층(236)과 유사하게, 제2 어레이 상호연결 층(252) 및 제2 단결정 실리콘 층(256)은 동일한 도너 기판 상에 모놀리식으로 형성되고, 이어서 디-본딩 프로세스을 이용하여 제2 메모리 스택(238) 상에 함께 이전될 수 있다. 제2 어레이 상호연결층(252) 및 제2 단결정 실리콘 층(256)이 형성된 도너 기판은, 웨이퍼 비용을 절감하기 위해, 제1 어레이 상호연결층(232) 및 제1 단결정 실리콘 층(236)이 형성된 도너 기판과 동일할 수 있고, 또는 사이클 시간을 단축하기 위한 병렬 처리를 수행하기 위해 제1 어레이 상호연결층(232) 및 제1 단결정 실리콘 층(236)을 형성한 도너 기판과 상이할 수 있다.
도 2는 주변 디바이스 층을 도시하지는 않지만, 주변 디바이스 층은 도 1a 내지 도 1c와 관련하여 앞서 설명한 바와 같이 멀티-스택 3D 메모리 디바이스 내의 임의의 적합한 위치에 배치될 수 있는 것으로 이해된다. 또한, 3D 메모리 디바이스(200)는 단결정 실리콘 층과 함께 임의의 적합한 수의 어레이 상호연결 층을 하나 이상의 도너로부터 기판(202)으로 이전함으로써 수직으로 확장가능하기 때문에, 메모리 스택 및 그를 통한 채널 구조체의 어레이의 수는 도 2에 도시된 예에 의해 제한되지 않는다는 것이 이해된다.
생산 수율을 희생시키지 않으면서 메모리 스택 내의 레벨들의 수를 증가시킴으로써 셀 밀도를 추가로 증가시키기 위해, 3D 메모리 디바이스의 메모리 스택은 함께 적층된 다수의 메모리 데크를 포함할 수 있되, 더 긴 NAND 메모리 스트링은 다수의 채널 구조체를 수직으로 연결함으로써 달성될 수 있고, 이들 각각은 다수의 메모리 데크 중 각각의 것을 통해 수직으로 연장된다. 멀티-데크 아키텍처를 갖는 3D 메모리 디바이스는 본원에서 "멀티-데크 3D 메모리 디바이스"로 지칭된다. 멀티 스택 3D 메모리 디바이스(예를 들어, 도 1a 내지 도 1c 및 도 2의 3D 메모리 디바이스(100,200))는, 메모리 스택들 중 적어도 하나가 하나 이상의 메모리 데크를 포함하는 한, 멀티-데크 3D 메모리 디바이스일 수 있다. 도 3은 본 개시의 일부 실시예에 따라 예시적인 멀티-데크 3D 메모리 디바이스(300)의 단면도를 도시한다. 도 3은 3D 메모리 디바이스(300)에서 다수의 메모리 데크를 갖는 단일 메모리 스택을 도시하고 있지만, 멀티-데크 아키텍처는 임의의 수의 메모리 스택으로 확장될 수 있는 것으로 이해된다. 또한, 다수의 메모리 데크를 갖는 메모리 스택은 (예를 들어, 도 3에 도시된 바와 같이) 바닥에, 중간에, 또는 멀티-스택 아키텍처의 상단에 있을 수 있는 것으로 이해된다. 또한, 3D 메모리 디바이스들(100,300) 둘 다에서 유사한 구조체의 세부사항(예를 들어, 재료, 제조 프로세스, 기능 등)은 아래에서 반복되지 않을 수 있다는 것이 이해된다.
도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)는 실리콘(예를 들어, 단결정 실리콘), SiGe, GaAs, Ge, SOI, 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(302)을 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(300)는, 메모리 셀이 NAND 메모리 스트링의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 일부 실시예에서, 각각의 NAND 메모리 스트링은 수직 방향으로 서로 접촉하는 복수의 채널 구조체를 포함한다. NAND 메모리 스트링 내의 채널 구조체는, 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기적 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는 단결정 실리콘을 포함하는 인터-데크 플러그에 전기적으로 연결될 수 있다. NAND 메모리 스트링의 각각의 채널 구조체는 (함께 메모리 스택을 형성하는) 복수의 적층된 메모리 데크들 중 각각의 것을 통해 수직으로 연장될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)는 기판(302) 위에 배치된 제1 메모리 데크(304)를 포함할 수 있다. 제1 메모리 데크(304)는 제1 복수의 도전체/유전체 층 쌍, 즉, 인터리브형 도전체 층 및 유전체 층을 포함한다. 일부 실시예에서, 3D 메모리 디바이스(300)는 제1 메모리 데크(304)를 통해 수직으로 각각이 연장되는 제1 채널 구조체(310)의 어레이를 포함한다. 각각의 제1 채널 구조체(310)는 복합 유전체 층("메모리 필름"(312)로도 알려짐) 및 반도체 채널(314)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(314)은 실리콘, 예컨대 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(312)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함한다. 일부 실시예에 따르면, 메모리 필름(312) 및 반도체 채널(314)이 제1 채널 구조체(310)의 측벽을 따라 형성된다. 각각의 제1 채널 구조체(310)는 실린더 형상(예를 들어, 필러 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(314), 메모리 필름(312)의 터널링 층, 저장 층, 및 차단 층은 필러의 중심으로부터 외측 표면을 향해 반경 방향을 따라 이 순서대로 배열된다.
일부 실시예에서, 각각의 제1 채널 구조체(310)는 그 상단에 상부 플러그(316)를, 그리고 그 하단에 하부 플러그(318)를 포함할 수 있다. 즉, 일부 실시예에 따르면, 반도체 채널(314)은 각각 상부 플러그(316)와 하부 플러그(318) 사이에 수직으로 배치되고 이들과 접촉한다. 일부 실시예에서, 상부 플러그(316)는 폴리실리콘과 같은 반도체 재료를 포함하고, 반도체 채널(314) 위에서 이와 접촉한다. 예를 들어, 상부 플러그(316) 및 반도체 채널(314) 둘 모두는 폴리실리콘을 포함할 수 있고 전기적으로 연결된다. 제1 채널 구조체(310)는 다른 실시예에서 상부 플러그(316)를 포함하지 않을 수 있다는 것이 이해된다. 일부 실시예에서, 하부 플러그(318)는 기판(302) 내로, 즉, 기판(302)의 상단 표면 아래로 연장된다. 하부 플러그(318)는 반도체 재료를 포함하고, 몇몇 실시예에 따라, (하단의 제1 채널 구조체(310)를 갖는) 각각의 NAND 메모리 스트링의 소스의 일부로서 작동한다. 몇몇 실시예에서, 하부 플러그(318)는 제1 채널 구조체(310)의 하단부에서 기판(302)으로부터 에피택셜하게 성장된 SEG 플러그이다. SEG 플러그로서, 하부 플러그(318)는 일부 실시예에 따라, 기판(302)과 동일한 재료, 예컨대 단결정 실리콘을 포함한다.
도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)는 각각이 각각의 제1 채널 구조체(310) 위에서 이와 접촉하며 배치된 복수의 제1 인터-데크크 플러그(320)를 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(300)는 또한, 인접한 제1 인터-데크 플러그(320)를 전기적으로 절연하기 위한 제1 인터-데크 플러그(320)를 둘러싸는 유전체(322)를 포함한다. 유전체(322)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 한정되지 않는다. 몇몇 실시예에서, 제1 인터-데크 플러그(320)는, 기판(302) 이외의 다른 도너 기판으로부터 이전되고, 본원에서 개시된 디-본딩 프로세스를 사용하여 제1 메모리 데크(304) 상에 본딩되는 제1 단결정 실리콘 층에서 패터닝된다. 결과적으로, 3D 메모리 디바이스(300)는 또한 제1 메모리 데크(304)와 제1 인터-데크 플러그(320) 사이의 제1 본딩 인터페이스(324)를 포함할 수 있다. 제1 인터-데크 플러그(320)는 단결정 실리콘을 포함할 수 있고, 예를 들어, 폴리실리콘 또는 비정질 실리콘과 같은 다른 형태의 실리콘보다 우수한 전기 성능(예를 들어, 더 높은 캐리어 이동도)을 갖는 단결정 실리콘으로 완전히 제조될 수 있다. 몇몇 실시예에서, 제1 인터-데크 플러그(320)는, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함하지만 이에 제한되지 않는 금속 원소와 함께 실리콘을 갖는 금속 실리사이드와 같은 단결정 실리콘으로부터 형성된 화합물 재료를 포함한다. 단결정 실리콘이 폴리실리콘에 비해 우수한 전기 성능(예를 들어, 더 높은 캐리어 이동도)을 갖기 때문에, 단결정 실리콘을 포함하는 제1 인터-데크 플러그(320)는 특히 인터-데크 조인트 위치에서 3D 메모리 디바이스(300)의 더 우수한 셀 성능을 갖는 셀 저장 용량을 증가시킬 수 있다.
제1 채널 구조체(310)가 (예를 들어, 도 3에 도시된 바와 같은) 상부 플러그(316)를 포함하는 일부 실시예에서, 제1 인터-데크크 플러그(320)는 제1 채널 구조체(310)의 상부 플러그(316) 위에서 이와 접촉한다. 제1 인터-데크크 플러그(320) 및 상부 플러그(316)는 함께, 단결정 실리콘(제1 인터-데크 플러그(320)에서) 및 폴리실리콘(상부 플러그(316)에서) 둘 다를 갖는 반도체 플러그로서 보여질 수 있다. 제1 채널 구조체(310)가 상부 플러그(316)(도시되지 않음)를 포함하지 않는 일부 실시예에서, 제1 인터-데크 플러그(320)는 제1 채널 구조체(310)의 반도체 채널(314) 위에서 이와 접촉한다. 그럼에도, 각각의 제1 인터-데크 플러그(320)는 각각의 제1 채널 구조체(310)의 반도체 채널(314)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 인터-데크 플러그(320)의 두께는 약 1 μm 내지 약 100 μm, 예컨대 1μm 내지 100μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값 중 2개의 값에 의해 정의되는 임의의 범위)이다. 일부 실시예에 따르면, 제1 인터-데크 플러그(320) 및 유전체(322)는 동일한 층에 형성되고, 따라서 공칭적으로 동일한 두께를 갖는다.
전술한 바와 같이, 멀티-데크 아키텍쳐를 갖는 3D 메모리 디바이스(300)는 제1 메모리 데크(304) 및 제1 채널 구조체(310)의 상부에서 제1 인터-데크 플러그(320)를 통해 더 많은 메모리 데크 및 채널 구조체를 캐스케이딩함으로써 수직으로 확장가능하다. 도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)는 제1 인터-데크 플러그(320) 위에 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 제2 메모리 데크(306)를 더 포함할 수 있다. 몇몇 실시예에서, 3D 메모리 디바이스(300)는 제2 메모리 데크(306)를 통해 수직으로 각각이 연장되는 제2 채널 구조체(326)의 어레이를 포함한다. 일부 실시예에 따르면, 각각의 제2 채널 구조체(326)가 각각의 제1 인터-데크 플러그(320)를 통해 각각의 제1 채널 구조체(310)에 전기적으로 접속되도록, 각각의 제2 채널 구조체(326)는 각각의 제1 인터-데크 플러그(220) 위에서 이들과 접촉한다. 즉, 각각의 제2 채널 구조체(326)는 각각의 제1 인터-데크 플러그(320)와 정렬될 수 있고 각각의 제1 채널 구조체(310)에 전기적으로 연결될 수 있다. 결과적으로, 제1 및 제2 채널 구조체(310 및 326)는 증가된 수의 메모리 셀을 갖는 NAND 메모리 스트링의 부분들이 된다.
제1 채널 구조체(310)와 유사하게, 각각의 제2 채널 구조체(326)는 메모리 필름(328) 및 반도체 채널(330)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(330)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(328)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함한다. 일부 실시예에 따르면, 메모리 필름(328) 및 반도체 채널(330)이 제2 채널 구조체(326)의 측벽을 따라 형성된다. 제1 인터-데크 플러그(320) 및 주변 유전체(322)는 제1 및 제2 메모리 데크(304 및 306) 사이에서 수직으로 있는 동일한 층 내에 있을 수 있다. 일부 실시예에서, 제2 채널 구조체(326)의 반도체 채널(330)은, 아래의 제1 채널 구조체(310)의 반도체 채널(314)에 전기적으로 연결된 제1 인터-데크 플러그(320) 위에서 이와 접촉한다. 그 결과, 제2 채널 구조체(326)의 각각의 반도체 채널(330)은 단결정 실리콘을 포함하는 각각의 제1 인터-데크 플러그(320)를 통해 각각의 제1 채널 구조체(310)의 반도체 채널(314)에 전기적으로 연결될 수 있다.
3D 메모리 디바이스(300)는 더 많은 채널 구조체들을 연속적으로 케스케이드하기 위해 제2 메모리 데크(306) 위에 제2 인터-데크 플러그(343)를 더 포함할 수 있다. 제1 인터-데크 플러그(320)와 유사하게, 제2 인터-데크 플러그(334)는 주변 유전체(336)에 의해 전기적으로 절연될 수 있고 단결정 실리콘을 포함한다. 일부 실시예에서, 제2 인터-데크 플러그(334)는, 다른 도너 기판으로부터 이전되고 본 명세서에 개시된 디-본딩 프로세스를 사용하여 제2 메모리 데크(306) 상에 본딩되는 제2 단결정 실리콘 층에서 패터닝된다. 제2 단결정 실리콘 층이 이전되는 도너 기판은 웨이퍼 비용을 절약하기 위해 제1 단결정 실리콘 층이 이전되는 도너 기판과 동일할 수 있다. 제2 단결정 실리콘 층이 이전되는 도너 기판은, 병렬 처리를 가능하게 하여 사이클 타임을 단축시키기 위해, 제1 단결정 실리콘 층이 이전되는 도너 기판과는 상이할 수 있다. 그럼에도, 결과적으로, 3D 메모리 디바이스(300)는 또한 제2 메모리 데크(306)와 제2 인터-데크 플러그(334) 사이의 제2 본딩 인터페이스(338)를 포함할 수 있다.
제1 채널 구조체(310)와 유사하게, 제2 채널 구조체(326)는 (예를 들어, 도 3에 도시된 바와 같이) 그 상단부에 폴리실리콘을 포함하고 제2 채널 구조체(326)의 반도체 채널(330)과 접촉하는 상부 플러그(332)를 포함할 수 있다. 따라서, 각각의 제2 인터-데크 플러그(334)는 전기 연결부를 형성하기 위해 각각의 제2 채널 구조체(326)의 상부 플러그(332) 위에서 이와 접촉할 수 있다. 일부 실시예에서, 제2 인터-데크 플러그(334) 및 상부 플러그(332)는 함께, 단결정 실리콘(제2 인터-데크 플러그(334)에서) 및 폴리실리콘(상부 플러그(332)에서) 둘 다를 갖는 반도체 플러그로서 보여질 수 있다. 제2 채널 구조체(326)는 다른 실시예에서 상부 플러그(332)를 포함하지 않을 수 있고, 그에 따라 각각의 제2 인터-데크 플러그(334)는 전기 연결부를 형성하기 위해 각각의 제2 채널 구조체(326)의 반도체 채널(330) 위에서 이와 직접 접촉한다.
3D 메모리 디바이스(300)는 제2 인터-데크 플러그(334) 위에 제3 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 제3 메모리 데크(308)를 더 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(300)는 제3 메모리 데크(308)를 통해 수직으로 각각이 연장되는 제3 채널 구조체(340)의 어레이를 포함한다. 제2 채널 구조체(326)과 유사하게, 각각의 제3 채널 구조체(340)는 제3 채널 구조체(340)의 측벽을 따라 메모리 필름(342) 및 반도체 채널(344)을 포함할 뿐만 아니라 그 상단에 상부 플러그(346)를 포함할 수 있다. 각각의 상부 플러그(346)는, 그것이 제1 및 제2 채널 구조체(310 및 326) 위의 제3 채널 구조체(340)의 상단에 있기 때문에, 각각의 NAND 메모리 스트링의 소스로서 동작할 수 있다. 일부 실시예에 따르면, 각각의 제3 채널 구조체(340)가 각각의 제1 및 제2 인터-데크 플러그(320, 334)를 통해 각각의 제1 및 제2 채널 구조체(310, 326)에 전기적으로 접속되도록, 각각의 제3 채널 구조체(340)는 각각의 제2 인터-데크 플러그(334) 위에서 이와 접촉한다. 즉, 각각의 제3 채널 구조체(340)는 각각의 제2 인터-데크 플러그(334)와 정렬될 수 있고 각각의 제1 및 제2 채널 구조체(310 및 326)에 전기적으로 연결될 수 있다. 그 결과, 제1, 제2, 및 제3 채널 구조체(310, 326, 340)는 함께 증가된 수의 메모리 셀을 갖는 NAND 메모리 스트링을 형성한다.
일부 실시예에서, 3D 메모리 디바이스(300)는 제1, 제2, 및 제3 메모리 데크들(304, 306, 308)을 통해 기판(302)으로 수직으로 연장되는 슬릿 구조체(348)(예를 들어, GLS)를 더 포함한다. 슬릿 구조체(348)는 게이트 교체 프로세스에 의해 제1, 제2, 및 제3 메모리 데크(304, 306, 308)에서 도전체/유전체 층 쌍을 형성하기 위해 사용될 수 있다. 몇몇 실시예에서, 슬릿 구조체(348)는 먼저, NAND 메모리 스트링의 어레이를 상이한 영역들(예컨대, 메모리 핑거 및/또는 메모리 블록)로 분리하기 위해, 유전체 재료, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합으로 채워진다. 이어서, 슬릿 구조체(348)는 ACS를 전기적으로 제어하기 위해 기판(302)과 접촉하는 소스 도전체로서 전도성 및/또는 반도체 재료, 예를 들어, W, Co, 폴리실리콘, 또는 이들의 임의의 조합으로 채워질 수 있다.
일부 실시예에서, 3D 메모리 디바이스(300)는 제1, 제2, 및 제3 메모리 데크(304, 306, 308)를 통해 기판(302)으로 수직으로 연장되는 TAC(350)를 더 포함한다. TAC(350)는 전력 버스의 일부와 같은 제1, 제2, 및 제3 메모리 데크(304, 306, 및 308)로부터 및/또는 이들로 전기 신호를 운반할 수 있으며, 상호연결 라우팅은 단축된다. TAC(350)는 또한 제1, 제2 및 제3 메모리 데크(304, 306, 308)에 기계적 지지를 제공할 수 있다. 일부 실시예에서, TAC(350)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료로 채워진다.
일부 실시예에서, 제1, 제2, 및 제3 메모리 데크(304, 306, 308) 각각은 워드 라인을 팬-아웃하기 위해 측방향에서 그 일 측에 계단형 구조체를 포함한다. 3D 메모리 디바이스(300)는, 일부 실시예에 따라, 제1, 제2, 및 제3 채널 구조체(310, 326, 340)를 어레이 상호연결 층(356)에 전기적으로 연결하기 위해, 어레이 상호연결 층(336) 및 로컬 접촉부, 예컨대 비트 라인 접촉부(352) 및 워드 라인 접촉부(354)을 더 포함한다. 어레이 상호연결 층(356)이 제1, 제2, 및 제3 채널 구조체(310, 326, 340)로 그리고 그로부터 전기 신호를 전달하기 위해 제1 및 제2 메모리 데크(304, 306, 308) 위에 배치될 수 있다. 일부 실시예에서, 어레이 상호연결 층(356)은 제1, 제2, 및 제3 채널 구조체(310, 326, 340) 위에 배치되고 그에 전기적으로 연결되는 비트 라인(358)을 포함한다. 제3 채널 구조체(340)의 상단부에서의 드레인, 예컨대 상부 플러그(346)는 비트 라인 접촉부(352)를 통해 비트 라인(358)에 전기적으로 연결될 수 있다. 비트 라인(358)은 TSV(360)를 통해 주변 디바이스 층(미도시)에 전기적으로 연결될 수 있다. 주변 디바이스 층이 도 3에 도시되어 있지 않지만, 주변 디바이스 층은 도 1a 내지 도 1c와 관련하여 전술한 바와 같이 3D 메모리 디바이스(300) 내의 임의의 적합한 위치에 배치될 수 있는 것으로 이해된다. 어레이 상호연결 층(356) 및 그 안의 비트 라인(358)은 (예를 들어, 도 3에 도시된 바와 같이) 그 사이에 본딩 인터페이스 없이 제3 메모리 데크(308) 위에 모놀로식으로 형성될 수 있다. 어레이 상호연결 층(356) 및 그 안의 비트 라인(358)은 상이한 도너 기판 상에 비-모놀로식으로 형성되고, 그 다음, 도 2와 관련하여 전술된 바와 같은 디-본딩 프로세스을 사용하여 제3 메모리 데크(308) 상으로 이전될 수 있는 것으로 이해된다.
도 4a 내지 도 4j는 본 개시의 일부 실시예에 따른, 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다. 도 7은 본 개시의 일부 실시예에 따른, 멀티-데크 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(700)의 흐름도이다. 도 4a 내지 도 4j 및 도 7에 도시된 3D 메모리 디바이스의 예는 도 3에 도시된 3D 메모리 디바이스(300)를 포함한다. 도 4a 내지 도 4j 및 도 7은 함께 설명될 것이다. 방법(700)에 도시된 동작들은 완전한 것이 아니며, 다른 작동들이 예시된 작동들 중 임의의 작동들 전에, 후에, 또는 이들 사이에서 수행될 수 있다는 것이 이해된다. 또한, 이들 동작의 일부는 동시에 실시해도 되고, 도 7과는 다른 순서로 실시해도 된다.
도 7을 참조하면, 방법(700)은 동작(702)에서 시작하고, 이 동작에서 제1 유전체 데크가 제1 기판 위에 형성된다. 제1 유전체 데크는 제1 복수의 인터리브형 희생 층 및 유전체 층을 포함할 수 있다. 제1 기판은 실리콘 기판일 수 있다. 도 4a에 도시된 바와 같이, 제1 유전체 데크(404)가 제1 실리콘 기판(402) 위에 형성된다. 일부 실시예에서, 절연층(미도시)이 제1 실리콘 기판(402)과 제1 유전체 데크(404) 사이에 형성된다. 제1 유전체 데크(404)를 형성하기 위해, 제1 유전체 층("희생 층(406)"으로 알려짐) 및 희생 층(406)과 상이한 제2 유전체 층(408)이, 화학 기상 증착(CVD), 물리 기상 증착 (PVD), 원자 층 증착(ALD), 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들을 사용하여 제1 실리콘 기판(402) 위에 번갈아 가며 증착될 수 있다. 일부 실시예에서, 각각의 희생층(406)은 실리콘 질화물을 포함하고, 각각의 유전체 층(408)은 실리콘 산화물을 포함한다.
방법(700)은, 도 7에 도시된 바와 같이, 동작(704)으로 진행하는데, 이 동작에서, 제1 유전체 데크를 통해 수직으로 연장되는 제1 채널 구조체가 형성된다. 제1 채널 구조체를 형성하기 위해, 일부 실시예에 따르면, 제1 채널 홀이 제1 유전체 데크를 통해 에칭되고, 제1 메모리 필름 및 제1 반도체 채널이 후속하여 제1 채널 홀의 측벽을 따라 증착된다. 일부 실시예에서, 폴리실리콘을 포함하는 상부 플러그가 제1 채널 홀의 상단부에 더 형성된다.
도 4b에 도시된 바와 같이, 제1 유전체 데크(404)를 통해 수직으로 각각이 연장되는 제1 채널 구조체(410)가 제1 실리콘 기판(402) 위에 형성된다. 각각의 제1 채널 구조체(410)에 대해, 제1 채널 홀(미도시)이, 일부 실시예에 따라, 깊은 반응성 이온 에칭(RIE)과 같은, 하나 이상의 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용하여, 먼저 제1 유전체 데크(404)의 인터리브형 희생 층(406) 및 유전체 층(408)을 통해 에칭된다. 제1 채널 홀은 제1 실리콘 기판(402)의 상부 부분 내로 연속적으로 에칭될 수 있다. 일부 실시예에서, 제1 채널 구조체(410)의 하부 플러그(418), 예컨대, SEG 플러그는 제1 실리콘 기판(402)으로부터 에피택셜 성장 프로세스를 사용하여 형성되어 제1 채널 홀의 하부 부분을 채운다. 하부 플러그(418)를 에피택셜 성장시키기 위한 제조 프로세스는 기상 에피택시(VPE), 액상 에피택시(LPE), 분자-빔 에피택시(MBE), 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않는다.
도 4b에 도시된 바와 같이, 하부 플러그(418)를 형성한 후에, 메모리 필름(412) 및 반도체 채널(414)이 제1 채널 홀의 측벽을 따라 후속적으로 증착될 수 있다. 몇몇 실시예에서, 메모리 필름(412)을 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 차단 층, 저장 층, 및 터널링 층이 후속하여 이러한 순서로 증착된다. 그 후, 반도체 채널(414)은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링층 상에 증착될 수 있다. 일부 실시예에서, 메모리 필름(412) 및 반도체 채널(414)은 또한 제1 채널의 하단에서 하부 플러그(418) 상에 증착되고, 반도체 채널(414)은 SONO 펀치 프로세스를 사용하여 하부 플러그(418)와 접촉한다. 일부 실시예에서, 캡핑 층이 반도체 채널(414)의 증착 후에 실리콘 산화물과 같은 유전체 재료를 증착함으로써 제1 채널 홀의 나머지 공간에 채워진다.
도 4b에 도시된 바와 같이, 메모리 필름(412) 및 반도체 채널(414)을 형성한 후에, 상부 플러그(416)가 제1 채널 홀의 상단부에 형성된다. 일부 실시예에서, 제1 채널 홀의 상단부에서의 메모리 필름(412) 및 반도체 채널(414)의 부분들은, 제1 채널 홀의 상단부에 리세스(recess)를 형성하기 위해, 화학적 기계적 연마(CMP), 그라인딩, 습식 에칭, 및/또는 건식 에칭에 의해 제거될 수 있다. 그 후, 상부 플러그(416)는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 폴리실리콘과 같은 반도체 재료를 리세스 내로 증착함으로써 형성될 수 있다. 이에 의해, 제1 채널 구조체(410)가 형성된다. 제1 채널 구조체(410)는 다른 실시예에서 상부 플러그(416)를 포함하지 않을 수 있고, 상부 플러그(416)를 형성하는 프로세스는 생략될 수 있다는 것이 이해된다.
방법(700)은, 도 7에 도시된 바와 같이, 동작(706)으로 진행되고, 이 동작에서, 제1 단결정 실리콘 층이, 예를 들어, 디-본딩 프로세스를 사용하여, 제2 기판("도너 기판")으로부터 제1 기판 위의 제1 유전체 데크 상으로 이전된다. 제2 기판은 실리콘 기판이다. 도 8은 본 개시의 일부 실시예에 따른, 단결정 실리콘 층을 이전하기 위한 예시적인 방법(800)의 흐름도이다. 도 8을 참조하면, 방법(800)은 동작(802)에서 시작하며, 이 동작에서, 도펀트가 제2 기판에 주입되어 제2 기판 내에 이종 인터페이스를 형성한다.
도 4c에 도시된 바와 같이, 이온 주입 프로세스가 제2 실리콘 기판(420) 내로 수행되어 제2 실리콘 기판(620) 내에 이종 인터페이스(424)를 형성하고, 이는 도핑된 제1 단결정 실리콘 층(422)을 제2 실리콘 기판(420)의 나머지로부터 분리한다. 일부 실시예에서, 도펀트는 수소 이온 및/또는 수소 원자를 포함하는 수소이며, 그 대부분은 이후의 열 프로세스 동안 제1 단결정 실리콘 층(422)으로부터 확산될 수 있다. 제2 실리콘 기판(420)에서 이종 인터페이스(424)를 형성할 수 있는 임의의 다른 적합한 도펀트가 또한 사용될 수 있는 것으로 이해된다. 예를 들어, 광-이온 주입이 사용되어 양성자 또는 헬륨 이온과 같은 광 이온을 제1 단결정 실리콘 층(422) 내로 주입할 수 있고, 이는 나중에 제1 단일-결정 실리콘 층(422)으로부터 제거될 수 있다. 제1 단결정 실리콘 층(422)의 두께, 즉, y-방향에서의 이종 인터페이스(424)와 제2 실리콘 기판(420)의 전면 사이의 거리는 이온 주입의 다양한 파라미터, 예컨대 에너지, 도펀트, 주입량, 시간 등 뿐만 아니라 포스트-어닐링의 파라미터, 예컨대 이온 주입 후의 열 확산의 온도 및 시간에 의해 제어될 수 있다. 일부 실시예에서, 제1 단결정 실리콘 층(422)의 두께는 약 1 μm 내지 약 100 μm, 예컨대 1 μm 내지 100 μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값들 중 임의의 2개에 의해 한정되는 임의의 범위)이다. 두께 균일성은 제2 실리콘 기판(420)의 전체 표면에 걸쳐 주입된 도펀트에 대한 미세한 튜닝 제어에 의해 제어될 수 있다.
이종 인터페이스(424)는 도 4c에 도시된 바와 같이 수소 주입 단결정 실리콘 및 도핑되지 않은 단결정 실리콘과 같은 상이한 재료를 갖는 2개의 층 사이의 제2 실리콘 기판(420) 내의 인터페이스이다. 제2 실리콘 기판(420)에서의 이종 인터페이스(424)의 존재는, 이후의 디-본딩 프로세스에서, 제1 단결정 실리콘 층(422) 및 제2 실리콘 기판(620)의 나머지와 같은 2개의 재료 층의 분리를 용이하게 할 수 있다. 이종 인터페이스(424)는 이온 주입 없이 형성될 수 있고, 예를 들어 SOI 기판에서 상이한 재료 층들 사이에 존재하는 인터페이스일 수 있는 것으로 이해된다.
방법(800)은, 도 8에 도시된 바와 같이, 동작(804)으로 진행되고, 이 동작에서, 제2 기판 및 제1 기판은 대면 방식(face-to-face manner)으로 본딩된다. 일부 실시예에서, 본딩은 비교적 높은 본딩 강도 및 수율을 갖는 실리콘-유전체 본딩을 포함한다. 도 4d에 도시된 바와 같이, 제1 단결정 실리콘 층(422)이 제1 실리콘 기판(402)의 전면을 향해 아래로 향하도록, 제2 실리콘 기판(420)이 뒤집어진다. 그 다음, 제2 실리콘 기판(420)의 제1 단결정 실리콘 층(422) 및 제1 실리콘 기판(402)의 제1 유전체 데크(404)는 대면 방식으로 본딩되어 제1 단일-결정 실리콘 층(422)과 제1 유전체 데크(404) 사이의 제1 본딩 인터페이스(426) 내에 실리콘-산소 본딩을 형성할 수 있다.
방법(800)은, 도 8에 도시된 바와 같이, 동작(806)으로 진행되고, 이 동작에서, 단결정 실리콘 층은 제2 기판 내의 이종 인터페이스를 따라 제2 기판으로부터 분리되어 단결정 실리콘 층을 남긴다. 일부 실시예에 따르면, 단결정 실리콘 층은 제1 유전체 데크 상에 본딩된 채로 유지된다. 도 4e에 도시된 바와 같이, 제1 단결정 실리콘 층(422)은, 예를 들어, 제2 실리콘 기판(420) 상에 기계적 힘을 인가함으로써 이종 인터페이스(424)를 따라 제2 실리콘 기판(420)으로부터 분리되는데, 그 이유는 제1 본딩 인터페이스(226)에서의 본딩 강도가 이종 인터페이스(424)에서의 파괴력보다 크기 때문이다. 즉, 제1 단결정 실리콘 층(422)은 이종 인터페이스(424)를 따라 제2 실리콘 기판(420)으로부터 파괴되고 박리될 수 있다. 그 결과, 제1 단결정 실리콘 층(422)은 도 4c 내지 도 4e 및 도 8과 관련하여 전술한 디-본딩 프로세스을 이용하여 도너 기판(제2 실리콘 기판(420))으로부터 제1 실리콘 기판(402)으로 이전될 수 있다.
다시 도 7을 참조하면, 방법(700)은 제1 인터-데크 플러그가 제1 채널 구조체 위에서 이와 접촉하도록, 제1 인터-데크 플러그가 제1 단결정 실리콘 층에서 패터닝되는 동작(708)으로 진행된다. 제1 인터-데크 플러그를 패턴화하기 위해, 제1 인터-데크 플러그를 둘러싸는 유전체가 증착된다.
도 4f에 도시된 바와 같이, 복수의 제1 인터-데크 플러그(428)가 제1 유전체 데크(404) 위의 제1 단결정 실리콘 층(422)에서 패터닝된다. 각각의 제1 인터-데크크 플러그(428)는 각각의 제1 채널 구조체(410) 위에서 이와 접촉하도록 각각의 제1 채널 구조체(410)와 정렬될 수 있다. 일부 실시예에서, 제1 단결정 실리콘 층(422)은 포토리소그래피, 현상, 및 에칭 프로세스를 사용하여 패터닝되어, 아래의 제1 채널 구조체(410)와 정렬된 패터닝된 제1 인터-데크 플러그(428)를 남긴다. 그 다음, 유전체(430)가 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 이용하여 제1 인터-데크 플러그(428) 사이의 개구부를 채우기 위해 증착될 수 있고, 그 다음 상부 표면을 평탄화하기 위해 유전체 CMP 프로세스가 뒤따른다. 그 결과, 제1 인터-데크 플러그(428)가 제1 유전체 데크(404) 위에 형성될 수 있고, 동일한 층 내의 유전체(430)에 의해 둘러싸이고 전기적으로 절연될 수 있다. 제1 인터-데크 플러그들(428) 및 유전체(430)의 두께는 제1 단결정 실리콘 층(422)의 두께와 공칭적으로 동일할 수 있다. 제1 채널 구조체(410)가 상부 플러그(416)를 포함하는 일부 실시예에서, 제1 인터-데크 플러그(428)는 (예를 들어, 도 4f에 도시된 바와 같이) 각각의 제1 채널 구조체의 상부 플러그(416) 위에서 이와 접촉하며 형성된다. 제1 채널 구조체(410)가 상부 플러그(416)를 포함하지 않는 일부 실시예에서, 제1 인터-데크 플러그(428)는 각각의 제1 채널 구조체(410)의 반도체 채널(414) 위에서 이와 접촉하며 형성된다.
방법(700)은, 도 7에 도시된 바와 같이, 동작(710)으로 진행되는데, 이 동작에서, 제2 유전체 데크가 제1 인터-데크 플러그 위에 형성된다. 제2 유전체 데크는 제2 복수의 인터리브형 희생 층 및 유전체 층을 포함할 수 있다. 도 4g에 도시된 바와 같이, 제2 유전체 데크(432)가 제1 인터-데크 플러그(428) 위에 형성된다. 제1 유전체 데크(404)를 형성하기 위해, CVD, PVD, ALD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여, 희생 층(434) 및 유전체 층(436)이 번갈아 가며 제1 인터-데크 플러그(428) 위에 증착될 수 있다. 일부 실시예에서, 각각의 희생층(434)은 실리콘 질화물을 포함하고, 각각의 유전체 층(436)은 실리콘 산화물을 포함한다.
방법(700)은, 도 7에 도시된 바와 같이, 동작(712)으로 진행하는데, 이 동작에서, 제2 채널 구조체가 제1 인터-데크 플러그 위에서 이와 접촉하도록, 제2 유전체 데크를 통해 수직으로 연장되는 제2 채널 구조체가 형성된다. 제2 채널 구조체를 형성하기 위해, 일부 실시예에 따르면, 제2 채널 홀이 제2 유전체 데크를 통해 에칭되고, 이어서 제2 메모리 필름 및 제2 반도체 채널이 제2 채널 홀의 측벽을 따라 증착된다. 일부 실시예에서, 폴리실리콘을 포함하는 상부 플러그는 제2 채널 홀의 상단부에 더 형성된다.
도 4h에 도시된 바와 같이, 제2 유전체 데크(432)를 통해 수직으로 각각이 연장되는 제2 채널 구조체(438)가 제1 인터-데크 플러그(428) 위에 형성된다. 각각의 제2 채널 구조체(438)에 대해, 일부 실시예에 따라, 하나 이상의 건식 에칭 프로세스 및/또는 습식 에칭 프로세스, 예를 들어, DRIE를 사용하여 제2 채널 홀(미도시)이 제2 유전체 데크(432)를 통해 먼저 에칭된다. 각각의 제2 채널 홀은 각각의 제1 인터-데크 플러그(428)와 정렬되도록 패터닝되되, 결과적인 제2 채널 구조체(438)는 각각의 제1 인터-데크 플러그(428) 및 제1 채널 구조체(410)에 전기적으로 연결된다. 이어서, 메모리 필름(440) 및 반도체 채널(442)은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 제2 채널 홀의 측벽을 따라 후속하여 증착될 수 있다. 그 결과, 제2 채널 구조체(438)의 반도체 채널(442)이 제1 인터-데크 플러그(428) 위에서 이와 접촉하며 형성될 수 있다.
도 4h에 도시된 바와 같이, 메모리 필름(440) 및 반도체 채널(442)을 형성한 후에, 상부 플러그(444)가 제2 채널 구조체의 상단부에 형성된다. 일부 실시예에서, 제2 채널 홀의 상단부에서의 메모리 필름(440) 및 반도체 채널(442)의 부분들은, 제2 채널 홀의 상단부에 리세스를 형성하기 위해, CMP, 그라인딩, 습식 에칭, 및/또는 건식 에칭에 의해 제거될 수 있다. 그 후, 상부 플러그(444)는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 폴리실리콘과 같은 반도체 재료를 리세스 내로 증착함으로써 형성될 수 있다. 이에 의해, 제2 채널 구조체(438)가 형성된다.
방법(700)은, 도 7에 도시된 바와 같이, 동작(714)으로 진행되되, 이 동작에서, 각각이 인터리브형 도전체 층 및 유전체 층을 포함하는 제1 메모리 데크 및 제2 메모리 데크는 게이트 교체에 의해, 즉 제1 유전체 데크 및 제2 유전체 데크 내의 희생 층을 도전체 층으로 교체함으로써 형성된다. 제1 및 제2 메모리 데크를 형성하기 위해, 제1 및 제2 유전체 데크를 통해 수직으로 연장되는 슬릿 개구부가 에칭되고, 제1 유전체 데크 및 제2 유전체 데크 내의 희생층이 슬릿 개구부를 통해 도전체 층으로 교체되고, 스페이서 및 도전체 층이 이어서 슬릿 개구부 내로 증착된다. 멀티-데크 3D 메모리 디바이스를 형성하기 위한 제조 프로세스는 수직으로 확장가능한 것으로 이해된다. 따라서, 메모리 데크들을 형성하기 위한 게이트-교체 프로세스 이전에 전술한 실질적으로 유사한 프로세스를 사용하여 더 많은 유전체 데크, 채널 구조체, 및 인터-데크 플러그가 형성될 수 있다.
도 4i에 도시된 바와 같이, 제1 및 제2 유전체 데크(404, 432)뿐만 아니라 (도 4h에 도시된) 제1 인터-데크 플러그(428)를 둘러싸는 유전체(430)를 통해 수직으로 연장하는 슬릿 개구부(도시되지 않음)가 형성된다. 슬릿 개구부는 DRIE와 같은 습식 에칭 및/또는 건식 에칭 프로세스에 의해 패터닝 및 에칭될 수 있다. 이어서, 제1 유전체 데크(404)의 각각의 희생 층(406)(도 4a에 도시됨) 및 제2 유전 데크(432)의 각각의 희생층(434)(도 4g에 도시됨)은 슬릿 개구부를 통해 에칭될 수 있고, 도전체 층(449)은 슬릿 개구부를 통해 희생 층(406 및 434)에 의해 남겨진 리세스를 채우기 위해 증착될 수 있다. 즉, 제1 유전체 데크(404)의 각각의 희생 층(406) 및 제2 유전체 데크(432)의 각각의 희생층(434)은 도전체 층(449)으로 교체될 수 있고, 그에 의해, 인터리브형 도전체 층(449] 및 유전체 층(408)을 포함하는 제1 메모리 데크(448), 및 인터리브형 도전체 층(449) 및 유전체 층(436)을 포함하는 제2 메모리 데크(450)를 각각 형성한다. 희생층(406, 434)을 도전체 층(449)으로 교체하는 것은, 유전체 층(408, 436)에 선택적인 희생층(406, 434)을 습식 에칭 및/또는 건식 에칭하고 CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스을 사용하여 나머지 리세스를 도전체 층(449)으로 채움으로써 수행될 수 있다.
도 4i에 도시된 바와 같이, 게이트-교체 프로세스 후에, 스페이서(예를 들어, 도시되지 않은, 실리콘 산화물 층 또는 실리콘 질화물 층과 같은, 하나 이상의 유전체 층을 포함함) 및 도전체 층(예컨대, 텅스텐 층)이, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 슬릿 개구부 내로 후속하여 증착되어, 제1 및 제2 메모리 데크(448, 450)를 통해 그리고 제1 실리콘 기판(402) 내로 수직으로 연장되는 슬릿 구조체(446)를 형성한다. 일부 실시예에서, 슬릿 개구부 내로 스페이서 및 도전체 층을 증착하기 전에, 슬릿 개구부를 통해 제1 실리콘 기판(402) 내에 이온 주입 및/또는 열 확산에 의해 도핑된 영역이 형성된다.
방법(700)은, 도 7에 도시된 바와 같이, 제2 메모리 데크 위에 상호연결 층이 형성되는 동작(716)으로 진행된다. 일부 실시예에서, 제1 메모리 데크 및 제2 메모리 데크를 통해 수직으로 연장되는 TAC가 형성되고 상호연결 층에 전기적으로 연결된다. 도 4i에 도시된 바와 같이, 제1 및 제2 메모리 데크(448, 450)를 통해 제1 실리콘 기판(402)으로 수직으로 연장되는 TAC(452)가 습식 에칭 및/또는 건식 에칭 프로세스, 예컨대 DRIE를 수행하고 이어서, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 수행함으로써 형성된다. 도 4j에 도시된 바와 같이, 어레이 상호연결 층(454)은 제2 메모리 데크(450) 위에 형성되고 TAC(452)에 전기적으로 연결된다. 어레이 상호연결 층(454)은, 슬릿 구조체(446)뿐만 아니라 제1 및 제2 채널 구조체(410, 438)에 전기적으로 연결되고 하나 이상 ILD 층에 형성된 비트 라인과 같은 상호연결부를 포함할 수 있다. 몇몇 실시예에서, 어레이 상호연결 층(454)은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 제2 메모리 데크(450) 상에 모놀리식으로 형성된다. 어레이 상호연결 층(454) 내의 상호연결부는 포토리소그래피, 건식 에칭 및/또는 습식 에칭, 및 CMP 프로세스를 사용하여 패터닝될 수 있다. 일부 실시예에서, 어레이 상호연결 층(454)은 도너 기판 상에 비-모놀로식으로 형성되고, 그 후, 예를 들어, 도 8과 관련하여 위에서 설명된 바와 같이, 본원에서 설명된 디-본딩 프로세스를 사용하여 제1 실리콘 기판(402) 위의 제2 메모리 데크(450) 상으로 이전된다.
도 5a 내지 도 5j는 본 발명의 일부 실시예에 따른, 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다. 도 9는 본 발명의 일부 실시예에 따른, 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(900)의 흐름도이다. 도 5a 내지 도 5j 및 도 9에 도시된 3D 메모리 디바이스의 예는 도 2에 도시된 3D 메모리 디바이스(200)를 포함한다. 도 5a 내지 도 5j 및 도 9는 함께 설명될 것이다. 방법(900)에 도시된 동작은 완전한 것이 아니며, 다른 작동이 예시된 작동들 중 임의의 작동들 전에, 후에, 또는 이들 사이에서 수행될 수 있다는 것이 이해된다. 또한, 이들 동작의 일부는 동시에 실시해도 되고, 도 9와는 다른 순서로 실시해도 된다.
도 9를 참조하면, 방법(900)은 동작(902)에서 시작하되, 이 동작에서, 반도체 디바이스가 제1 기판 상에 형성된다. 일부 실시예에서, 반도체 디바이스는 주변 디바이스 층을 포함한다. 일부 실시예에서, 반도체 디바이스는 메모리 스택을 통해 수직으로 연장되는 채널 구조체를 포함한다. 일부 실시예에 따르면, 상호연결 층이 제1 기판 상의 반도체 디바이스 위에 형성된다. 기판은 실리콘 기판일 수 있다.
도 5a에 도시한 바와 같이, 제1 실리콘 기판(502) 상에 주변 디바이스층(504)이 형성된다. 주변 디바이스 층(504)은 제1 실리콘 기판(502) 상에 형성된 복수의 트랜지스터(506)를 포함할 수 있다. 트랜지스터(506)는 포토리소그래피, 건식 및/또는 습식 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적합한 프로세스를 포함하지만 이에 한정되지 않는 복수의 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은 이온 주입 및 또는 열 확산에 의해 제1 실리콘 기판(502)에 형성되는데, 이는 예를 들어, 트랜지스터(506)의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 격리 영역(예를 들어, STI)은 또한 건식 및/또는 습식 에칭 및 박막 증착에 의해 제1 실리콘 기판(502)에 형성된다. 주변 디바이스 층(504) 내의 트랜지스터(506)는 멀티플렉서, 데이터 버퍼, 및 드라이버와 같은 다양한 유형의 회로를 형성할 수 있다.
도 5a에 도시된 바와 같이, 제1 실리콘 기판(502) 상의 주변 디바이스층(504) 위에 주변 상호연결 층(508)이 형성된다. 주변 상호연결 층(508)은 다수의 프로세스를 사용하여 형성되는 하나 이상의 ILD 층 및 상호연결부를 포함할 수 있다. 예를 들어, 상호연결부는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 재료를 포함할 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 동작(904)으로 진행하는데, 이 동작에서, 제1 단결정 실리콘 층이 제2 기판("도너 기판")으로부터 제1 기판 상의 제1 반도체 디바이스 상으로 이전된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 예를 들어, 수소와 같은 도펀트를 제2 기판 내로 주입함으로써, 이종 인터페이스가 제2 기판에 형성된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 제2 기판 및 제1 기판은 대면 방식으로 본딩된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 제2 기판 내의 이종 인터페이스를 따라 제1 단일-결정 실리콘 층이 제2 기판으로부터 분리되어 제1 단결정 실리콘 층을 남긴다.
도 5b에 도시된 바와 같이, 이온 주입 프로세스가 제2 실리콘 기판(510) 내로 수행되어 제2 실리콘 기판(610) 내에 이종 인터페이스(513)를 형성하고, 이 이종 인터페이스는 도핑된 제1 단결정 실리콘 층(512)을 제2 실리콘 기판(510)의 나머지로부터 분리한다. 일부 실시예에서, 도펀트는 수소 이온 및/또는 수소 원자를 포함하는 수소이며, 그 대부분은 이후의 열 프로세스 동안 제1 단결정 실리콘 층(512)으로부터 확산될 수 있다. 제2 실리콘 기판(510)에서 이종 인터페이스(513)를 형성할 수 있는 임의의 다른 적합한 도펀트가 또한 사용될 수 있다는 것이 이해된다. 예를 들어, 광-이온 주입은 양성자 또는 헬륨 이온과 같은 광 이온들 제1 단결정 실리콘 층(512) 내로 주입하는데 사용될 수 있고, 이는 나중에 제1 단결정 실리콘 층(512)으로부터 제거될 수 있다. 제1 단결정 실리콘 층(512)의 두께, 즉, y-방향에서의 이종 인터페이스(513)와 제2 실리콘 기판(510)의 전면 사이의 거리는 이온 주입의 다양한 파라미터, 예컨대 에너지, 도펀트, 주입량, 시간 등뿐만 아니라 이온 주입 후의 열 확산의 온도 및 시간과 같은 포스트-어닐링의 파라미터에 의해 제어될 수 있다. 일부 실시예에서, 제1 단결정 실리콘 층(512)의 두께는 약 1 μm 내지 약 100 μm, 예컨대 1 μm 내지 100 μm(예를 들어, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 6 μm, 7 μm, 8 μm, 9 μm, 10 μm, 15 μm, 20 μm, 25 μm, 30 μm, 35 μm, 40 μm, 45 μm, 50 μm, 55 μm, 60 μm, 65 μm, 70 μm, 75 μm, 80 μm, 85 μm, 90 μm, 95 μm, 100 μm, 이들 값 중 임의의 값에 의해 하한이 정해지는 임의의 범위, 또는 이들 값 중 2개의 값에 의해 정의되는 임의의 범위)이다. 두께 균일성은 제2 실리콘 기판(510)의 전체 표면에 걸쳐 주입된 도펀트에 대한 미세 튜닝 제어에 의해 제어될 수 있다.
제1 단결정 실리콘 층(512)이 제1 실리콘 기판(502)의 전면을 향해 아래로 향하도록, 제2 실리콘 기판(510)은 뒤집힐 수 있다. 이어서, 제2 실리콘 기판(510)의 제1 단결정 실리콘 층(512) 및 제1 실리콘 기판(502)의 주변 상호연결 층(508)은 대면 방식으로 본딩되어, 제1 단일-결정 실리콘 층(112)과 주변 상호연결 층(508) 간의 제1 본딩 인터페이스(511)에 실리콘-산소 본딩을 형성할 수 있다. 도 5c에 도시된 바와 같이, 예를 들어, 제1 본딩 인터페이스(511)에서의 본딩 강도가 이종 인터페이스(513)에서의 파괴력보다 크기 때문에, 예를 들어 제2 실리콘 기판(510)에 기계적 힘을 인가함으로써 제1 단결정 실리콘 층(512)은 이종 인터페이스(513)를 따라 제2 실리콘 기판(510)으로부터 분리된다. 즉, 제1 단결정 실리콘 층(512)은, 이종 인터페이스(513)를 따라 제2 실리콘 기판(510)으로부터 파괴되어 박리될 수 있다. 그 결과, 제1 단결정 실리콘 층(512)은 디-본딩 프로세스을 사용하여 그의 도너 기판(제2 실리콘 기판(510))으로부터 제1 실리콘 기판(502)으로 이전될 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 동작(906)으로 진행하는데, 이 동작에서, 제1 단결정 실리콘 층 위의 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체가 형성된다. 제1 메모리 스택은 인터리브형 도전체 층 및 유전체 층을 포함할 수 있다. 일부 실시예에 따르면, 제1 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 일부 실시예에서, 제1 메모리 스택을 형성하기 위해, 인터리브형 희생 층 및 유전체 층을 포함하는 제1 유전체 스택이 제1 단결정 실리콘 층 상에 형성되고, 제1 메모리 스택은 유전체 스택 내의 희생 층을 도전체 층으로 교체함으로써 형성된다. 예를 들어, 제1 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부가 에칭될 수 있고, 제1 유전체 스택 내의 희생 층이 슬릿 개구부를 통해 도전체 층으로 교체될 수 있으며, 스페이서 및 도전체 층이 후속하여 슬릿 개구부 내로 증착될 수 있다. 몇몇 실시예에서, 제1 채널 구조체를 형성하기 위해, 제1 채널 홀이 제1 유전체 스택을 통해 그리고 제1 단결정 실리콘 층 내로 에칭되고, 하부 플러그는 제1 단결정 실리콘 층으로부터 제1 채널 홀의 바닥 부분 내로 에피택셜하게 성장되고, 메모리 필름 및 반도체 채널이 후속하여 제1 채널 홀의 측벽을 따라 그리고 하부 플러그 위에 증착된다.
도 5d에 도시된 바와 같이, 인터리브형 도전체 층 및 유전체 층을 포함하는 제1 메모리 스택(514)이 제1 단결정 실리콘 층(512) 상에 형성된다. 일부 실시예에서, 인터리브형 희생 층 및 유전체 층을 포함하는 유전체 스택(미도시)이, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 2개의 상이한 유전체 층(예를 들어, 실리콘 질화물 및 실리콘 산화물)을 교대로 증착함으로써 제1 단결정 실리콘 층(512) 상에 먼저 형성된다. 채널 홀(미도시)은 이후 습식 에칭 및/또는 건식 에칭 프로세스, 예를 들어, DRIE를 사용하여 유전체 스택을 통해 그리고 제1 단결정 실리콘 층(512) 내로 에칭될 수 있다. 일부 실시예에서, 하부 플러그(524), 예컨대, SEG 플러그는, 예를 들어, VPE, LPE, MBE, 또는 이들의 임의의 조합들을 사용하여, 제1 단결정 실리콘 층(512)으로부터 각각의 채널 홀의 하단 부분 내로 에피택셜 성장된다. 따라서, 하부 플러그(524)는 제1 단결정 실리콘 층(512)과 동일한 재료, 즉 단결정 실리콘을 포함할 수 있다.
하부 플러그(524)를 형성한 후에, 메모리 필름(518) 및 반도체 채널(520)이 하부 플러그(524) 위의 각 채널 홀의 측벽을 따라 후속적으로 증착될 수도 있다. 몇몇 실시예에서, 메모리 필름(518)을 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 차단 층, 저장 층 및 터널링 층이 후속하여 이러한 순서대로 증착된다. 그 후, 반도체 채널(520)은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링층 상에 증착될 수 있다. 메모리 필름(518) 및 반도체 채널(520)을 형성한 후에, 상부 플러그(522)가 각각의 채널 홀의 상단부에 형성될 수 있다. 일부 실시예에서, 채널 홀의 상단에서의 반도체 채널(520) 및 메모리 필름(518)의 부분들은 리세스를 형성하기 위해 제거된다. 그 후, 상부 플러그(522)는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 폴리실리콘과 같은 반도체 재료를 리세스 내로 증착함으로써 형성될 수 있다. 이에 의해, 제1 채널 구조체(516)가 형성된다.
도 5d에 도시된 바와 같이, 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부(도시되지 않음)가 형성된다. 슬릿 개구부는 DRIE와 같은 습식 에칭 및/또는 건식 에칭 프로세스에 의해 패터닝 및 에칭될 수 있다. 그 후, 유전체 스택의 각각의 희생층은 슬릿 개구부를 통해 에칭될 수 있고, 도전체 층은 슬릿 개구부를 통해 희생층에 의해 남겨진 리세스를 채우기 위해 증착될 수 있다. 즉, 유전체 스택의 각각의 희생 층은 도전체 층으로 교체될 수 있고, 그에 의해 제1 메모리 스택(514)을 형성할 수 있다. 희생 층을 도전체 층으로 교체하는 것은, 유전체 층에 선택적인 희생 층을 습식 에칭 및/또는 건식 에칭하고, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스을 사용하여 나머지 리세스를 도전체 층으로 채움으로써 수행될 수 있다. 몇몇 실시예에서, 게이트-교체 프로세스 후에, 스페이서(예를 들어, 도시되어 있지 않은, 실리콘 산화물 층 또는 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 포함함) 및 도전체 층(예컨대, 텅스텐 층)이, 제1 메모리 스택(514)을 통해 그리고 제1 단결정 실리콘 층(512) 내로 수직으로 연장되는 슬릿 구조체(526)를 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 슬릿 개구부 내로 후속하여 증착된다.
도 5d에 도시된 바와 같이, 일부 실시예에서, 제1 메모리 스택(514) 및 제1 단결정 실리콘 층(512)을 통해 수직으로 연장되는 TAC(528)는, 일부 실시예에 따라, DRIE와 같은 습식 에칭 및/또는 건식 에칭 프로세스를 수행하고 이어서, 하나 이상의 박막 증착 프로세스, 예컨대, CVD, PVD, ALD, 또는 이들의 임의의 조합을 수행함으로써 형성된다. 그 결과, TAC(528)는 주변 상호연결 층(508) 내의 상호연결부와 접촉될 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 제2 단결정 실리콘 층이 제2 기판에 형성되는 동작(908)으로 진행된다. 일부 실시예에 따르면, 제2 기판은 제1 단결정 실리콘 층이 이전되는 동일한 도너 기판이다. 다른 실시예에서, 상이한 도너 기판이 제2 단결정 실리콘 층을 형성하기 위해 사용될 수 있다는 것이 이해된다. 일부 실시예에서, 제2 단결정 실리콘 층을 형성하기 위해 예를 들어, 도펀트를 제2 기판에 주입함으로써, 이종 인터페이스가 제2 기판 내에 형성된다. 도 5e에 도시된 바와 같이, 이온 주입 프로세스는 제2 실리콘 기판(510) 내로 다시 수행되어 제2 실리콘 기판(510) 내에 이종 인터페이스(533)를 형성하는데, 이는 도핑된 제2 단결정 실리콘 층(532)을 제2 실리콘 기판(510)의 나머지로부터 분리한다. 제2 단결정 실리콘 층(532)을 형성하기 위한 제조 프로세스는 도 5b와 관련하여 위에서 설명된 바와 같이 제1 단결정 실리콘 층(512)을 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다.
방법(900)은, 도 9에 도시된 바와 같이, 제2 단결정 실리콘 층 상에 상호연결 층이 형성되는 동작(910)으로 진행된다. 상호연결 층은 비트 라인을 포함할 수 있다. 도 5f에 도시된 바와 같이, 어레이 상호연결 층(534)은 제2 단결정 실리콘 층(532) 상에 형성된다. 어레이 상호연결 층(534)은, 다수의 프로세스를 사용하여 형성되는 비트 라인(536)을 포함하는 하나 이상의 ILD 층 및 그 내부의 상호연결부를 포함할 수 있다. 예를 들어, 상호연결부는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 재료를 포함할 수 있다. 일부 실시예에서, 비트 라인(536)은, 도 5f에 도시된 바와 같이, 임의의 패시베이션 층(예컨대, 실리콘 산화물과 같은 유전체들을 포함하는 ILD 층) 없이 제2 단결정 실리콘 층(532) 상에 직접 형성된다. 일부 실시예에서, 패시베이션 층(미도시)이 제2 단결정 실리콘 층(532) 상에 형성되고, 비트 라인(536)이 패시베이션 층 상에 형성된다.
방법(900)은, 도 9에 도시된 바와 같이, 동작(912)으로 진행하는데, 이 동작에서, 제2 단결정 실리콘 층 및 그 위에 형성된 상호연결 층이 제2 기판으로부터 제1 기판 위의 제1 메모리 스택 상으로 이전되어, 비트 라인이 제1 채널 구조체에 전기적으로 연결되고, 제2 단결정 실리콘 층이 상호연결 층 위에 있게 된다. 일부 실시예에서, 제2 단결정 실리콘 층 및 그 위에 형성된 상호연결 층을 이전하기 위해, 제2 단결정 실리콘 층과 그 위에 형성되는 상호연결 층이 제2 기판 내의 이종 인터페이스를 따라 제2 기판으로부터 분리되며, 제2 단일-결정 실리콘 층 및 그 위에 형성된 상호연결 층과 제1 기판은 대면 방식으로 본딩된다. 이러한 본딩은 하이브리드 본딩을 포함할 수 있다.
도 5g에 도시된 바와 같이, 제2 단결정 실리콘 층(532) 및 그 위에 형성된 어레이 상호연결 층(534)은 제2 실리콘 기판(510) 상에 기계적 힘을 인가함으로써 이종 인터페이스(533)를 따라 제2 실리콘 기판(510)으로부터 분리된다. 다시 말해서, 제2 단결정 실리콘 층(532) 및 그 위에 형성된 어레이 상호연결 층(534)이 파괴되고 이종 인터페이스(533)를 따라 제2 실리콘 기판(510)으로부터 박리될 수 있다. 도 5h에 도시된 바와 같이, 제2 단결정 실리콘 층(532) 및 그 위에 형성된 어레이 상호연결 층(534)은, 어레이 상호연결 층(534)이 제1 실리콘 기판(502)의 전면, 즉 제1 메모리 스택(514)의 상부 표면을 향해 아래로 향하도록, 거꾸로 뒤집힐 수 있다. 그 다음, 제2 단결정 실리콘 층(532) 및 그 위에 형성된 어레이 상호연결 층(534)과 제1 실리콘 기판(502)의 제1 메모리 스택(514)은 하이브리드 본딩을 이용하여 대면 방식으로 본딩될 수 있고, 그 결과 제1 메모리 스택(514)과 어레이 상호연결 층(534) 사이에 제2 본딩 인터페이스(538)가 생성된다. 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려짐)은 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면들 사이에 본딩을 형성함)이며, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있다. 일부 실시예에서, 처리 프로세스, 예를 들어 플라즈마 처리, 습식 처리, 및/또는 열 처리가 하이브리드 본딩 전에 본딩 표면에 적용된다. 하이브리드 본딩의 결과로서, 제2 본딩 인터페이스(538)의 상이한 측면들 상의 본딩 접촉부가 상호-혼합될 수 있고, 제2 본딩 인터페이스(538)의 다른 측면들 상의 유전체들이 공유-본딩될 수 있다. 본딩 후에, 일부 실시예에 따르면, 비트 라인(536)이 제1 채널 구조체(516)에 전기적으로 연결되고, 제2 단결정 실리콘 층(532)이 어레이 상호연결 층(534) 위에 있게 된다.
방법(900)은, 도 9에 도시된 바와 같이, 동작(914)으로 진행하는데, 이 동작에서, 제2 단결정 실리콘 층 위의 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체가 형성된다. 제2 메모리 스택은 인터리브형 도전체 층 및 유전체 층을 포함할 수 있다. 일부 실시예에 따르면, 제2 채널 구조체는 제2 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다.
도 5i에 도시된 바와 같이, 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택(542)은, 하나 이상의 박막 증착 프로세스를 사용하여 2개의 상이한 유전체 층(예를 들어, 실리콘 질화물 및 실리콘 산화물)을 교대로 증착함으로써, 그리고 그 후에 게이트-교체 프로세스에 의해 제2 단결정 실리콘 층(532) 상에 형성된다. 일부 실시예에서, 하부 플러그(545), 예컨대, SEG 플러그는, 예를 들어, VPE, LPE, MBE, 또는 이들의 임의의 조합을 사용하여, 제2 단결정 실리콘 층(532)으로부터 각각의 채널 홀의 하단 부분 내로 에피택셜 성장된다. 따라서, 하부 플러그(545)는 제2 단결정 실리콘 층(532)과 동일한 재료, 즉 단결정 실리콘을 포함할 수 있다. 하단부에서 하부 플러그(545)를 포함하는 채널 구조체(544)는 이후 박막 증착 프로세스를 사용하여 하부 플러그(554) 위의 각각의 채널 홀의 측벽을 따라 메모리 필름 및 반도체 채널을 후속하여 증착함으로써 형성될 수 있다. 일부 실시예에 따르면, 각각이 메모리 스택(542)을 통해 수직으로 연장되는 슬릿 구조체(546) 및 TAC(548)가 형성된다. 메모리 스택(542), 채널 구조체(544), 슬릿 구조체(546), 및 TAC(548)를 형성하기 위한 제조 프로세스는 도 5d와 관련하여 위에서 설명된 대응부와 실질적으로 유사하며, 따라서 반복되지 않는다.
도 5j에 도시된 바와 같이, 일부 실시예에서, 비트 라인(556) 및 그 위에 형성된 제3 단결정 실리콘 층(558)을 포함하는 어레이 상호연결 층(554)이 제2 실리콘 기판(510)(또는 상이한 도너 기판)으로부터 메모리 스택(542) 상에 본딩되도록 이전되어 제3 본딩 인터페이스(552)를 형성한다. 일부 실시예에서, 어레이 상호연결 층(554)을 형성하는 단계는 하나 이상의 ILD 층 내에 비트 라인(556)을 형성하는 단계를 포함한다. 결과적으로, 비트 라인(556)은 채널 구조체(544)에 전기적으로 연결될 수 있고, 제3 단결정 실리콘 층(558)은 어레이 상호연결부(554) 층 위에 있게 된다. 어레이 상호연결층(554) 및 제3 단결정 실리콘 층(558)을 이전하기 위한 제조 프로세스는 도 5e 내지 도 5h와 관련하여 전술한 대응부와 실질적으로 유사하며, 따라서 반복되지 않는다. 상호연결층 및 단결정 실리콘 층을 이전하고 단결정 실리콘 층 상에 메모리 스택 및 채널 구조체를 형성하기 위한 전술한 제조 프로세스는 멀티-스택 3D 메모리 디바이스에서 메모리 스택의 수를 증가시키도록 연속적으로 반복될 수 있다는 것이 이해된다.
도 5a 내지 도 5j 및 도 9는 이전된 상호연결 층을 갖는 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 도시한다. 즉, 어레이 상호연결층(534, 554) 및 단결정 실리콘 층(512, 532)은, 제1 실리콘 기판(502) 이외의 하나 이상의 도너 기판(예를 들어, 제2 실리콘 기판(510)) 상에 비-모놀로식으로 형성되고, 이후에 디-본딩 프로세스을 사용하여 제1 실리콘 기판의 위에 이전된다. 상호연결 층은 상호연결부 및 ILD 층의 증착에 의해 제1 실리콘 기판(502) 위에 모놀리식으로 형성될 수도 있다는 것이 이해된다. 도 6a 내지 도 6c는 본 개시의 일부 실시예에 따른, 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다. 도 10은 본 개시의 일부 실시예에 따른, 멀티-스택 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(1000)의 흐름도이다. 도 6a 내지 6c 및 10에 도시된 3D 메모리 디바이스의 예는 도 1a 내지 1c에 도시된 3D 메모리 디바이스(100)를 포함한다. 도 6a 내지 도 6c 및 도 10은 함께 설명될 것이다. 방법(1000)에 도시된 동작들은 완전한 것이 아니며, 다른 동작이 예시된 동작들 중 임의의 동작들 전에, 후에, 또는 이들 사이에서 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 또는 도 10에 도시된 것과 상이한 순서로 수행될 수 있다.
도 10을 참조하면, 방법(1000)은 동작(1002)에서 시작하는데, 이 동작에서 반도체 디바이스가 제1 기판 상에 형성된다. 일부 실시예에서, 반도체 디바이스는 주변 디바이스 층을 포함한다. 일부 실시예에서, 반도체 디바이스는 메모리 스택을 통해 수직으로 연장되는 채널 구조체를 포함한다. 일부 실시예에 따르면, 상호연결 층이 제1 기판 상의 반도체 디바이스 위에 형성된다. 기판은 실리콘 기판일 수 있다.
도 6a에 도시한 바와 같이, 제1 실리콘 기판(602) 상에는 주변 디바이스층(604)이 형성되어 있고, 주변 디바이스층(604) 위에는 주변 상호연결층(606)이 형성되어 있다. 주변 디바이스 층(604) 및 주변 상호연결 층(606)을 형성하기 위한 제조 프로세스는 도 5a 와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하고, 따라서 반복되지 않는다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1004)으로 진행하는데, 이 동작에서, 제1 단결정 실리콘 층이 제2 기판("도너 기판")으로부터 제1 기판 상의 제1 반도체 디바이스 상으로 이전된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 예를 들어, 수소와 같은 도펀트를 제2 기판 내로 주입함으로써, 이종 인터페이스가 제2 기판에 형성된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 제2 기판 및 제1 기판은 대면 방식으로 본딩된다. 일부 실시예에서, 제1 단결정 실리콘 층을 이전하기 위해, 제2 기판 내의 이종 인터페이스를 따라 제1 단결정 실리콘 층이 제2 기판으로부터 분리되어 제1 단결정 실리콘 층을 남긴다.
도 6a에 도시된 바와 같이, 제1 단결정 실리콘 층(610)은 디-본딩 프로세스를 사용하여 제2 기판(도시되지 않음)으로부터 주변 상호연결 층(606) 상으로 이전되어, 결과적으로 제1 단결정 실리콘 층(610)과 주변 상호연결 층(606) 사이의 제1 본딩 인터페이스(608)를 생성한다. 제1 단결정 실리콘 층(610)을 형성하고 이전하기 위한 제조 프로세스는 도 5b 및 도 5c와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1006)으로 진행하는데, 제1 단결정 실리콘 층 위에 메모리 스택을 통해 수직으로 연장되는 채널 구조체가 형성된다. 메모리 스택은 인터리브형 도전체 층 및 유전체 층을 포함할 수 있다. 일부 실시예에 따르면, 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 인터리브형 희생 층 및 유전체 층을 포함하는 유전체 스택이 제1 단결정 실리콘 층 상에 형성되고, 메모리 스택은 유전체 스택 내의 희생 층을 도전체 층으로 교체함으로써 형성된다. 예를 들어, 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부가 에칭될 수 있고, 유전체 스택 내의 희생 층이 슬릿 개구부를 통해 도전체 층으로 교체될 수 있으며, 스페이서 및 도전체 층이 후속하여 슬릿 개구부 내로 증착될 수 있다. 일부 실시예에서, 채널 구조체를 형성하기 위해, 채널 홀이 유전체 스택을 통해 그리고 제1 단결정 실리콘 층 내로 에칭되고, 하부 플러그가 제1 단결정 실리콘 층으로부터 채널 홀의 하단 부분 내로 에피택셜하게 성장되고, 메모리 필름 및 반도체 채널이 후속하여 채널 홀의 측벽을 따라 그리고 하부 플러그 위에 증착된다.
도 6a에 도시된 바와 같이, 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택(612)이 제1 단결정 실리콘 층(610) 상에 형성된다. 메모리 스택(612)을 통해 수직으로 연장되는 채널 구조체(614)가 형성될 수 있다. 메모리 스택(612), 채널 구조체(614), 및 슬릿 구조체와 TAC와 같은 다른 컴포넌트를 형성하기 위한 제조 프로세스는 도 5d와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1008)으로 진행하는데, 이 동작에서, 상호연결 층이 메모리 스택 위에 형성된다. 상호연결 층은 채널 구조체에 전기적으로 연결된 비트 라인을 포함할 수 있다. 도 6a에 도시된 바와 같이, 어레이 상호연결 층(616)이 메모리 스택(612) 위에 형성된다. 어레이 상호연결 층(616)은 다수의 프로세스를 사용하여 형성된 비트 라인(618)을 포함하는 하나 이상의 ILD 층 및 그 내부의 상호연결부를 포함할 수 있다. 예를 들어, 상호연결부는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 재료를 포함할 수 있다. 일부 실시예에서, 패시베이션 층(619)(예를 들어, ILD 층)은, 도 6a에 도시된 바와 같이, 어레이 상호연결 층(616)의 비트 라인(618) 상에 형성된다. 일부 실시예에서, 어레이 상호연결 층(616)은 비트 라인(618) 상에 패시베이션 층(619)을 포함하지 않는다.
방법(1000)은, 도 10에 도시된 바와 같이, 동작(1010)으로 진행하는데, 이 동작에서, 제2 단결정 실리콘 층이 제2 기판으로부터 제1 상호연결 층 상으로 이전된다. 제2 단결정 실리콘 층이 이전되는 도너 기판은, 제1 단결정 실리콘 층이 이전되는 기판과 동일한 기판일 수 있고 또는 다른 도너 기판일 수도 있다. 도 6b에 도시된 바와 같이, 제2 단결정 실리콘 층(624)은 제2 실리콘 기판(622)에 형성되고, 디-본딩 프로세스를 사용하여 어레이 상호연결 층(616) 상으로 이전되어, 제2 단결정 실리콘 층(624)과 어레이 상호연결 층(616)의 사이에 제2 본딩 인터페이스(620)을 생성한다. 일부 실시예에서, 제2 단결정 실리콘 층(624)은, 도 6b에 도시된 바와 같이, 패시베이션 층(619) 상에 형성된다. 일부 실시예에서, 제2 단결정 실리콘 층(624)은 중간에 패시베이션 층(619) 없이 비트 라인(618) 상에 직접 형성된다. 우물이 이온 주입 및/또는 열 확산을 사용하여 제2 단결정 실리콘 층(624)에 형성될 수 있다. 제2 단결정 실리콘 층(624)의 형성 및 이전를 위한 제조 프로세스는 도 5b 및 도 5c와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다.
방법(1000)은, 도 10에 도시된 바와 같이, 제2 반도체 디바이스가 제2 단결정 실리콘 층 위에 형성되는 동작(1012)으로 진행된다. 일부 실시예에서, 반도체 디바이스는 주변 디바이스 층을 포함한다. 일부 실시예에서, 반도체 디바이스는 메모리 스택을 통해 수직으로 연장되는 채널 구조체를 포함한다.
도 6c에 도시된 바와 같이, 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택(626)이 제2 단결정 실리콘 층(624) 상에 형성된다. 메모리 스택(626)을 통해 수직으로 연장되는 채널 구조체(632)가 형성될 수 있다. 메모리 스택(626), 채널 구조체(632), 및 슬릿 구조와 TAC와 같은 다른 컴포넌트를 형성하기 위한 제조 프로세스는 도 5d와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다. 도 6c에 도시된 바와 같이, 어레이 상호연결 층(628)은 메모리 스택(626) 위에 형성된다. 어레이 상호연결 층(628)은 다수의 프로세스를 사용하여 형성된 비트 라인(630)을 포함하는 하나 이상의 ILD 층 및 그 내부의 상호연결부를 포함할 수 있다. 어레이 상호연결 층(628)을 형성하기 위한 제조 프로세스는 도 6a와 관련하여 위에서 설명된 대응부를 형성하기 위한 프로세스와 실질적으로 유사하며, 따라서 반복되지 않는다.
단결정 실리콘 층을 이전하고 단결정 실리콘 층 상에 메모리 스택 및 채널 구조체를 형성하기 위한 전술한 제조 프로세스는 멀티-스택 3D 메모리 디바이스에서 메모리 스택의 수를 증가시키도록 연속적으로 반복될 수 있다는 것이 이해된다.
본 개시의 일 양상에 따르면, 3D 메모리 디바이스는 기판, 기판 위의 제1 단결정 실리콘 층, 제1 단결정 실리콘 층 위에 있는 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체, 및 제1 메모리 스택 위의 제1 상호연결 층을 포함한다. 제1 메모리 스택은 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제1 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제1 하부 플러그를 포함한다. 제1 상호연결 층은 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함한다.
일부 실시예에서, 제1 인터-데크 플러그의 두께는 약 1μm 내지 약 100μm이다.
일부 실시예에서, 제1 단결정 실리콘 층은 적어도 제1 메모리 스택의 폭을 따라 측방향으로 연장된다.
일부 실시예에서, 3D 메모리 디바이스는 기판과 제1 단결정 실리콘 층 사이에 제1 본딩 인터페이스를 더 포함한다.
일부 실시예에서, 제1 하부 플러그는 제1 단결정 실리콘 층으로부터 에피택셜 성장된다.
일부 실시예에서, 제1 채널 구조체는, 폴리실리콘을 포함하는 제1 상부 플러그와 제1 채널 구조체의 측벽을 따른 제1 메모리 필름 및 제1 반도체 채널을 포함한다. 일부 실시예들에 따르면, 제1 반도체 채널은 제1 상부 플러그와 제1 하부 플러그 사이에 있고 이들과 각각 접촉한다.
일부 실시예에서, 3D 메모리 디바이스는 제1 메모리 스택을 통해 제1 단결정 실리콘 층으로 수직으로 연장되는 슬릿 구조체를 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 기판과 제1 단결정 실리콘 층 사이에 수직으로 있고 제1 비트 라인에 전기적으로 연결된 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 제1 메모리 스택을 통해 수직으로 연장되고 주변 디바이스 층에 전기적으로 연결되는 TAC(through array contact)를 더 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스는, 제1 상호연결 층 위에 있고 제1 비트 라인에 전기적으로 연결된 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 제1 단결정 실리콘 층 상에 있고 제1 메모리 스택 옆에 있으며 제1 비트 라인에 전기적으로 연결된 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 제1 상호연결 층 위의 제2 단결정 실리콘 층, 제2 단결정 실리콘 층 위의 제2 메모리 스택, 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체, 및 제2 메모리 스택 위의 제2 상호연결 층을 더 포함한다. 일부 실시예에서, 제2 메모리 스택은 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함하고, 제2 채널 구조체는 제2 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제2 하부 플러그를 포함하고, 제2 상호연결 층은 제2 채널 구조체에 전기적으로 연결된 제2 비트 라인을 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 제1 상호연결 층과 제2 단결정 실리콘 층 사이에 제2 본딩 인터페이스를 더 포함한다.
일부 실시예에서, 제2 단결정 실리콘 층은 제1 비트 라인 상에 직접 배치된다. 일부 실시예에서, 제2 단결정 실리콘 층은 제1 상호연결 층과 제2 메모리 스택 사이에 우물을 포함한다.
본 개시의 또 다른 양상에 따르면, 3D 메모리 디바이스는 기판, 기판 위의 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체, 제1 메모리 스택 위에 있는 제1 상호연결 층, 제1 비트 라인 바로 위의 단결정 실리콘 층, 단결정 실리콘 층 위에 있는 제2 메모리 스택, 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체, 및 제2 메모리 스택 위의 제2 상호연결 층을 포함한다. 제1 메모리 스택은 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제1 상호연결 층은 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함한다. 제2 메모리 스택은 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함한다. 제2 채널 구조체는 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 제2 상호연결 층은 제2 채널 구조체에 전기적으로 연결된 제2 비트 라인을 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 기판과 제1 메모리 스택 사이에 수직으로 있고 제1 비트 라인 및 제2 비트 라인에 각각 전기적으로 연결되는 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 제2 상호연결 층 위에 있고 제1 비트 라인 및 제2 비트 라인에 각각 전기적으로 연결되는 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는, 단결정 실리콘 층 상에 그리고 제2 메모리 스택 옆에 그리고 제1 비트 라인 및 제2 비트 라인에 각각 전기적으로 연결되는 주변 디바이스 층을 더 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 기판과 제1 메모리 스택 사이에 다른 단결정 실리콘 층을 더 포함한다. 일부 실시예에 따르면, 제1 채널 구조체는 다른 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 다른 하부 플러그를 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 제1 상호연결 층과 단결정 실리콘 층 사이의 본딩 인터페이스, 및 기판과 다른 단결정 실리콘 층 사이의 다른 본딩 인터페이스를 더 포함한다.
일부 실시예들에서, 단결정 실리콘 층은 제1 상호연결 층과 제2 메모리 스택 사이에 우물을 포함한다.
본 개시의 또 다른 양상에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 제1 반도체 디바이스가 제1 기판 상에 형성된다. 제1 단결정 실리콘 층은 제2 기판으로부터 제1 기판 상의 제1 반도체 디바이스 상으로 이전된다. 인터리브형 희생층 및 유전체 층을 포함하는 유전체 스택이 제1 단결정 실리콘 층 상에 형성된다. 유전체 스택을 통해 수직으로 연장되는 채널 구조체가 형성된다. 채널 구조체는 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함한다. 인터리브형 도전체 층 및 유전체 층을 포함하는 메모리 스택은 유전체 스택의 희생 층을 도전체 층으로 교체함으로써 형성된다. 메모리 스택 위에 있고 채널 구조체에 전기적으로 연결된 비트 라인을 포함하는 상호연결 층이 형성된다.
일부 실시예에서, 제1 단결정 실리콘 층을 제2 기판으로부터 이전하기 위해, 이종 인터페이스가 제2 기판에 형성되고, 제2 기판 및 제1 기판은 대면 방식으로 본딩되고, 제1 단결정 실리콘 층은 제2 기판의 이종 인터페이스를 따라 제2 기판으로부터 분리되어 제1 단결정 실리콘 층을 남긴다.
일부 실시예에서, 본딩은 실리콘-유전체 본딩을 포함한다.
일부 실시예에서, 제2 기판 내에 이종 인터페이스를 형성하기 위해, 도펀트가 제2 기판 내로 주입된다. 일부 실시예들에서, 도펀트는 수소를 포함한다.
일부 실시예에서, 제1 단결정 실리콘 층의 두께는 약 1 μm 내지 약 100 μm이다.
일부 실시예에서, 채널 구조체를 형성하기 위해, 채널 홀이 유전체 스택을 통해 그리고 제1 단결정 실리콘 층 내로 에칭되고, 하부 플러그가 제1 단결정 실리콘 층으로부터 채널 홀의 하단 부분 내로 에피택셜 성장되고, 메모리 필름 및 반도체 채널이 후속하여 채널 홀의 측벽을 따라 그리고 하부 플러그 위에 증착된다.
일부 실시예에서, 메모리 스택을 형성하기 위해, 유전체 스택을 통해 수직으로 연장되는 슬릿 개구부가 에칭되고, 유전체 스택 내의 희생 층이 슬릿 개구부를 통해 도전체 층으로 교체되고, 스페이서 및 도전체 층이 후속하여 슬릿 개구부 내로 증착된다.
일부 실시예에서, 제1 반도체 디바이스는 다른 메모리 스택을 통해 수직으로 연장되는 주변 디바이스 또는 다른 채널 구조체를 포함한다.
일부 실시예에서, 제2 단결정 실리콘 층이 제2 기판으로부터 제1 기판 위의 상호연결 층 상으로 이전되고, 제2 반도체 디바이스는 제2 단결정 실리콘 층 위에 형성된다.
일부 실시예에서, 제2 반도체 디바이스는 다른 메모리 스택을 통해 수직으로 연장되는 주변 디바이스 또는 다른 채널 구조체를 포함한다.
일부 실시예에서, 제2 반도체 디바이스는 비트 라인 상에 직접 형성된다.
일부 실시예에서, 제2 반도체 디바이스를 형성하기 전에, 층간 유전체(ILD) 층이 제2 반도체 디바이스와 비트 라인 사이에 형성된다.
특정 실시예에 대한 전술한 설명은, 다른 사람이 통상의 기술자의 지식을 적용하여 그러한 특정 실시예를 다양한 응용을 위하여, 과도한 실험 없이 그리고 본 개시의 일반적인 개념에서 벗어나지 않고, 쉽게 수정 및/또는 적응할 수 있도록 하는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 본 명세서에서 제시된 교시 및 안내에 기초하여, 이러한 적응 및 수정은 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명하기 위한 목적이며, 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 안내의 관점에서 통상의 기술자에 의해 해석되어야 함을 이해하여야 한다.
본 개시의 실시예는 특정한 기능의 구현과 이들의 관계를 도시하는 기능성 구조 블록을 이용하여 설명되었다. 이러한 기능성 구조 블록의 경계는 설명의 편의를 위하여 본 명세서에서 임의로 정의되었다. 특정한 기능과 그들의 관계가 적절하게 수행되는 한, 교체적인 경계가 정의될 수 있다.
발명의 내용 부분과 요약서 부분은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적 실시예가 아닌 하나 또는 그 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 방식으로든 제한하려는 의도가 아니다.
본 개시의 폭 및 범위는 임의의 전술한 예시적인 실시예에 의해 제한되어서는 안되며, 오직 다음의 청구범위 및 그 균등물에 의해서만 정의되어야 한다.
Claims (35)
- 3차원(3D) 메모리 디바이스로서,
기판과,
상기 기판 위의 제1 단결정 실리콘 층과,
상기 제1 단결정 실리콘 층 위에 제1 복수의 인터리브형(interleaved) 도전체 층 및 유전체 층을 포함하는 제1 메모리 스택과,
상기 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체- 상기 제1 채널 구조체는, 상기 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제1 하부 플러그를 포함함 -와,
상기 제1 메모리 스택 위에 있고 상기 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함하는 제1 상호연결 층과,
상기 제1 단결정 실리콘 층 상에 그리고 상기 제1 메모리 스택 옆에 있으며, 상기 제1 비트 라인에 전기적으로 연결되는 주변 디바이스 층을 포함하는
3D 메모리 디바이스. - 제1항에 있어서,
상기 제1 단결정 실리콘 층의 두께는 1 μm 내지 100 μm인,
3D 메모리 디바이스. - 제1항에 있어서,
상기 제1 단결정 실리콘 층은 적어도 상기 제1 메모리 스택의 폭을 따라 측방향으로 연장되는,
3D 메모리 디바이스. - 제1항에 있어서,
상기 기판과 상기 제1 단결정 실리콘 층 사이에 제1 본딩 인터페이스를 더 포함하는
3D 메모리 디바이스. - 제1항에 있어서,
상기 제1 하부 플러그는 상기 제1 단결정 실리콘 층으로부터 에피택셜 성장되는
3D 메모리 디바이스. - 제1항에 있어서,
상기 제1 채널 구조체는 폴리실리콘을 포함하는 제1 상부 플러그와 상기 제1 채널 구조체의 측벽을 따른 제1 메모리 필름 및 제1 반도체 채널을 포함하고,
상기 제1 반도체 채널은 상기 제1 상부 플러그와 상기 제1 하부 플러그 사이에 있고 이들 각각과 접촉하는
3D 메모리 디바이스. - 제1항에 있어서,
상기 제1 메모리 스택을 통해 상기 제1 단결정 실리콘 층으로 수직으로 연장되는 슬릿 구조체(slit structure)를 더 포함하는
3D 메모리 디바이스. - 삭제
- 제1항에 있어서,
상기 제1 메모리 스택을 통해 수직으로 연장되는 TAC(through array contact)를 더 포함하는
3D 메모리 디바이스. - 삭제
- 삭제
- 제1항에 있어서,
상기 제1 상호연결 층 위의 제2 단결정 실리콘 층과,
상기 제2 단결정 실리콘 층 위에 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 제2 메모리 스택과,
상기 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체- 상기 제2 채널 구조체는, 상기 제2 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 제2 하부 플러그를 포함함 -와,
상기 제2 메모리 스택 위에 있고 상기 제2 채널 구조체에 전기적으로 연결된 제2 비트 라인을 포함하는 제2 상호연결 층을 포함하는
3D 메모리 디바이스. - 제12항에 있어서,
상기 제1 상호연결 층과 상기 제2 단결정 실리콘 층 사이에 제2 본딩 인터페이스를 더 포함하는
3D 메모리 디바이스. - 제12항에 있어서,
상기 제2 단결정 실리콘 층은 상기 제1 비트 라인 상에 직접 배치되는,
3D 메모리 디바이스. - 제14항에 있어서,
상기 제2 단결정 실리콘 층은 상기 제1 상호연결 층과 상기 제2 메모리 스택 사이에 우물을 포함하는,
3D 메모리 디바이스. - 3차원(3D) 메모리 디바이스로서,
기판과,
상기 기판 위에 제1 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 제1 메모리 스택과,
상기 제1 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조체와,
상기 제1 메모리 스택 위에 있고 상기 제1 채널 구조체에 전기적으로 연결된 제1 비트 라인을 포함하는 제1 상호연결 층과,
상기 제1 비트 라인 바로 위의 단결정 실리콘 층과,
상기 단결정 실리콘 층 위에 제2 복수의 인터리브형 도전체 층 및 유전체 층을 포함하는 제2 메모리 스택과,
상기 제2 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조체- 상기 제2 채널 구조체는, 상기 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함함 -와,
상기 제2 메모리 스택 위에 있고 상기 제2 채널 구조체에 전기적으로 연결된 제2 비트 라인을 포함하는 제2 상호연결 층과,
상기 단결정 실리콘 층 상에 그리고 상기 제2 메모리 스택 옆에 있으며, 상기 제1 비트 라인 및 상기 제2 비트 라인에 각각 전기적으로 연결되는 주변 디바이스 층을 포함하는
3D 메모리 디바이스. - 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
제1 기판 상에 제1 반도체 디바이스를 형성하는 단계와,
제1 단결정 실리콘 층을 제2 기판으로부터 상기 제1 기판 상의 상기 제1 반도체 디바이스 상으로 이전하는 단계와,
상기 제1 단결정 실리콘 층 상에, 인트리브형 희생 층 및 유전체 층을 포함하는 유전체 스택을 형성하는 단계와,상기 유전체 스택을 통해 수직으로 연장되는 채널 구조체를 형성하는 단계 - 상기 채널 구조체는 상기 제1 단결정 실리콘 층 내로 연장되고 단결정 실리콘을 포함하는 하부 플러그를 포함함 -와,
상기 유전체 스택 내의 상기 희생 층을 도전체 층으로 교체함으로써 인터리브형 상기 도전체 층 및 상기 유전체 층을 포함하는 메모리 스택을 형성하는 단계와,
상기 제1 단결정 실리콘 층 상에 그리고 상기 메모리 스택 옆에 주변 디바이스 층을 형성하는 단계와,
상기 메모리 스택 위에 있고 상기 채널 구조체에 전기적으로 연결된 비트 라인을 포함하는 상호연결 층을 형성하는 단계를 포함하고,
상기 주변 디바이스 층은 상기 비트 라인에 전기적으로 연결되는,
3D 메모리 디바이스 형성 방법. - 제17항에 있어서,
상기 제2 기판으로부터 상기 제1 단결정 실리콘 층을 이전하는 단계는,
상기 제2 기판에 이종 인터페이스를 형성하는 단계와,
상기 제2 기판과 상기 제1 기판을 대면 방식으로 본딩하고,
상기 제1 단결정 실리콘 층을 남기기 위해 상기 제2 기판의 상기 이종 인터페이스를 따라 상기 제2 기판으로부터 상기 제1 단결정 실리콘 층을 분리하는 단계를 포함하는
3D 메모리 디바이스 형성 방법. - 제18항에 있어서,
상기 본딩은 실리콘-유전체 본딩을 포함하는
3D 메모리 디바이스 형성 방법. - 제17항에 있어서,
제2 단결정 실리콘 층을 상기 제2 기판으로부터 상기 제1 기판 위의 상호연결 층 상으로 이전하는 단계와,
상기 제2 단결정 실리콘 층 위에 제2 반도체 디바이스를 형성하는 단계를 포함하는
3D 메모리 디바이스 형성 방법. - 삭제
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