CN112289797A - 一种外围电路及三维存储器 - Google Patents
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Abstract
一种外围电路和三维存储器，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，至少一个第一贯穿硅触点设于相邻的两个半导体器件之间，并且第一贯穿硅触点与相邻的半导体器件之间设有间隔区，第一底部隔离设于间隔区内；第一底部隔离包括绝缘体和金属隔离件，金属隔离件嵌入绝缘体，并且金属隔离件接地。通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，并在绝缘体内嵌入具有较好隔离效果的金属隔离件，从而降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。
Description
技术领域
本申请属于三维存储技术领域，具体涉及一种外围电路及三维存储器。
背景技术
随着人们对电子产品的要求向小型化发展，对三维存储器的集成度要求越来越高。现有的三维存储器中，外围电路的多个半导体器件通常通过贯穿硅触点(TSC)与存储器电路电连接，贯穿硅触点与外围电路中的半导体器件之间存在耦合效应，在耦合效应的作用下，半导体器件源端电压会产生较大的波动，这不利于提高三维存储器的性能。
因此，如何降低贯穿硅触点的耦合效应成为了提升三维存储器性能的关键。
发明内容
本申请提供一种外围电路及三维存储器，解决了现有技术中的贯穿硅触点耦合效应导致源端电压产生较大波动的问题。
第一方面，本申请提供了一种外围电路，用于与存储器电路电连接，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，所述至少一个第一贯穿硅触点设于相邻的两个所述半导体器件之间，并且第一贯穿硅触点与相邻的所述半导体器件之间设有间隔区，所述第一底部隔离设于所述间隔区内；所述第一底部隔离包括绝缘体和金属隔离件，所述金属隔离件嵌入所述绝缘体，并且所述金属隔离件接地。
一种实施方式中，所述外围电路还包括第一沟道隔离、第二沟道隔离和屏蔽阱区，所述第一沟道隔离和所述第二沟道隔离均设于所述间隔区，所述屏蔽阱区围合所述第一贯穿硅触点和所述第一沟道隔离，并与所述第一贯穿硅触点具有间隔距离，所述屏蔽阱区接地，所述第二沟道隔离设于所述屏蔽阱区背向所述第一沟道隔离的一侧，所述第一沟道隔离和/或所述第二沟道隔离连接所述第一底部隔离。
一种实施方式中，所述外围电路还包括第二贯穿硅触点，所述第二贯穿硅触点位于所述第一底部隔离和所述第一贯穿硅触点之间，并与所述第一贯穿硅触点以及第一底部隔离均具有间隔距离，所述第二贯穿硅触点接地。
一种实施方式中，所述外围电路还包括第二底部隔离，所述第二底部隔离连接在所述第一沟道隔离，所述第一底部隔离连接在所述第二沟道隔离；或，所述第二底部隔离连接在所述第二沟道隔离，所述第一底部隔离连接在所述第一沟道隔离。
一种实施方式中，所述外围电路还包括层叠的第一类型阱区和第二类型阱区，所述第一类型阱区背向所述第二类型阱区的一侧与所述半导体器件连接，所述第一类型阱区填充于所述第一底部隔离和所述第一贯穿硅触点之间，所述第二类型阱区与所述第一类型阱区相邻的一侧与第一底部隔离连接。
一种实施方式中，所述半导体器件包括第一导电区和第二导电区，所述外围电路还包括第三沟道隔离，所述第三沟道隔离位于所述第二沟道隔离背向所述屏蔽阱区的一侧，并与所述第二沟道隔离具有间隔距离，所述第一导电区位于所述第二沟道隔离和所述第三沟道隔离之间，所述第二导电区位于所述第三沟道隔离背向所述第一导电区的一侧。
一种实施方式中，所述半导体器件还包括栅极，所述栅极形成于所述第一类型阱区背向所述第二类型阱区的表面。
一种实施方式中，所述第一贯穿硅触点包括导电金属，所述导电金属用于与存储器电路电连接，所述金属隔离件与所述导电金属位于同一制程。
一种实施方式中，所述第一类型阱区为高压P型阱区(HVPW)，所述第二类型阱区为深N阱(DNW)。
第二方面，本申请还提供了一种三维存储器，所述三维存储器包括存储器电路和与所述存储器电路连接的第一方面任一项实施方式所述的外围电路。
通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，对第一贯穿硅触点的耦合效应起到了初步隔离的效果，在绝缘体内嵌入金属隔离件，由于金属隔离件具有较好的隔离效果，从而进一步降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种外围电路的结构示意图；
图2为现有技术中的另一种外围电路的结构示意图；
图3为本申请提供的外围电路的第一实施例的结构示意图；
图4为本申请提供的外围电路的第二实施例的结构示意图；
图5为本申请提供的外围电路的第三实施例的结构示意图；
图6为本申请提供的外围电路的第四实施例的结构示意图；
图7为本申请提供的外围电路的第五实施例的结构示意图；
图8为本申请提供的外围电路的第六实施例的结构示意图；
图9为本申请提供的三维存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术的一种外围电路，请参阅图1，为了隔离贯穿硅触点110的耦合效应，在贯穿硅触点110和半导体器件120之间设置接地的P阱区130，P阱区130呈环状并环绕贯穿硅触点110，且通过沟道隔离140隔离P阱区130和贯穿硅触点110，以隔离贯穿硅触点110的耦合效应。
现有技术的另一种外围电路，请参阅图2，为了隔离贯穿硅触点210的耦合效应，在贯穿硅触点210和半导体器件220之间设置有贯穿膜层的隔离件230，隔离件230接地，隔离件230的构造与贯穿硅触点210相同，但贯穿硅触点210用于传输信号，而隔离件230用于隔离耦合效应。在设置隔离件230后，耦合效应所导致的半导体器件220的电压波动幅度仍然高达0.07V。
对于以上两种外围电路(100、200)，不管是在环形P阱区130的隔离作用下，还是通过设置构造与贯穿硅触点210的隔离件230，对耦合效应隔离的效果均较差，耦合效应造成的源端电压波动幅度均较大，外围电路(100、200)的性能和可靠性均不理想。
请参阅图3，本申请实施例提供了一种外围电路300，用于与存储器电路(未图示)电连接。外围电路300包括多个半导体器件10、至少一个第一贯穿硅触点21和第一底部隔离31。至少一个第一贯穿硅触点21设于相邻的两个半导体器件10之间。第一贯穿硅触点21与相邻的半导体器件10之间设有间隔区A，第一底部隔离31设于间隔区A内。第一底部隔离31包括第一绝缘体311和金属隔离件312。金属隔离件312嵌入第一绝缘体311，并且金属隔离件312接地。
具体的，第一贯穿硅触点21用于与存储器电路电连接，第一贯穿硅触点21包括导电金属211和第二绝缘体212，导电金属211用于与存储器电路电连接，第二绝缘体212围设在导电金属211的外周面。第一底部隔离31中的金属隔离件312和第一贯穿硅触点21的导电金属211可以为锡、铜、银等金属或金属的化合物。第一底部隔离31中的第一绝缘体311和第一贯穿硅触点21的第二绝缘体212可以为氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。半导体器件10可选为金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。
通过在半导体器件10和第一贯穿硅触点21之间的间隔区A设置第一底部隔离31，第一底部隔离31具有第一绝缘体311，对第一贯穿硅触点21的耦合效应起到了初步隔离的效果，在第一绝缘体311内嵌入金属隔离件312，由于金属隔离件312具有较好的隔离效果，从而进一步降低第一贯穿硅触点21与半导体器件10的耦合效应，有效减小耦合效应导致的半导体器件10的电压波动幅度。
请参阅图3，本实施例中，外围电路300包括第一沟道隔离41、第二沟道隔离42和屏蔽阱区50。第一沟道隔离41和第二沟道隔离42均设于间隔区A。屏蔽阱区50围合第一贯穿硅触点21和第一沟道隔离41，并与第一贯穿硅触点21具有间隔距离，屏蔽阱区50接地。第二沟道隔离42设于屏蔽阱区50背向第一沟道隔离41的一侧，第一沟道隔离41和/或第二沟道隔离42连接第一底部隔离31。
具体的，屏蔽阱区50可选为通过P型掺杂或N型掺杂而形成，第一沟道隔离41和第二沟道隔离42可以为通过使用光刻和蚀刻在衬底101上进行图案化、填充第二绝缘体212并抛光该第二绝缘体212以在衬底101上形成共面的表面来形成。第一沟道隔离41和第二沟道隔离42内的第二绝缘体212可以包括氧化硅、氮氧化硅、乙氧基硅烷(TEOS)、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。第一沟道隔离41和第二沟道隔离42也可以为通过使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等技术沉积形成。第一沟道隔离41和第二沟道隔离42的形成还可以包括高温退火步骤，以使所设置的第二绝缘体212致密以改善电隔离。
本申请第一实施例中，如图3所述，第一底部隔离31的数目为1个，第一底部隔离31设于第二沟道隔离42的底端。通过在第二沟道隔离42的底端设置第一底部隔离31，有助于较好地隔离第一贯穿硅触点21的耦合效应。
本申请第二实施例中，如图4所示，第一底部隔离31的数目为1个，与第一实施例不同的是，第一底部隔离31设于第一沟道隔离41的底端。通过在第一沟道隔离41的底端设置第一底部隔离31，有助于较好地隔离第一贯穿硅触点21的耦合效应。
本申请第三实施例中，如图5所示，与第一实施例不同的是，第一底部隔离31的数目为2个，第一沟道隔离41的底端和第二沟道隔离42的底端均设置有第一底部隔离31。通过在第一沟道隔离41的底端和第二沟道隔离42的底端均设置第一底部隔离31，两个第一底部隔离31共同对抗第一贯穿硅触点21的耦合效应，隔离效果更好。
以第一实施例为基础，进一步的，通过设置屏蔽阱区50，且屏蔽阱区50包围第一贯穿硅触点21，有利于提高对第一贯穿硅触点21耦合效应的隔离效果，减小耦合效应导致的半导体器件10的电压波动幅度。
本申请第四实施例的外围电路100，与第一实施例不同之处在于，请参阅图6，外围电路300还包括第二贯穿硅触点22。第二贯穿硅触点22位于第一底部隔离31和第一贯穿硅触点21之间，并与第一贯穿硅触点21以及第一底部隔离31均具有间隔距离，第二贯穿硅触点22接地。且外围电路300不设置第一沟道隔离41以及屏蔽阱区50，以增大半导体器件10的排布密度，有利于提高外围电路300的性能。具体的，第二贯穿硅触点22的结构可以参考第一贯穿硅触点21的结构，第二贯穿硅触点22与第一贯穿硅触点21的区别在于，第一贯穿硅触点21用于接收存储器电路的信号而具有电压，第二贯穿硅触点22与存储器电路无信号传输，第二贯穿硅触点22接地。
通过在第一贯穿硅触点21和半导体器件10之间设置第二贯穿硅触点22，第二贯穿硅触点22在一定程度上能够有效的隔离第一贯穿硅触点21的耦合效应，从而降低耦合效应对半导体器件10的电压的影响。特别的，通过配合第二贯穿硅触点22和第一底部隔离31，可以将第一贯穿硅触点21受耦合效应影响的电压波动幅度降低至0.01V，相对于图2所展示的现有技术的外围电路200，本实施方式的外围电路300中半导体器件10的电压波动幅度仅为其1/7，如此可见，第一底部隔离31对耦合效应的隔离效果较为显著。
本申请第五实施例的外围电路，与第一实施例不同之处在于，请参阅图7，外围电路300还包括第二底部隔离32。第二底部隔离32连接在第一沟道隔离41，第一底部隔离31连接在第二沟道隔离42。
本申请第六实施例的外围电路，与第二实施例不同之处在于，请参阅图8，第二底部隔离32连接在第二沟道隔离42，第一底部隔离31连接在第一沟道隔离41。
具体的，第二底部隔离32为绝缘材料，其材质可参考第一底部隔离31中的第一绝缘体311，第二底部隔离32可以通过一种或多种薄膜沉积工艺来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，可以在沉积之后实施热处理以使第二底部隔离32致密。
一种实施方式中，请参阅图3，外围电路300包括层叠的第一类型阱区81和第二类型阱区82。第一类型阱区81背向第二类型阱区82的一侧与半导体器件10连接。第一类型阱区81填充于第一底部隔离31和第一贯穿硅触点21之间。第二类型阱区82与第一类型阱区81相邻的一侧与第一底部隔离31连接。具体的，第一类型阱区81和第二类型阱区82均通过在衬底101上相对两侧分别掺杂离子而形成。通过设置层叠的第一类型阱区81和第二类型阱区82，以便于多个半导体器件10共用第一类型阱区81，有利于提高外围电路300的性能。且工艺方法较为简单，有助于降低生产成本。
一种实施方式中，请参阅图3，半导体器件10包括第一导电区11和第二导电区12。外围电路300还包括第三沟道隔离43，第三沟道隔离43位于第二沟道隔离42背向屏蔽阱区50的一侧，并与第二沟道隔离42具有间隔距离。第一导电区11位于第二沟道隔离42和第三沟道隔离43之间。第二导电区12位于第三沟道隔离43背向第一导电区11的一侧。具体的，第三沟道隔离43的结构和制造工艺可参照第一沟道隔离41的结构和制造工艺。第一导电区11和第二导电区12可选为在第一类型阱区81背向第二类型阱区82的表面上掺杂而形成。其中，第二导电区12形成之前，在第一类型阱区81上轻掺杂形成低掺杂区13，然后才在低掺杂区13上重掺杂而形成第二导电区12。第一导电区11和第二导电区12均为源漏区。优选第一导电区11和屏蔽阱区50为同类型的阱区。
一种实施方式中，请参阅图3，半导体器件10包括栅极91，栅极91形成于第一类型阱区81背向第二类型阱区82的表面。具体的，栅极91包括形成于第一类型阱区81表面的栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层。
一种实施方式中，请参阅图3，金属隔离件312与导电金属211位于同一制程。具体的，金属隔离件312和导电金属211为同一导电材料。且第一贯穿硅触点21中的第二绝缘体212、第一底部隔离31中的第一绝缘体311、第二底部隔离32均为同种绝缘材质，也位于同一制程。如此设置，有利于简化外围电路300的制造工艺，以降低制造成本和时间成本。
一种实施方式中，请参阅图3，第一类型阱区81为高压P型阱区(HVPW)，第二类型阱区82为深N阱(DNW)。具体的，第一导电区11相当于第一类型阱区81的引线，第一导电区11为P+阱区。第二导电区12为N+阱区。在其他实施例中，第一类型阱区81也可以为DNW，第二类型阱区82为HVPW。
请参阅图3和图9，本申请实施例还提供了一种三维存储器1000，三维存储器1000包括存储器电路400和本申请任一实施例提供的外围电路300，外围电路300与存储器电路400连接。具体的，外围电路300通过第一贯穿硅触点21与存储器电路400电连接，第一贯穿硅触点21的数目可以为1个，也可以为多个。存储器电路400为三维存储器的存储阵列，通过将存储器电路400和外围电路300面对面键合以实现外围电路300对存储器电路400的功能支持，例如，读取、写入和擦除存储单元的数据。通过在三维存储器1000中加入本申请提供的外围电路300，三维存储器1000的性能较佳。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。
Claims (10)
1.一种外围电路，用于与存储器电路电连接，其特征在于，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，所述至少一个第一贯穿硅触点设于相邻的两个所述半导体器件之间，并且第一贯穿硅触点与相邻的所述半导体器件之间设有间隔区，所述第一底部隔离设于所述间隔区内；所述第一底部隔离包括绝缘体和金属隔离件，所述金属隔离件嵌入所述绝缘体，并且所述金属隔离件接地。
2.如权利要求1所述的外围电路，其特征在于，所述外围电路还包括第一沟道隔离、第二沟道隔离和屏蔽阱区，所述第一沟道隔离和所述第二沟道隔离均设于所述间隔区，所述屏蔽阱区围合所述第一贯穿硅触点和所述第一沟道隔离，并与所述第一贯穿硅触点具有间隔距离，所述屏蔽阱区接地，所述第二沟道隔离设于所述屏蔽阱区背向所述第一沟道隔离的一侧，所述第一沟道隔离和/或所述第二沟道隔离连接所述第一底部隔离。
3.如权利要求1或2所述的外围电路，其特征在于，所述外围电路还包括第二贯穿硅触点，所述第二贯穿硅触点位于所述第一底部隔离和所述第一贯穿硅触点之间，并与所述第一贯穿硅触点以及第一底部隔离均具有间隔距离，所述第二贯穿硅触点接地。
4.如权利要求2所述的外围电路，其特征在于，所述外围电路还包括第二底部隔离，所述第二底部隔离连接在所述第一沟道隔离，所述第一底部隔离连接在所述第二沟道隔离；或，所述第二底部隔离连接在所述第二沟道隔离，所述第一底部隔离连接在所述第一沟道隔离。
5.如权利要求2所述的外围电路，其特征在于，所述外围电路还包括层叠的第一类型阱区和第二类型阱区，所述第一类型阱区背向所述第二类型阱区的一侧与所述半导体器件连接，所述第一类型阱区填充于所述第一底部隔离和所述第一贯穿硅触点之间，所述第二类型阱区与所述第一类型阱区相邻的一侧与第一底部隔离连接。
6.如权利要求5所述的外围电路，其特征在于，所述半导体器件包括第一导电区和第二导电区，所述外围电路还包括第三沟道隔离，所述第三沟道隔离位于所述第二沟道隔离背向所述屏蔽阱区的一侧，并与所述第二沟道隔离具有间隔距离，所述第一导电区位于所述第二沟道隔离和所述第三沟道隔离之间，所述第二导电区位于所述第三沟道隔离背向所述第一导电区的一侧。
7.如权利要求5所述的外围电路，其特征在于，所述半导体器件还包括栅极，所述栅极形成于所述第一类型阱区背向所述第二类型阱区的表面。
8.如权利要求1所述的外围电路，其特征在于，所述第一贯穿硅触点包括导电金属，所述导电金属用于与存储器电路电连接，所述金属隔离件与所述导电金属位于同一制程。
9.如权利要求5所述的外围电路，其特征在于，所述第一类型阱区为高压P型阱区(HVPW)，所述第二类型阱区为深N阱(DNW)。
10.一种三维存储器，其特征在于，所述三维存储器包括存储器电路和与所述存储器电路连接的如权利要求1至9任一项所述的外围电路。
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