CN110896669A - 多堆叠三维存储器件以及其形成方法 - Google Patents

多堆叠三维存储器件以及其形成方法 Download PDF

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Abstract

公开了三维(3D)存储器件以及用于形成3D存储器件的方法的实施例。在示例中，一种3D存储器件，包括：衬底；在所述衬底上方的第一单晶硅层；在所述第一单晶硅层上方的第一存储器堆叠体；垂直地延伸通过所述第一存储器堆叠体的第一沟道结构；以及在所述第一存储器堆叠体上方的第一互连层。所述第一存储器堆叠体包括第一多个交错的导体层和电介质层。所述第一沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的第一下插塞。所述第一互连层包括被电连接到所述第一沟道结构的第一位线。

Description

多堆叠三维存储器件以及其形成方法
相关申请的交叉引用
本申请要求于2018年12月18日提交的中国专利申请No.201811547690.7的优先权，其全部内容通过引用并入本文。
技术领域
本公开的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法以及制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。结果，针对平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制进出存储器阵列的信号的外围器件。
发明内容
在本文中公开了3D存储器件以及其制造方法的实施例。
在一个示例中，一种3D存储器件，包括：衬底，在所述衬底上方的第一单晶硅层，在所述第一单晶硅层上方的第一存储器堆叠体，垂直地延伸通过所述第一存储器堆叠体的第一沟道结构，以及在所述第一存储器堆叠体上方的第一互连层。所述第一存储器堆叠体包括第一多个交错的导体层和电介质层。所述第一沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的第一下插塞。所述第一互连层包括被电连接到所述第一沟道结构的第一位线。
在另一示例中，一种3D存储器件，包括：衬底，在所述衬底上方的第一存储器堆叠体，垂直地延伸通过所述第一存储器堆叠体的第一沟道结构，在所述第一存储器堆叠体上方的第一互连层，直接在所述第一位线上的单晶硅层，在所述单晶硅层上方的第二存储器堆叠体，垂直地延伸通过所述第二存储器堆叠体的第二沟道结构，以及在所述第二存储器堆叠体上方的第二互连层。所述第一存储器堆叠体包括第一多个交错的导体层和电介质层。所述第一互连层包括被电连接到所述第一沟道结构的第一位线。所述第二存储器堆叠体包括第二多个交错的导体层和电介质层。所述第二沟道结构包括延伸到所述单晶硅层中并且包括单晶硅的下插塞。所述第二互连层包括被电连接到所述第二沟道结构的第二位线。
在又一示例中，公开了一种用于形成3D存储器件的方法。第一半导体器件被形成在第一衬底上。第一单晶硅层被从第二衬底转移到所述第一衬底上的所述第一半导体器件上。包括交错的牺牲层和电介质层的电介质堆叠体被形成在所述第一单晶硅层上。形成垂直地延伸通过所述电介质堆叠体的沟道结构。所述沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的下插塞。包括交错的导体层和所述电介质层的存储器堆叠体是通过利用所述导体层替换所述电介质堆叠体中的所述牺牲层来形成的。形成在所述存储器堆叠体上方并且包括被电连接到所述沟道结构的互连层。
附图说明
被包含在本文中并且形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使得本领域技术人员能够制造和使用本公开。
图1A图示了根据本公开的一些实施例的多堆叠3D存储器件的一个示例的截面。
图1B图示了根据本公开的一些实施例的多堆叠3D存储器件的另一示例的截面。
图1C图示了根据本公开的一些实施例的多堆叠3D存储器件的又一示例的截面。
图2图示了根据本公开的一些实施例的具有转移的互连层的示例性多堆叠3D存储器件的截面。
图3图示了根据本公开的一些实施例的示例性多堆栈3D存储器件的截面。
图4A-4J图示了根据本公开的一些实施例的用于形成多堆栈3D存储器件的示例性制造过程。
图5A-5J图示了根据本公开的一些实施例的用于形成具有转移的互连层的多堆叠3D存储器件的示例性制造过程。
图6A-6C图示了根据本公开的一些实施例的用于形成多堆叠3D存储器件的示例性制造过程。
图7是根据本公开的一些实施例的用于形成多堆栈3D存储器件的示例性方法的流程图。
图8是根据本公开的一些实施例的用于转移单晶硅层的示例性方法的流程图。
图9是根据本公开的一些实施例的用于形成具有转移的互连层的多堆叠3D存储器件的示例性方法的流程图。
图10是根据本公开的一些实施例的用于形成多堆叠3D存储器件的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这仅仅是出于说明性目的而进行的。相关领域的技术人员将认识到，在不背离本公开的精神和范围的情况下，能够使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还能够用在各种其他应用中。
应当注意，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可能不一定包括所述特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例来描述特定特征、结构或特性时，无论是否明确地描述，结合其他实施例实现这样的特征、结构或特性将在相关领域的技术人员的认知范围之内。
通常，术语可以至少部分地根据在上下文中的使用来理解。例如，如在本文中所使用的术语“一个或多个”至少部分地取决于上下文可以被用于以单数意义来描述任何特征、结构或特性，或者可以被用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”的术语可以被理解为传达单数用法或者传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是备选地，至少部分地取决于上下文可以允许存在不一定明确描述的其他因素。
应当容易地理解，本公开中的“在...上”、“上方”和“之上”的含义应当以最宽泛的方式来解释，使得“在...上”不仅意指直接在事物上，而且还包括在事物上并且在其之间具有中间特征或层的含义，并且“上方”或“之上”不仅意指在事物的“上方”或“之上”的含义，而且还能够包括在事物的“上方”或“之上”并且在其之间没有中间特征或层(即，直接在事物上)的含义。
此外，在本文中可以使用空间相对术语，诸如“之下”、“下方”、“下部”、“上方”、“上部”等，以便于描述如在附图中所示的一个元件或特征相对于(一个或多个)另外的元件或特征的关系。除了在附图中所示的取向之外，空间相对术语旨在涵盖在使用或操作中的器件的不同取向。装置可以以其他方式来取向(旋转90度或者在其他取向上)，并且同样可以相应地解释在本文中所使用的空间相对描述符。
如在本文中所使用的，术语“衬底”指代向其上添加后续材料层的材料。衬底本身能够被图案化。添加在衬底的顶部上的材料能够被图案化或者能够保持未图案化。此外，衬底能够包括各种半导体材料，诸如硅、锗、砷化镓、磷化铟等。备选地，衬底能够由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”指代包括具有一定厚度的区域的材料部分。层能够在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于在连续结构的顶表面与底表面之间或之处的任意一对水平平面之间。层能够水平地、垂直地和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、上方和/或其下具有一个或多个层。层能够包括多个层。例如，互连层能够包括一个或多个导体层和触点层(在其中形成互连线和/或通孔触点)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/名义上”指代在产品或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围能够是由于制造过程或公差的微小变化而引起的。如在本文中所使用的，术语“约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”能够指示给定量的值，其在例如值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”指代在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，诸如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如在本文中所使用的，术语“垂直/垂直地”意指名义上垂直于衬底的横向表面。
在制造具有96或更高级别的先进技术的3D NAND存储器件时，通常使用多堆栈架构，其包括能够通过堆栈间插塞(也被称为“堆栈间接头”)电连接的两个或更多个堆叠的沟道结构。在一些3D NAND存储器件中，多堆叠架构被用于进一步垂直放大存储器堆叠级别的存储单元，例如，通过具有多个存储器堆叠体，每个存储器堆叠体包括沟道结构、本地触点和互连，并且构建在源极层下方。然而，在多堆栈架构中的堆栈间插塞和/或在多堆叠架构中的源极层使用沉积过程由多晶硅(多晶硅)制成，这是已知用于长运输期间的载流子迁移性损失的半导体材料。因此，具有多堆栈和/或多堆叠架构的3D NAND存储器件的性能受到多晶硅堆栈间插塞和/或源极层的电性能的限制。
增加3D NAND存储单元密度的另一种方式是使用混合键合过程来键合一个或多个3D NAND存储器件芯片和外围器件芯片。然而，混合键合过程需要高对准准确度，并且可能由于热处理引起的金属迁移而在键合界面处诱发孔洞，这会影响器件产量。此外，随着存储单元水平和密度增加，诸如位线密度的互连的密度也增加，由此增加了制造复杂性和周期时间。
与一些其他3D存储器件相比，根据本公开的各种实施例提供了各种类型的能垂直缩放的3D存储器件以及用于形成3D存储器件的方法，其具有经改善的性能、缩短的制造周期以及更高的产量。将单晶硅层从硅衬底(称为“供体衬底”)转移到存储器件结构的去键合过程能够被用于形成具有单晶硅堆栈间插塞的多堆栈3D存储器件或者具有单晶硅源极层的多堆叠3D存储器件。通过利用具有更高载流子迁移率的单晶硅来替代多晶硅，能够在堆栈间接头和源极处实现更高的单元存储容量以及更好的单元性能。能够使用硅-电介质键合过程将单晶硅层键合到存储器件结构，与混合键合相比，这具有更高的产率和键合强度。此外，诸如位线的互连可以与存储器件结构制造并行地形成在专用供体衬底上，并且然后使用去键合过程转移到存储器件结构，这能够显著缩短制造周期时间。在一些实施例中，能够重复使用从其转移单晶硅层和/或互连的硅供体衬底，以进一步节省晶圆成本。
图1A-1C图示了根据本公开的各种实施例的示例性多堆叠3D存储器件100的截面的不同示例。3D存储器件100能够包括具有堆叠的存储器阵列器件结构的多堆叠架构，每个堆叠的存储器阵列器件结构包括形成在单晶硅层(例如，作为存储器串的源极层)上的存储器堆叠体和沟道结构阵列。3D存储器件100表示非单片3D存储器件的示例。术语“非单片”意指3D存储器件的部件(例如，外围器件和/或存储器阵列器件)能够在不同的衬底上单独地形成，并且然后例如通过键合技术接合以形成3D存储器件。如下文详细描述的，诸如硅-电介质键合的键合技术能够是“去键合”过程的一部分或者与其组合，该“去键合”过程在不同的衬底之间转移单晶硅层(具有或不具有在其上形成的其他结构)。应当理解，去键合过程能够提供在任何垂直布置中连接任意数量的器件结构的灵活性，以增加3D存储器件100的单元密度和产量。还应当理解，存储器阵列器件结构(以及其存储器堆叠体)能垂直地缩放以进一步增加单元密度。还应当理解，外围器件层和存储器阵列器件结构能够以任意次序来堆叠。例如，外围器件层能够被设置在3D存储器件100的底部、顶部或中间。
如在图1A中所示的，3D存储器件100能够包括衬底102，衬底102能够包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)，或者任何其他合适的材料。在一些实施例中，3D存储器件100包括在衬底102上的外围器件层104。外围器件层104能够被形成在衬底102“上”，其中，外围器件层104的整体或部分被形成在衬底102中(例如，在衬底102的顶表面的下方)，和/或直接形成在衬底102上。外围器件层104能够包括形成在衬底102上的多个晶体管106。晶体管106的隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，源极区域和漏极区域)也能够被形成在衬底102中。
外围器件层104能够包括用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围器件层104能够包括以下中的一个或多个：数据缓存器(例如，位线页面缓存器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术在衬底102上形成外围器件层104。
在一些实施例中，外围器件层104包括复用器。复用器(也被称为“MUX”)是选择若干模拟或数字输入信号之一并且将所选择的输入转发到单个线路中的器件。在一些实施例中，复用器被配置为选择在不同存储器堆叠体中的多个沟道结构中的一个，并且将来自所选择的沟道结构的输入转发到数据缓存器和/或驱动器，诸如位线页面缓存器和/或字线驱动器。亦即，外围器件层104的数据缓存器和驱动器能够通过复用器由多个沟道结构共享。
3D存储器件100能够包括在外围器件层104上方的互连层(在本文中也被称为“外围互连层”108)，以将电信号转移到外围器件层104以及从外围器件层104转移电信号。外围互连层108能够包括多个互连(在本文中也被称为“触点”)，其包括横向互连线和垂直互连接入(通孔)触点。如在本文中所使用的，术语“互连”能够宽泛地包括任何合适类型的互连，诸如行中(MEOL)互连和行尾(BEOL)互连。外围互连层108还能够包括一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，在其中能够形成互连。亦即，外围互连层108能够包括在多个ILD层中的互连。在外围互连层108中的互连能够包括导电材料，包括但不限于：钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或者其任何组合。外围互连层108中的ILD层能够包括电介质材料，包括但不限于：氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或者其任何组合。
3D存储器件100能够包括堆叠在外围器件层104和外围互连层108上方的多个存储器阵列器件结构110、112和114。注意，在图1A中添加了x和y轴以进一步图示在3D存储器件100中的部件的空间关系。衬底102包括在x方向(横向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如在本文中所使用的，半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是否在另一部件(例如，层或器件)“上”、“上方”或“下方”是在衬底在y方向上位于半导体器件的最低平面中时相对于y方向上(垂直方向)的半导体器件的衬底(例如，衬底102)来确定的。在整个本公开中应用了用于描述空间关系的相同概念。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中，以NAND存储器串阵列的形式来提供存储单元。每个NAND存储器串阵列能够被形成在存储器堆叠体中，并且每个NAND存储器串能够包括一个沟道结构或多个级联的沟道结构。如在图1A中所示的，3D存储器件100能够包括堆叠在外围器件层104和外围互连层108上方的三个存储器阵列器件结构110、112和114。每个存储器阵列器件结构110、112或114能够包括在其中形成NAND存储器串的源极的单晶硅层(在本文中也被称为“单晶硅源极层”)、在所述单晶硅源极层上的存储器堆叠体以及每个都垂直地延伸通过所述存储器堆叠体并且进入到所述单晶硅源极层中的沟道结构的阵列。每个存储器阵列器件结构110、112或114还能够包括互连层(在本文中也被称为“阵列互连层”)，其包括在相应的存储器堆叠体和沟道结构上方的位线。应当理解，在其他实施例中，3D存储器件100可以包括在外围器件层104和外围互连层108上方的少于或多于三个存储器阵列器件结构。
如在图1A中所示的，3D存储器件100的第一存储器阵列器件结构110能够包括第一单晶硅层118、第一存储器堆叠体120、第一沟道结构阵列122以及第一阵列互连层140。在一些实施例中，第一单晶硅层118被从衬底102之外的另一衬底(供体衬底)转移并且键合到外围器件层104上方的外围互连层108上。结果，第一存储器阵列器件结构110还能够包括在衬底102与第一单晶硅层118之间的第一键合界面116。在一些实施例中，第一键合界面116是外围互连层108和第一单晶硅层118相遇和键合的位置。在实践中，第一键合界面116能够是具有一定厚度的层，其包括外围互连层108的顶表面和第一单晶硅层118的底表面。
第一单晶硅层118能够被设置在第一键合界面116和外围互连层108上方。第一单晶硅层118能够包括单晶硅，例如，能够完全由单晶硅制成，其具有优于其他形式的硅(诸如多晶硅或非晶硅)的电性能(例如，更高的载流子迁移率)。在一些实施例中，第一单晶硅层118包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。第一单晶硅层118能够用作第一沟道结构122的阵列的公共源极。
在一些实施例中，第一单晶硅层118的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个值限定的任何范围)。在一些实施例中，作为在其上形成第一存储器堆叠体120的基底，第一单晶硅层118至少沿着第一存储器堆叠体120的宽度来横向地延伸(例如，如在图1A中所示的x方向)。应当理解，第一单晶硅层118的初始横向尺度可以由从其转移第一单晶硅层118的供体衬底的横向尺度来确定，并且可以在被键合到衬底102上方之后改变，例如通过图案化和蚀刻第一单晶硅层118。
在一些实施例中，第一存储器阵列器件结构110包括第一沟道结构122，每个第一沟道结构122都垂直地延伸通过每个都包括导体层和电介质层的第一多个对(在本文中被称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中也被称为第一存储器堆叠体120。根据一些实施例，在第一存储器堆叠体120中的交错的导体层和电介质层在垂直方向上交替。换言之，除了在第一存储器堆叠体120的顶部或底部处的导体层和电介质层之外，每个导体层能够在两侧由两个电介质层邻接，并且每个电介质层都能够在两侧由两个导体层邻接。第一存储器堆叠体120中的导体层能够包括导电材料，所述导电材料包括但不限于：W、Co、Cu、Al、掺杂硅、硅化物或者其任何组合。第一存储器堆叠体120中的电介质层能够包括电介质材料，所述电介质材料包括但不限于：氧化硅、氮化硅、氮氧化硅或者其任何组合。
在一些实施例中，3D存储器件100是NAND闪速存储器件，在其中以NAND存储器串的形式提供了存储单元，诸如“电荷捕获”类型的NAND存储器串。每个第一沟道结构122都能够包括复合电介质层(也被称为“存储器膜”124)和半导体沟道126。在一些实施例中，半导体沟道126包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜124包括隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层。根据一些实施例，存储器膜124和半导体沟道126沿着第一沟道结构122的侧壁形成。每个第一沟道结构122能够具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道126、存储器膜124的隧穿层、存储层以及阻隔层按该次序从柱形的中心朝向外表面沿着径向方向来布置。所述隧穿层能够包括氧化硅、氮氧化硅或者其任何组合。所述存储层能够包括氮化硅、氮氧化硅、硅或者其任何组合。所述阻隔层能够包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任何组合。在一个示例中，所述阻隔层能够包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一示例中，所述阻隔层能够包括高k电介质层，诸如氧化铝(Al2O3)、或氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，第一沟道结构122还包括多个控制栅极(每个控制栅极是字线的一部分)。在第一存储器堆叠体120中的每个导体层能够用作针对第一沟道结构122的每个存储单元的控制栅极。每个第一沟道结构122都能够包括在其上端处的上插塞128以及在其下端处的下插塞130。亦即，根据一些实施例，半导体沟道126分别垂直地设置在上插塞128与下插塞130之间并且与这两者相接触。如在本文中所使用的，部件(例如，第一沟道结构122)的“上端”是在y方向上远离衬底102的端部，并且部件(例如，第一沟道结构122)的“下端”是在y方向上靠近衬底102的端部。
在一些实施例中，上插塞128包括半导体材料，诸如多晶硅，并且用作第一沟道结构122的漏极。在一些实施例中，下插塞130延伸到第一单晶硅层118中，即，在第一单晶硅层118的顶表面的下方。根据一些实施例，下插塞130包括半导体材料并且用作第一沟道结构122的源极的一部分。如在图1A中所示的，通过使下插塞130与第一单晶硅层118相接触，第一沟道结构122的阵列能够共享公共源极，即，第一单晶硅层118。在一些实施例中，下插塞130是从第一沟道结构122的下端处的第一单晶硅层118外延地生长的选择性外延地生长(SEG)插塞。根据一些实施例，作为SEG插塞，下插塞130包括与第一单晶硅层118相同的材料，即，单晶硅。
在一些实施例中，第一存储器阵列器件结构110还包括缝隙结构132(例如，栅极线缝隙(GLS))，其垂直地延伸通过第一存储器堆叠体120到第一单晶硅层118。缝隙结构132能够被用于通过栅极替换过程在第一存储器堆叠体120中形成导体/电介质层对。在一些实施例中，缝隙结构132首先被填充电介质材料，例如，氧化硅、氮化硅或者其任何组合，用于将第一沟道结构122的阵列分成不同的区域(例如，存储器指和/或存储器块)。然后，缝隙结构132能够被填充导电和/或半导体材料，例如，W、Co、多晶硅或者其任何组合，作为与第一单晶硅层118相接触的源极导体，用于电控制阵列公共源极(ACS)。
如在图1A中所示的，第一存储器阵列器件结构110还能够包括垂直地延伸通过第一存储器堆叠体120的贯穿阵列触点(TAC)134。TAC 134能够延伸通过第一存储器堆叠体120的整个厚度。在一些实施例中，TAC 134进一步延伸通过第一单晶硅层118的至少一部分。利用缩短的互连路由，TAC 134能够承载来自和/或去往第一存储器阵列器件结构110(诸如电力总线的部分)的电信号。在一些实施例中，TAC 134被电连接到外围器件层104，以提供在外围器件层104(例如，晶体管106)与第一沟道结构122之间的电连接。TAC 134还能够为第一存储器堆叠体120提供机械支撑。在一些实施例中，TAC 134包括通过第一存储器堆叠体120的垂直开口，其被填充有导电材料，所述导电材料包括但不限于：W、Co、Cu、Al、掺杂硅、硅化物或者其任何组合。
在一些实施例中，第一存储器堆叠体120包括在横向方向上在第一存储器堆叠体120的一侧处的阶梯结构，以扇出字线(例如，第一存储器堆叠体120的导体层的部分)。所述阶梯结构能够朝向第一存储器堆叠体120的中心倾斜，以在远离第一单晶硅层118的垂直方向上扇出字线(例如，在图1A中的正y方向)。根据一些实施例，第一存储器阵列器件结构110还包括将第一沟道结构122电连接到第一阵列互连层140的局部触点。在一些实施例中，作为局部触点的一部分，位线触点136中的每个都与相应的第一沟道结构122的漏极(诸如上插塞128)相接触，用于单独地寻址对应的第一沟道结构122。在一些实施例中，作为局部触点的一部分，字线触点138在一个或多个ILD层内垂直地延伸。每个字线触点138能够具有在阶梯结构处与第一阵列互连层140接触的上端以及与第一存储器堆叠体120中的对应导体层接触的下端，以单独地寻址第一沟道结构122的对应字线。在一些实施例中，包括位线触点136和字线触点138的局部触点包括填充有导电材料的接触孔和/或接触沟槽，所述导电材料诸如是W、Co、Cu、Al、硅化物或者其任何组合。
第一阵列互连层140能够被设置在第一存储器堆叠体120和第一沟道结构122上方，以将电信号通过其转移到第一沟道结构122和从第一沟道结构122转移电信号。第一阵列互连层140能够包括多个互连，诸如互连线和通孔触点，其被形成在一个或多个ILD层中。第一阵列互连层140中的互连能够包括导电材料，所述导电材料包括但不限于：W、Co、Cu、Al、硅化物或者其任何组合。第一阵列互连层140中的ILD层能够包括电介质材料，所述电介质材料包括但不限于：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任何组合。
在一些实施例中，第一阵列互连层140包括被设置在第一沟道结构122上方并且被电连接到第一沟道结构122的第一位线142。第一沟道结构122的上端处的漏极(例如，上插塞128)能够通过位线触点136电连接到第一位线142。第一位线142能够通过硅通孔(TSV)145和外围互连层108中的互连被电连接到外围器件层104，诸如复用器。结果，第一沟道结构122能够通过第一位线142被电连接到外围器件层104。第一位线142和TSV 145能够包括导电材料，诸如W、Co、Cu和Al，其被形成在第一键合界面116上方的一个或多个ILD层中。在一些实施例中，第一阵列互连层140还包括被形成在第一位线142上的钝化层144(例如，ILD层)作为第一存储器阵列器件结构110的顶层，以保护第一位线142并且减少在第一阵列互连层140(诸如第一位线142)中的互连与形成在第一阵列互连层140上方的部件之间的电耦合效应和电流泄漏。钝化层144能够包括电介质材料，包括但不限于：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任何组合。应当理解，在下面详细描述的其他实施例中可以不需要钝化层144。
能够通过使用去键合过程将第一单晶硅层118从另一供体衬底转移到衬底102，然后在第一单晶硅层118上方形成其他部件，诸如第一存储器堆叠体120、第一沟道结构122、缝隙结构132、TAC 134、局部触点(例如，字线触点138和位线触点136)以及第一阵列互连层140，来形成第一存储器阵列器件结构110。如上所述，3D存储器件100能够通过包括垂直地堆叠的多个存储器阵列器件结构(诸如堆叠在第一存储器阵列器件结构110上方的第二存储器阵列器件结构112)而能垂直地扩展。类似于第一存储器阵列器件结构110，第二存储器阵列器件结构112能够包括被设置在第一阵列互连层140上方的第二单晶硅层148、被设置在第二单晶硅层148上方的第二存储器堆叠体150、第二沟道结构152的阵列(其中的每个都垂直地延伸通过第二存储器堆叠体150并且进入到第二单晶硅层148中)，以及被设置在第二存储器堆叠体150上方并且包括第二位线158的第二阵列互连层156。由于将第二单晶硅层148键合到第一存储器阵列器件结构110上，第二键合界面146能够被形成在第一阵列互连层140与第二单晶硅层148之间。
类似于第一存储器阵列器件结构110中的第一单晶硅层118，第二单晶硅层148能够包括单晶硅，例如，能够完全由单晶硅制成，其具有比其他形式的硅(诸如多晶硅或非晶硅)更优越的电性能(例如，更高的载流子迁移率)。在一些实施例中，第二单晶硅层148包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。第二单晶硅层148能够用作第二沟道结构152的阵列的公共源极。
在一些实施例中，第二单晶硅层148的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。在一些实施例中，作为在其上能够形成第二存储器堆叠体150的基底，第二单晶硅层148至少沿着第二存储器堆叠体150的宽度横向地延伸(例如，在x方向上，如在图1A中所示的)。应当理解，第二单晶硅层148的初始横向尺度可以由从其转移第二单晶硅层148的供体衬底的横向尺度来确定，并且可以在被键合在第一阵列互连层140上方之后改变，例如，通过图案化和蚀刻第二单晶硅层148。第一和第二单晶硅层118和148的横向尺度可以相同或不同。
在一些实施例中，第二单晶硅层148从与从其转移第一单晶硅层118的相同的供体衬底转移，以节省晶圆成本。应当理解，第一和第二单晶硅层118和148可以分别从两个不同的供体衬底形成并且并行地转移到衬底102，以在其他实施例中进一步减少制造周期时间。作为再次执行去键合过程以将第二单晶硅层148键合到第一存储器阵列器件结构110上的结果，能够在第一阵列互连层140与第二单晶硅层148之间形成第二键合界面146。在一些实施例中，第二键合界面146是第一阵列互连层140和第二单晶硅层148相遇并且键合的位置。在实践中，第二键合界面146能够是具有一定厚度的层，其包括第一阵列互连层140的顶表面和第二单晶硅层148的底表面。
在一些实施例中，第二单晶硅层148被直接设置在第一阵列互连层140中的第一位线142上，其之间没有钝化层144。通过例如调节第二单晶硅层148的厚度和/或通过以所需的掺杂水平通过任何合适的掺杂剂在第二单晶硅层148中形成阱，能够实现减小在第一阵列互连层140与第二存储器堆叠体150(和第二沟道结构152)之间的电耦合和泄漏的相同效果。因此，第二单晶硅层148能够包括在第一阵列互连层140与第二存储器堆叠体150之间的阱。
类似于在第一存储器阵列器件结构110中的对应物，第二存储器堆叠体150能够包括第二多个导体/电介质层对，即，交错的导体层和电介质层，并且第二沟道结构152能够是“电荷捕获”类型的NAND存储器串，如上文详细描述的。在一些实施例中，每个第二沟道结构152都包括下插塞154，诸如SEG插塞，其延伸到第二单晶硅层148中，作为NAND存储串的源极的一部分。下插塞154能够从第二沟道结构152的下端处的第二单晶硅层148外延地生长，并且包括与第二单晶硅层148相同材料的单晶硅。因此，第二单晶硅层148能够用作第二沟道结构152的阵列的源极层。
类似于在第一存储器阵列器件结构110中的对应物，3D存储器件100的第二存储器阵列器件结构112还能够包括被设置在第二存储器堆叠体150上方的第二阵列互连层156以及穿过其中的第二沟道结构152，以将电信号转移到第二沟道结构152并且从第二沟道结构152转移电信号。在一些实施例中，第二阵列互连层156包括被设置在第二沟道结构152上方并且被电连接到第二沟道结构152的第二位线158。第二沟道结构152的上端处的漏极能够通过位线触点被电连接到第二位线158。第二位线158能够通过TSV 160和外围互连层108中的互连被电连接到外围器件层104，诸如复用器。结果，第二沟道结构152能够通过第二位线158被电连接到外围器件层104。在一些实施例中，外围器件层104中的复用器被配置为选择第一存储器阵列器件结构110中的(一个或多个)第一沟道结构122以及第二存储器阵列器件结构112中的(一个或多个)第二沟道结构152中的一个。根据一些实施例，第一存储器阵列器件结构110中的(一个或多个)第一沟道结构122以及第二存储器阵列器件结构112中的(一个或多个)第二沟道结构152通过复用器共享外围器件层104中的相同的数据缓存器(例如，位线页面缓存器)和/或驱动器(例如，字线驱动器)。第二存储器阵列器件结构112的额外部件(诸如缝隙结构、TAC和局部触点)基本上类似于在第一存储器阵列器件结构110中的对应部件，并且因此不再重复。
如在图1A中所示的，通过包括堆叠在第二存储器阵列器件结构112上方的第三存储器阵列器件结构114，3D存储器件100能够进一步能垂直地缩放。在一些实施例中，第三存储器阵列器件结构114包括被设置在第二阵列互连层156上方的第三单晶硅层164、被设置在第三单晶硅层164上方的第三存储器堆叠体166，第三沟道结构168(其中的每个都垂直地延伸通过第三存储器堆叠体166并且进入到第三单晶硅层164中)的阵列，以及被设置在第三存储器堆叠体166上方并且包括第三位线174的第三阵列互连层172。由于将第三单晶硅层164键合到第二存储器阵列器件结构112上，第三键合界面162能够被形成在第二阵列互连层156与第三单晶硅层164之间。第三单晶硅层164、第三存储器堆叠体166、第三沟道结构168、第三阵列互连层172以及第三键合界面162基本上类似于第一和第二存储器阵列器件结构110和112中的对应物，并且因此不再重复。
在一些实施例中，第三单晶硅层164从与从其转移第一单晶硅层118和/或第二单晶硅层148相同的供体衬底转移，以节省晶圆成本。应当理解，第一、第二和第三单晶硅层118、148和164可以分别从三个不同的供体衬底形成并且并行地转移到衬底102，以在其他实施例中进一步减少制造周期时间。由于再次执行去键合过程以将第三单晶硅层164键合到第二存储器阵列器件结构112上，能够在第二阵列互连层156与第三单晶硅层164之间形成第三键合界面162。在一些实施例中，每个第三沟道结构168都包括下插塞170，诸如SEG插塞，其延伸到第三单晶硅层164中，作为NAND存储串的源极的一部分。下插塞170能够从第三沟道结构168的下端处的第三单晶硅层164外延地生长，并且包括与第三单晶硅层164相同材料的单晶硅。因此，第三单晶硅层164能够用作第三沟道结构168的阵列的源极层。
在一些实施例中，第三阵列互连层172包括被设置在第三沟道结构168上方并且被电连接到第三沟道结构168的第三位线174。在第三沟道结构168的上端处的漏极能够通过位线触点被电连接到第三位线174。第三位线174能够通过TSV 175和外围互连层108中的互连被电连接到外围器件层104，诸如复用器。结果，第三沟道结构168能够通过第三位线174被电连接到外围器件层104。在一些实施例中，在外围器件层104中的复用器被配置为选择(一个或多个)第一沟道结构122、(一个或多个)第二沟道结构152和(一个或多个)第三沟道结构168中的一个。根据一些实施例，(一个或多个)第一沟道结构122、(一个或多个)第二沟道结构152和(一个或多个)第三沟道结构168通过复用器共享外围器件层104中的相同的数据缓存器(例如，位线页面缓存器)和/或驱动器(例如，字线驱动器)。第三存储器阵列器件结构114的额外部件(诸如缝隙结构、TAC和局部触点)基本上类似于在第一和第二存储器阵列器件结构110和112中的对应物，并且因此不再重复。
尽管外围器件层104被设置在图1A中的存储器阵列器件结构110、112和114下方，但是应当理解，外围器件层104的相对位置不受图1A中的示例的限制，而是可以处在任何其他合适的位置，诸如在图1B中的存储器阵列器件结构176、184和192的上方。如在图1B中所示的，3D存储器件100能够包括被设置在衬底102上的第一存储器阵列器件结构176，在其之间没有外围器件层。3D存储器件100还能够包括被设置在第一存储器阵列器件结构176上的第二存储器阵列器件结构184，在其之间具有第一键合界面182。如上文关于图1A中的对应物所描述的，能够通过使用去键合过程将单晶硅层从另一供体衬底转移到衬底102，然后在单晶硅层上方形成其他部件，诸如存储器堆叠体、沟道结构、缝隙结构、TAC、局部触点和阵列互连层，来形成第二存储器阵列器件结构184。3D存储器件100还能够包括被设置在第二存储器阵列器件结构184上的第三存储器阵列器件结构192，在其之间具有第二键合界面191。类似地，能够通过使用去键合过程将另一单晶硅层从另一供体衬底转移到衬底102，然后在另一单晶硅层上方形成其他部件，来形成第三存储器阵列器件结构192。图1B中的存储器阵列器件结构176、184和192中的部件与存储器阵列器件结构110、112和114中的对应物基本相似，并且因此不再重复。
如在图1B中所示的，3D存储器件100包括被设置在存储器阵列器件结构176、184和192上方的单晶硅层196。在一些实施例中，使用在本文中详述的去键合过程将单晶硅层196从另一供体衬底转移到衬底102。由于所执行的去键合过程将单晶硅层196键合到第三存储器阵列器件结构192上，能够在第三存储器阵列器件结构192与单晶硅层196之间形成第三键合界面195。单晶硅层196能够包括单晶硅，例如，能够完全由单晶硅制成，其具有比其他形式的硅(诸如多晶硅或非晶硅)更优的电性能(例如，更高的载流子迁移率)。在一些实施例中，单晶硅层196包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。在一些实施例中，单晶硅层196的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。
在一些实施例中，3D存储器件100包括在单晶硅层196上的外围器件层197。外围器件层197能够被形成在单晶硅层196“上”，在其中整体或部分外围器件层197被形成在单晶硅层196中(例如，在单晶硅层196的顶表面下方)和/或直接形成在单晶硅层196上。外围器件层197能够包括形成在单晶硅层196上的多个晶体管。晶体管的隔离区域(例如，STI)和掺杂区域(例如，源极区域和漏极区域)也能够被形成在单晶硅层196中。3D存储器件100还能够包括在外围器件层197上方的互连层(在本文中也被称为“外围互连层”198)，以将电信号转移到外围器件层197和从外围器件层197转移电信号。外围互连层198能够包括多个MEOL或BEOL互连。图1B中的外围器件层197和外围互连层198基本上类似于图1A中的对应物，并且因此不再重复。
在一些实施例中，第一存储器阵列器件结构176包括第一阵列互连层178，第一阵列互连层178包括被设置在第一存储器阵列器件结构176的沟道结构上方并且与其电连接的第一位线180。第一位线180能够通过TSV和外围互连层198中的互连被电连接到外围器件层197，诸如复用器。类似地，第二存储器阵列器件结构184包括第二阵列互连层188，第二阵列互连层188包括被设置在第二存储器阵列器件结构184的沟道结构上方并且与其电连接的第二位线190。第二位线190能够通过TSV和外围互连层198中的互连被电连接到外围器件层197，诸如复用器。类似地，第三存储器阵列器件结构192包括第三阵列互连层193，第三阵列互连层193包括被设置在第三存储器阵列器件结构192的沟道结构上方并且与其电连接的第三位线194。第三位线194能够通过TSV和外围互连层198中的互连被电连接到外围器件层197，诸如复用器。结果，第一、第二、第三存储器阵列器件结构176、184和192能够分别通过第一、第二和第三位线180、190和194被电连接到外围器件层197。根据一些实施例，外围器件层197被设置在第一、第二和第三阵列互连层178、188和193(以及其中的第一、第二和第三位线180、190和194)中的每个上方。
尽管未示出，但是应当理解，在3D存储器件100中的外围器件层能够紧接在所述存储器阵列器件结构中的两个之间，但是不在与任何一个存储器阵列器件结构相同的水平上。亦即，所述外围器件层能够被形成在专用于外围器件层的单晶硅层上，而不由存储器阵列器件结构共享。还应当理解，在其他实施例中，在3D存储器件100中的外围器件层可以位于由存储器阵列器件结构共享的相同单晶硅层(或衬底102)上。亦即，外围器件层能够被形成在与存储器阵列器件结构相同的水平上，并且形成在存储器阵列器件结构的存储器堆叠体旁边。所述外围器件和存所述储器堆叠体两者都被设置在其上的水平能够是多堆叠3D存储器件100的下部水平(即，在衬底102上)、顶部水平或者任意中间水平。
例如，如在图1C中所示的，外围器件层115和存储器堆叠体107两者都能够被设置在3D存储器件100的中间水平中的相同单晶硅层105上(作为存储器阵列器件结构103的一部分)。在一些实施例中，外围器件层115位于单晶硅层105上并且位于存储器堆叠体107旁边。如在图1C中所示的，3D存储器件100还能够包括在衬底102与存储器阵列器件结构103之间的存储器阵列器件结构176，以及在存储器阵列器件结构103上方的另一存储器阵列器件结构114。存储器阵列器件结构114和176的细节在上文结合图1A和图1B进行了描述，并且因此不再重复。
在一些实施例中，使用如在本文中详述的去键合过程将单晶硅层105从另一供体衬底转移到衬底102。由于所执行的去键合过程将单晶硅层105键合到存储器阵列器件结构176上，能够在存储器阵列器件结构176与单晶硅层105之间形成第一键合界面123。单晶硅层105能够包括单晶硅，例如，能够完全由单晶硅制成，其具有比其他形式的硅(诸如多晶硅或非晶硅)更优的电性能(例如，更高的载流子迁移率)。在一些实施例中，单晶硅层105包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。在一些实施例中，单晶硅层105的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任何两个限定的任何范围)。在一些实施例中，作为能够在其上形成存储器堆叠体107和外围器件层115两者的基底，单晶硅层105沿着大于存储器堆叠体107的宽度的宽度横向地延伸(例如，在x方向上，如在图1C中所示的)，以适配存储器堆叠体107和外围器件层115两者。
外围器件层115能够包括形成在存储器堆叠体107旁边的单晶硅层105上的多个晶体管117。晶体管117的隔离区域(例如，STI)和掺杂区域(例如，源极区域和漏极区域)也能够在单晶硅层105中形成。3D存储器件100还能够包括外围互连层，以将电信号转移到外围器件层115和从外围器件层115转移电信号。图1C中的外围器件层115和外围互连层类似于其在图1A中的对应物，并且因此不再重复。
存储器阵列器件结构103还能够包括沟道结构109的阵列，每个沟道结构109垂直地延伸通过存储器堆叠体107并且进入到单晶硅层105(例如，通过其下端处的相应SEG插塞)。存储器阵列器件结构103还能够包括阵列互连层111，阵列互连层111包括在存储器堆叠体107上方并且被电连接到沟道结构109的位线113。位线113能够通过通孔触点119被电连接到外围器件层115。第二键合界面125能够被形成在存储器阵列器件结构103的阵列互连层111与存储器阵列器件结构114的单晶硅层164之间。
图2图示了根据本公开的一些实施例的具有转移的互连层的示例性多堆叠3D存储器件200的截面。在图1A-1C中，3D存储器件100的每个互连层通过沉积互连和ILD层而单片地形成在相应的存储器堆叠体或外围器件层上方。应当理解，互连层(包括位线)可以非单片地形成为专用晶圆切片，并且使用在本文中详描的去键合过程从另一供体衬底转移到3D存储器件200。结果，能够通过从不同的供体衬底并行地形成多个互连层来减少3D存储器件200的制造周期。应当理解，下文可以不再重复在3D存储器件100和200两者中的类似结构(例如，材料、制造过程、功能等)的细节。
如在图2中所示的，3D存储器件200能够包括衬底202，衬底202能够包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI或者任何其他合适的材料。在一些实施例中，3D存储器件200是NAND闪速存储器件，在其中存储单元以NAND存储器串阵列的形式来提供，例如，第一沟道结构212的阵列，每个第一沟道结构212都垂直地延伸通过第一存储器堆叠体210，第一存储器堆叠体210在衬底202上方具有第一多个交错的导体层和电介质层。每个第一沟道结构212能够包括复合电介质层(也被称为“存储器膜”214)和半导体沟道216。在一些实施例中，半导体沟道216包括硅，诸如非晶硅、多晶硅或单晶硅。
在一些实施例中，存储器膜214包括隧穿层、存储层(也被称为“电荷捕获层”)以及阻隔层。根据一些实施例，存储器膜214和半导体沟道216沿着第一沟道结构212的侧壁来形成。每个第一沟道结构212能够包括位于其上端处的上插塞218以及位于其下端处的下插塞220。在一些实施例中，上插塞218包括半导体材料，诸如多晶硅，并且用作第一沟道结构212的漏极。在一些实施例中，下插塞220延伸到衬底202中，即，在衬底202的顶表面下方。根据一些实施例，下插塞220包括半导体材料，诸如单晶硅，并且用作第一沟道结构212的源极的一部分。
在一些实施例中，3D存储器件200还包括缝隙结构222(例如，GLS)，其垂直地延伸通过第一存储器堆叠体210到衬底202，并且用作与衬底202相接触的源极导体，以电控制第一沟道结构212的ACS。3D存储器件200还能够包括垂直地延伸通过第一存储器堆叠体210的TAC 224。在一些实施例中，3D存储器件200还包括待电连接到第一沟道结构212的局部触点，诸如位线触点228和字线触点226。
如在图2中所示的，3D存储器件200还能够包括在第一存储器堆叠体210和第一沟道结构212上方的第一阵列互连层232。第一阵列互连层232能够将电信号转移到第一沟道结构212并且从第一沟道结构212转移电信号。根据一些实施例，第一阵列互连层232包括形成在一个或多个ILD层中的多个互连，诸如第一位线234。与图1A-1C中的(例如，通过沉积互连和ILD层)单片地形成在下部存储器堆叠体上方的3D存储器件100的阵列互连层的不同之处在于：3D存储器件100的第一阵列互连层232使用去键合过程非单片地形成在不同的供体衬底上并且被转移到第一存储器堆叠体210上。作为键合的结果，第一键合界面230能够被设置在第一阵列互连层232与下部第一存储器堆叠体210之间，这与在图1A-1C中的被设置在单晶硅层与下部阵列互连层之间的3D存储器件100的键合界面不同。
在一些实施例中，3D存储器件200还包括被设置在第一阵列互连层232上的第一单晶硅层236。第一单晶硅层236能够与第一阵列互连层232单片地形成在同一供体衬底上，并且然后，与第一阵列互连层232一起从所述供体衬底转移。结果，根据一些实施例，在3D存储器件200中的第一单晶硅层236与下部第一阵列互连层232之间没有键合界面。如上所述，在一些实施例中，第一单晶硅层236被直接设置在第一阵列互连层232中的第一位线234上，在其之间没有钝化层(例如，ILD层)。第一单晶硅层236能够包括在第一阵列互连层232与第二存储器堆叠体238之间的阱，具有处在期望的掺杂水平的任何合适的掺杂剂，以减少在第一阵列互连层232与第二存储器堆叠体238之间的电耦合和泄漏。应当理解，在其他实施例中，可以在第一阵列互连层232中的第一单晶硅层236与第一位线234之间形成钝化层(未示出)。例如，第一位线234可以被设置在在其上包括钝化层的一个或多个ILD层中。
第一单晶硅层236能够包括单晶硅，例如，能够完全由单晶硅制成，其具有比其他形式的硅(诸如多晶硅或非晶硅)更优的电性能(例如，更高的载流子迁移率)。在一些实施例中，第一单晶硅层236包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。在一些实施例中，第一单晶硅层236的厚度在约1μm与约100μm之间，诸如在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。在一些实施例中，作为能够在其上形成第二存储器堆叠体238的基底，第一单晶硅层236至少沿着第二存储器堆叠体238的宽度横向地延伸(例如，在x方向上，如在图2中所示的)。应当理解，第一单晶硅层236的初始横向尺度可以由从其转移第一单晶硅层236的供体衬底的横向尺度来确定，并且可以在被键合在第一存储器堆叠体210上方之后改变，例如，通过图案化和蚀刻第一单晶硅层236。
类似于3D存储器件100，3D存储器件200能够通过在第一单晶硅层236上贯穿地形成第二存储器堆叠体238和第二沟道结构240的阵列而能垂直地缩放。根据一些实施例，第二存储器堆叠体238包括在第一单晶硅层236上方的第二多个交错的导体层和电介质层。在一些实施例中，第二沟道结构240垂直地延伸通过第二存储器堆叠体238，并且包括延伸到第一单晶硅层236中的下插塞242，诸如SEG插塞。下插塞242能够从在第二沟道结构240的下端处的第一单晶硅层236外延地生长，并且包括与第一单晶硅层236相同材料的单晶硅。因此，第一单晶硅层236能够用作第二沟道结构240的阵列的源极层。
在一些实施例中，3D存储器件200还包括另一缝隙结构246和另一TAC 248，每个都垂直地延伸通过第二存储器堆叠体238到第一单晶硅层236。缝隙结构246和TAC 248基本上类似于缝隙结构222和TAC 224，并且因此不再重复。在一些实施例中，3D存储器件200还包括具有第二位线254的第二阵列互连层252，以及在第二存储器堆叠体238与第二阵列互连层252之间的第二键合界面250。3D存储器件200还能够包括在第二阵列互连层252上的第二单晶硅层256。类似于第一阵列互连层232和第一单晶硅层236，第二阵列互连层252和第二单晶硅层256能够单片地形成在同一供体衬底上，并且然后使用去键合过程将其一起转移到第二存储器堆叠体238上。在其上形成第二阵列互连层252和第二单晶硅层256的供体衬底可以与在其上形成第一阵列互连层232和第一单晶硅层236的供体衬底相同，以便减少晶圆成本，或者其可以不同于在其上形成第一阵列互连层232和第一单晶硅层236的供体衬底，以便实现并行处理来缩短周期时间。
尽管图2未示出外围器件层，但是应当理解，外围器件层能够被设置在多堆叠3D存储器件中的任何合适的位置，如上文参考图1A-1C所描述的。还应当理解，存储器堆叠体的数量以及通过其的沟道结构阵列不受图2中所示的示例的限制，因为3D存储器件200通过将任何合适数量的阵列互连层连同单晶硅层从一个或多个供体转移到衬底202而能垂直地缩放。
为了通过增加在存储器堆叠体中的级别数而不牺牲产量来进一步增加单元密度，3D存储器件的存储器堆叠体可以包括堆叠在一起的多个存储器堆栈，使得能够通过垂直地连接多个沟道结构来实现更长的NAND存储器串，每个沟道结构都垂直地延伸通过多个存储器堆栈中的相应的一个。具有多堆栈架构的3D存储器件在本文中被称为“多堆栈3D存储器件”。应当理解，多堆叠3D存储器件(例如，在图1A-1C和图2中的3D存储器件100和200)也可以是多堆栈3D存储器件，只要存储器堆叠中的至少一个包括多于一个存储器堆栈。图3图示了根据本公开的一些实施例的示例性多堆栈3D存储器件300的截面。应当理解，尽管图3示出了在3D存储器件300中具有多个存储器堆栈的单个存储器堆叠体，但是该多堆栈架构能够被扩展到任意数量的存储器堆叠体。还应当理解，具有多个存储器堆栈的存储器堆叠体能够位于多堆叠架构的底部(例如，如在图3中所示的)、中间或顶部处。还应当理解，在3D存储器件100和300两者中的类似结构(例如，材料、制造过程、功能等)的细节在下文中可以不再重复。
如在图3中所示的，3D存储器件300能够包括衬底302，衬底302可以包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI或者任何其他合适的材料。在一些实施例中，3D存储器件300是NAND闪速存储器件，在其中存储单元以NAND存储器串阵列的形式来提供。在一些实施例中，每个NAND存储器串包括在垂直方向上彼此接触的多个沟道结构。在NAND存储器串中的沟道结构能够被电连接到包括单晶硅的堆栈间插塞，所述单晶硅具有比其他形式的硅(诸如多晶硅或非晶硅)更优的电性能(例如，更高的载流子迁移率)。NAND存储器串的每个沟道结构都能够垂直地延伸通过多个堆叠的存储器堆栈中的相应的一个(一起形成存储器堆叠体)。
例如，如在图3中所示的，3D存储器件300能够包括被设置在衬底302上方的第一存储器堆栈304。第一存储器堆栈304包括第一多个导体层/电介质层对，即交错的导体层和电介质层。在一些实施例中，3D存储器件300包括第一沟道结构310的阵列，每个第一沟道结构310都垂直地延伸通过第一存储器堆栈304。每个第一沟道结构310都能够包括复合电介质层(也被称为“存储器膜”312)和半导体沟道314。在一些实施例中，半导体沟道314包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜312包括隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层。根据一些实施例，存储器膜312和半导体沟道314沿着第一沟道结构310的侧壁形成。每个第一沟道结构310能够具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道314、存储器膜312的隧穿层、存储层和阻隔层按照该次序从柱的中心朝向外表面沿着径向方向布置。
在一些实施例中，每个第一沟道结构310都能够包括位于其上端处的上插塞316以及位于其下端处的下插塞318。亦即，根据一些实施例，半导体沟道314分别垂直地设置在上插塞316与下插塞318之间并且与这两者相接触。在一些实施例中，上插塞316包括半导体材料，诸如多晶硅，并且在半导体沟道314上方并且与其相接触。例如，上插塞316和半导体沟道314两者都能够包括多晶硅并且被电连接。应当理解，在其他实施例中，第一沟道结构310可以不包括上插塞316。在一些实施例中，下插塞318延伸到衬底302中，即，在衬底302的顶表面下方。根据一些实施例，下插塞318包括半导体材料，并且用作相应的NAND存储器串(以及底部处的第一沟道结构310)的源极的一部分。在一些实施例中，下插塞318是在第一沟道结构310的下端从衬底302外延地生长的SEG插塞。根据一些实施例，作为SEG插塞，下插塞318包括与衬底302相同的材料，例如单晶硅。
如在图3中所示的，3D存储器件300能够包括多个第一堆栈间插塞320，每个第一堆栈间插塞320都被设置在相应的第一沟道结构310上方并且与其相接触。在一些实施例中，3D存储器件300还包括围绕第一堆栈间插塞320的电介质322，以电隔离相邻的第一堆栈间插塞320。电介质322能够包括但不限于：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任何组合。在一些实施例中，第一堆栈间插塞320在第一单晶硅层中被图案化，所述第一单晶硅层从衬底302之外的另一供体衬底转移并且使用在本文中所公开的去键合过程键合到第一存储器堆栈304上。结果，3D存储器件300还能够包括在第一存储器堆栈304与第一堆栈间插塞320之间的第一键合界面324。第一堆栈间插塞320能够包括单晶硅，例如，能够完全由单晶硅制成，其具有优于其他形式的硅(诸如多晶硅或非晶硅)的电性能(例如，更高的载流子迁移率)。在一些实施例中，第一堆栈间插塞320包括由单晶硅形成的复合材料，诸如包括具有金属元素的硅的金属硅化物，包括但不限于：硅化钛、硅化钴、硅化镍、硅化钨等。由于与多晶硅相比，单晶硅具有优异的电性能(例如，更高的载流子迁移率)，所以包括单晶硅的第一堆栈间插塞320能够利用3D存储器件300的更好的单元性能来增加单元存储容量，特别是在堆栈间接头位置处。
在其中第一沟道结构310包括上插塞316(例如，如在图3中所示的)的一些实施例中，第一堆栈间插塞320在第一沟道结构310的上插塞316上方并且与其相接触。第一堆栈间插塞320和上插塞316一起可以被视为具有单晶硅(在第一堆栈间插塞320中)和多晶硅(在上插塞316中)两者的半导体插塞。在其中第一沟道结构310不包括上插塞316(未示出)的一些实施例中，第一堆栈间插塞320在第一沟道结构310的半导体沟道314上方并且与其相接触。然而，每个第一堆栈间插塞320能够被电连接到相应的第一沟道结构310的半导体沟道314上。在一些实施例中，第一堆栈间插塞320的厚度处在约1μm与约100μm之间，诸如在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。根据一些实施例，第一堆栈间插塞320和电介质322被形成在同一层中，并且因此具有名义上相同的厚度。
如上所述，具有多堆栈架构的3D存储器件300通过在第一存储器堆栈304和第一沟道结构310的顶部上通过第一堆栈间插塞320级联更多的存储器堆栈和沟道结构而能垂直地缩放。如在图3中所示的，3D存储器件300还能够包括在第一堆栈间插塞320上方的第二存储器堆栈306，第二存储器堆栈306包括第二多个交错的导体层和节点层。在一些实施例中，3D存储器件300包括第二沟道结构326的阵列，每个第二沟道结构326都垂直地延伸通过第二存储器堆栈306。根据一些实施例，每个第二沟道结构326在相应的第一堆栈间插塞320上方并且与其相接触，使得每个第二沟道结构326通过相应的第一堆栈间插塞320被电连接到相应的第一沟道结构310。亦即，每个第二沟道结构326能够与相应的第一堆栈间插塞320对准，并且被电连接到相应的第一沟道结构310。结果，第一和第二沟道结构310和326成为具有增加数量的存储单元的NAND存储器串的一部分。
类似于第一沟道结构310，每个第二沟道结构326都能够包括存储器膜328和半导体沟道330。在一些实施例中，半导体沟道330包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜328包括隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层。根据一些实施例，存储器膜328和半导体沟道330沿着第二沟道结构326的侧壁形成。第一堆栈间插塞320和周围的电介质322能够是垂直地处在第一和第二存储器堆栈304和306之间的同一层中。在一些实施例中，第二沟道结构326的半导体沟道330在第一堆栈间插塞320的上方并且与其相接触，第一堆栈间插塞320被电连接到下面的第一沟道结构310的半导体沟道314。结果，第二沟道结构326的每个半导体沟道330能够通过包括单晶硅的相应的第一堆栈间插塞320被电连接到相应的第一沟道结构310的半导体沟道314。
3D存储器件300还能够包括在第二存储器堆栈306上方的第二堆栈间插塞334，以连续地级联更多沟道结构。类似于第一堆栈间插塞320，第二堆栈间插塞334能够通过周围的电介质336电隔离并且包括单晶硅。在一些实施例中，第二堆栈间插塞334在第二单晶硅层中被图案化，所述第二单晶硅层从另一供体衬底转移并且使用在本文中所公开的去键合过程被键合到第二存储器堆栈306上。从其转移第二单晶硅层的供体衬底能够与从其转移第一单晶硅层的供体衬底相同，以便节省晶圆成本。从其转移第二单晶硅层的供体衬底能够与从其转移第一单晶硅层的供体衬底不同，以便允许并行处理来缩短周期时间。然而，结果，3D存储器件300还能够包括在第二存储器堆栈306与第二堆栈间插塞334之间的第二键合界面338。
类似于第一沟道结构310，第二沟道结构326能够包括在其上端处的包括多晶硅并且与第二沟道结构326的半导体沟道330相接触的上插塞332(例如，如在图3中所示的)。因此，每个第二堆栈间插塞334都能够在相应的第二沟道结构326的上插塞332上方并且与其相接触，以形成电连接。在一些实施例中，第二堆栈间插塞334和上插塞332一起可以被视为具有单晶硅(在第二堆栈间插塞334中)和多晶硅(在上插塞332中)两者的半导体插塞。应当理解，在其他实施例中，第二沟道结构326可以不包括上插塞332，使得每个第二堆栈间插塞334在相应的第二沟道结构326的半导体沟道330上方并且与其直接接触，以形成电连接。
3D存储器件300还能够包括在第二堆栈间插塞334上方的第三存储器堆栈308，第三存储器堆栈308包括第三多个交错的导体层和电介质层。在一些实施例中，3D存储器件300包括第三沟道结构340的阵列，每个第三沟道结构340都垂直地延伸通过第三存储器堆栈308。类似于第二沟道结构326，每个第三沟道结构340能够包括沿着第三沟道结构340的侧壁的存储器膜342和半导体沟道344以及位于第三沟道结构340的上端的上插塞346。每个上插塞346能够用作相应的NAND存储器串的源极，因为其位于第一和第二沟道结构310和326上方的第三沟道结构340的上端处。根据一些实施例，每个第三沟道结构340在相应的第二堆栈间插塞334的上方并且与其相接触，使得每个第三沟道结构340通过相应的第一和第二堆栈间插塞320和334被电连接到相应的第一和第二沟道结构310和326。亦即，每个第三沟道结构340能够与相应的第二堆栈间插塞334对准，并且被电连接到相应的第一和第二沟道结构310和326。结果，第一、第二和第三沟道结构310、326和340一起形成具有增加数量的存储单元的NAND存储器串。
在一些实施例中，3D存储器件300还包括缝隙结构348(例如，GLS)，其垂直地延伸通过第一、第二和第三存储器堆栈304、306和308到衬底302。缝隙结构348能够被用于通过栅极替换过程在第一、第二和第三存储器堆栈304、306和308中形成导体层/电介质层对。在一些实施例中，缝隙结构348首先被填充电介质材料，例如，氧化硅、氮化硅或者其任何组合，以将NAND存储器串的阵列分成不同的区域(例如，存储器指和/或存储器块)。然后，能够利用导电和/或半导体材料(例如，W、Co、多晶硅或者其任何组合)来填充缝隙结构348作为与衬底302相接触的源极导体，以电控制ACS。
在一些实施例中，3D存储器件300还包括TAC 350，TAC 350垂直地延伸通过第一、第二和第三存储器堆栈304、306和308到衬底302。TAC 350能够从和/或向第一、第二和第三存储器堆栈304、306和308传输电信号，诸如电力总线的一部分，具有缩短的互连路由。TAC350还可以对第一、第二和第三存储器堆栈304、306和308提供机械支撑。在一些实施例中，TAC 350被填充导电材料，包括但不限于：W、Co、Cu、Al、掺杂硅、硅化物或者其任何组合。
在一些实施例中，第一、第二和第三存储器堆栈304、306和308中的每个在横向方向上在其一侧处包括阶梯结构，以扇出字线。根据一些实施例，3D存储器件300还包括阵列互连层356和局部触点，诸如位线触点352和字线触点354，以将第一、第二和第三沟道结构310、326和340电连接到阵列互连层356。阵列互连层356能够被设置在第一、第二和第三存储器堆栈304、306和308上方，以将电信号转移到第一、第二和第三沟道结构310、326和340以及从第一、第二和第三沟道结构310、326和340转移电信号。在一些实施例中，阵列互连层356包括被设置在第一、第二和第三沟道结构310、326和340上方并且与其电连接的位线358。第三沟道结构340的上端处的漏极(例如，上插塞346)能够通过位线触点352被电连接到位线358。位线358能够通过TSV 360被电连接到外围器件层(未示出)。尽管在图3中未示出外围器件层，但是应当理解，外围器件层能够被设置在3D存储器件300中的任何合适的位置，如上文参考图1A-1C所描述的。阵列互连层356以及其中的位线358能够单片地形成在第三存储器堆栈308上方，而在其之间没有键合界面(例如，如在图3中所示的)。应当理解，阵列互连层356以及其中的位线358可以非单片地形成在不同的供体衬底上，并且然后使用如上文关于图2所描述的去键合过程转移到第三存储器堆栈308上。
图4A-4J图示了根据本公开的一些实施例的用于形成多堆栈3D存储器件的示例性制造过程。图7是根据本公开的一些实施例的用于形成多堆栈3D存储器件的示例性方法700的流程图。在图4A-4J和图7中所描绘的3D存储器件的示例包括在图3中所描绘的3D存储器件300。将一起描述图4A-4J和图7。应当理解，在方法700中示出的操作不是详尽的，并且可以在任何所图示的操作之前、之后或者之间执行其他操作。此外，所述操作中的一些操作可以同时地执行，或者以与图7中所示不同的次序来执行。
参照图7，方法700开始于操作702，其中在第一衬底上方形成第一电介质堆栈。所述第一电介质堆栈能够包括第一多个交错的牺牲层和电介质层。所述第一衬底能够是硅衬底。如在图4A中所图示的，在第一硅衬底402上方形成第一电介质堆栈404。在一些实施例中，在第一硅衬底402与第一电介质堆栈404之间形成绝缘层(未示出)。为了形成第一电介质堆栈404，第一电介质堆栈(被称为“牺牲层”406)和与牺牲层406不同的第二电介质堆栈408能够使用一种或多种薄膜沉积过程交替地沉积在第一硅衬底402上方，所述薄膜沉积过程包括但不限于：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、任何其他合适的过程或者其任何组合。在一些实施例中，每个牺牲层406包括氮化硅，并且每个电介质层408包括氧化硅。
方法700进行到操作704，如在图7中所图示的，其中形成垂直地延伸通过所述第一电介质堆栈的第一沟道结构。为了形成所述第一沟道结构，根据一些实施例，第一沟道孔被蚀刻通过所述第一电介质堆栈，并且随后沿着第一沟道孔的侧壁来沉积第一存储器膜和第一半导体沟道。在一些实施例中，包括多晶硅的上插塞还被形成在所述第一沟道孔的上端处。
如在图4B中所图示的，每个都垂直地延伸通过第一电介质堆栈404的第一沟道结构410被形成在第一硅衬底402上方。根据一些实施例，对于每个第一沟道结构410，首先使用一种或多种干法蚀刻过程和/或湿法蚀刻过程(诸如深反应离子蚀刻(RIE))将第一沟道孔(未示出)蚀刻通过第一节点层404的交错的牺牲层406和电介质层408。所述第一沟道孔能够被连续地蚀刻到第一硅衬底402的上部中。在一些实施例中，使用外延生长过程从第一硅衬底402形成第一沟道结构410的下插塞418(例如，SEG插塞)，以填充第一沟道孔的下部。用于外延地生长下插塞418的制造过程能够包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MBE)或者其任何组合。
如在图4B中所图示的，在形成下插塞418之后，能够随后沿着第一沟道孔的侧壁来沉积存储器膜412和半导体沟道414。在一些实施例中，随后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其他合适的过程或者其任何组合)以以下次序来沉积阻隔层、存储层和隧穿层，以形成存储器模412。能够使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其他合适的过程或者其任何组合)将半导体沟道414沉积在隧穿层上。在一些实施例中，存储器膜412和半导体沟道414也被沉积在第一沟道的底部处的下插塞418上，并且半导体沟道414使用SONO穿孔过程与下插塞418相接触。在一些实施例中，通过在沉积半导体沟道414之后沉积诸如氧化硅的电介质材料而在第一沟道孔的剩余空间中填充覆盖层。
如在图4B中所图示的，在形成存储器膜412和半导体沟道414之后，在所述第一沟道孔的上端处形成上插塞416。在一些实施例中，能够通过化学机械抛光(CMP)、研磨、湿法蚀刻和/或干法蚀刻去除第一沟道孔的上端处的存储器膜412和半导体沟道414的部分而在所述第一沟道孔的上端处形成凹陷。然后，能够通过一种或多种薄膜沉积过程(诸如CVD、PVD、ALD、电镀、无电镀或者其任何组合)将半导体材料(诸如多晶硅)沉积到凹陷中来形成上插塞416。由此形成第一沟道结构410。应当理解，在其他实施例中，第一沟道结构410可以不包括上插塞416，并且能够跳过用于形成上插塞416的过程。
方法700进行到操作706，如在图7中所图示的，其中例如使用去键合过程将第一单晶硅层从第二衬底(“供体衬底”)转移到第一衬底上方的第一电介质堆栈上。第二衬底是硅衬底。图8是根据本公开的一些实施例的用于转移单晶硅层的示例性方法800的流程图。参考图8，方法800开始于操作802，其中将掺杂剂注入到第二衬底中以在第二衬底中形成异质界面。
如在图4C中所图示的，向第二硅衬底420中执行离子注入过程以在第二硅衬底420中形成异质界面424，其将掺杂的第一单晶硅层422与第二硅衬底420的其余部分分离。在一些实施例中，掺杂剂是氢，包括氢离子和/或氢原子，其大部分能够在后面的热处理过程中从第一单晶硅层422扩散出来。应当理解，也可以使用能够在第二硅衬底420中形成异质界面424的任何其他合适的掺杂剂。例如，可以使用轻离子注入以将诸如质子或氦离子的轻离子注入到第一单晶硅层422中，第一单晶硅层422能够稍后从第一单晶硅层422移除。第一单晶硅层422的厚度(即，在异质界面424与第二硅衬底420的前侧在y方向的距离)能够通过离子注入的各种参数(诸如能量、掺杂剂、剂量、时间等)以及后退火的参数(诸如离子注入后的热扩散的温度和时间)来控制。在一些实施例中，第一单晶硅层422的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。能够通过在第二硅衬底420的整个表面上微调控制注入的掺杂剂来控制厚度均匀性。
异质界面424是在具有不同材料的两个层之间的第二硅衬底420中的界面，诸如注入氢的单晶硅和未掺杂的单晶硅，如在图4C中所示的。在第二硅衬底420中的异质界面424的存在能够促进稍后在去键合过程中分离两个材料层，诸如第一单晶硅层422以及第二硅衬底420的其余部分。应当理解，可以在没有离子注入的情况下形成异质界面424，例如，可以是不同材料层之间的、诸如在SOI衬底中的现有界面。
方法800进行到操作804，如在图8中所图示的，其中以面对面的方式键合第二衬底和第一衬底。在一些实施例中，所述键合包括硅-电介质键合，其具有相对高的键合强度和产率。如在图4D中所图示的，第二硅衬底420上下颠倒，使得第一单晶硅层422面向下朝向第一硅衬底402的前侧。然后，第二硅衬底420的第一单晶硅层422和第一硅衬底402的第一电介质堆栈404能够以面对面的方式键合，以在第一单晶硅层422与第一电介质堆栈404之间的第一键合界面426中形成硅-氧键合。
方法800进行到操作806，如在图8中所图示的，其中单晶硅层沿着第二衬底中的异质界面从第二衬底分离，以留下单晶硅层。根据一些实施例，单晶硅层保持键合在第一电介质堆栈上。如在图4E中所图示的，例如通过在第二硅衬底420上施加机械力来将第一单晶硅层422沿着异质界面424从第二硅衬底420分离，因为在第一键合界面426处的键合强度大于在异质界面424处的破断力。换言之，第一单晶硅层422能够沿着异质界面424从第二硅衬底420上破断并剥离。结果，使用上文结合图4C-4E和图8所描述的去键合过程，第一单晶硅层422能够从其供体衬底(第二硅衬底420)转移到第一硅衬底402。
返回到图7，方法700进行到操作708，其中在第一单晶硅层中图案化第一堆栈间插塞，使得第一堆栈间插塞在第一沟道结构上方并且与其相接触。为了图案化第一堆栈间插塞，沉积了围绕第一堆栈间插塞的电介质。
如在图4F中所图示的，在第一电介质堆栈404上方的第一单晶硅层422中图案化多个第一堆栈间插塞428。每个第一堆栈间插塞428能够与相应的第一沟道结构410对准，以在相应的第一沟道结构410上方并且与其相接触。在一些实施例中，使用光刻、显影和蚀刻过程来图案化第一单晶硅层422，留下图案化的第一堆栈间插塞428与下部的第一沟道结构410对准。然后，能够使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD、电镀、无电镀或者其任何组合)来沉积电介质430以填充在第一堆栈间插塞428之间的开口，然后进行电介质CMP过程以平坦化顶表面。结果，第一堆栈间插塞428能够被形成在第一电介质堆栈404上方，由同一层中的电介质430围绕并且电隔离。第一堆栈间插塞428和电介质430的厚度能够名义上与第一单晶硅层422的厚度相同。在第一沟道结构410包括上插塞416的一些实施例中，第一堆栈间插塞428被形成在相应的第一沟道结构的上插塞416上方并且与其相接触(例如，如在图4F中所示的)。在第一沟道结构410不包括上插塞416的一些实施例中，第一堆栈间插塞428被形成在相应的第一沟道结构410的半导体沟道414上方并且与其相接触。
方法700进行到操作710，如在图7中所图示的，其中第二电介质堆栈被形成在第一堆栈间插塞上方。第二电介质堆栈能够包括第二多个交错的牺牲层和电介质层。如在图4G中所图示的，第二电介质堆栈432被形成在第一堆栈间插塞428上方。为了形成第一电介质堆栈404，能够使用一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD、任何其他合适的方法或者其任何组合)将牺牲层434和电介质层436交替地沉积在第一堆栈间插塞428上方。在一些实施例中，每个牺牲层434包括氮化硅，并且每个电介质层436包括氧化硅。
方法700进行到操作712，如在图7中所图示的，其中形成垂直地延伸通过第二电介质堆栈的第二沟道结构，使得第二沟道结构在第一堆栈间插塞上方并且与其相接触。为了形成第二沟道结构，根据一些实施例，将第二沟道孔蚀刻通过第二电介质堆栈，并且随后沿着第二沟道孔的侧壁来沉积第二存储器膜和第二半导体沟道。在一些实施例中，包括多晶硅的上插塞还被形成在第二通道孔的上端处。
如在图4H中所图示的，每个都垂直地延伸通过第二电介质堆栈432的第二沟道结构438被形成在第一堆栈间插塞428上方。根据一些实施例，对于每个第二沟道结构438，首先使用一种或多种干法蚀刻过程和/或湿法蚀刻过程(诸如DRIE)将第二沟道孔(未示出)蚀刻通过第二沟道层432。每个第二沟道孔被图案化以与相应的第一堆栈间插塞428对准，使得所得到的第二沟道结构438被电连接到相应的第一堆栈间插塞428和第一沟道结构410。使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其他合适的过程或者其任何组合)，存储器膜440和半导体沟道442随后能够沿着第二沟道孔的侧壁来沉积。结果，第二沟道结构438的半导体沟道442能够被形成在第一堆栈间插塞428上方并且与其相接触。
如在图4H中所图示的，在形成存储器膜440和半导体沟道442之后，在第二沟道结构的上端处形成上插塞444。在一些实施例中，能够通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除第二沟道孔的上端处的存储器膜440和半导体沟道442的部分，以在第二沟道的上端处形成凹陷。然后，能够通过一种或多种薄膜沉积过程(诸如CVD、PVD、ALD、电镀、无电镀或者其任何组合)将半导体材料(诸如多晶硅)沉积到凹陷中来形成上插塞444。由此形成第二沟道结构438。
方法700进行到操作714，如在图7中所图示的，其中每个都包括交错的导体层和电介质层的第一存储器堆栈和第二存储器堆栈通过栅极替换来形成，即，利用导体层来替换第一介层和第二介质层中的牺牲层。为了形成第一和第二存储器堆栈，对垂直地延伸通过第一和第二电介质堆栈的缝隙开口进行蚀刻，在第一电介质堆栈和第二电介质堆栈中的牺牲层通过缝隙开口利用导体层来替换，并且随后将间隔体和导体层沉积到缝隙开口中。应当理解，用于形成多堆栈3D存储器件的制造过程是能垂直地缩放的。因此，在用于形成存储器堆栈的栅极替换过程之前，可以使用上文所描述的基本相似的过程来形成更多的电介质层、沟道结构和堆栈间插塞。
如在图4I中所图示的，形成缝隙开口(未示出)，其垂直地延伸通过第一和第二电介质堆栈404和432两者以及围绕第一堆栈间插塞428(如在图4H中所示的)的电介质430。能够通过湿法蚀刻和/或干法蚀刻过程(诸如DRIE)对缝隙开口进行图案化和蚀刻。然后，能够通过缝隙开口来蚀刻第一电介质堆栈404的每个牺牲层406(如在图4A中所示的)和第二电介质堆栈432的每个牺牲层434(如在图4G中所示的)，并且能够沉积导体层449以通过缝隙开口来填充由牺牲层406和434留下的凹陷。亦即，第一电介质堆栈404的每个牺牲层406和第二电介质堆栈432的每个牺牲层434都能够由导体层449来替代，由此分别形成包括交错的导体层449和电介质层408的第一存储器堆栈448以及包括交错的导体层449和电介质层436的第二存储器堆栈450。使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)，通过对电介质层408和436选择性的牺牲层406和434的湿法蚀刻和/或干法蚀刻，并且利用导体层449来填充剩余的凹陷，能够执行利用导体层449替换牺牲层406和434。
如在图4I中所图示的，在栅极替换过程之后，随后使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)，将间隔体(例如，包括一个或多个电介质层，诸如氧化硅层或氮化硅层，未示出)和导体层(诸如钨层)沉积到缝隙开口中，以形成缝隙结构446，其垂直地延伸通过第一和第二存储器堆栈448和450并且进入到第一硅衬底402中。在一些实施例中，在将间隔体和导体层沉积到缝隙开口中之前，通过缝隙开口在第一硅衬底402中通过离子注入和/或热扩散来形成掺杂区域。
方法700进行到操作716，如在图7中所图示的，其中互连层被形成在第二存储器堆栈上方。在一些实施例中，垂直地延伸通过第一存储器堆栈和第二存储器堆栈的TAC被形成并且被电连接到互连层。如在图4I中所图示的，通过湿法蚀刻和/或干法蚀刻过程(诸如DRIE)，然后进行一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)，来形成垂直地延伸通过第一和第二存储器堆栈448和450到第一硅衬底402的TAC 452。如在图4J中所图示的，阵列互连层454被形成在第二存储器堆栈450上方并且被电连接到TAC 452。阵列互连层454能够包括形成在一个或多个ILD层中并且被电连接到第一和第二沟道结构410和438以及缝隙结构446的互连，诸如位线。在一些实施例中，使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD、电镀、无电镀或者其任何组合)，阵列互连层454被单片地形成在第二存储器堆栈450上。阵列互连层454中的互连能够使用光刻、干法蚀刻和/或湿法蚀刻以及CMP过程来图案化。在一些实施例中，阵列互连层454被非单片地形成在供体衬底上，并且然后使用在本文中所描述的去键合过程转移到第一硅衬底402上方的第二存储器堆栈450上，例如，如上文关于图8所描述的。
图5A-5J图示了根据本公开的一些实施例的用于形成具有转移的互连层的多堆叠3D存储器件的示例性制造过程。图9是根据本公开的一些实施例的用于形成具有转移的互连层的多堆叠3D存储器件的示例性方法900的流程图。在图5A-5J和图9中描绘的3D存储器件的示例包括在图2中所描绘的3D存储器件200。将一起描述图5A-5J和图9。应当理解，在方法900中示出的操作不是详尽的，并且也能够在任何所图示的操作之前、之后或之间执行其他操作。此外，所述操作中的一些操作可以同时地执行，或者以与图9中所示不同的次序来执行。
参考图9，方法900开始于操作902，其中半导体器件被形成在第一衬底上。在一些实施例中，所述半导体器件包括外围器件层。在一些实施例中，所述半导体器件包括垂直地延伸通过存储器堆叠体的沟道结构。根据一些实施例，在第一衬底上的半导体器件上方形成互连层。所述衬底能够是硅衬底。
如在图5A中所图示的，外围器件层504被形成在第一硅衬底502上。外围器件层504能够包括被形成在第一硅衬底502上的多个晶体管506。晶体管506能够通过多个过程来形成，所述过程包括但不限于：光刻、干法和/或湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的过程。在一些实施例中，通过离子注入和/或热扩散在第一硅衬底502中形成掺杂区域，其例如作为晶体管506的源极区域和/或漏极区域。在一些实施例中，隔离区域(例如，STI)也通过干法和/或湿法蚀刻和薄膜沉积在第一硅衬底502中形成。外围器件层504中的晶体管506能够形成各种类型的电路，诸如复用器、数据缓存器和驱动器。
如在图5A中所图示的，外围互连层508被形成在第一硅衬底502上的外围器件层504上方。外围互连层508能够包括使用多个过程形成的一个或多个ILD层和互连。例如，所述互连能够包括通过一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD、电镀、无电镀或者其任何组合)沉积的导电材料。ILD层能够包括通过一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD或者其任何组合)沉积的电介质材料。
方法900进行到操作904，如在图9中所图示的，其中第一单晶硅层从第二衬底(“供体衬底”)转移到第一衬底上的第一半导体器件上。在一些实施例中，为了转移第一单晶硅层，在第二衬底中形成异质界面，例如通过将诸如氢的掺杂剂注入到第二衬底中。在一些实施例中，为了转移第一单晶硅层，第二衬底和第一衬底以面对面的方式键合。在一些实施例中，为了转移第一单晶硅层，第一单晶硅层沿着在第二衬底中的异质界面从第二衬底分离，以留下第一单晶硅层。
如在图5B中所图示的，向第二硅衬底510中执行离子注入过程以在第二硅衬底510中形成异质界面513，其将掺杂的第一单晶硅层512与第二硅衬底510的其余部分分离。在一些实施例中，所述掺杂剂是氢，包括氢离子和/或氢原子，其大部分能够在稍后的热处理过程期间从第一单晶硅层512扩散出来。应当理解，也可以使用在第二硅衬底510中形成异质界面513的任何其他合适的掺杂剂。例如，可以使用轻离子注入以将诸如质子或氦离子的轻离子注入到第一单晶硅层512中，第一单晶硅层512能够稍后从第一单晶硅层512移除。第一单晶硅层512的厚度(即，在异质界面513与第二硅衬底510的前侧之间在y方向的距离)能够通过离子注入的各种参数(诸如能量、掺杂剂、剂量、时间等)以及后退火的参数(诸如离子注入后的热扩散的温度和时间)来控制。在一些实施例中，第一单晶硅层512的厚度处在约1μm与约100μm之间，诸如处在1μm与100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm，由这些值中的任意一个界定下端的任何范围，或者由这些值中的任意两个限定的任何范围)。能够通过在第二硅衬底510的整个表面上微调控制注入的掺杂剂来控制厚度均匀性。
能够将第二硅衬底510上下颠倒，使得第一单晶硅层512面向下朝向第一硅衬底502的前侧。第二硅衬底510的第一单晶硅层512和第一硅衬底502的外围互连层508然后能够以面对面的方式键合，以在第一单晶硅层512和外围互连层508之间的第一键合界面511中形成硅-氧键合。如在图5C中所图示的，例如通过在第二硅衬底510上施加机械力，第一单晶硅层512沿着异质界面513从第二硅衬底510分离，因为第一键合界面511处的键合强度大于异质界面513处的破断力。换言之，第一单晶硅层512能够沿着异质界面513从第二硅衬底510破断并剥离。结果，使用去键合过程，将第一单晶硅层512从其供体衬底(第二硅衬底510)转移到第一硅衬底502。
方法900进行到操作906，如在图9中所图示的，其中形成垂直地延伸通过第一单晶硅层上方的第一存储器堆叠体的第一沟道结构。第一存储器堆叠体能够包括交错的导体层和电介质层。根据一些实施例，所述第一沟道结构包括延伸到第一单晶硅层中并且包括单晶硅的下插塞。在一些实施例中，为了形成第一存储器堆叠体，在第一单晶硅层上形成包括交错的牺牲层和电介质层的第一电介质堆叠体，并且通过利用导体层替换所述电介质堆叠体中的牺牲层来形成第一存储器堆叠体。例如，可以蚀刻垂直地延伸通过第一电介质堆叠体的缝隙开口，所述第一电介质堆叠体中的牺牲层可以通过缝隙开口利用导体层来替换，并且间隔体和导体层可以随后被沉积到缝隙开口中。在一些实施例中，为了形成第一沟道结构，将第一沟道孔蚀刻通过第一电介质堆叠体并且进入到第一单晶硅层中，下插塞从第一单晶硅层外延地生长到第一沟道孔的底部中，并且随后沿着第一沟道孔的侧壁并且在下插塞上方沉积存储器膜和半导体沟道。
如在图5D中所图示的，在第一单晶硅层512上形成包括交错的导体层和电介质层的第一存储器堆叠体514。在一些实施例中，首先通过使用一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD或者其任何组合)交替地沉积两个不同的电介质层(例如，氮化硅和氧化硅)，在第一单晶硅层512上形成包括交错的牺牲层和电介质层的电介质堆叠体(未示出)。然后，能够使用湿法蚀刻和/或干法蚀刻过程(诸如DRIE)将沟道孔(未示出)蚀刻通过所述电介质堆叠体并且进入到第一单晶硅层512中。在一些实施例中，使用例如VPE、LPE、MBE或者其任何组合，下插塞524(例如，SEG插塞)从第一单晶硅层512外延地生长到每个沟道孔的底部部分中。因此，下插塞524能够包括与第一单晶硅层512相同的材料，即单晶硅。
在形成下插塞524之后，能够随后沿着下插塞524上方的每个沟道孔的侧壁来沉积存储器膜518和半导体沟道520。在一些实施例中，随后使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其他合适的过程或者其任何组合)以以下次序来沉积阻隔层、存储层和隧穿层，以形成存储器膜518。然后，能够使用一种或多种薄膜沉积过程(诸如ALD、CVD、PVD、任何其他合适的过程或者其任何组合)将半导体沟道520沉积在隧穿层上。在形成存储器膜518和半导体沟道520之后，能够在每个沟道孔的上端处形成上插塞522。在一些实施例中，在沟道孔的上端处的存储器膜518和半导体沟道520的部分被移除以形成凹陷。通过一种或多种薄膜沉积过程(诸如CVD、PVD、ALD、电镀、无电镀或者其任何组合)将半导体材料(诸如多晶硅)沉积到凹陷中，来形成上插塞522。由此形成第一沟道结构516。
如在图5D中所图示的，形成垂直地延伸通过电介质堆叠体的缝隙开口(未示出)。能够通过湿法蚀刻和/或干法蚀刻过程(诸如DRIE)对所述缝隙开口进行图案化和蚀刻。然后，能够通过所述缝隙开口来蚀刻电介质堆叠体的每个牺牲层，并且能够沉积导体层以通过缝隙开口来填充由牺牲层留下的凹陷。亦即，所述电介质堆叠体的每个牺牲层能够由导体层来替代，由此形成第一存储器堆叠体514。能够通过对电介质层选择性的牺牲层的湿法蚀刻和/或干法蚀刻，并且使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)利用导体层填充剩余的凹陷，来执行利用导体层替换牺牲层。在一些实施例中，在栅极替换过程之后，随后使用一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)将间隔体(例如，包括一个或多个电介质层，诸如氧化硅层或氮化硅层，未示出)和导体层(诸如钨层)沉积到所述缝隙开口中，以形成缝隙结构526，其垂直地延伸通过第一存储器堆叠体514并且进入到第一单晶硅层512中。
如在图5D中所示的，在一些实施例中，根据一些实施例，通过湿法蚀刻和/或干法蚀刻过程(诸如DRIE)，随后进行一种或多种薄膜沉积过程(诸如CVD、PVD、ALD或者其任何组合)，形成垂直地延伸通过第一存储器堆叠体514和第一单晶硅层512的TAC 528。结果，TAC528能够与外围互连层508中的互连相接触。
方法900进行到操作908，如在图9中所图示的，其中在第二衬底中形成第二单晶硅层。根据一些实施例，所述第二衬底是与从其转移第一单晶硅层的相同的供体衬底。应当理解，在其他实施例中，可以使用不同的供体衬底来形成第二单晶硅层。在一些实施例中，为了形成第二单晶硅层，在第二衬底中形成异质界面，例如，通过将掺杂剂注入到第二衬底中。如在图5E中所图示的，再次向第二硅衬底510中执行离子注入过程，以在第二硅衬底510中形成异质界面533，其将掺杂的第二单晶硅层532与第二硅衬底510的其余部分分离。用于形成第二单晶硅层532的制造过程基本上类似于用于如上文相对于图5B所描述地形成第一单晶硅层512的那些步骤，并且因此不再重复。
方法900进行到操作910，如在图9中所图示的，其中在第二单晶硅层上形成互连层。所述互连层能够包括位线。如在图5F中所图示的，阵列互连层534被形成在第二单晶硅层532上。阵列互连层534能够包括一个或多个ILD层以及其中的互连，包括位线536，其使用多个过程来形成。例如，所述互连能够包括通过一种或多种薄膜沉积过程沉积的导电材料，所述薄膜沉积过程包括但不限于CVD、PVD、ALD、电镀、无电镀或者其任何组合。所述ILD层能够包括通过一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD或者其任何组合)沉积的电介质材料。在一些实施例中，位线536被直接形成在第二单晶硅层532上，而在其之间没有任何钝化层(例如，包括诸如氧化硅的电介质的ILD层)，如在图5F中所示的。在一些实施例中，在第二单晶硅层532上形成钝化层(未示出)，并且在所述钝化层上形成位线536。
方法900进行到操作912，如在图9中所图示的，其中第二单晶硅层以及在其上形成的互连层被从第二衬底转移到第一衬底上方的第一存储器堆叠上，使得所述位线被电连接到第一沟道结构，并且所述第二单晶硅层变为在互连层上方。在一些实施例中，为了转移第二单晶硅层以及在其上形成的互连层，所述第二单晶硅层以及在其上形成的互连层沿着第二衬底中的异质界面从第二衬底分离，并且所述第二单晶硅层以及在其上形成的互连层与所述第一衬底以面对面的方式键合。所述键合可以包括混合键合。
如在图5G中所图示的，通过在第二硅衬底510上施加机械力，第二单晶硅层532以及在其上形成的阵列互连层534沿着异质界面533从第二硅衬底510分离。换言之，第二单晶硅层532以及在其上形成的阵列互连层534能够沿着异质界面533从第二硅衬底510破断并剥离。如在图5H中所图示的，第二单晶硅层532以及在其上形成的阵列互连层534能够上下翻转，使得阵列互连层534向下朝向第一硅衬底502的前侧，即，第一存储器堆叠体514的顶表面。然后，能够使用混合键合以面对面的方式键合第二单晶硅层532以及在其上形成的阵列互连层534与第一硅衬底502的第一存储器堆叠体514，导致在第一存储器堆叠体514与阵列互连层534之间的第二键合界面538。混合键合(也被称为“金属/电介质混合键合”)是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且能够同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，在混合键合之前，将处理过程(例如，等离子体处理、湿处理和/或热处理)施加到键合表面。作为混合键合的结果，在第二键合界面538的不同侧上的键合触点能够相互混合，并且在第二键合界面538的不同侧上的电介质能够共价键合。根据一些实施例，在键合之后，位线536被电连接到第一沟道结构516，并且第二单晶硅层532变为在阵列互连层534上方。
方法900进行到操作914，如在图9中所图示的，其中形成垂直地延伸通过第二单晶硅层上方的第二存储器堆叠体的第二沟道结构。所述第二存储器堆叠体能够包括交错的导体层和电介质层。根据一些实施例，所述第二沟道结构包括延伸到所述第二单晶硅层中并且包括单晶硅的下插塞。
如在图5I中所图示的，通过使用一种或多种薄膜沉积过程交替地沉积两个不同的电介质层(例如，氮化硅和氧化硅)，然后是栅极替换过程，在第二单晶硅层532上形成包括交错的导体层和电介质层的存储器堆叠体542。在一些实施例中，使用例如VPE、LPE、MBE或者其任何组合，将下插塞545(例如，SEG插塞)从第二单晶硅层532外延地生长到每个沟道孔的底部部分中。因此，下插塞545能够包括与第二单晶硅层532相同的材料，即单晶硅。然后，通过随后使用薄膜沉积过程沿着下插塞545上方的每个沟道孔的侧壁沉积存储器膜和半导体沟道，能够形成包括在下端处的下插塞545的沟道结构544。根据一些实施例，形成每个都垂直地延伸通过存储器堆叠体542的缝隙结构546和TAC 548。用于形成存储器堆叠体542、沟道结构544、缝隙结构546和TAC 548的制造过程基本上类似于上文关于图5D所描述的对应物，并且因此不再重复。
如在图5J中所图示的，在一些实施例中，包括位线556以及在其上形成的第三单晶硅层558的阵列互连层554从第二硅衬底510(或者不同的供体衬底)转移以键合到存储器堆叠体542上来形成第三键合界面552。在一些实施例中，形成阵列互连层554包括在一个或多个ILD层中形成位线556。结果，位线556能够被电连接到沟道结构544，并且第三单晶硅层558变为在阵列互连层554上方。用于转移阵列互连层554和第三单晶硅层558的制造过程基本上类似于上文关于图5E-5H所描述的对应物，并且因此不再重复。应当理解，上述用于转移互连层和单晶硅层并且在单晶硅层上形成存储器堆叠体和沟道结构的制造过程能够连续地重复，以增加在多堆叠3D存储器件中的存储器堆叠体的数量。
图5A-5J和图9图示了用于形成具有转移的互连层的多堆叠3D存储器件的示例性制造过程。亦即，阵列互连层534和554以及单晶硅层512和532非单片地形成在第一硅衬底502之外的一个或多个供体衬底(例如，第二硅衬底510)上，并且稍后使用去键合过程转移到第一硅衬底上方。应当理解，所述互连层可以通过沉积互连和ILD层而被单片地形成在第一硅衬底502上方。图6A-6C图示了根据本公开的一些实施例的用于形成多堆叠3D存储器件的示例性制造过程。图10是根据本公开的一些实施例的用于形成多堆叠3D存储器件的示例性方法1000的流程图。在图6A-6C和图10中所描绘的3D存储器件的示例包括在图1A-1C中所描绘的3D存储器件100。将一起描述图6A-6C和图10。应当理解，在方法1000中所示的操作不是详尽的，并且能够在任何所图示的操作之前、之后或之间执行其他操作。此外，所述操作中的一些操作可以同时地执行，或者以与图10中所示不同的次序来执行。
参照图10，方法1000开始于操作1002，其中半导体器件被形成在第一衬底上。在一些实施例中，所述半导体器件包括外围器件层。在一些实施例中，所述半导体器件包括垂直地延伸通过存储器堆叠体的沟道结构。根据一些实施例，在第一衬底上的半导体器件上方形成互连层。所述衬底能够是硅衬底。
如在图6A中所图示的，在第一硅衬底602上形成外围器件层604，并且在第一硅衬底602上的外围器件层604上方形成外围互连层606。用于形成外围器件层604和外围互连层606的制造过程基本上是类似于用于形成上文关于图5A所描述的对应物的那些过程，并且因此不再重复。
方法1000进行到操作1004，如在图10中所图示的，其中第一单晶硅层被从第二衬底(“供体衬底”)转移到第一衬底上的第一半导体器件上。在一些实施例中，为了转移第一单晶硅层，在第二衬底中形成异质界面，例如，通过将诸如氢的掺杂剂注入到第二衬底中。在一些实施例中，为了转移第一单晶硅层，第二衬底和第一衬底以面对面的方式键合。在一些实施例中，为了转移第一单晶硅层，第一单晶硅层沿着第二衬底中的异质界面从第二衬底分离，以留下第一单晶硅层。
如在图6A中所图示的，使用去键合过程将第一单晶硅层610从第二衬底(未示出)转移到外围互连层606上，导致在第一单晶硅层610与外围互连层606之间的第一键合界面608。用于形成和转移第一单晶硅层610的制造过程基本上类似于用于形成上文结合图6所描述的对应物的那些过程，并且因此不再重复。
方法1000进行到操作1006，如在图10中所图示的，其中形成垂直地延伸通过第一单晶硅层上方的存储器堆叠体的沟道结构。所述存储器堆叠体能够包括交错的导体层和电介质层。根据一些实施例，所述沟道结构包括延伸到第一单晶硅层中并且包括单晶硅的下插塞。在一些实施例中，为了形成存储器堆叠体，在第一单晶硅层上形成包括交错的牺牲层和电介质层的电介质堆叠体，并且通过利用导体层替换电介质堆叠体中的牺牲层来形成存储器堆叠体。例如，可以蚀刻垂直地延伸通过电介质堆叠体的缝隙开口，在电介质堆叠体中的牺牲层可以通过缝隙开口利用导体层来替换，并且间隔体和导体层可以随后被沉积到缝隙开口中。在一些实施例中，为了形成沟道结构，将沟道孔蚀刻通过电介质堆叠体并且进入到第一单晶硅层中，下插塞从第一单晶硅外延地生长到沟道孔的底部，并且随后沿着沟道孔的侧壁并且在下插塞上方沉积存储器膜和半导体沟道。
如在图6A中所图示的，在第一单晶硅层610上形成包括交错的导体层和电介质层的存储器堆叠612。能够形成垂直地延伸通过存储器堆叠612的沟道结构614。用于形成存储器堆叠612、沟道结构614以及诸如缝隙结构和TAC的其他部件的制造过程基本上类似于用于形成上文关于图5D所描述的对应物的那些过程，并且因此不再重复。
方法1000进行到操作1008，如在图10中所图示的，其中互连层被形成在存储器堆叠体上方。所述互连层能够包括被电连接到沟道结构的位线。如在图6A中所图示的，阵列互连层616被形成在存储器堆叠612上方。阵列互连层616能够包括一个或多个ILD层以及其中的互连，包括位线618，其使用多个过程来形成。例如，所述互连能够包括通过一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD、电镀、无电镀或者其任何组合)沉积的导电材料。所述ILD层能够包括通过一种或多种薄膜沉积过程(包括但不限于CVD、PVD、ALD或者其任何组合)沉积的电介质材料。在一些实施例中，钝化层619(例如，ILD层)被形成在阵列互连层616的位线618上，如在图6A中所示的。在一些实施例中，阵列互连层616不包括位线618上的钝化层619。
方法1000进行到操作1010，如在图10中所图示的，其中第二单晶硅层被从第二衬底转移到第一互连层上。从其转移第二单晶硅层的供体衬底可以是与从其转移第一单晶硅层的衬底相同的衬底或不同的供体衬底。如在图6B中所图示的，在第二硅衬底622中形成第二单晶硅层624并且使用去键合过程将其转移到阵列互连层616上，导致在第二单晶硅层624与阵列互连层之间的第二键合界面620。在一些实施例中，第二单晶硅层624被形成在钝化层619上，如在图6B中所示的。在一些实施例中，第二单晶硅层624被直接形成在位线618上，在其之间没有钝化层619。可以使用离子注入和/或热扩散在第二单晶硅层624中形成阱。用于形成和转移第二单晶硅层624的制造过程基本上类似于用于形成上文关于图5B和图5C所描述的对应物的那些过程，并且因此不再重复。
方法1000进行到操作1012，如在图10中所图示的，其中第二半导体器件被形成在第二单晶硅层上方。在一些实施例中，所述半导体器件包括外围器件层。在一些实施例中，所述半导体器件包括垂直地延伸通过存储器堆叠体的沟道结构。
如在图6C中所图示的，在第二单晶硅层624上形成包括交错的导体层和电介质层的存储器堆叠体626。能够形成垂直地延伸通过存储器堆叠体626的沟道结构632。用于形成存储器堆叠体626、沟道结构632以及诸如缝隙结构和TAC的其他部件的制造过程基本上类似于用于形成上文关于图5D所描述的对应物的制造过程，并且因此不再重复。如在图6C中所图示的，阵列互连层628被形成在存储器堆叠体626上方。阵列互连层628能够包括一个或多个ILD层以及其中的互连，包括位线630，其使用多个过程来形成。用于形成阵列互连层628的制造过程基本上类似于用于形成上文关于图6A所描述的对应物的制造过程，并且因此不再重复。
应当理解，能够连续地重复上述用于转移单晶硅层并且在单晶硅层上形成存储器堆叠体和沟道结构的制造过程，以增加在多堆叠3D存储器件中的存储器堆叠体的数量。
根据本公开的一个方面，一种3D存储器件，包括：衬底，在所述衬底上方的第一单晶硅层，在所述第一单晶硅层上方的第一存储器堆叠体，垂直地延伸通过所述第一存储器堆叠体的第一沟道结构，并且在所述第一存储器堆叠体上方的第一互连层。所述第一存储器堆叠体包括第一多个交错的导体层和电介质层。所述第一沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的第一下插塞。所述第一互连层包括被电连接到所述第一沟道结构的第一位线。
在一些实施例中，所述第一堆栈间插塞的厚度处在约1μm与约100μm之间。
在一些实施例中，所述第一单晶硅层至少沿着所述第一存储器堆叠体的宽度横向地延伸。
在一些实施例中，所述3D存储器件还包括在所述衬底与所述第一单晶硅层之间的第一键合界面。
在一些实施例中，所述第一下插塞从所述第一单晶硅层外延地生长。
在一些实施例中，所述第一沟道结构包括：包括多晶硅的第一上插塞以及沿着所述第一沟道结构的侧壁的第一存储器膜和第一半导体沟道。根据一些实施例，所述第一半导体沟道处在所述第一上插塞与所述第一下插塞之间并且分别与其相接触。
在一些实施例中，所述3D存储器件还包括垂直地延伸通过所述第一存储器堆叠体到所述第一单晶硅层的缝隙结构。
在一些实施例中，所述3D存储器件还包括垂直地处在所述衬底与所述第一单晶硅层之间并且被电连接到所述第一位线的外围器件层。
在一些实施例中，所述3D存储器件还包括垂直地延伸通过所述第一存储器堆叠体并且被电连接到所述外围器件层的阵列触点(TAC)。
在一些实施例中，所述3D存储器件还包括在所述第一互连层上方并且被电连接到所述第一位线的外围器件层。
在一些实施例中，所述3D存储器件还包括在所述第一单晶硅层上并且在所述第一存储器堆叠体旁边并且被电连接到所述第一位线的外围器件层。
在一些实施例中，所述3D存储器件还包括在所述第一互连层上方的第二单晶硅层、在所述第二单晶硅层上方的第二存储器堆叠体、垂直地延伸通过所述第二存储器堆叠体的第二沟道结构，以及在所述第二存储器堆叠体上方的第二互连层。在一些实施例中，所述第二存储器堆叠体包括第二多个交错的导体层和电介质层，所述第二沟道包括延伸到所述第二单晶硅层中并且包括单晶硅的第二下插塞，并且所述第二互连层包括被电连接到所述第二沟道结构的第二位线。
在一些实施例中，所述3D存储器件还包括在所述第一互连层与所述第二单晶硅层之间的第二键合界面。
在一些实施例中，所述第二单晶硅层被直接设置在所述第一位线上。在一些实施例中，所述第二单晶硅层包括在所述第一互连层与所述第二存储器堆叠体之间的阱。
根据本公开的另一方面，一种3D存储器件，包括：衬底，在所述衬底上方的第一存储器堆叠体，垂直地延伸通过所述第一存储器堆叠体的第一沟道结构，在所述第一存储器堆叠体上方的第一互连层，直接在所述第一位线上的单晶硅层，在所述单晶硅层上方的第二存储器堆叠体，垂直地延伸通过所述第二存储器堆叠体的第二沟道结构，以及在所述第二存储器堆叠体上方的第二互连层。所述第一存储器堆叠体包括第一多个交错的导体层和电介质层。所述第一互连层包括被电连接到所述第一沟道结构的第一位线。所述第二存储器堆叠体包括第二多个交错的导体层和电介质层。所述第二沟道结构包括延伸到所述单晶硅层中并且包括单晶硅的下插塞。所述第二互连层包括被电连接到所述第二沟道结构的第二位线。
在一些实施例中，所述3D存储器件还包括垂直地处在所述衬底与所述第一存储器堆叠体之间并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
在一些实施例中，所述3D存储器件还包括在所述第二互连层上方并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
在一些实施例中，所述3D存储器件还包括在所述单晶硅层上并且在所述第二存储器堆叠体旁边并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
在一些实施例中，所述3D存储器件还包括在所述衬底与所述第一存储器堆叠体之间的单晶硅层。根据一些实施例，所述第一沟道结构包括延伸到另一单晶硅层中并且包括单晶硅的另一下插塞。
在一些实施例中，所述3D存储器件还包括在所述第一互连层与所述单晶硅层之间的键合界面以及在所述衬底与所述另一单晶硅层之间的另一键合界面。
在一些实施例中，所述单晶硅层包括处在所述第一互连层与所述第二互连层之间的阱。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。第一半导体器件被形成在第一衬底上。第一单晶硅层被从第二衬底转移到所述第一衬底上的所述第一半导体器件上。包括交错的牺牲层和电介质层的电介质堆叠体被形成在所述单晶硅层上。形成垂直地延伸通过所述电介质堆叠体的沟道结构。所述沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的下插塞。包括交错的导体层和电介质层的存储器堆叠体是通过利用导体层替换所述电介质堆叠体中的牺牲层而形成的。形成在存储器堆叠体上方并且包括被电连接到所述沟道结构的位线的互连层。
在一些实施例中，为了从所述第二衬底转移所述第一单晶硅层，在所述第二衬底中形成异质界面，所述第二衬底和所述第一衬底以面对面的方式键合，并且所述第一单晶硅沿着所述第二衬底中的所述异质界面从所述第二衬底分离以留下所述第一单晶硅层。
在一些实施例中，所述键合包括硅-电介质键合。
在一些实施例中，为了在所述第二衬底中形成异质界面，掺杂剂被注入到所述第二衬底中。在一些实施例中，所述掺杂剂包括氢。
在一些实施例中，所述第一单晶硅层的厚度处在约1μm与约100μm之间。
在一些实施例中，为了形成所述沟道结构，沟道孔被蚀刻通过所述电介质堆叠体并且进入到所述第一单晶硅层中，所述下插塞从所述第一单晶硅层外延地生长到所述沟道孔的底部部分中，并且存储器膜和半导体沟道随后沿着所述沟道孔的侧壁并且在所述下插塞上方沉积。
在一些实施例中，为了形成存储器堆叠体，对垂直地延伸通过所述电介质堆叠体的缝隙开口进行蚀刻，通过所述缝隙开口利用所述导体层来替换在所述电介质堆叠体中的所述牺牲层，并且间隔体和导体层随后被沉积到所述缝隙开口中。
在一些实施例中，所述第一半导体器件包括外围器件或者垂直地延伸通过另一存储器堆叠体的另一沟道结构。
在一些实施例中，第二单晶硅层被从所述第二彻底转移到所述第一衬底上方的互连层上，并且在所述第二单晶硅层上方形成第二半导体器件。
在一些实施例中，所述第二半导体器件包括外围器件或者垂直地延伸通过另一存储器堆叠体的另一沟道结构。
在一些实施例中，所述第二半导体器件被直接形成在所述位线上。
在一些实施例中，在形成所述第二半导体器件之前，在所述第二半导体器件与所述位线之间形成层间电介质(ILD)层。
对具体实施例的前述描述将揭示本公开的一般性质，他人能够通过应用本领域技术范围内的知识容易地修改和/或调整对这样的特定实施例的各种应用，而无需过多的实验，而不背离本公开的一般概念。因此，基于在本文中给出的教导和指导，这样的调整和修改旨在落入所公开的实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上文已经借助于示出特定功能以及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，在本文中已经任意定义了这些功能构建块的边界。可以定义备选边界，只要适当地执行指定的功能以及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本公开的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应当受到任何上述示例性实施例的限制，而应当仅根据所附权利要求以及其等同物来限定。

Claims (35)

1.一种三维(3D)存储器件，包括：
衬底；
在所述衬底上方的第一单晶硅层；
在所述第一单晶硅层上方的包括第一多个交错的导体层和电介质层的第一存储器堆叠体；
垂直地延伸通过所述第一存储器堆叠体的第一沟道结构，所述第一沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的第一下插塞；以及
在所述第一存储器堆叠体上方并且包括被电连接到所述第一沟道结构的第一位线的第一互连层。
2.根据权利要求1所述的3D存储器件，其中，所述第一单晶硅层的厚度处在约1μm与约100μm之间。
3.根据权利要求1或2所述的3D存储器件，其中，所述第一单晶硅层至少沿着所述第一存储器堆叠体的宽度横向地延伸。
4.根据权利要求1-3中的任一项所述的3D存储器件，还包括处在所述衬底与所述第一单晶硅层之间的第一键合界面。
5.根据权利要求1-4中的任一项所述的3D存储器件，其中，所述第一下插塞从所述第一单晶硅层外延地生长。
6.根据权利要求1-5中的任一项所述的3D存储器件，其中：
所述第一沟道结构包括：包括多晶硅的第一上插塞，以及沿着所述第一沟道结构的侧壁的第一存储器膜和第一半导体沟道；并且
所述第一半导体沟道处在所述第一上插塞与所述第一下插塞之间并且分别与所述第一上插塞和所述第一下插塞相接触。
7.根据权利要求1-6中的任一项所述的3D存储器件，还包括垂直地延伸通过所述第一存储器堆叠体到所述第一单晶硅层的缝隙结构。
8.根据权利要求1-7中的任一项所述的3D存储器件，还包括垂直地处在所述衬底与所述第一单晶硅层之间并且被电连接到所述第一位线的外围器件层。
9.根据权利要求8所述的3D存储器件，还包括垂直地延伸通过所述第一存储器堆叠体并且被电连接到所述外围器件层的贯通阵列触点(TAC)。
10.根据权利要求1-7中的任一项所述的3D存储器件，还包括在所述第一互连层上方并且被电连接到所述第一位线的外围器件层。
11.根据权利要求1-7中的任一项所述的3D存储器件，还包括在所述第一单晶硅层上并且在所述第一存储器堆叠体旁边并且被电连接到所述第一位线的外围器件层。
12.根据权利要求1-11中的任一项所述的3D存储器件，还包括：
在所述第一互连层上方的第二单晶硅层；
在所述第二单晶硅层上方的包括第二多个交错的导体层和电介质层的第二存储器堆叠体；
垂直地延伸通过所述第二存储器堆叠体的第二沟道结构，所述第二沟道结构包括延伸到所述第二单晶硅层中并且包括单晶硅的第二下插塞；以及
在所述第二存储器堆叠体上方并且包括被电连接到所述第二沟道结构的第二位线的第二互连层。
13.根据权利要求12所述的3D存储器件，还包括处在所述第一互连层与所述第二单晶硅层之间的第二键合界面。
14.根据权利要求12或13所述的3D存储器件，其中，所述第二单晶硅层被直接设置在所述第一位线上。
15.根据权利要求14所述的3D存储器件，其中，所述第二单晶硅层包括处在所述第一互连层与所述第二存储器堆叠体之间的阱。
16.一种三维(3D)存储器件，包括：
衬底；
在所述衬底上方的包括第一多个交错的导体层和电介质层的第一存储器堆叠体；
垂直地延伸通过所述第一存储器堆叠体的第一沟道结构；
在所述第一存储器堆叠体上方并且包括被电连接到所述第一沟道结构的第一位线的第一互连层；
直接在所述第一位线上的单晶硅层；
在所述单晶硅层上方的包括第二多个交错的导体层和电介质层的第二存储器堆叠体；
垂直地延伸通过所述第二存储器堆叠体的第二沟道结构，所述第二沟道结构包括延伸到所述单晶硅层中并且包括单晶硅的下插塞；以及
在所述第二存储器堆叠体上方并且包括被电连接到所述第二沟道结构的第二位线的第二互连层。
17.根据权利要求16所述的3D存储器件，还包括垂直地处在所述衬底与所述第一存储器堆叠体之间并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
18.根据权利要求16所述的3D存储器件，还包括在所述第二互连层上方并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
19.根据权利要求16所述的3D存储器件，还包括在所述单晶硅层上并且在所述第二存储器堆叠体旁边并且分别被电连接到所述第一位线和所述第二位线的外围器件层。
20.根据权利要求16-19中的任一项所述的3D存储器件，还包括处在所述衬底与所述第一存储器堆叠体之间的另一单晶硅层，其中，所述第一沟道结构包括延伸到所述另一单晶硅层中并且包括单晶硅的另一下插塞。
21.根据权利要求20所述的3D存储器件，还包括处在所述第一互连层与所述单晶硅层之间的键合界面以及处在所述衬底与所述另一单晶硅层之间的另一键合界面。
22.根据权利要求16-21中的任一项所述的3D存储器件，其中，所述单晶硅层包括处在所述第一互连层与所述第二存储器堆叠体之间的阱。
23.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成第一半导体器件；
将第一单晶硅层从第二衬底转移到所述第一衬底上的所述第一半导体器件上；
在所述第一单晶硅层上形成包括交错的牺牲层和电介质层的电介质堆叠体；
形成垂直地延伸通过所述电介质堆叠体的沟道结构，所述沟道结构包括延伸到所述第一单晶硅层中并且包括单晶硅的下插塞；
通过利用所述导体层替换所述电介质堆叠体中的所述牺牲层来形成包括交错的导体层和所述电介质层的存储器堆叠体；以及
形成在所述存储器堆叠体上方并且包括被电连接到所述沟道结构的位线的互连层。
24.根据权利要求23所述的方法，其中，从所述第二衬底转移所述第一单晶硅层包括：
在所述第二衬底中形成异质界面；
以面对面的方式将所述第二衬底与所述第一衬底键合；并且
沿着所述第二衬底中的所述异质界面将所述第一单晶硅层从所述第二衬底分离以留下所述第一单晶硅层。
25.根据权利要求24所述的方法，其中，所述键合包括硅-电介质键合。
26.根据权利要求24或25所述的方法，其中，在所述第二衬底中形成所述异质界面包括将掺杂剂注入到所述第二衬底中。
27.根据权利要求26所述的方法，其中，所述掺杂剂包括氢。
28.根据权利要求23-27中的任一项所述的方法，其中，所述第一单晶硅层的厚度处在约1μm与约100μm之间。
29.根据权利要求23-28中的任一项所述的方法，其中，形成所述沟道结构包括：
蚀刻通过所述电介质堆叠体并且进入到所述第一单晶硅层中的沟道孔；
从所述第一单晶硅层向所述沟道孔的底部部分中外延地生长所述下插塞；并且
随后沿着所述沟道孔的侧壁并且在所述下插塞的上方沉积存储器膜和半导体沟道。
30.根据权利要求23-29中的任一项所述的方法，其中，形成所述存储器堆叠体包括：
蚀刻垂直地延伸通过所述电介质堆叠体的缝隙开口；
通过所述缝隙开口利用所述导体层来替换所述电介质堆叠体中的所述牺牲层；并且
随后将间隔体和导体层沉积到所述缝隙开口中。
31.根据权利要求23-30中的任一项所述的方法，其中，所述第一半导体器件包括外围器件或垂直地延伸通过另一存储器堆叠体的另一沟道结构。
32.根据权利要求23-31中的任一项所述的方法，还包括：
将第二单晶硅层从所述第二衬底转移到所述第一衬底上方的所述互连层上；并且
在所述第二单晶硅层上方形成第二半导体器件。
33.根据权利要求32所述的方法，其中，所述第二半导体器件包括外围器件或垂直地延伸通过另一存储器堆叠体的另一沟道结构。
34.根据权利要求32或33所述的方法，其中，所述第二半导体器件被直接形成在所述位线上。
35.根据权利要求32或33所述的方法，还包括在形成所述第二半导体器件之前在所述第二半导体器件与所述位线之间形成层间电介质(ILD)层。
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