CN112119497A - 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法 - Google Patents

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Abstract

公开了3D存储器件以及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：在平面图中的多个存储块；以及在平面图中横向地延伸以将存储块中的相邻存储块隔开的至少一个稳定结构。存储块中的每个存储块包括：存储堆叠体，其包括垂直地交错的导电层和第一电介质层；以及多个沟道结构，其各自垂直地延伸穿过存储堆叠体。稳定结构包括电介质堆叠体，电介质堆叠体包括垂直地交错的第二电介质层和第一电介质层。

Description

在存储块之间具有稳定结构的三维存储器件以及用于形成其 的方法
技术领域
本公开内容的各实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制进出存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件以及用于形成其的方法的实施例。
在一个示例中，一种3D存储器件包括：在平面图中的多个存储块；以及在所述平面图中横向地延伸以将所述存储块中的相邻存储块隔开的至少一个稳定结构。所述存储块中的每个存储块包括：存储堆叠体，其包括垂直地交错的导电层和第一电介质层；以及多个沟道结构，其各自垂直地延伸穿过所述存储堆叠体。所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第二电介质层和所述第一电介质层。
在另一示例中，一种3D存储器件，包括：在平面图中被布置在第一横向方向上的多个存储块；以及至少一个稳定结构，其各自在所述第一横向方向上在所述存储块中的相邻存储块之间。所述存储块中的每个存储块包括被布置在所述第一横向方向上的多个存储指以及具有“H”切口的至少一个缝隙结构，所述至少一个缝隙结构各自在所述第一横向方向上在所述存储指的相邻存储指之间。所述存储指中的每个存储指包括沟道结构的阵列。所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第一电介质层和第二电介质层。
在又一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括垂直地交错的第一电介质层和第二电介质层的电介质堆叠体。形成各自垂直地延伸穿过所述电介质堆叠体的多个沟道结构。形成垂直地延伸穿过所述电介质堆叠体的至少一个开口。穿过所述至少一个开口，通过用导电层替换所述第二电介质层的部分以形成包括所述电介质堆叠体的剩余部分的稳定结构，来用存储堆叠体替换所述电介质堆叠体的部分。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。
图1示出了在存储块之间具有缝隙结构的3D存储器件的截面的侧视图。
图2示出了在存储块之间具有缝隙结构的3D存储器件的截面的平面图。
图3A示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的示例性3D存储器件的截面的侧视图。
图3B示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的另一示例性3D存储器件的截面的侧视图。
图3C示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的又一示例性3D存储器件的截面的侧视图。
图3D示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的又一示例性3D存储器件的截面的侧视图。
图4示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的示例性3D存储器件的横截面的平面图。
图5A-5G示出了根据本公开内容的一些实施例的用于形成在存储块之间具有稳定结构的示例性3D存储器件的制造过程。
图6示出了根据本公开内容的一些实施例的用于形成在存储块之间具有稳定结构的示例性3D存储器件的方法的流程图。
将参照附图来描述本公开内容的各实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员而言将显而易见的是，本公开内容还可以用于各种其它应用中。
应注意的是，在说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确地描述，结合其它实施例来实现这样的特征、结构或特性将在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分地取决于上下文，如本文使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”或“该”之类的术语同样可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的其它因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有居间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有居间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式取向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
如本文所使用的，术语“衬底”是指在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下面或上覆结构之上延伸，或者可以具有小于下面或上覆结构的范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或者在顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着倾斜的表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连通道(VIA)触点)和一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的针对部件或工艺操作的特性或参数的期望或目标值、以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容差中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的横向表面。
在制造一些3D存储器件时，随着存储单元的层级增加，需要在硅衬底上沉积更多的薄膜(例如，氧化硅、氮化硅、多晶硅等)。例如，在3D NAND存储器件中，需要在阶梯区域、芯阵列区域和栅极线缝隙中填充更多的薄膜，这可能造成薄膜变形(当薄膜结构变得更加复杂时，尤其是在热工艺之后)。由于薄膜变形而导致的应力可能进一步造成整个晶圆的变形(例如，晶圆弯曲或翘曲)，从而降低了成品率。此外，横向地延伸穿过整个存储平面的缝隙结构(例如，栅极线缝隙(GLS))将存储平面分成单独的部分，这随着存储单元的层级不断增加而可能在结构上变得不稳定。
例如，如图1所示，3D存储器件100包括在键合界面106处键合的第一半导体结构102和第二半导体结构104。第一半导体结构102包括用于感测和控制3D存储器件100的操作的外围电路108。第二半导体结构104包括存储堆叠体114以及各自垂直地延伸穿过存储堆叠体114的沟道结构124的阵列。存储堆叠体114包括垂直地交错的导电层(用作栅电极/字线)和电介质层(栅极到栅极电介质)。第二半导体结构104还包括也各自垂直地延伸穿过存储堆叠体114的多个缝隙结构(用作正面源极触点，其作为阵列公共源极(ACS))。
如图2的平面图中所示，3D存储器件100的第二半导体结构104包括被缝隙结构130隔开的多个存储块202。注意的是，在图2中包括x轴和y轴以示出晶圆平面中的两个正交方向。x方向是字线方向，而y方向是位线方向。在y方向(例如，位线方向)上布置的相邻的存储块202被在x方向(例如，字线方向)上横向地延伸的相应的缝隙结构130隔开。在每个存储块202中，具有“H”切口205的缝隙结构130进一步将存储块202分成多个存储指204，这些存储指中的每个存储指包括沟道结构124的阵列。也就是说，在存储块202之间的缝隙结构130是穿过存储平面的连续结构，其切断相邻的存储块202之间的存储堆叠体114，而在存储块202内的存储指204之间的缝隙结构130包括一个或多个“H”切口205，这些切口205将相邻的存储指204之间的存储堆叠体114进行连接。缝隙结构130(具体地，在存储块202之间的连续结构)由于其在缝隙开口中的填充材料(例如，多晶硅和钨)而可能向3D存储器件100引入应力。此外，每个缝隙结构130的形成涉及对穿过形成存储堆叠体114的电介质堆叠体的深缝隙开口的蚀刻，并且缝隙开口还在字线方向上横向地延伸穿过第二半导体结构104的整个存储平面。在栅极替换工艺期间，缝隙开口用作用于引入蚀刻剂以去除电介质堆叠体的牺牲层的入口和通道(由虚线箭头指示)；由于大量的长缝隙开口穿过电介质堆叠体，所以电介质堆叠体可能变得不稳定。
此外，在一些3D NAND存储器件中，选择性地形成半导体插塞以围绕沟道结构的侧壁，例如，被称为侧壁选择性外延生长(SEG)。侧壁半导体插塞通常通过用侧壁半导体插塞替换在衬底和堆叠结构之间的牺牲层来形成，这涉及穿过缝隙开口的多次沉积和蚀刻工艺。然而，在制造侧壁半导体插塞时，一旦穿过缝隙开口完全地去除牺牲层，则仅有沟道结构和虚设沟道结构保留以稳定堆叠结构，从而增加了堆叠结构在用侧壁半导体插塞替换被去除的牺牲层(例如，在半导体层中)之前塌陷的可能性。
根据本公开内容的各个实施例提供了在存储块之间具有稳定结构以提高成品率的3D存储器件。可以用稳定结构来替换在存储块之间的缝隙结构(作为正面源极触点或绝缘结构)，稳定结构是电介质堆叠体中的在形成存储堆叠体时在栅极替换工艺期间没有被替换的剩余部分。例如，电介质堆叠体中的堆叠牺牲层的部分(例如，氮化硅层)可以在栅极替换工艺期间保持完好，以在栅极替换工艺期间支撑相邻的存储块，从而在制造期间使堆叠结构稳定。类似地，当用侧壁半导体插塞替换牺牲层时，牺牲层的部分可以保持完好(作为稳定结构的一部分)，以在形成侧壁半导体插塞时使电介质堆叠体稳定。此外，通过消除存储块之间的缝隙结构，可以减小缝隙开口的蚀刻负荷以进一步提高成品率，并且可以减小缝隙结构间距以减小管芯尺寸。
图3A示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的示例性3D存储器件300的截面的侧视图。在一些实施例中，3D存储器件300是键合芯片，根据一些实施例，其包括在其之间的键合界面306处键合的第一半导体结构302和第二半导体结构304。尽管在图3A中第一半导体结构302堆叠在第二半导体结构304之上，但是应理解的是，在其它示例中，第一半导体结构302和第二半导体结构304的相对位置可以颠倒，例如，第二半导体结构304堆叠在第一半导体结构302之上。根据第一半导体结构302和第二半导体结构304的相对位置，第一半导体结构302和第二半导体结构304中的一者可以包括用于封装的管芯衬底，其可以包括硅(例如，单晶硅(c-Si))、陶瓷、玻璃、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当的材料。
3D存储器件300的第一半导体结构302可以包括外围电路308以及在外围电路308上方的半导体层335。注意的是，在图3A中包括x、y和z轴，以示出3D存储器件300中的部件的空间关系。3D存储器件300的管芯衬底包括在x-y平面内横向地延伸的两个横向表面：在晶圆的正面上的前表面、以及在与晶圆的正面相对的背面上的后表面。x方向和y方向是晶圆平面中的两个正交方向：x方向是字线方向，而y方向是位线方向。z轴垂直于x轴和y轴两者。如本文所使用的，在z方向(垂直于x-y平面的垂直方向)上相对于半导体器件(例如，3D存储器件300)的管芯衬底来确定一个部件(例如，层或器件)是在半导体器件的另一部件(例如，层或器件)“上”、“上方”还是“下方”(当该管芯衬底在z方向上位于半导体器件的最低平面中时)。在整个本公开内容中应用了用于描述空间关系的相同概念。应理解的是，当第一半导体结构302和第二半导体结构304的相对位置颠倒时，3D存储器件300中的部件的空间关系可以相应地改变。
在一些实施例中，外围电路308被配置为控制和感测3D存储器件300。外围电路108可以是用于促进3D存储器件300的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者该电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路308可以包括在半导体层335(例如，减薄硅衬底)“上”形成的晶体管，其中，在半导体层335中(例如，在半导体层335的底表面上方)和/或直接在半导体层335上形成这些晶体管的全部或部分。也可以在半导体层335中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，晶体管是高速的且具有先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。应理解的是，在一些实施例中，外围电路308还可以包括与先进逻辑工艺兼容的任何其它电路，包括逻辑电路(例如，处理器和可编程逻辑器件(PLD))或存储器电路(例如，静态随机存取存储器(SRAM))。
在一些实施例中，3D存储器件300的第一半导体结构302还包括在半导体层335上方的电介质层337和钝化层339。根据一些实施例，电介质层337和钝化层339是3D存储器件300的最顶层，以电隔离并且保护3D存储器件300的下面的部件。第一半导体结构302还可以包括在电介质层337上方的用于引线键合和/或与中介层键合的接触焊盘341。在一些实施例中，第一半导体结构302还包括触点345(例如，贯穿硅触点(TSC))，其在垂直方向上延伸穿过半导体层335和电介质层337以与3D存储器件300的接触焊盘341接触。
在一些实施例中，3D存储器件300的第一半导体结构302还包括在外围电路108下方的互连层(未示出)，以向外围电路308传送电信号以及从外围电路308传送电信号。互连层可以包括多个互连(本文中也被称为“触点”)，其包括横向互连线和垂直互连通道(VIA)触点。如本文所使用的，术语“互连”可以广义地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可以包括互连线和VIA触点可以形成在其中的一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层”)。也就是说，互连层可以包括在多个ILD层中的互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图3A所示，3D存储器件300的第一半导体结构302还可以包括在键合界面306处并且在互连层和外围电路308下方的键合层310。键合层310可以包括多个键合触点以及将键合触点电隔离的电介质。键合触点可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层310的其余区域可以利用电介质来形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层310中的键合触点和周围电介质可以用于混合键合。
类似地，如图3A所示，3D存储器件300的第二半导体结构304也可以包括在键合界面306处并且在第一半导体结构302的键合层310下方的键合层312。键合层312可以包括多个键合触点以及将键合触点电隔离的电介质。键合层312中的键合触点和周围电介质可以用于在键合界面306处与键合层310的混合键合。如下文详细描述的，第一半导体结构302可以在键合界面306处以面对面的方式被键合在第二半导体结构304的顶部上。在一些实施例中，作为混合键合(也被称为“金属/电介质混合键合”)的结果，键合界面306被设置在键合层310和312之间，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂之类的中间层)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面306是键合层312和310相遇并且键合的位置。在实践中，键合界面306可以是具有特定厚度的层，其包括第一半导体结构302的键合层310的底表面和第二半导体结构304的键合层312的顶表面。
在一些实施例中，3D存储器件300的第二半导体结构304还包括在键合层312下方的互连层(未示出)以传送电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括互连线和VIA触点可以形成在其中的一个或多个ILD层。互连层中的互连线和VIA触点可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件300是NAND快闪存储器件，其中存储单元是以NAND存储器串阵列的形式提供的。如图3A所示，3D存储器件300的第二半导体结构304可以包括用作NAND存储器串阵列的沟道结构324的阵列。图4示出了根据本公开内容的一些实施例的在存储块之间具有稳定结构的示例性3D存储器件的截面的平面图。图4示出了根据一些实施例的、在图3A中所示的3D存储器件300的第二半导体结构304的AA平面处的截面的平面图的一个示例。
如图4所示，3D存储器件300的第二半导体结构304可以包括在平面图中在y方向(例如，位线方向)上布置的多个存储块402。在该平面图中，每个存储块402可以包括在y方向上布置的多个存储指404以及在y方向上各自在相邻的存储指404之间的多个缝隙结构330。每个存储指404可以包括沟道结构324的阵列。也就是说，根据一些实施例，存储块402包括多个沟道结构324，并且具有“H”切口405的至少一个缝隙结构330在x方向上(例如，字线方向)横向地延伸，以形成存储块402中的存储指404。也就是说，在存储块402内的存储指404之间的缝隙结构330可以包括一个或多个“H”切口405，切口405将在同一存储块402中的相邻的存储指204之间的存储堆叠体314连接。
与图2(在图2中，类似于存储指，相邻的存储块202也被缝隙结构130隔开)不同的是，在图4中，根据一些实施例，相邻的存储块402被稳定结构360隔开，稳定结构具有如下文详细描述的与缝隙结构330不同的结构。也就是说，3D存储器件300的第二半导体结构304还可以包括至少一个稳定结构360，其在平面图中在y方向(例如，位线方向)上各自在相邻的存储块402之间。在一些实施例中，在平面图中，每个稳定结构360在x方向(例如，字线方向)上横向地延伸以将相邻的存储块402隔开。
返回参考图3A，在稳定结构360外部(在图4中的每个存储块402中)，每个沟道结构324可以垂直地延伸穿过多个对，每个对包括堆叠导电层316和堆叠电介质层318。根据一些实施例，交错的堆叠导电层316和堆叠电介质层318形成每个存储器块402中的存储堆叠体314。也就是说，每个存储块402可以包括存储堆叠体314，其包括垂直地交错的堆叠导电层316和堆叠电介质层318。存储堆叠体314中的具有堆叠导电层316和堆叠电介质层318的对的数量(例如，32、64、96、128、160、192、224、256或更多)确定3D存储器件300中的存储单元的数量。应理解的是，在一些实施例中，存储堆叠体314可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储器堆栈。每个存储器堆栈中的具有堆叠导电层316和堆叠电介质层318的对的数量可以相同或不同。
存储堆叠体314可以包括多个交错的堆叠导电层316和堆叠电介质层318。存储堆叠体314中的堆叠导电层316和堆叠电介质层318可以在垂直方向上交替。换言之，除了在存储堆叠体314的顶部或底部的层之外，每个堆叠导电层316可以与在两侧的两个堆叠电介质层318邻接，并且每个堆叠电介质层318可以与在两侧的两个堆叠导电层316邻接。堆叠导电层316可以包括导电材料，其包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层316可以包括由粘合层和栅极电介质层围绕的栅电极(栅极线)。堆叠导电层316的栅电极可以作为字线横向地延伸，在存储堆叠体314的一个或多个阶梯结构处终止。堆叠电介质层318可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，堆叠导电层316包括金属(例如，W)，并且堆叠电介质层318包括氧化硅。
如图3A所示，根据一些实施例，在相邻的存储堆叠体314之间，稳定结构360包括在与存储堆叠体314相同的平面中的电介质堆叠体。稳定结构360的电介质堆叠体可以包括垂直地交错的堆叠电介质层362和堆叠电介质层318。如下文关于制造过程详细描述的，可以通过替换电介质堆叠体的部分来形成存储堆叠体314，并且电介质堆叠体的剩余部分可以变成3D存储器件300的第二半导体结构304中的稳定结构360的电介质堆叠体。也就是说，根据一些实施例，存储堆叠体314和稳定结构360的电介质堆叠体源于相同的电介质堆叠体。结果，诸如氧化硅层之类的每个堆叠电介质层318可以横向地延伸跨越稳定结构360和存储堆叠体314。也就是说，稳定结构360和存储堆叠体314中的共面的堆叠电介质层318可以是连续层，例如氧化硅层。稳定结构360的每个堆叠电介质层362可以是与存储堆叠体314中的堆叠导电层316中的相应的堆叠导电层共面的。在一些实施例中，稳定结构360的堆叠电介质层362与相邻的存储块314中的共面的堆叠导电层316接触。如下文关于制造过程详细描述的，可以通过替换电介质堆叠体中的堆叠牺牲层的部分来形成存储堆叠体314中的堆叠导电层316，并且堆叠牺牲层的剩余部分可以变为3D存储器件300的第二半导体结构304中的稳定结构360的堆叠电介质层362。
如图3A所示，在稳定结构360外部(在图4中的每个存储块402中)，3D存储器件300的第二半导体结构304还可以包括在存储堆叠体314下方的第一半导体层320以及在第一半导体层320下方并且与其接触的第二半导体层322。在一些实施例中，第一半导体层320和第二半导体层322中的每一者是N型掺杂半导体层，例如，掺杂有N型掺杂剂(例如，磷(P)或砷(As))的硅层。在一些实施例中，第二半导体层322是硅衬底中的N阱。根据一些实施例，第一半导体层320包括多晶硅，例如，N型掺杂多晶硅。
在一些实施例中，每个沟道结构324包括填充有半导体层(例如，作为半导体沟道328)和复合电介质层(例如，作为存储膜326)的沟道孔。在一些实施例中，半导体沟道328包括硅，例如，非晶硅、多晶硅或单晶硅。例如，半导体沟道328可以包括多晶硅。在一些实施例中，存储膜326是包括隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构324的剩余空间可以部分地或全部地用包括电介质材料(例如，氧化硅)的盖层和/或气隙填充。沟道结构324可以具有圆柱形(例如，柱形)。根据一些实施例，盖层、半导体沟道328、存储膜326的隧穿层、储存层和阻挡层从柱的中心朝向外表面径向地以该顺序布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜326可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构324还包括在沟道结构324的顶部部分中(例如，上端处)的沟道插塞。如本文所使用的，当管芯衬底位于3D存储器件300的最低平面中时，部件(例如，沟道结构324)的“上端”是在z方向上较远离管芯衬底的端部，而部件(例如，沟道结构324)的“下端”是在z方向上较靠近管芯衬底的端部。沟道插塞可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞用作NAND存储器串的漏极。
如图3A所示，每个沟道结构324可以垂直地延伸穿过存储堆叠体314的交错的堆叠导电层316和堆叠电介质层318以及第一半导体层320(例如N型掺杂多晶硅层)。在一些实施例中，第一半导体层320围绕沟道结构324的部分，并且与包括多晶硅的半导体沟道328接触。也就是说，根据一些实施例，存储膜326在沟道结构324的邻接第一半导体层320的部分处断开，从而暴露半导体沟道328以与周围的第一半导体层320接触。结果，围绕并且接触半导体沟道328的第一半导体层320可以用作沟道结构324的“侧壁半导体插塞”。在一些实施例中，每个沟道结构324可以进一步垂直地延伸进入第二半导体层322(例如，N型掺杂多晶硅或单晶硅层)中。也就是说，根据一些实施例，每个沟道结构324垂直地延伸穿过存储堆叠体314进入N型掺杂半导体层(包括第一半导体层320和第二半导体层322)中。在一些实施例中，第一半导体层320和第二半导体层322中的每一者是N型掺杂半导体层，以使得实现用于擦除操作的栅极诱导-漏极-泄漏(GIDL)辅助的体偏置。在NAND存储器串的源极选择栅极周围的GIDL可以产生进入NAND存储器串的空穴电流，以提升用于擦除操作的体电势。
应理解的是，第一半导体层320和第二半导体层322示出了可以用于3D存储器件300的第二半导体结构304的半导体层的一个示例。在更一般的情况下，3D存储器件300的第二半导体结构304可以包括具有一个或多个掺杂硅层(例如，掺杂多晶硅层和/或掺杂单晶硅层)的半导体层。此外，该半导体层中的掺杂硅层的数量以及该半导体层中的每个硅层的掺杂类型不受以上关于图3A的示例限制，并且在其它示例中可以变化。例如，第三半导体层(未示出)可以形成在第一半导体层320上方并且与第一半导体层320接触，即，垂直地在第一半导体层320和存储堆叠体314之间。还应理解的是，沟道结构324相对于半导体层的相对位置不受以上关于图3A的示例限制，并且在其它示例中可以变化。在更一般的情况下，不管每个沟道结构324的端部相对于半导体层中的每个掺杂硅层的相对位置如何，该沟道结构324都可以垂直地延伸穿过存储堆叠体314进入该半导体层中。还应理解的是，由3D存储器件300执行的擦除操作不限于以上关于图3A的示例中的GIDL擦除，并且可以是P阱主体擦除操作或者基于半导体层的不同配置(例如，半导体层中的每个掺杂硅层的掺杂类型)的任何其它适当的擦除操作。
如图3A所示，稳定结构360还可以包括在稳定结构360的电介质堆叠体下方的残留牺牲层364和残留停止层366。在一些实施例中，残留停止层366被设置在第二半导体层322上，并且残留牺牲层364被设置在残留停止层366上。残留停止层366可以在横向方向(例如，y方向)上与残留牺牲层364重叠。残留停止层366和残留牺牲层364中的每一者也可以在横向方向(例如，y方向)上与稳定结构360的电介质堆叠体重叠。在一些实施例中，稳定结构360的电介质堆叠体、残留停止层366和残留牺牲层364在横向方向(例如，y方向)上是彼此对齐的并且具有相同的横向尺寸(例如，在y方向上的宽度)。如下文关于制造过程详细描述的，可以通过替换牺牲层(和下面的停止层)的部分来形成第一半导体层320，并且牺牲层和停止层的剩余部分可以成为3D存储器件300的第二半导体结构304中的稳定结构360的残留牺牲层364和残留停止层366。结果，在一些实施例中，第一半导体层320是与残留牺牲层364和残留停止层366共面的。在一些实施例中，残留牺牲层364包括多晶硅或氮化硅，并且残留停止层366包括氧化硅。
应理解的是，在一些示例中，稳定结构360可以不包括残留停止层366，例如，其中，残留牺牲层364包括氮化硅或与第一半导体层的材料不同的任何其它适当的材料。在这些示例中，第一半导体层320可以是与残留牺牲层364共面的。还应理解的是，在一些示例中，稳定结构360可以包括在残留牺牲层364上的另一残留停止层(未示出)，例如，其中，在第一半导体层320和存储堆叠体314之间垂直地形成第三半导体层(未示出)。在这些示例中，第一半导体层320可以是与两个残留停止层和夹在两个残留停止层之间的残留牺牲层364共面的。
如图3A所示，3D存储器件300的第二半导体结构304还可以包括缝隙结构330，其各自垂直地延伸穿过存储堆叠体314的交错的堆叠导电层316和堆叠电介质层318。与进一步延伸穿过第一半导体层320的沟道结构324不同，根据一些实施例，缝隙结构330在第一半导体层320处停止。如图4所示，每个缝隙结构330还可以横向地延伸以将沟道结构324分成存储指404。也就是说，每个存储堆叠体314可以被缝隙结构330划分为多个存储指，使得沟道结构324的阵列可以被分成每个存储指404。应理解的是，缝隙结构330相对于第一半导体层320的相对位置不受以上关于图3A的示例限制，并且在其它示例中可以变化。例如，缝隙结构330可以进一步延伸进入第一半导体层320中。
在一些实施例中，每个缝隙结构330是绝缘结构，根据一些实施例，该绝缘结构在其中不包括任何触点(即，不用作源极触点)，并且因此不会将寄生电容和泄漏电流引入堆叠导电层316(包括字线)。在一些实施例中，每个缝隙结构330包括填充有一种或多种电介质材料的开口(例如，缝隙开口)，这些电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。应理解的是，在一些示例中，缝隙结构330可以是具有导电部分(例如，包括W、多晶硅和/或氮化钛(TiN))和间隙壁(例如，包括电介质)的正面源极触点，例如类似于在图1中所示的缝隙结构130。然而，在图3A和4中，用于将存储块402内的存储指404隔开的缝隙结构330和用于将存储块402隔开的稳定结构360具有如上详细描述的不同结构。相反，图1和2中的3D存储器件100中的第二半导体结构104使用缝隙结构130来将存储指204以及存储块202隔开。也就是说，用存储块402之间的稳定结构360替换了存储块202之间的缝隙结构130。
返回参考图3A，3D存储器件300可以包括在存储堆叠体314下方并且与第二半导体层322接触的背面源极触点332。源极触点332和存储堆叠体314可以被设置在第二半导体层322(例如，减薄衬底)的相对侧，并且因此被视为“背面”源极触点。在一些实施例中，源极触点332进一步延伸进入第二半导体层322中并且通过第二半导体层322电连接到第一半导体层320以及沟道结构324的半导体沟道328。源极触点332可以包括一个或多个导电层，例如被粘合层(例如，氮化钛(TiN))围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。
如图3A所示，3D存储器件300还可以包括BEOL互连层，其在第二半导体层322下方以用于焊盘输出，例如，在3D存储器件300和外部电路之间传送电信号。在一些实施例中，互连层包括在第二半导体层322下方的一个或多个ILD层334以及在ILD层334下方的再分布层336。再分布层336可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施例中，互连层还包括钝化层338，作为用于钝化和保护3D存储器件300的最外层。
在一些实施例中，3D存储器件300的第二半导体结构304还包括延伸穿过第二半导体层322和ILD层334的触点342(例如，TSC)。在一些实施例中，3D存储器件300还包括外围触点346，其在存储堆叠体314外部垂直地延伸到第二半导体层322。在一些实施例中，外围触点346在触点342上方并且与其接触，使得第一半导体层320至少通过第二半导体层322、源极触点332、再分布层336、触点342和外围触点346电连接到第一半导体结构302中的外围电路308。
图3B示出了根据本公开内容的一些实施例的在存储块402之间具有稳定结构360的另一示例性3D存储器件303的截面的侧视图。根据一些实施例，3D存储器件303类似于图3A中的3D存储器件300，除了在第一半导体结构302中的电介质层337上方的接触焊盘341被替换为在第二半导体结构304中的ILD层334下方的接触焊盘340之外。如图3B所示，第二半导体结构304还可以包括触点344(例如，TSC)，其垂直地延伸穿过第二半导体层322和ILD层334以与接触焊盘340接触。应理解的是，为了便于描述，不再重复3D存储器件303和300两者中的其它相同结构的细节。
图3C示出了根据本公开内容的一些实施例的在存储块402之间具有稳定结构360的又一示例性3D存储器件305的截面的侧视图。根据一些实施例，3D存储器件305类似于图3A中的3D存储器件300，除了3D存储器件100中的背面源极触点332被替换为3D存储器件305中的正面源极触点347之外。如图3C所示，源极触点347可以被设置在第二半导体层322上方并且与其接触。也就是说，源极触点347和存储堆叠体314可以被设置在第二半导体层322(例如，减薄衬底)的相同侧(例如，正面)。应理解的是，为了便于描述，不再重复3D存储器件305和300两者中的其它相同结构的细节。
图3D示出了根据本公开内容的一些实施例的在存储块402之间具有稳定结构360的又一示例性3D存储器件307的截面的侧视图。根据一些实施例，3D存储器件307类似于图3C中的3D存储器件305，除了在第一半导体结构302中的电介质层337上方的接触焊盘341被替换为在第二半导体结构304中的ILD层334下方的接触焊盘340之外。如图3D所示，第二半导体结构304还可以包括触点344(例如，TSC)，其垂直地延伸穿过第二半导体层322和ILD层334以与接触焊盘340接触。应理解的是，为了便于描述，不再重复3D存储器件307和305两者中的其它相同结构的细节。
图5A-5G示出了根据本公开内容的一些实施例的用于形成在存储块之间具有稳定结构的示例性3D存储器件的制造过程。图6示出了根据本公开内容的一些实施例的用于形成在存储块之间具有稳定结构的示例性3D存储器件的方法600的流程图。在图5A-5G和6中描绘的3D存储器件的示例包括在图3A-3D中描绘的3D存储器件300、303、305和307。将一起描述图5A-5G和6。应理解的是，在方法600中示出的操作不是详尽的，并且其它操作也可以在任何所示的操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与在图6中所示的不同顺序来执行。
参考图6，方法600在操作602处开始，在操作602中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图5G所示，使用多个工艺在硅衬底550上形成多个晶体管，多个工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底550中形成掺杂区(未示出)，其例如用作晶体管的源极区和/或漏极区。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在硅衬底550中形成隔离区(例如，STI)。晶体管可以形成在硅衬底550上的外围电路552。
如图5G所示，在外围电路552上方形成键合层548。键合层548包括电连接到外围电路552的键合触点。为了形成键合层548，使用一种或多种薄膜沉积工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)，来形成穿过ILD层的键合触点。
如图6所示，方法600进行到操作604，在操作604中，依次形成在第二衬底上的停止层以及在停止层上的牺牲层。牺牲层可以包括多晶硅或氮化硅，并且停止层可以包括氧化硅。在一些实施例中，在第二衬底的顶部部分中形成诸如N阱的半导体层。
如图5A所示，在硅衬底502的顶部部分中形成半导体层504。半导体层504可以包括在P型硅衬底502中的N阱。可以通过使用离子注入和/或热扩散将N型掺杂剂(例如，P或As)掺杂到P型硅衬底502中，来形成半导体层504。如图5A所示，通过在半导体层504上沉积电介质材料(例如，氧化硅、热氧化或不同于半导体层504和牺牲层506的材料的任何适当的材料)，来在硅衬底502的半导体层504上形成停止层505。在一些实施例中，然后在停止层505上形成牺牲层506。可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积稍后可以被选择性地去除的多晶硅、氮化硅或任何其它适当的牺牲材料(例如，碳)，来形成牺牲层506。
如图6所示，方法600进行到操作606，在操作606中，在牺牲层上方形成包括垂直地交错的第一电介质层和第二电介质层的电介质堆叠体。第一电介质层可以包括氧化硅，并且第二电介质层可以包括氮化硅。在一些实施例中，为了形成电介质堆叠体，将第一电介质层和第二电介质层交替地沉积在牺牲层上。
如图5A所示，在牺牲层506上形成包括多对的第一电介质层510和第二电介质层512的电介质堆叠体508。根据一些实施例，电介质堆叠体508包括垂直地交错的第一电介质层510和第二电介质层512。可以在硅衬底502上方的牺牲层506上交替地沉积第一电介质层510和第二电介质层512，以形成电介质堆叠体508。在一些实施例中，每个第一电介质层510包括氧化硅层，并且每个第二电介质层512包括氮化硅层。可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质堆叠体508。如图5A所示，可以在电介质堆叠体508的边缘上形成阶梯结构。可以通过朝向硅衬底502对电介质堆叠体508的电介质层对执行多个所谓的“修整-蚀刻”循环来形成阶梯结构。由于被施加到电介质堆叠体508的电介质层对的重复的修整-蚀刻循环，电介质堆叠体508可以具有一个或多个倾斜的边缘以及比底部电介质层对要短的顶部电介质层对，如图5A所示。尽管未示出，但是应理解的是，在一些示例中，在形成电介质堆叠体508之前，可以使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来在牺牲层506上依次形成另一停止层(例如，氧化硅层)和另一半导体层(例如，多晶硅层)。
如图6所示，方法600进行到操作608，在操作608中，形成各自垂直地延伸穿过电介质堆叠体和牺牲层的多个沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠体和牺牲层的沟道孔，并且在沟道孔的侧壁之上依次形成存储膜和半导体沟道。
如图5B所示，沟道孔是垂直地延伸穿过电介质堆叠体508、牺牲层506和停止层505进入半导体层504的开口。在一些实施例中，形成多个开口，使得每个开口成为用于在稍后的工艺中生长单独的沟道结构514的位置。在一些实施例中，用于形成沟道结构514的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。如图5B所示，存储膜516(包括阻挡层、储存层和隧穿层)和半导体沟道518是沿着沟道孔的侧壁和底表面按该顺序依次形成的。在一些实施例中，首先沿着沟道孔的侧壁和底表面沉积存储膜516，并且然后在存储膜516之上沉积半导体沟道518。使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)，按该顺序依次沉积阻挡层、储存层和隧穿层，以形成存储膜516。然后，可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)，在存储膜516的隧穿层之上沉积半导体材料(例如，多晶硅)，从而形成半导体沟道518。在一些实施例中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜516和半导体沟道518。
如图6所示，方法600进行到操作610，在操作610中，形成垂直地延伸穿过电介质堆叠体的至少一个开口。在一些实施例中，从至少一个开口暴露牺牲层的部分。在一些实施例中，至少一个开口包括横向地延伸的至少一个缝隙。
如图5B所示，缝隙开口520是垂直地延伸穿过电介质堆叠体508并且暴露牺牲层506的部分的开口。在一些实施例中，用于形成缝隙开口520的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，缝隙开口520进一步延伸进入牺牲层506的顶部部分中。穿过电介质堆叠体508的蚀刻工艺可以不在牺牲层506的顶表面处停止，并且可以继续蚀刻牺牲层506的部分。与用于形成3D存储器件100的形成缝隙开口(与图2中的缝隙结构130相同的位置)的制造过程不同，如图4所示，根据一些实施例，在存储器指404之间形成缝隙开口(与缝隙结构330相同的位置)，而不是存储器块402之间形成缝隙开口。通过去除存储块402之间的缝隙开口，可以减少总缝隙开口的蚀刻负荷，以提高成品率。
如图6所示，方法600进行到操作612，在操作612中，穿过至少一个开口，用半导体层来替换牺牲层的部分和停止层的部分。在一些实施例中，为了用半导体层替换牺牲层的部分和停止层的部分，穿过至少一个开口依次蚀刻牺牲层的部分和停止层的部分以形成空腔，使牺牲层和停止层的剩余部分是完好的，并且穿过至少一个开口将半导体层沉积到空腔中。
如图5C所示，通过湿法蚀刻去除(在图5B中所示的)牺牲层506的部分以形成空腔522，使牺牲层506的剩余部分507是完好的。在一些实施例中，通过穿过缝隙开口520施加湿法蚀刻剂来对牺牲层506的部分进行湿法蚀刻，其可以被垂直地在牺牲层506和半导体层504之间的停止层505停止。也就是说，根据一些实施例，对牺牲层506的蚀刻不影响半导体层504。湿法蚀刻剂可以包括用于蚀刻包括氮化硅的牺牲层506的磷酸、或者用于蚀刻包括多晶硅的牺牲层506的四甲基氢氧化铵(TMAH)。在一些实施例中，控制蚀刻速率和/或蚀刻时间以仅去除牺牲层506的部分，使牺牲层506的剩余部分507是完好的。在一些实施例中，在蚀刻牺牲层506之前，沿着缝隙开口520的侧壁形成间隙壁(未示出)。可以通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将电介质材料(例如，氮化硅、氧化硅和氮化硅)沉积到缝隙开口520中，来形成间隙壁。
如图4所示，可以从缝隙开口(与缝隙结构330相同的位置)施加湿法蚀刻剂，以去除牺牲层506的在每个存储块402内的部分。通过控制蚀刻时间，湿法蚀刻剂不会一直行进到完全去除牺牲层506的在相邻的存储块402之间的部分，从而保留牺牲层506的在相邻的存储块402之间(例如，在稳定结构360的位置处)的剩余部分507。
如图5D所示，去除沟道结构514的存储膜516的在空腔522中暴露的部分，以暴露沟道结构514的半导体沟道518的邻接空腔522的部分。在一些实施例中，通过穿过缝隙开口520和空腔522施加蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)，来蚀刻阻挡层(例如，包括氧化硅)、储存层(例如，包括氮化硅)和隧道层(例如，包括氧化硅)的部分。蚀刻可以被沟道结构514的半导体沟道518停止。包括电介质材料的间隙壁还可以保护电介质堆叠体508免受对存储膜516的蚀刻，并且可以在与去除存储膜516的部分相同的步骤中被蚀刻剂去除。
如图5D所示，通过湿法蚀刻去除(在图5C中所示的)停止层505的部分，使停止层505的剩余部分509是完好的。在一些实施例中，通过与去除存储膜516的部分相同的步骤来对停止层505的部分进行湿法蚀刻。在一些实施例中，控制蚀刻速率和/或蚀刻时间以仅去除停止层505的部分，使停止层505的剩余部分509是完好的。结果，在蚀刻牺牲层506和停止层505之后，牺牲层506的剩余部分507和停止层505的剩余部分509可以保留在空腔522中，以在硅衬底502和电介质堆叠体508之间提供额外的支撑以稳定并且避免塌陷，从而增加成品率。
如图5E所示，形成在半导体层504上方并且与其接触的半导体层526。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)穿过缝隙开口520将多晶硅沉积到(在图5D中所示的)空腔522中，从而形成半导体层526。在一些实施例中，当沉积多晶硅以形成N型掺杂多晶硅层作为半导体层526时，执行对诸如P或As之类的N型掺杂剂的原位掺杂。根据一些实施例，半导体层526可以填充空腔522以与沟道结构514的半导体沟道518的被暴露部分接触。半导体层526也是与牺牲层506的剩余部分507和停止层505的剩余部分509共面的。在一些实施例中，空腔522被半导体层526完全地填充，使得半导体层526与牺牲层506的剩余部分507和停止层505的剩余部分509接触，如图5E所示。
如图6所示，方法600进行到操作614，在操作614中，穿过至少一个开口，通过用导电层替换第二电介质层的部分以形成包括电介质堆叠体的剩余部分的稳定结构，来用存储堆叠体替换电介质堆叠体的部分。在一些实施例中，为了用存储堆叠体替换电介质堆叠体的部分，穿过至少一个开口蚀刻第二电介质层的部分以形成凹部，使第二电介质层的剩余部分是完好的，并且穿过至少一个开口将导电层沉积到凹部中。在一些实施例中，在沉积导电层之后，导电层与第二电介质层的剩余部分相应地接触。在一些实施例中，在至少一个开口的两个开口之间横向地形成稳定结构。在一些实施例中，在稳定结构中，电介质堆叠体的剩余部分在牺牲层和停止层的剩余部分上方并且与其重叠。
如图5E所示，通过湿法蚀刻来去除(在图5D中所示的)第二电介质层512的部分以形成横向凹部527，使第二电介质层512的剩余部分513是完好的。在一些实施例中，通过穿过缝隙开口520施加湿法蚀刻剂来对第二电介质层512的部分进行湿法蚀刻，从而产生在第一电介质层510之间交错的横向凹部527。湿法蚀刻剂可以包括用于蚀刻包括氮化硅的第二电介质层512的磷酸。在一些实施例中，控制蚀刻速率和/或蚀刻时间以仅去除第二电介质层512的部分，使第二电介质层512的剩余部分513是完好的。在一些实施例中，控制蚀刻使得第二电介质层512的剩余部分在牺牲层506和停止层505的剩余部分507和509上方并且与其重叠。如图4所示，可以从缝隙开口(与缝隙结构330相同的位置)施加湿法蚀刻剂，以去除第二电介质层512的在每个存储块402内的部分。通过控制蚀刻时间，湿法蚀刻剂不会一直行进到完全去除第二电介质层512的在相邻的存储块402之间的部分，使得留下第二电介质层512的在相邻的存储块402之间的剩余部分513(例如，在稳定结构360的位置处)。
如图5F所示，穿过缝隙开口520将导电层528(包括栅电极和粘合层)沉积到(在图5E中所示的)横向凹部527中。在一些实施例中，在导电层528之前，将栅极电介质层沉积到横向凹部527中，使得导电层528被沉积在栅极电介质层上。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)来沉积导电层528，例如金属层。在一些实施例中，在沉积导电层528之后，导电层528完全地填充横向凹部527，并且因此与第二电介质层512的剩余部分513相应地接触。
结果，根据一些实施例，由此用在每个存储块(例如，图4中的402)中的包括垂直地交错的导电层528和第一电介质层510的存储堆叠体530替换了(在图5D中所示的)电介质堆叠体508的部分。根据一些实施例，由此形成各自垂直地延伸穿过存储堆叠体530和半导体层526进入半导体层504中的沟道结构514。根据一些实施例，由此同样在相邻的存储块(例如，图4中的402)之间形成稳定结构534，稳定结构534包括电介质堆叠体508的剩余部分，其包括垂直交错的第一电介质层510和第二电介质层512的剩余部分513。如图5F所示，可以在y方向(例如，位线方向)上在(在图5E所示的)两个缝隙开口520之间形成稳定结构534。稳定结构534还可以包括牺牲层506的剩余部分507和停止层505的剩余部分509，其在电介质堆叠体508的剩余部分下方并且与其重叠。在用于形成存储堆叠体530的栅极替换工艺期间，稳定结构534可以提供支撑以稳定并且避免塌陷，从而进一步提高成品率。
如图6所示，方法600进行到操作616，在操作616中，在至少一个开口中形成至少一个缝隙结构。如图5F所示，在(在图5E中所示的)缝隙开口520中形成垂直地延伸穿过存储堆叠体530的缝隙结构536，其在半导体层526的顶表面上停止。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)将电介质沉积到缝隙开口520中，从而形成缝隙结构536。应理解的是，尽管未示出，但是在一些示例中，可以通过将电介质(作为间隙壁)和导电材料(作为触点)沉积到缝隙开口520中来形成缝隙结构。
如图5F所示，在形成缝隙结构536之后，形成包括沟道局部触点和字线局部触点的局部触点以及外围触点538。可以通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来将电介质材料(例如，氧化硅或氮化硅)沉积在存储堆叠体530的顶部上，来在存储堆叠体530上形成局部电介质层。如图5F所示，在局部触点和外围触点538上方形成键合层546。键合层546包括电连接到局部触点和外围触点538的键合触点。为了形成键合层546，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来沉积ILD层，并且通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺、或其任何组合)，穿过ILD层来形成键合触点。
如图6所示，方法600进行到操作618，在操作618中，将第一衬底和第二衬底以面对面的方式键合。如图5G所示，将硅衬底302和形成在其上的部件(例如，外围电路552)上下翻转。根据一些实施例，将面朝下的键合层548与面朝上的键合层546键合，即以面对面的方式键合，从而在硅衬底502和550之间形成键合界面554。在一些实施例中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿处理和/或热处理。在键合之后，将键合层546中的键合触点与键合层548中的键合触点彼此对齐并且接触，使得形成在其上的沟道结构514可以电连接到外围电路552并且在外围电路552上方。应理解的是，尽管未示出，但是在一些示例中，可以将硅衬底502和形成在其上的部件(例如，沟道结构514)上下翻转，使得在键合之后沟道结构514在外围电路552上方。
还应理解的是，可以在键合结构(例如，硅衬底502和550)的顶表面和底表面之一或两者上执行各种制造工艺，例如，衬底减薄、ILD层沉积、导电层沉积、接触孔蚀刻和触点沉积，以形成在各种配置下的BEOL互连，例如，如在上面详细描述的图3A-3D中所示。
根据本公开内容的一个方面，一种3D存储器件包括：在平面图中的多个存储块；以及在所述平面图中横向地延伸以将所述存储块中的相邻存储块隔开的至少一个稳定结构。所述存储块中的每个存储块包括：存储堆叠体，其包括垂直地交错的导电层和第一电介质层；以及多个沟道结构，其各自垂直地延伸穿过所述存储堆叠体。所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第二电介质层和所述第一电介质层。
在一些实施例中，所述多个存储块被布置在第一横向方向上，并且所述至少一个稳定结构在所述平面图中在垂直于所述第一横向方向的第二横向方向上延伸。
在一些实施例中，所述第一电介质层中的每个第一电介质层横向地延伸跨越所述稳定结构和所述存储堆叠体。
在一些实施例中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
在一些实施例中，所述稳定结构还包括残留牺牲层和残留停止层。在一些实施例中，所述残留牺牲层包括多晶硅或氮化硅，并且所述残留停止层包括氧化硅。
在一些实施例中，所述存储块中的每个存储块还包括半导体层，所述沟道结构中的每个沟道结构进一步垂直地延伸穿过所述半导体层。根据一些实施例，所述半导体层是与所述残留牺牲层和所述残留停止层共面的。
在一些实施例中，所述存储块中的每个存储块还包括具有“H”切口的至少一个缝隙结构，所述缝隙结构在所述平面图中垂直地延伸穿过所述存储堆叠体并且横向地延伸以在所述平面图中在相应存储块中形成多个存储指。
根据本公开内容的另一方面，一种3D存储器件包括：在平面图中被布置在第一横向方向上的多个存储块；以及至少一个稳定结构，其各自在所述第一横向方向上在所述存储块中的相邻存储块之间。所述存储块中的每个存储块包括被布置在所述第一横向方向上的多个存储指以及具有“H”切口的至少一个缝隙结构，所述至少一个缝隙结构各自在所述第一横向方向上在所述存储指的相邻存储指之间。所述存储指中的每个存储指包括沟道结构的阵列。所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第一电介质层和第二电介质层。
在一些实施例中，在所述平面图中，所述至少一个稳定结构在垂直于所述第一横向方向的第二横向方向上延伸。
在一些实施例中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。在一些实施例中，所述残留牺牲层包括多晶硅或氮化硅，并且所述残留停止层包括氧化硅。
在一些实施例中，所述存储块中的每个存储块还包括与所述残留牺牲层和所述残留停止层共面的半导体层。
在一些实施例中，所述存储块中的每个存储块还包括存储堆叠体，所述存储堆叠体包括垂直地交错的导电层和所述第一电介质层。根据一些实施例，所述沟道结构中的每个沟道结构垂直地延伸穿过所述存储堆叠体。
在一些实施例中，所述第一电介质层中的每个第一电介质层横向地延伸跨越所述稳定结构和所述存储堆叠体。
根据本公开内容的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括垂直地交错的第一电介质层和第二电介质层的电介质堆叠体。形成各自垂直地延伸穿过所述电介质堆叠体的多个沟道结构。形成垂直地延伸穿过所述电介质堆叠体的至少一个开口。穿过所述至少一个开口，通过用导电层替换所述第二电介质层的部分以形成包括所述电介质堆叠体的剩余部分的稳定结构，来用存储堆叠体替换所述电介质堆叠体的部分。
在一些实施例中，为了用所述存储堆叠体替换所述电介质堆叠体的所述部分，穿过所述至少一个开口，蚀刻所述第二电介质层的所述部分以形成凹部，使所述第二电介质层的剩余部分是完好的，以及穿过所述至少一个开口，将所述导电层沉积到所述凹部中。
在一些实施例中，在沉积所述导电层之后，所述导电层与所述第二电介质层的所述剩余部分相应地接触。
在一些实施例中，所述稳定结构是在所述至少一个开口中的两个开口之间横向地形成的。
在一些实施例中，在形成所述电介质堆叠体之前，依次形成在所述衬底上的停止层以及在所述停止层上的牺牲层，使得所述停止层和所述牺牲层垂直地在所述衬底和所述电介质堆叠体之间，并且所述沟道结构中的每个沟道结构进一步垂直地延伸穿过所述牺牲层。
在一些实施例中，所述牺牲层的部分是从所述至少一个开口暴露出来的。
在一些实施例中，在用所述存储堆叠体替换所述电介质堆叠体的所述部分之前，穿过所述至少一个开口，用半导体层替换所述牺牲层的部分和所述停止层的部分，使得在所述稳定结构中，所述电介质堆叠体的所述剩余部分在所述牺牲层的剩余部分和所述停止层的剩余部分上方并且与其重叠。
在一些实施例中，为了用所述半导体层替换所述牺牲层的部分和所述停止层的所述部分，穿过所述至少一个开口，依次蚀刻所述牺牲层的部分和所述停止层的部分以形成空腔，使所述牺牲层的剩余部分和所述停止层的剩余部分是完好的，以及穿过所述至少一个开口，将所述半导体层沉积到所述空腔中。
在一些实施例中，所述牺牲层包括多晶硅或氮化硅，所述停止层包括氧化硅，并且所述半导体层包括多晶硅。
在一些实施例中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
在一些实施例中，所述至少一个开口包括横向地延伸的至少一个缝隙。
在一些实施例中，在用所述存储堆叠体替换所述电介质堆叠体的所述部分之后，在所述至少一个开口中形成至少一个缝隙结构。
对特定实施例的前述描述将因此揭示本公开内容的一般性质，以使得他人可以通过应用本领域技术内的知识，在不脱离本公开内容的一般概念的情况下容易地修改和/或调整诸如特定实施例的各种应用，而无需过度的实验。因此，基于本文提出的教导和指导，这样的修改和调整旨在处于所公开的实施例的等效物的含义和范围内。应理解的是，本文中的措词或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由技术人员根据教导和指导来解释。
上面已借助示出特定功能以及其关系的实现方式的功能构造块描述了本公开内容的实施例。为了方便描述，在本文已任意定义了这些功能构造块的边界。只要适当执行指定的功能以及其关系，就可以定义替代边界。
发明内容部分和说明书摘要部分可以阐述发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附的权利要求。
本公开内容的广度和保护范围不应当受到任何上述示例性实施例限制，而应当仅根据所附的权利要求以及其等效物来限定。

Claims (28)

1.一种三维(3D)存储器件，包括：
在平面图中的多个存储块，其中，所述存储块中的每个存储块包括：
存储堆叠体，其包括垂直地交错的导电层和第一电介质层；以及
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠体；以及
在所述平面图中横向地延伸以将所述存储块中的相邻存储块隔开的至少一个稳定结构，其中，所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第二电介质层和所述第一电介质层。
2.根据权利要求1所述的3D存储器件，其中，所述多个存储块被布置在第一横向方向上，并且所述至少一个稳定结构在所述平面图中在垂直于所述第一横向方向的第二横向方向上延伸。
3.根据权利要求1或2所述的3D存储器件，其中，所述第一电介质层中的每个第一电介质层横向地延伸跨越所述稳定结构和所述存储堆叠体。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
5.根据权利要求1-4中任一项所述的3D存储器件，其中，所述稳定结构还包括残留牺牲层和残留停止层。
6.根据权利要求5所述的3D存储器件，其中，所述残留牺牲层包括多晶硅或氮化硅，并且所述残留停止层包括氧化硅。
7.根据权利要求5或6所述的3D存储器件，其中，所述存储块中的每个存储块还包括半导体层，所述沟道结构中的每个沟道结构进一步垂直地延伸穿过所述半导体层，所述半导体层是与所述残留牺牲层和所述残留停止层共面的。
8.根据权利要求1-7中任一项所述的3D存储器件，其中，所述存储块中的每个存储块还包括具有“H”切口的至少一个缝隙结构，所述缝隙结构垂直地延伸穿过所述存储堆叠体并且横向地延伸以在所述平面图中在相应存储块中形成多个存储指。
9.一种三维(3D)存储器件，包括：
在平面图中被布置在第一横向方向上的多个存储块，所述存储块中的每个存储块包括被布置在所述第一横向方向上的多个存储指以及具有“H”切口的至少一个缝隙结构，所述至少一个缝隙结构各自在所述第一横向方向上在所述存储指的相邻存储指之间，所述存储指中的每个存储指包括沟道结构的阵列；以及
至少一个稳定结构，其各自在所述第一横向方向上在所述存储块中的相邻存储块之间，其中，所述稳定结构包括电介质堆叠体，所述电介质堆叠体包括垂直地交错的第一电介质层和第二电介质层。
10.根据权利要求9所述的3D存储器件，其中，在所述平面图中，所述至少一个稳定结构在垂直于所述第一横向方向的第二横向方向上延伸。
11.根据权利要求9或10所述的3D存储器件，其中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
12.根据权利要求9-11中任一项所述的3D存储器件，其中，所述稳定结构还包括残留牺牲层和残留停止层。
13.根据权利要求12所述的3D存储器件，其中，所述残留牺牲层包括多晶硅或氮化硅，并且所述残留停止层包括氧化硅。
14.根据权利要求12或13所述的3D存储器件，其中，所述存储块中的每个存储块还包括与所述残留牺牲层和所述残留停止层共面的半导体层。
15.根据权利要求9-14中任一项所述的3D存储器件，其中，所述存储块中的每个存储块还包括存储堆叠体，所述存储堆叠体包括垂直地交错的导电层和所述第一电介质层，所述沟道结构中的每个沟道结构垂直地延伸穿过所述存储堆叠体。
16.根据权利要求15所述的3D存储器件，其中，所述第一电介质层中的每个第一电介质层横向地延伸跨越所述稳定结构和所述存储堆叠体。
17.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成包括垂直地交错的第一电介质层和第二电介质层的电介质堆叠体；
形成各自垂直地延伸穿过所述电介质堆叠体的多个沟道结构；
形成垂直地延伸穿过所述电介质堆叠体的至少一个开口；以及
穿过所述至少一个开口，通过用导电层替换所述第二电介质层的部分以形成包括所述电介质堆叠体的剩余部分的稳定结构，来用存储堆叠体替换所述电介质堆叠体的部分。
18.根据权利要求17所述的方法，其中，用所述存储堆叠体替换所述电介质堆叠体的所述部分包括：
穿过所述至少一个开口，蚀刻所述第二电介质层的所述部分以形成凹部，使所述第二电介质层的剩余部分是完好的；以及
穿过所述至少一个开口，将所述导电层沉积到所述凹部中。
19.根据权利要求18所述的方法，其中，在沉积所述导电层之后，所述导电层与所述第二电介质层的所述剩余部分相应地接触。
20.根据权利要求17-19中任一项所述的方法，其中，所述稳定结构是在所述至少一个开口中的两个开口之间横向地形成的。
21.根据权利要求17-20中任一项所述的方法，还包括：在形成所述电介质堆叠体之前，依次形成在所述衬底上的停止层以及在所述停止层上的牺牲层，使得所述停止层和所述牺牲层垂直地在所述衬底和所述电介质堆叠体之间，并且所述沟道结构中的每个沟道结构进一步垂直地延伸穿过所述牺牲层。
22.根据权利要求21所述的方法，其中，所述牺牲层的部分是从所述至少一个开口暴露出来的。
23.根据权利要求22所述的方法，还包括：在用所述存储堆叠体替换所述电介质堆叠体的所述部分之前，穿过所述至少一个开口，用半导体层替换所述牺牲层的部分和所述停止层的部分，使得在所述稳定结构中，所述电介质堆叠体的所述剩余部分在所述牺牲层的剩余部分和所述停止层的剩余部分上方并且与其重叠。
24.根据权利要求23所述的方法，其中，用所述半导体层替换所述牺牲层的部分和所述停止层的所述部分包括：
穿过所述至少一个开口，依次蚀刻所述牺牲层的部分和所述停止层的部分以形成空腔，使所述牺牲层的剩余部分和所述停止层的剩余部分是完好的；以及
穿过所述至少一个开口，将所述半导体层沉积到所述空腔中。
25.根据权利要求21-24中任一项所述的方法，其中，所述牺牲层包括多晶硅或氮化硅，所述停止层包括氧化硅，并且所述半导体层包括多晶硅。
26.根据权利要求17-25中任一项所述的方法，其中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
27.根据权利要求17-26中任一项所述的方法，其中，所述至少一个开口包括横向地延伸的至少一个缝隙。
28.根据权利要求27所述的方法，还包括：在用所述存储堆叠体替换所述电介质堆叠体的所述部分之后，在所述至少一个开口中形成至少一个缝隙结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864170A (zh) * 2021-03-26 2021-05-28 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920796A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN109844931A (zh) * 2019-01-02 2019-06-04 长江存储科技有限责任公司 具有贯穿阶梯触点的三维存储设备及其形成方法
CN109906511A (zh) * 2019-01-31 2019-06-18 长江存储科技有限责任公司 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法
CN110121778A (zh) * 2019-03-04 2019-08-13 长江存储科技有限责任公司 三维存储器件
CN110718241A (zh) * 2018-07-12 2020-01-21 爱思开海力士有限公司 半导体存储器装置
CN110896669A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110914991A (zh) * 2018-12-18 2020-03-24 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9728548B2 (en) * 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
WO2020198943A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
WO2020206681A1 (en) * 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
CN113745235B (zh) * 2019-06-17 2024-04-26 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
WO2021051381A1 (en) * 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920796A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110718241A (zh) * 2018-07-12 2020-01-21 爱思开海力士有限公司 半导体存储器装置
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN110896669A (zh) * 2018-12-18 2020-03-20 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110914991A (zh) * 2018-12-18 2020-03-24 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法
CN109844931A (zh) * 2019-01-02 2019-06-04 长江存储科技有限责任公司 具有贯穿阶梯触点的三维存储设备及其形成方法
CN109906511A (zh) * 2019-01-31 2019-06-18 长江存储科技有限责任公司 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法
CN110121778A (zh) * 2019-03-04 2019-08-13 长江存储科技有限责任公司 三维存储器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864170A (zh) * 2021-03-26 2021-05-28 长江存储科技有限责任公司 三维存储器及其制备方法
CN112864170B (zh) * 2021-03-26 2022-10-11 长江存储科技有限责任公司 三维存储器及其制备方法

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