CN109844931A - 具有贯穿阶梯触点的三维存储设备及其形成方法 - Google Patents

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Abstract

公开了具有贯穿阶梯触点(TSC)的三维(3D)存储设备及其形成方法的实施例。在示例中，公开了一种用于形成3D存储设备的方法。在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。在电介质叠层的一侧上形成阶梯结构。形成垂直延伸穿过阶梯结构并到达衬底的虚设孔。在虚设孔中形成具有中空芯的间隔体。通过在间隔体的中空芯中沉积导体层来形成与衬底接触的TSC。TSC垂直延伸穿过阶梯结构。

Description

具有贯穿阶梯触点的三维存储设备及其形成方法
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制问题。3D存储器架构包括存储器阵列和用于控制信号进出存储器阵列的外围设备。
发明内容
本文公开了3D存储设备及其制造方法的实施例。
在一个示例中，提供了一种用于形成3D存储设备的方法。在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。在电介质叠层的一侧上形成阶梯结构。形成垂直延伸穿过阶梯结构并到达衬底的虚设孔。在虚设孔中形成具有中空芯的间隔体。通过在间隔体的中空芯中沉积导体层来形成与衬底接触的TSC。TSC垂直延伸穿过阶梯结构。
在另一示例中，提供了一种用于形成3D存储设备的方法。在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。在电介质叠层的一侧上形成阶梯结构。形成到达衬底的虚设沟道结构。虚设沟道结构垂直延伸穿过阶梯结构。通过去除部分虚设沟道结构来形成间隔体。间隔体具有中空芯。通过在间隔体的中空芯中沉积导体层来形成与衬底接触的TSC。TSC垂直延伸穿过阶梯结构。
在不同的示例中，提供了一种3D存储设备。3D存储设备包括衬底、衬底上包括多个交错的导体层和电介质层的存储器叠层、在存储器叠层的一侧上的阶梯结构、以及垂直延伸穿过存储器叠层的阶梯结构的TSC。TSC与衬底接触。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够作出和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性3D存储设备的截面。
图2A-2C示出了根据本公开内容的一些实施例的用于形成3D存储设备的沟道结构和阶梯结构的示例性制造工艺。
图3A-3E示出了根据本公开内容的各种实施例的用于形成3D存储设备的TSC、外围触点和字线触点的示例性制造工艺。
图4A-4D示出了根据本公开内容的一些实施例的用于形成3D存储设备的TSC、外围触点和字线触点的另一示例性制造工艺。
图5A-5C是根据一些实施例的用于形成3D存储设备的示例性方法的流程图。
图6示出了使用不同图案以在分开的制造步骤中形成虚设沟道结构和TSC的相关技术。
将参考附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地通过上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成衬底。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是一层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。一层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中称为“存储器串”，例如NAND存储器串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称垂直于衬底的横向表面。
在一些3D存储设备中，贯穿阶梯触点(through stair contact,TSC)用于在存储设备和外围设备之间提供垂直互连。另外，虚设沟道结构用于为存储设备提供结构支撑。在现有的制造工艺中，使用不同的图案在分开的步骤中形成TSC和虚设沟道结构。因为每个图案消耗其自己在管芯上的有效面积(real estate)份额，所以管芯上用于其他图案的可用面积变得有限。
图6示出了使用不同图案以在分开的制造步骤中形成虚设沟道结构和TSC的相关技术。如图6所示，存储设备600包括在衬底602上方的存储器叠层604。存储器叠层604可以包括存储器串606的阵列且可以包括阶梯结构642。可以通过首先使用虚设图案蚀刻虚设孔的阵列，并且然后用电介质层填充虚设孔以形成虚设沟道结构602，来形成虚设沟道结构602的阵列。在形成虚设沟道结构602之后，最初形成为包括交错的电介质层612和牺牲层610的电介质叠层的一部分的牺牲层610可以由导体层替换以形成字线。在形成字线之后，可以使用TSC图案来蚀刻TSC孔的阵列，其随后由导体层填充以形成TSC 608。上述制造工艺在分开的制造步骤中利用不同的图案(虚设沟道结构图案和TSC图案)来分别形成虚设沟道结构602和TSC608。
根据本公开内容的各种实施例提供了一种具有TSC的3D存储设备，TSC共用了用于形成虚设沟道结构的相同图案，这提高了管芯使用效率。例如，通过将两个分开的图案组合成单个图案，可以增加管芯上的可用面积，从而允许放置额外的图案。此外，用于形成本文公开的3D存储设备的方法的各种实施例可以允许在用于制造其他结构(例如，外围触点)的(一个或多个)相同制造工艺中形成TSC，从而进一步简化制造流程并降低工艺成本。
图1示出了根据本公开内容的一些实施例的示例性3D存储设备100的截面。3D存储设备100可以包括衬底102，衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任何组合来将衬底102从正常厚度减薄。
3D存储设备100可以包括衬底102上方的存储器叠层104。存储器叠层104可以是堆叠的储存结构，穿过该堆叠的储存结构形成存储器串(例如，NAND存储器串106)。在一些实施例中，存储器叠层104包括在衬底102上方垂直堆叠的多个导体/电介质层对。每个导体/电介质层对可以包括导体层110和电介质层112。即，存储器叠层104可以包括垂直堆叠的、交错的导体层110和电介质层112。如图1所示，每个NAND存储器串106垂直延伸穿过存储器叠层104中的交错的导体层110和电介质层112。在一些实施例中，3D存储设备100是NAND闪存设备，其中，存储单元设置在3D存储设备100的NAND存储器串106与导体层110(用作字线)的交叉点处。存储器叠层104中的导体/电介质层对的数量(例如，32、64、96或128)可以设置3D存储设备100中的存储单元的数量。
导体层110可以各自具有相同的厚度或具有不同的厚度。类似地，电介质层112可以各自具有相同的厚度或具有不同的厚度。导体层110可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任何组合。电介质层112可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层110包括金属，例如W，并且电介质层112包括氧化硅。应当理解，根据一些实施例，可以在衬底102(例如，硅衬底)和存储器叠层104之间形成诸如原位蒸汽生成(ISSG)氧化硅等氧化硅膜(未示出)。
注意，将x、y和z轴添加到图1中以进一步示出了3D存储设备100中的部件的空间关系(y方向指向页面)。x方向、y方向和z方向彼此垂直。衬底102包括在x-y平面中沿x方向和y方向(横向方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底(例如，衬底102)在z方向(垂直方向)上位于半导体设备(例如，3D存储设备100)的最下平面中时，在z方向上相对于半导体设备的衬底确定一个部件(例如，层或设备)是在半导体设备的另一部件(例如，层或设备)的“上”、“上方”还是“下方”。在整个本公开内容中，应用了相同概念来描述空间关系。
在一些实施例中，3D存储设备100是单片3D存储设备的一部分，其中单片3D存储设备的部件(例如，存储单元和外围设备)形成在单个衬底(例如，衬底102)上。外围设备111，例如用于有助于3D存储设备100的操作的任何合适的数字、模拟和/或混合信号外围电路，也可以在存储器叠层104的外部形成在衬底102上。外围设备111可以形成在衬底102“上”，其中外围设备111的整体或部分形成在衬底102中(例如，在衬底102的顶表面下方)和/或直接形成在衬底102上。外围设备111可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压参考中的一个或多个，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管的源极区域和漏极区域)也可以在存储器叠层104的外部形成在衬底102中。应当理解，在一些实施例中，外围设备111形成在NAND存储器串106的上方或下方，与如图1所示在NAND存储器串106的一侧上相反。应当进一步理解，在一些实施例中，3D存储设备100是非单片3D存储设备的一部分，其中部件分别形成在不同的衬底上，并且然后以面对面的方式、面对背的方式或背对背的方式将部件粘合。外围设备111可以形成在与衬底102不同的单独衬底上。
如图1所示，存储器叠层104可以包括内部区域116(也称为“核心阵列区域”)和外部区域118(也称为“阶梯区域”)。在一些实施例中，内部区域116是存储器叠层104的中心区域，其中穿过导体/电介质层对形成NAND存储器串106的阵列，而外部区域118是存储器叠层104的没有NAND存储器串106的围绕内部区域116的剩余区域(包括侧部和边缘)。
如图1所示，每个NAND存储器串106可以包括垂直延伸穿过存储器叠层104的内部区域116中的导体/电介质层对的沟道结构108。沟道结构108可以包括填充有半导体材料(例如，形成半导体沟道)和电介质材料(例如，形成存储器膜)的沟道孔。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是复合层，包括隧穿层、储存层(也称为“电荷捕获/储存层”)和阻隔层。每个NAND存储器串106可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、隧穿层、储存层和阻隔层沿从柱的中心朝向外表面的方向依次布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储器串106包括用于NAND存储器串106的多个控制栅极(每个控制栅极是字线/导体层110的一部分)。每个导体/电介质层对中的导体层110可以用作NAND存储器串106的存储单元的控制栅极。导体层110可以包括用于多个NAND存储器串106的多个控制栅极，并且可以作为在存储器叠层104的外部区域118中终止的字线横向延伸。
在一些实施例中，NAND存储器串106包括位于垂直方向上的相应端部处的两个插塞117和119。每个插塞117或119可以与沟道结构108的相应端部接触。插塞117可以包括从衬底102外延生长的半导体材料，例如硅。插塞117可以用作由NAND存储器串106的源选择栅极控制的沟道。插塞117可以位于NAND存储器串106的下端处并与沟道结构108接触(例如，在沟道结构108的下端上)。如本文所使用的，当衬底102位于3D存储设备100的最下平面中时，部件(例如，NAND存储器串106)的“上端”是在z方向上更远离衬底102的端部，而部件(例如，NAND存储器串106)的“下端”是在z方向上更靠近衬底102的端部。
插塞119可以包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞119包括填充有钛/氮化钛(Ti/TiN作为阻挡层)和钨(作为导体)的开口。通过在3D存储设备100的制造期间覆盖沟道结构108的上端，插塞119可以用作蚀刻停止层以防止蚀刻填充在沟道结构108中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞119用作NAND存储器串106的漏极。
如图1所示，至少在横向方向(例如，在x方向上)的一侧，存储器叠层104的外部区域118可以包括阶梯结构142。在一些实施例中，另一个阶梯结构(未示出)设置在存储器叠层104在x方向上的相对侧上。阶梯结构142的每个“梯级”可以包括一个或多个导体/电介质层对，各自包括导体层110和电介质层112。阶梯结构142的每个梯级中的顶层可以是导体层110，以用于在垂直方向上互连。在一些实施例中，阶梯结构142的每两个相邻梯级在垂直方向上偏移标称上相同的距离并且在横向方向上偏移标称上相同的距离。对于阶梯结构142的每两个相邻梯级，靠近衬底102的第一梯级(以及其中的导体层和电介质层)可以比第二梯级(以及其中的导体层和电介质层)横向延伸得更远，从而形成第一梯级上的“着陆区(landing area)”以用于在垂直方向上互连。
阶梯结构142可以用于使字线触点144着陆。每个字线触点144的下端可以与阶梯结构142的相应梯级中的顶部导体层110(字线)接触，以单独地寻址3D存储设备100的相应字线。字线触点144可以包括垂直延伸穿过一个或多个电介质层并填充有导电材料的开口(例如，过孔或沟槽)，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
如图1所示，3D存储设备100还包括TSC 136，每个TSC 136垂直延伸穿过阶梯结构142中的导体/电介质层对。每个TSC 136可以垂直延伸穿过交错的导体层110和电介质层112。在一些实施例中，TSC 136可以延伸穿过阶梯结构142的整个厚度(例如，在阶梯结构142的横向位置处的在垂直方向上的所有导体/电介质层对)并到达衬底102。在一些实施例中，TSC 136进一步延伸穿过衬底102的至少一部分。TSC 136可以利用缩短的互连路径(routing)传送来自3D存储设备100的电信号和/或向3D存储设备100传送电信号，例如电源总线的一部分。在一些实施例中，TSC 136可以提供3D存储设备100与外围设备111之间和/或后端工艺(BEOL)互连(未示出)与外围设备111之间的电连接。TSC 136还可以提供对阶梯结构142的机械支撑。
可以通过在穿过阶梯结构142的垂直开口中填充材料来形成TSC 136。在一些实施例中，TSC 136包括由间隔体138围绕的导体层140。例如，TSC 136的侧壁可以与间隔体138接触。导体层140可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。间隔体138可以将TSC 136的导体层140与阶梯结构142中的周围导体层110电隔离。在一些实施例中，TSC 136在平面图中具有基本上圆形的形状，并且导体层140和间隔体138从TSC 136的中心沿径向依次设置。间隔体138可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1所示，3D存储设备100还可以包括外围触点148，其垂直延伸穿过一个或多个电介质层并与存储器叠层104外部的外围设备111接触。外围触点148可以提供与外围设备111的电连接。可以通过在垂直开口中填充材料来形成外围触点148。在一些实施例中，类似于TSC 136，外围触点148可以包括由间隔体150围绕的导体层152。导体层152可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。在一些实施例中，外围触点148在平面图中具有基本上圆形的形状，并且导体层152和间隔体150从外围触点148的中心沿径向依次设置。间隔体150可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，间隔体150和间隔体138在横向方向(例如，径向方向)上具有标称相同的厚度。在一些实施例中，间隔体150和间隔体138都包括氧化硅。应当理解，在一些实施例中，例如，在3D存储设备100是非单片3D存储设备的实施例中，外围设备111可以不形成在衬底102上，并且外围触点148可以是不同的配置。
应当理解，3D存储设备100可以包括图1中未示出的额外部件和结构，包括但不限于位于存储器叠层104上方和/或衬底102下方的一个或多个BEOL互连层中的其他局部触点和互连。
图2A-2C示出了根据本公开内容的一些实施例的用于形成3D存储设备的沟道结构和阶梯结构的示例性制造工艺。图3A-3E示出了根据本公开内容的各种实施例的用于形成3D存储设备的TSC、外围触点和字线触点的示例性制造工艺。图4A-4D示出了根据本公开内容的一些实施例的用于形成3D存储设备的TSC、外围触点和字线触点的另一示例性制造工艺。图5A-5C是根据一些实施例的用于形成3D存储设备的示例性方法500、500'和500”的流程图。图2-5中所示的3D存储设备的示例包括图1中所示的3D存储设备100。将一起描述图2-5。应当理解，方法500、500'和500”中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以被同时执行，或者以与图5A-5C中所示的顺序不同的顺序执行。
参见图5A，方法500开始于操作502，其中，在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。衬底可以是硅衬底。方法500前进到操作504，如图5A所示，其中，形成垂直延伸穿过电介质叠层的沟道结构。方法500前进到操作506，其中，在电介质叠层的一侧上形成阶梯结构。
如图2A所示，在硅衬底202上形成包括多个交错的电介质层和牺牲层的电介质平台(deck)204。在一些实施例中，通过一个或多个薄膜沉积工艺交替地沉积牺牲层206和电介质层208，薄膜沉积工艺包括但不是限于物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，牺牲层206包括氮化硅，而电介质层208包括氧化硅。应当理解，沉积牺牲层206和电介质层208的顺序不受限制。沉积可以从牺牲层206或电介质层208开始，并且可以以牺牲层206或电介质层208结束。
如图2B所示，形成沟道结构210的阵列，每个沟道结构垂直延伸穿过电介质平台204中的交错的牺牲层206和电介质层208。在一些实施例中，形成沟道结构210的制造工艺包括使用干法蚀刻/和或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过电介质平台204中的交错的牺牲层206和电介质层208的沟道孔，然后使用薄膜沉积工艺用多个层(例如电介质层和半导体层)填充沟道孔。在一些实施例中，电介质层是复合电介质层，例如多个电介质层的组合，包括但不限于隧穿层、储存层和阻隔层。隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。储存层可以包括用于存储用于存储器操作的电荷的材料。储存层材料可以包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。阻隔层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氮氧化硅/氧化硅(ONO)的组合。阻隔层还可以包括高k电介质层，例如氧化铝(Al2O3)层。半导体层可以包括多晶硅，用作半导体沟道。可以通过诸如ALD、CVD、PVD或其任何组合等工艺形成半导体层和电介质层。
在一些实施例中，电介质叠层204可以通过接合层212与另一电介质叠层连接，以形成多叠层结构。如图2B所示，通过使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)沉积电介质层(例如氧化硅层)，可以在电介质平台204上形成接合层212。平台间插塞214的阵列可以形成在接合层212中并分别与沟道结构210的阵列接触。可以通过图案化和蚀刻出穿过接合层212的开口，然后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)沉积半导体材料(例如多晶硅)来形成平台间插塞214。在下文中，为了简明和简单，针对单叠层结构来描述本公开内容的实施例。应当理解，本文公开的技术方案也适用于多叠层结构。
如图2C所示，阶梯结构224形成在电介质叠层218的侧部上。可以通过所谓的“修整-蚀刻”工艺形成阶梯结构224，该“修整-蚀刻”工艺在每个周期中修整(例如，递增地和向内地蚀刻，通常从所有方向)图案化的光刻胶层，然后使用修整的光刻胶层作为蚀刻掩模蚀刻电介质/牺牲层对的暴露部分，以形成阶梯结构224的一个台阶。
方法500前进到操作508，如图5A所示，其中形成垂直延伸穿过阶梯结构的虚设沟道结构。在一些实施例中，虚设沟道结构形成为稍后由TSC替换的中间结构。如图3B所示，穿过电介质叠层304的阶梯结构342形成虚设沟道结构302的阵列。电介质叠层304包括交错的电介质层312和牺牲层310。
虚设沟道结构302可以垂直延伸穿过阶梯结构342并且具有垂直开口，该垂直开口填充有与沟道结构108中的材料相同的材料。与沟道结构108不同，根据一些实施例，在虚设沟道结构302上没有形成用以提供与诸如3D存储设备100等3D存储设备的其他部件的电气连接的触点。在一些实施例中，虚设沟道结构302完全填充有电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
虚设沟道结构302可以用于在制造期间的特定工艺(例如，蚀刻和化学机械抛光(CMP))中平衡负载并且用于向存储器阵列结构(例如，阶梯结构342)提供机械支撑。本公开内容的实施例可以利用虚设沟道结构形成TSC，从而使用相同的图案来形成虚设沟道结构和TSC二者。所得到的TSC可以提供虚拟沟道结构的平衡和支撑功能。
如图3A所示，可以通过使用湿法蚀刻和/或干法蚀刻(例如DRIE)首先蚀刻穿过阶梯结构342中的一个或多个电介质层的虚设孔322来形成虚设沟道结构302。在一些实施例中，虚设孔322可以垂直延伸穿过阶梯结构342中的所有电介质层并且暴露部分硅衬底202(例如，虚设孔322可以延伸到硅衬底202)。在一些实施例中，虚设孔322可以延伸到硅衬底202中(例如，在蚀刻工艺期间可以蚀刻掉硅衬底202的一部分)。
在一些实施例中，可以在形成虚设孔322的同时(例如，在相同的制造步骤中)形成电介质叠层304外部的虚设孔324。虚设孔324可以用于形成外围触点，从而提供与外围设备311的互连。在一些实施例中，虚设孔322和324在平面图中可以具有标称圆形形状，如图3A所示。在一些实施例中，虚设孔322和324的尺寸可以在标称上相同。
返回参考图3B，可以使用诸如ALD、CVD、PVD或其任何组合等一个或多个薄膜沉积工艺用电介质层352(例如氧化硅层)来填充(沉积)图3A中示出的虚设孔322，以形成虚设沟道结构302。在一些实施例中，虚设沟道结构302与沟道结构210在相同的制造步骤中同时形成，使得虚设孔322填充有在沟道结构210中填充的至少一些材料。
在一些实施例中，通过在虚设孔324中沉积电介质层354，在形成虚设沟道结构302的同时(例如，在相同的制造步骤中)形成电介质叠层304外部的虚设沟道结构303。电介质层354可以与电介质层352具有相同的材料。
在一些实施例中，虚设孔322/324可以分别完全填充有电介质层352/354。在其他实施例中，可以部分地填充虚设孔322或324，如图3B所示。在这种情况下，所得的虚设沟道结构302/303可以具有用电介质层352/354沉积的顶部、底部和侧壁部分。中心区域可以未填满。
方法500前进到操作510，如图5A所示，其中通过用导体层替换电介质叠层中的牺牲层来形成多条字线。如图3C所示，牺牲层310由导体层(用作字线)309替换。可以通过相对于电介质层304(例如，氧化硅)有选择性地湿法蚀刻牺牲层310(例如，氮化硅)，并用导体层309(例如，W)填充结构来执行用导体层309替换牺牲层310。可以通过PVD、CVD、ALD、电化学沉积或其任何组合来沉积导体层309。导体层309可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。结果，在栅极替换工艺之后，图3A-3B中的电介质叠层304变为存储器叠层305，其包括硅衬底202上的导体/电介质层对，即交错的导体层309和电介质层312。
方法500前进到操作512，其中，蚀刻出垂直延伸穿过虚设沟道结构的中心部分的开口以形成间隔体。参考图3D，蚀刻出穿过虚设沟道结构302(图3B-3C中所示)的开口372(TSC孔)以形成间隔体362。在一些实施例中，开口372/间隔体362可以垂直延伸穿过阶梯结构342中的交错的电介质层312和导体层309而到达硅衬底202。在一些实施例中，可以利用虚设沟道结构303(图3B-3C中所示)同时形成第二开口374(外围接触孔)。可以使用湿法蚀刻和/或干法蚀刻工艺(例如DRIE)来蚀刻开口372/374。例如，可以通过蚀刻来去除虚设沟道结构302/303的中心部分，以形成具有中空芯的间隔体362/364，如图3D所示。在一些实施例中，间隔体362和364的侧壁可以具有标称相同的厚度。TSC孔372和外围接触孔374在垂直方向上的深度可以标称上相同。在各种实施例中，TSC孔372和外围接触孔374的横向尺寸(例如直径)可以标称上相同或不同。例如，根据一些实施例，TSC孔372的直径可以大于外围接触孔374的直径。
如图3D所示，TSC孔372和外围接触孔374可以到达硅衬底202，并且外围接触孔374的下端可以与形成在硅衬底202上的外围设备311接触。在一些实施例中，外围设备311包括晶体管，其可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底202中形成掺杂区域，其例如用作晶体管的源极区域和/或漏极区域。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积工艺在硅衬底202中形成隔离区域(例如，STI)。可以在蚀刻外围接触孔374之前的任何制造阶段进行用于形成外围设备311的制造工艺。
因为通过去除在虚设沟道结构302/303上沉积的部分电介质层而从虚设沟道结构302/303蚀刻出开口372/374，所以剩余部分(包括在开口372/374形成之后的虚设沟道结构302/303的侧壁)成为间隔体362/364。类似于虚设沟道结构302/303，间隔体362/264可以向包括阶梯结构342的存储器叠层305提供机械支撑。另外，间隔体362/364可以用作围绕沉积在开口372/374中的导体层(用于形成TSC/外围触点)的绝缘层。
在一些实施例中，开口372/374(由间隔件362/364的内壁限定)在平面图中可以具有标称圆形形状，如图3D所示。在一些实施例中，间隔体362和364的侧壁可以具有标称相同的厚度。在一些实施例中，间隔体362和364可以具有相同或不同的尺寸。例如，间隔体364的直径(例如，从内侧壁或外侧壁测量)可以小于间隔体362的直径。
方法500前进到操作514，如图5A所示，其中同时形成字线触点和TSC。在一些实施例中，导体层沉积在开口中以形成TSC。在一些实施例中，导体层是包括粘附/阻挡层和导体的复合层。如图3E所示，导体层382沉积在开口372中(如图3D所示)以填充开口372的剩余空间，从而形成垂直延伸穿过阶梯结构342的TSC 336。在一些实施例中，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、电化学沉积或其任何组合)沉积金属(例如钨)而在开口372的剩余空间中形成导体。可以使用相同的沉积工艺在开口374(如图3D所示)中同时形成导体层384，以形成与外围设备311接触的外围触点348。在一些实施例中，导体层382和384可以使用相同的材料(例如，钨(W))。可以通过CMP去除沉积后的过量导体层。
可以将字线触点344与TSC同时(例如，在相同的制造步骤中)形成。每个字线触点344与阶梯结构342中的导体/电介质层对的导体层309中的相应一个接触。通过首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、电化学沉积或其任何组合用导电材料填充开口而形成穿过一个或多个电介质层的字线触点344。在一些实施例中，其他导电材料填充在开口中以用作粘附/阻挡层。蚀刻电介质层以形成字线触点344的开口可以通过将蚀刻停止在不同材料处来进行控制。例如，当到达阶梯结构342中的导体层309时，可以停止对电介质层的蚀刻。
在一些实施例中，TSC 336、字线触点344和外围触点348可以在平面图中具有标称圆形形状，如图3E所示。TSC 336、字线触点344和外围触点348可以具有相同或不同的尺寸。例如，根据一些实施例，TSC 336和外围触点348可以具有比字线触点344的直径大的直径。
图5B是根据本公开内容的一些实施例的用于形成3D存储设备的另一示例性方法500'的流程图。操作502'、504'、506'和508'分别类似于操作502、504、506和508，并因此不再重复。方法500'进行到操作520，如图5B所示，其中蚀刻出垂直延伸穿过虚设沟道结构的中心部分的开口以形成间隔体。操作520类似于操作512，不同之处在于，操作520中的开口的蚀刻是在形成字线之前执行的。如图4A所示，在用导体层309替换牺牲层310之前蚀刻开口372/374。
方法500'进行到操作522，如图5B所示，其中通过在开口中沉积导体层而形成垂直延伸穿过阶梯结构的TSC。在形成TSC方面，操作522类似于514。与字线触点和TSC被同时形成的操作514不同，在操作522中，由于在操作522之前尚未形成字线，所以不形成字线触点。参考图4B，在用导体层309替换牺牲层310之前形成TSC 336。
方法500'进行到操作524，如图5B所示，其中通过用导体层替换电介质叠层中的牺牲层来形成字线。操作524类似于操作510。参考图4C，通过用导体层309替换牺牲层310来形成字线309。注意，在图4C中，已形成TSC 336和外围触点348。
方法500'进行到操作526，如图5B所示，其中形成字线触点。在形成字线方面，操作526类似于操作514。如图4D所示，在形成TSC 336和外围触点348之后形成字线触点344。
图5C是根据本公开内容的一些实施例的用于形成3D存储设备的另一示例性方法500”的流程图。操作502”、504”和506”分别类似于操作502、504和506，并因此不再重复。方法500”前进到操作530，如图5C所示，其中形成垂直延伸穿过阶梯结构的虚设孔。如图3A所示，可以使用湿法蚀刻和/或干法蚀刻(例如DRIE)形成穿过阶梯结构342中的一个或多个电介质层的虚设孔322。在一些实施例中，虚设孔322可以垂直延伸穿过阶梯结构342中的所有电介质层并到达硅衬底202。在一些实施例中，虚设孔322可以延伸到硅衬底202中(例如，可以在蚀刻工艺期间蚀刻掉硅衬底202的一部分)。
在一些实施例中，可以在形成虚设孔322的同时(例如，在相同的制造步骤中)形成电介质叠层304外部的虚设孔324。虚设孔324可以用于形成提供与外围设备311的互连的外围触点。在一些实施例中，虚设孔322和324在平面图中可以具有标称圆形形状，如图3A所示。在一些实施例中，虚设孔322和324的尺寸可以标称相同。
方法500”前进到操作532，如图5C所示，其中在虚设孔中形成具有中空芯的间隔体。如图3B-3D所示，可以通过以下操作来形成间隔体362：将电介质层352沉积到虚设孔322中，然后去除部分电介质层352，从而形成间隔体362，如上文结合步骤512和520所述的。在一些实施例中，可以通过将电介质层352沉积到虚设孔322中来直接形成间隔体362，而无需为了形成间隔体362要进行额外的蚀刻操作以去除部分沉积的电介质材料。可以以类似的方式形成间隔体364。
方法500”前进到操作534，如图5C所示，其中通过在间隔体的中空芯中沉积导体层而形成垂直延伸穿过阶梯结构的TSC。操作534类似于操作522。
方法500”前进到操作536，如图5C所示，其中通过用导体层替换电介质叠层中的牺牲层来形成字线。操作536类似于操作524。参考图4C，通过用导体层309替换牺牲层310来形成字线309。注意，在图4C中，已经形成了TSC 336和外围触点348。
方法500”前进到操作538，如图5C所示，其中形成字线触点。操作538类似于操作526。如图4D所示，在形成TSC 336和外围触点348之后形成字线触点344。
根据本公开内容的一个方面，提供了一种用于形成3D存储设备的方法。在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。在电介质叠层的一侧上形成阶梯结构。形成垂直延伸穿过阶梯结构并到达衬底的虚设孔。在虚设孔中形成具有中空芯的间隔体。通过在间隔体的中空芯中沉积导体层来形成与衬底接触的TSC。TSC垂直延伸穿过阶梯结构。
在一些实施例中，在形成间隔体之前，通过用导体层替换电介质叠层中的牺牲层来形成多条字线。
在一些实施例中，在形成TSC的同时形成多个字线触点，每个字线触点与字线中相应的一条字线接触。
在一些实施例中，在形成TSC之后，通过用导体层替换电介质叠层中的牺牲层来形成多条字线。
在一些实施例中，形成多个字线触点，每个字线触点与字线中相应的一条字线接触。
在一些实施例中，为了形成间隔体，在虚设孔中形成电介质层。
在一些实施例中，电介质层包括氧化硅。
在一些实施例中，电介质层形成间隔体。
在一些实施例中，为了形成间隔体，蚀刻出穿过沉积在虚设孔中的电介质层的中空芯。
在一些实施例中，将电介质叠层外部的第二虚设孔与虚设孔同时形成。
在一些实施例中，通过在形成TSC的同时在第二虚设孔中沉积第二导体层来形成外围触点。外围触点与衬底接触。
在一些实施例中，第一和第二导体层包括相同的材料。
在一些实施例中，TSC在平面图中具有标称圆形形状。
在一些实施例中，导体层包括钨(W)。
在一些实施例中，交错的电介质层和牺牲层中的电介质层包括氧化硅，并且交错的电介质层和牺牲层中的牺牲层包括氮化硅。
根据本公开内容的另一方面，提供了一种用于形成3D存储设备的方法。在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层。在电介质叠层的一侧上形成阶梯结构。形成到达衬底的虚设沟道结构。虚设沟道结构垂直延伸穿过阶梯结构。通过去除部分虚设沟道结构来形成间隔体。间隔体具有中空芯。通过在间隔体的中空芯中沉积导体层来形成与衬底接触的TSC。TSC垂直延伸穿过阶梯结构。
在一些实施例中，在形成间隔体之前，通过用导体层替换电介质叠层中的牺牲层来形成多条字线。
在一些实施例中，在形成TSC的同时形成多个字线触点，每个字线触点与字线中相应的一条字线接触。
在一些实施例中，在形成TSC之后，通过用导体层替换电介质叠层中的牺牲层来形成多条字线。
在一些实施例中，形成多个字线触点，每个字线触点与字线中相应的一条字线接触。
在一些实施例中，在形成虚设沟道结构之前，形成垂直延伸穿过阶梯结构并暴露部分衬底的虚设孔。
在一些实施例中，为了形成虚设沟道结构，在虚设孔中沉积电介质层。
在一些实施例中，电介质层包括氧化硅。
在一些实施例中，为了形成间隔体，蚀刻出穿过沉积在虚设孔中的电介质层的开口。
在一些实施例中，为了形成间隔体，去除沉积在虚设孔中的部分电介质层。
在一些实施例中，将电介质叠层外部的第二间隔体与间隔体同时形成。
在一些实施例中，通过在形成TSC的同时在第二间隔体中沉积第二导体层来形成外围触点。外围触点与衬底接触。
在一些实施例中，第一和第二导体层包括相同的材料。
在一些实施例中，间隔体和第二间隔体具有标称相同的厚度。
在一些实施例中，导体层包括钨(W)。
在一些实施例中，交错的电介质层和牺牲层中的电介质层包括氧化硅，并且交错的电介质层和牺牲层中的牺牲层包括氮化硅。
根据本公开内容的又一方面，提供了一种3D存储设备。3D存储设备包括衬底、衬底上的包括多个交错的导体层和电介质层的存储器叠层、在存储器叠层的一侧上的阶梯结构、以及垂直延伸穿过存储器叠层的阶梯结构的TSC。TSC与衬底接触。
在一些实施例中，3D存储设备还包括存储器叠层外部的外围触点。外围触点与衬底接触。
在一些实施例中，外围触点和TSC包括相同的材料。
在一些实施例中，TSC和外围触点中的每一个的侧壁由具有标称相同厚度的间隔体围绕。
在一些实施例中，间隔体包括氧化硅。
在一些实施例中，3D存储设备还包括多个字线触点，每个字线触点与阶梯结构中的导体层中相应的一个导体层接触。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或改变这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的总体构思。因此，基于本文给出的教导和指导，这样的改变和修改都旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据下面的权利要求及其等同变换来限定。

Claims (37)

1.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上形成电介质叠层，所述电介质叠层包括多个交错的电介质层和牺牲层；
在所述电介质叠层的至少一侧上形成阶梯结构；
形成垂直延伸穿过所述阶梯结构并到达所述衬底的虚设孔；
在所述虚设孔中形成间隔体，所述间隔体具有中空芯；以及
通过在所述间隔体的所述中空芯中沉积导体层来形成与所述衬底接触的贯穿阶梯触点(TSC)，所述TSC垂直延伸穿过所述阶梯结构。
2.根据权利要求1所述的方法，还包括在形成所述TSC之前，通过用导体层替换所述电介质叠层中的所述牺牲层来形成多条字线。
3.根据权利要求2所述的方法，还包括在形成所述TSC的同时形成多个字线触点，每个字线触点与所述字线中相应的一条字线接触。
4.根据权利要求1所述的方法，还包括在形成所述TSC之后，通过用导体层替换所述电介质叠层中的所述牺牲层来形成多条字线。
5.根据权利要求4所述的方法，还包括形成多个字线触点，每个字线触点与所述字线中相应的一条字线接触。
6.根据权利要求1至5中的任一项所述的方法，其中，形成所述间隔体包括在所述虚设孔中沉积电介质层。
7.根据权利要求6所述的方法，其中，所述电介质层包括氧化硅。
8.根据权利要求6或7所述的方法，其中，所述电介质层形成所述间隔体。
9.根据权利要求6或7所述的方法，其中，形成所述间隔体包括蚀刻出穿过沉积在所述虚设孔中的所述电介质层的中空芯。
10.根据权利要求1至9中的任一项所述的方法，还包括在形成所述虚设孔的同时形成所述电介质叠层外部的第二虚设孔。
11.根据权利要求10所述的方法，还包括通过在形成所述TSC的同时在所述第二虚设孔中沉积第二导体层来形成外围触点，其中，所述外围触点与所述衬底接触。
12.根据权利要求11所述的方法，其中，所述第一导体层和所述第二导体层包括相同的材料。
13.根据权利要求1至12中的任一项所述的方法，其中，所述TSC在平面图中具有标称圆形形状。
14.根据权利要求1至13中的任一项所述的方法，其中，所述导体层包括钨(W)。
15.根据权利要求1至14中的任一项所述的方法，其中：
所述交错的电介质层和牺牲层中的所述电介质层包括氧化硅；并且
所述交错的电介质层和牺牲层中的所述牺牲层包括氮化硅。
16.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上形成包括多个交错的电介质层和牺牲层的电介质叠层；
在所述电介质叠层的至少一侧上形成阶梯结构；
形成到达所述衬底的虚设沟道结构，所述虚设沟道结构垂直延伸穿过所述阶梯结构；
通过去除部分所述虚设沟道结构来形成间隔体，所述间隔体具有中空芯；以及
通过在所述间隔体的所述中空芯中沉积导体层来形成与所述衬底接触的贯穿阶梯触点(TSC)，所述TSC垂直延伸穿过所述阶梯结构。
17.根据权利要求16所述的方法，还包括在形成所述间隔体之前，通过用导体层替换所述电介质叠层中的所述牺牲层来形成多条字线。
18.根据权利要求17所述的方法，还包括在形成所述TSC的同时形成多个字线触点，每个字线触点与所述字线中相应的一条字线接触。
19.根据权利要求16所述的方法，还包括在形成所述TSC之后，通过用导体层替换所述电介质叠层中的所述牺牲层来形成多条字线。
20.根据权利要求19所述的方法，还包括形成多个字线触点，每个字线触点与所述字线中相应的一条字线接触。
21.根据权利要求16至20中的任一项所述的方法，还包括在形成所述虚设沟道结构之前，形成垂直延伸穿过所述阶梯结构并暴露部分所述衬底的虚设孔。
22.根据权利要求21所述的方法，其中，形成所述虚设沟道结构包括在所述虚设孔中沉积电介质层。
23.根据权利要求22所述的方法，其中，所述电介质层包括氧化硅。
24.根据权利要求22或23所述的方法，其中，形成所述间隔体包括蚀刻出穿过沉积在所述虚设孔中的所述电介质层的开口。
25.根据权利要求22至24中的任一项所述的方法，其中，形成所述间隔体包括去除沉积在所述虚设孔中的所述电介质层的一部分。
26.根据权利要求16至25中的任一项所述的方法，还包括在形成所述间隔体的同时形成所述电介质叠层外部的第二间隔体。
27.根据权利要求26所述的方法，还包括通过在形成所述TSC的同时在所述第二间隔体中沉积第二导体层来形成外围触点，其中，所述外围触点与所述衬底接触。
28.根据权利要求27所述的方法，其中，所述第一导体层和所述第二导体层包括相同的材料。
29.根据权利要求26至28中任一项所述的方法，其中，所述间隔体和所述第二间隔体具有标称相同的厚度。
30.根据权利要求16至29中的任一项所述的方法，其中，所述导体层包括钨(W)。
31.根据权利要求16至30中的任一项所述的方法，其中：
所述交错的电介质层和牺牲层中的所述电介质层包括氧化硅；并且
所述交错的电介质层和牺牲层中的所述牺牲层包括氮化硅。
32.一种三维(3D)存储设备，包括：
衬底；
所述衬底上的包括多个交错的导体层和电介质层的存储器叠层；
在所述存储器叠层的一侧上的阶梯结构；以及
垂直延伸穿过所述存储器叠层的所述阶梯结构的贯穿阶梯触点(TSC)，其中，所述TSC与所述衬底接触。
33.根据权利要求32所述的3D存储设备，还包括：
所述存储器叠层外部的外围触点，其中，所述外围触点与所述衬底接触。
34.根据权利要求33所述的3D存储设备，其中，所述外围触点和所述TSC包括相同的材料。
35.根据权利要求33或34所述的3D存储设备，其中，所述TSC和所述外围触点中的每一个的侧壁由具有标称相同厚度的间隔体围绕。
36.根据权利要求35所述的3D存储设备，其中，所述间隔体包括氧化硅。
37.根据权利要求32至36中的任一项所述的3D存储设备，还包括：
多个字线触点，每个字线触点与所述阶梯结构中的所述导体层中相应的一个导体层接触。
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