CN111316435A - 三维存储器件的互连结构 - Google Patents

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Abstract

公开了3D存储器件和用于形成3D存储器件的方法的实施例。在一个示例中，3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和阶梯局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与之相接触。缝隙结构垂直地延伸穿过存储堆叠层。阶梯局部触点位于在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层上方并且与之相接触。沟道局部触点的上端、缝隙结构的上端和阶梯局部触点的上端是彼此齐平的。

Description

三维存储器件的互连结构
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且昂贵。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件和用于形成3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和阶梯局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与沟道结构相接触。缝隙结构垂直地延伸穿过存储堆叠层。阶梯局部触点位于在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层上方并且与该导电层相接触。沟道局部触点的上端、缝隙结构的上端和阶梯局部触点的上端是彼此齐平的。
在另一个示例中，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和外围局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与沟道结构相接触。缝隙结构垂直地延伸穿过存储堆叠层。外围局部触点在存储堆叠层的外部垂直地延伸到衬底。沟道局部触点的上端、缝隙结构的上端和外围局部触点的上端是彼此齐平的。
在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直地延伸穿过包括交错的牺牲层和介电层的介电堆叠层的沟道结构。在介电堆叠层上形成局部介电层。形成垂直地穿过局部介电层和介电堆叠层的缝隙开口。通过穿过缝隙开口利用导电层替换牺牲层，形成包括交错的导电层和介电层的存储堆叠层。在缝隙开口中形成第一源触点部分。同时地形成穿过局部介电层以暴露出沟道结构的沟道局部触点开口、以及穿过局部介电层以暴露出在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层的阶梯局部触点开口。同时地形成在沟道局部触点开口中的沟道局部触点、在缝隙开口中的第一源触点部分上方的第二源触点部分、以及在阶梯局部触点开口中的阶梯局部触点。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域的技术人员能够实现和使用本公开内容。
图1示出了3D存储器件的横截面。
图2示出了根据本公开内容的一些实施例的具有互连结构的示例性3D存储器件的横截面。
图3A–3H示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的制造工艺。
图4示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用于各种其它应用中。
应注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特征的组合，这至少部分取决于上下文。类似地，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为表达单数用法或表达复数用法，这至少部分取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是可以允许存在不一定明确描述的额外因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”且其间具有中间特征或层的的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”且其间没有中间特征或层的的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)，并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构范围的范围。此外，层可以是具有小于连续结构的厚度的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间的或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或垂直互连通道(via)触点)以及一个或多个介电层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的针对部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，本文中被称为“存储器串”，诸如NAND存储器串)、使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意指标称地垂直于衬底的横向表面。
在一些3D存储器件(诸如3D NAND存储器件)中，缝隙结构用于各种功能，包括将存储器阵列分成多个块、在栅极替换工艺期间为蚀刻剂和化学前体提供通道以及提供到存储器阵列的源极的电连接。图1示出了3D存储器件100的横截面。如图1所示，3D存储器件100包括在衬底102上方的存储堆叠层104。3D存储器件100还包括沟道结构106和缝隙结构108的阵列，它们分别垂直地延伸穿过存储堆叠层104。每个沟道结构106用作NAND存储器串，而缝隙结构108用作到NAND存储器串的源极(例如沟道结构106的阵列的阵列共源极(ACS))的电连接。
3D存储器件100还包括在存储堆叠层104上方的用于沟道结构106和缝隙结构108的互连结构，该互连结构包括在存储堆叠层104上的局部接触层110和在局部接触层110上的互连层112。注意的是，在图1中包括x、y和z轴以示出3D存储器件100中的部件的空间关系。衬底102包括在x-y平面中横向地延伸的两个横向表面：在晶圆正面上的前表面和在与晶圆正面相对的背面上的后表面。x和y方向是晶圆平面中的两个正交方向：x方向是字线方向，而y方向是位线方向。z轴垂直于x轴和y轴两者。如本文所使用的，当半导体器件(例如，3D存储器件100)的衬底(例如，衬底102)在z方向(垂直于x-y平面的垂直方向)上位于半导体器件的最低平面中时，在z方向上相对于该衬底来确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
局部接触层110包括直接与存储堆叠层104中的结构接触的局部触点(也被称为“C1”)，其包括与沟道结构106相接触的沟道局部触点116和与缝隙结构108相接触的缝隙局部触点118。在一些实施例中，3D存储器件100包括额外的局部触点，例如：阶梯局部触点124，其分别与在存储堆叠层104的边缘处的阶梯结构114中的字线中的相应字线相接触；以及在存储堆叠层104的外部与衬底102相接触的外围局部触点126。互连层112包括与局部接触层110相接触的触点(也被称为“V0”)，例如分别与沟道局部触点116相接触的沟道触点120、与缝隙局部触点118相接触的缝隙触点122、分别与阶梯局部触点124相接触的阶梯触点128、以及分别与外围局部触点126相接触的外围触点130。
在3D存储器件100中，沟道局部触点116和缝隙局部触点118具有不同的深度、不同的临界尺寸，并且落在不同的材料上(例如，沟道局部触点116落在沟道结构106的多晶硅插塞上，而缝隙局部触点118落在缝隙结构108的钨源触点上)，这使得制造局部接触层110更具挑战性。此外，由于不同类型的局部触点(例如，沟道局部触点116、缝隙局部触点118、阶梯局部触点124和外围局部触点126)的上端不是彼此齐平的(即，未沿着z方向对齐)，所以互连层112中的不同类型的触点(例如，沟道触点120、缝隙触点122、阶梯触点128和外围触点130)具有不同的深度，这进一步增加了制造互连结构的复杂性。
根据本公开内容的各个实施例提供了具有改进的互连结构的3D存储器件。通过去除缝隙局部触点并且合并缝隙源触点和各种类型的局部触点(例如沟道局部触点、阶梯局部触点和/或外围局部触点)的金属沉积步骤，可以缩短工艺周期并且降低制造成本，提高产量。此外，由于缝隙源触点和各种类型的局部触点的上端可以是彼此齐平的，所以互连结构中的不同类型的V0触点可以具有相同的深度并且落在同一类型的材料上，从而使得制造工艺也不那么具有挑战性。
图2示出了根据本公开内容的一些实施例的具有互连结构的示例性3D存储器件200的横截面。3D存储器件200可以包括衬底202，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上的硅(SOI)、绝缘体上的锗(GOI)或任何其它合适的材料。在一些实施例中，衬底202是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄的减薄衬底(例如半导体层)。
3D存储器件200可以是单片式3D存储器件的一部分。术语“单片式”意指3D存储器件的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片式3D存储器件，由于外围器件处理和存储器阵列器件处理的错综复杂，制造遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经在或将在同一衬底上形成的外围器件相关联的热预算的约束。
替代地，3D存储器件200可以是非单片式3D存储器件的一部分，其中部件(例如，外围器件和存储器阵列器件)可以单独地形成在不同的衬底上，并且然后例如以面对面的方式键合。在一些实施例中，存储器阵列器件衬底(例如，衬底202)保留为经键合的非单片式3D存储器件的衬底，并且将外围器件(例如，包括用于促进3D存储器件200的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器(未示出))翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)以进行混合键合。应理解的是，在一些实施例中，将存储器阵列器件衬底(例如衬底202)翻转并且面向下朝向外围器件(未示出)以进行混合键合，使得在经键合的非单片式3D存储器件中，存储器阵列器件位于外围器件上方。存储器阵列器件衬底(例如，衬底202)可以是减薄的衬底(其不是经键合的非单片式3D存储器件的衬底)，并且可以在减薄的存储器阵列器件衬底的背面上形成非单片式3D存储器件的后段制程(BEOL)互连。
在一些实施例中，3D存储器件200是NAND闪存器件，其中存储单元是以NAND存储器串阵列的形式提供的，每个NAND存储器串在衬底202上方垂直地延伸。存储器阵列器件可以包括用作NAND存储器串阵列的沟道结构204的阵列。如图2所示，沟道结构204可以垂直地延伸穿过各自包括导电层206和介电层208的多个对。交错的导电层206和介电层208是存储堆叠层210的部分。存储堆叠层210中的各队导电层206和介电层208的对的数量(例如32、64、96或128)确定3D存储器件200中的存储单元的数量。应理解的是，在一些实施例中，存储堆叠层210可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储器堆栈。每个存储器堆栈中的导电层206和介电层208的对的数量可以相同或不同。
存储堆叠层210可以包括多个交错的导电层206和介电层208。存储堆叠层210中的导电层206和介电层208可以在垂直方向上交替。换言之，每个导电层206可以与两侧的两个介电层208邻接，并且每个介电层208可以与两侧的两个导电层206邻接，除了在存储堆叠层210的顶部或底部的那些之外。导电层206可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层206可以是围绕沟道结构204的栅电极(栅极线)，并且可以作为字线横向地延伸。介电层208可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。应理解的是，根据一些实施例，可以在衬底202(例如，硅衬底)和存储堆叠层210之间形成氧化硅膜，例如原位水汽生成(ISSG)氧化硅。
如图2所示，沟道结构204可以包括填充有半导体层(例如，作为半导体沟道212)和复合介电层(例如，作为存储膜214)的沟道孔。在一些实施例中，半导体沟道212包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜214是包括遂穿层、储存层(也被称为“电荷陷阱层”)和阻挡层的复合层。沟道结构204的剩余空间可以部分或完全填充有包括诸如氧化硅之类的介电材料的封盖层和/或气隙。沟道结构204可以具有圆柱形(例如，柱形)。根据一些实施例，封盖层、半导体沟道212、存储膜214的遂穿层、储存层和阻挡层是从中心朝向柱的外表面在径向上按此顺序布置的。遂穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合，阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜214可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构204还包括在沟道结构204的底部部分(例如，在下端)中的半导体插塞218。如本文所使用的，当衬底202位于3D存储器件200的最低平面中时，部件(例如，沟道结构204)的“上端”是在y方向上距衬底202较远的端部，而部件(例如，沟道结构204)的“下端”是在y方向上较为靠近衬底202的端部。半导体插塞218可以包括半导体材料(例如硅)，其是在任何合适的方向上从衬底202外延生长的。应理解的是，在一些实施例中，半导体插塞218包括单晶硅，这是与衬底202相同的材料。换言之，半导体插塞218可以包括与衬底202是相同材料的外延生长的半导体层。半导体插塞218可以位于半导体沟道212的下端下方并且与之相接触。半导体插塞218可以用作由NAND存储器串的源选择栅极所控制的沟道。
在一些实施例中，沟道结构204还包括在沟道结构204的顶部部分(例如，在上端)中的沟道插塞220。沟道插塞220可以位于半导体沟道212的上端上方并且与之相接触。沟道插塞220可以包括半导体材料(例如，多晶硅)。通过在3D存储器件200的制造期间覆盖沟道结构204的上端，沟道插塞220可以用作蚀刻停止层，以防止蚀刻填充在沟道结构204中的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞220可以用作NAND存储器串的漏极。
如图2所示，3D存储器件200还包括作为互连结构的部分的在存储堆叠层210上的局部接触层222。在一些实施例中，在沟道结构204的上端(即，沟道插塞220)的顶部形成局部接触层222。局部接触层222可以包括多个互连(本文也称被为“触点”)，其包括横向互连线和通孔触点。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。局部接触层222中的互连在本文中被称为“局部触点”(也被称为“C1”)，它们直接与存储堆叠层210中的结构相接触。在一些实施例中，局部接触层222包括在沟道结构204的上端(例如，沟道插塞220)上方并且与之相接触的沟道局部触点224。
局部接触层222还可以包括一个或多个层间介电(ILD)层(也被称为“金属间介电(IMD)层”)，在其中可以形成局部触点(例如，沟道局部触点224)。在一些实施例中，局部接触层222包括一个或多个局部介电层中的沟道局部触点224。局部接触层222中的沟道局部触点224可以包括导电材料，其包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一个示例中，沟道局部触点224由钨制成。局部接触层222中的ILD层可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
如图2所示，3D存储器件200还包括垂直地延伸穿过局部接触层222以及存储堆叠层210的交错的导电层206和介电层208的缝隙结构226。缝隙结构226还可以横向地延伸(例如，在图2中的位线方向/y方向)以将存储堆叠层210分成多个块。缝隙结构226可以包括缝隙开口，该缝隙开口为用以形成导电层206的化学前体提供通道。在一些实施例中，缝隙结构226还包括在衬底202中在其下端处的掺杂区域(未示出)，以降低与ACS的电连接的电阻。
在一些实施例中，缝隙结构226还包括用于将NAND存储器串的ACS电连接到互连结构的源触点228，例如源极线(未示出)。在一些实施例中，源触点228包括壁状触点。如图2所示，源触点228可以包括位于缝隙结构226的底部部分中(例如，与掺杂区域相接触)的下部源触点部分228-1和位于缝隙结构226的顶部部分中的上部源触点部分228-2。在一些实施例中，上部源触点部分228-2位于下部源触点部分228-1上方并且与之相接触，并且具有与下部源触点部分228-1不同的材料。下部源触点部分228-1可以包括导电材料(例如掺杂多晶硅)，以降低与掺杂区域的接触电阻。上部源触点部分228-2可以包括导电材料，例如金属，包括但不限于W、Co、Cu、Al或其任何组合。在一个示例中，上部源触点部分228-2可以包括钨。如下文所详细描述的，由于可以在同一工艺中沉积沟道局部触点224和缝隙结构226的上部源触点部分228-2的导电材料，所以上部源触点部分228-2和沟道局部触点224包括相同的导电材料，例如相同的金属。在一个示例中，该金属可以包括钨。
为了将缝隙结构226的源触点228与存储堆叠层210的导电层206电隔离，缝隙结构226还可以包括沿着缝隙开口的侧壁以及在与缝隙开口的侧壁邻接的回蚀刻凹槽中设置的间隙壁230。即，间隙壁230可以横向地在源触点228和存储堆叠层210的导电层206之间形成。间隙壁230可以包括一层或多层的介电材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，在横向方向(x方向和/或y方向)的至少一个边缘上，存储堆叠层210可以包括阶梯结构240。在阶梯结构240中，可以使沿着垂直方向(图2中的z方向)的导体/介电层对的相应边缘横向地错开以用于字线扇出。阶梯结构240的每一“级”可以包括一个或多个导体/介电层对，其分别包括一对导电层206(作为字线在x方向上横向地延伸)和介电层208。在一些实施例中，阶梯结构240的每一级中的顶层是导电层206中的用于在垂直方向上的互连(例如字线扇出)的一个导电层。在一些实施例中，阶梯结构240的每两个相邻的级在垂直方向上偏移达标称上相同的距离，并且在横向方向上偏移达标称上相同的距离。因此，每个偏移可以形成用于在垂直方向上与3D存储器件200的字线互连的“着落区域”。
在一些实施例中，3D存储器件200还包括阶梯局部触点242(也被称为“字线局部触点”)，其分别在存储堆叠层210的阶梯结构240处的导电层(字线)206中的相应导电层上方并且与之相接触。每个阶梯局部触点242可以垂直地延伸穿过局部接触层222中的ILD层，并且进一步穿过覆盖阶梯结构240的ILD层，到达在存储堆叠层210的边缘上的相应导电层(字线)206。阶梯局部触点242可以包括导电材料，例如金属，其包括但不限于W、Co、Cu、Al或其任何组合。在一个示例中，阶梯局部触点242可以包括钨。
在一些实施例中，3D存储器件200还包括分别在存储堆叠层210的外部垂直地延伸到衬底202的外围局部触点244。每个外围局部触点244的深度可以大于存储堆叠层210的深度，以从局部接触层222垂直地延伸到在存储堆叠层210的外部的外围区域中的衬底202。在一些实施例中，外围局部触点244位于衬底202中的外围电路(未示出)或掺杂区域(P阱或N阱，未示出)上方并且与之相接触，以用于向和/或从外围电路或掺杂区域传输电信号。在一些实施例中，外围电路包括用于促进3D存储器件200的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器等)。外围局部触点244可以包括导电材料，例如金属，其包括但不限于W、Co、Cu、Al或其任何组合。在一个示例中，外围局部触点244可以包括钨。
在一些实施例中，3D存储器件200还包括阻隔结构246，阻隔结构246包括具有不同介电材料的交错的第一介电层和第二介电层。例如，第一介电层和第二介电层的介电材料可以分别是氧化硅和氮化硅。在一些实施例中，阻隔结构246的第一和第二介电层与形成介电堆叠层的介电层(这些介电层在栅极替换工艺之后最终成为存储堆叠层210)相同，如下文详细描述的。在一些实施例中，外围局部触点244中的一个或多个延伸穿过阻隔结构246。即，阻隔结构246可以围绕外围局部触点244，作为将外围局部触点244与其它邻近结构分开的阻隔。在一些实施例中，外围局部触点244包括通孔触点，而不是壁状触点。应理解的是，虽然如图2所示外围局部触点244(在被阻隔结构246包围或没有被其包围的情况下)位于在存储堆叠层210的外部的外围区域中，但是在一些实施例中，一个或多个外围局部触点244(在被阻隔结构246包围或没有被其包围的情况下)可以在存储堆叠层210内形成，也被称为“贯穿阵列触点”(TAC)。
与图1中的3D存储器件100不同，3D存储器件100包括在局部触点层110中的在缝隙结构108上方并且与之相接触的缝隙局部触点118，图2中的3D存储器件200在局部接触层222中不包括缝隙局部触点。相反，缝隙结构226(以及其中的上部源触点部分228-2)可以进一步垂直地延伸穿过局部接触层222。通过利用连续的壁型触点(例如，源触点228)替换缝隙局部触点，可以简化针对局部接触层222中的局部触点的重叠控制，并且可以降低互连结构的电阻。此外，缝隙结构226的上端(以及其中的上部源触点部分228-2)可以是与包括沟道局部触点224、阶梯局部触点242和外围局部触点244的局部触点中的每一者的上端齐平的，例如，在同一平坦化工艺之后在同一平面内，如下文详细描述的。即，根据一些实施例，沟道局部触点224、缝隙结构226、阶梯局部触点242和外围局部触点244的上端是彼此齐平的。在一些实施例中，上部源触点部分228-2、沟道局部触点224、阶梯局部触点242和外围局部触点244包括例如通过同一沉积工艺来沉积的相同的导电材料，如下文详细描述的。例如，上部源触点部分228-2、沟道局部触点224、阶梯局部触点242和外围局部触点244包括相同的金属，例如钨。因此，图2中的3D存储器件200的局部触点的设计可以简化制造工艺，并且降低成本和工艺周期。
如图2所示，3D存储器件200还包括作为互连结构的部分的在局部接触层222上的互连层234。互连层234可以包括多个通孔触点(也被称为“V0”)，例如分别在沟道局部触点224中的相应一者的上端上方并且与之相接触的沟道触点236、以及在缝隙结构226的上端(例如，其中的上部源触点部分228-2)上方并且与之相接触的缝隙触点238。在一些实施例中，互连层234还包括：阶梯触点248(也被称为“字线触点”)，其分别在阶梯局部触点242中的相应一者的上端上方并且与之相接触；以及外围触点250，其分别在外围局部触点244中的相应一者的上端上方并且与之相接触。互连层234还可以包括一个或多个ILD层，其中可以形成沟道触点236、缝隙触点238、阶梯触点248和外围触点250。即，互连层234可以包括在一个或多个第一介电层中的沟道触点236、缝隙触点238、阶梯触点248和外围触点250。互连层234中的沟道触点236、缝隙触点238、阶梯触点248和外围触点250可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。互连层204中的ILD层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
与图1中的3D存储器件100不同，在3D存储器件100中，互连层112中的触点具有不同的深度，图2中的3D存储器件200的互连层234中的各种类型的触点(例如沟道触点236、缝隙触点238、阶梯触点248和外围触点250)具有相同的深度。在一些实施例中，沟道触点236、缝隙触点238、阶梯触点248和外围触点250的上端是彼此齐平的，并且沟道触点236、缝隙触点238、阶梯触点248和外围触点250的下端也是彼此齐平的。结果，用于形成互连层234的制造工艺可以不那么具有挑战性。如下文详细描述的，同一沉积和平坦化工艺可以用于在互连层234中形成各种类型的触点(例如，沟道触点236、缝隙触点238、阶梯触点248和外围触点250)。因此，沟道触点236、缝隙触点238、阶梯触点248和外围触点250可以具有相同的导电材料，例如钨。
要理解的是，3D存储器件200中的互连层的数量不受图2中的示例的限制。可以形成额外的互连层以提供3D存储器件200的期望的互连结构。然而，局部接触层222和互连层234形成互连结构，其用于从和/或向沟道结构204、缝隙结构226、导电层(字线)206和衬底202中的外围电路/掺杂区域(未示出)传输电信号。
图3A–3H示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的制造工艺。图4示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的方法400的流程图。在图3A–3H和4中描绘的3D存储器件的示例包括在图2中所描绘的3D存储器件200。将一起描述图3A–3H和4。应理解的是，在方法400中所示的操作不是详尽的，并且可以在任何所示的操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与在图4中所示的不同的顺序执行。
参照图4，方法400从操作402开始，在操作402中，在衬底上方包括交错的牺牲层和介电层的介电堆叠层。衬底可以是硅衬底。参照图3A，在硅衬底302上方形成包括多对的牺牲层306和介电层308(介电/牺牲层对)的介电堆叠层304。根据一些实施例，介电堆叠层304包括交错的牺牲层306和介电层308。可以将介电层308和牺牲层306交替地沉积在硅衬底302上以形成介电堆叠层304。在一些实施例中，每个介电层308包括氧化硅层，并且每个牺牲层306包括氮化硅层。即，可以在硅衬底302上方交替地沉积多个氮化硅层和多个氧化硅层以形成介电堆叠层304。在一些实施例中，在硅衬底302上方、在介电堆叠层304的外部形成包括交错的第一介电层和第二介电层的阻隔结构307。阻隔结构307的第一和第二介电层可以分别包括与介电堆叠层304的牺牲层306和介电层308相同的材料。介电堆叠层304和阻隔结构307可以通过一种或多种薄膜沉积工艺一起形成，其包括但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
如图3A所示，可以在介电堆叠层304的边缘上形成阶梯结构305。可以通过朝向硅衬底302、针对介电堆叠层304的介电/牺牲层对来执行多个所谓的“修整蚀刻”循环，从而形成阶梯结构305。由于针对介电堆叠层304的介电/牺牲层对的重复的修整蚀刻循环，介电堆叠层304具有倾斜的边缘以及与底部介电/牺牲层对相比要短的顶部介电/牺牲层对，如图3A所示。
如图4所示，方法400继续进行到操作404，在操作404中，形成垂直地延伸穿过介电堆叠层的沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过介电堆叠层的沟道孔，随后在沟道孔的侧壁之上形成存储膜和半导体沟道，并且形成在半导体沟道上方并且与之相接触的沟道插塞。
如图3A所示，沟道孔是垂直地延伸穿过介电堆叠层304的开口。在一些实施例中，形成穿过介电堆叠层304的多个开口，使得每个开口成为用于在稍后工艺中生长单个沟道结构310的位置。在一些实施例中，用于形成沟道结构310的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE)。在一些实施例中，沟道结构310的沟道孔进一步延伸穿过硅衬底302的顶部部分。穿过介电堆叠层304的蚀刻工艺可以不在硅衬底302的顶表面处停止，而可以继续蚀刻硅衬底302的部分。如图3A所示，可以通过利用在任何合适的方向(例如，从底表面和/或侧表面)上从硅衬底302外延生长的单晶硅来填充沟道孔的底部部分，从而形成半导体插塞312。用于外延生长半导体插塞312的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
如图3A所示，沿着沟道结构310的沟道孔的侧壁并且在半导体插塞312上方形成存储膜314(包括阻挡层、储存层和隧穿层)和半导体沟道316。在一些实施例中，首先沿着沟道孔的侧壁并且在半导体插塞312上方沉积存储膜314，并且然后在存储膜314之上沉积半导体沟道316。随后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合)依次沉积阻挡层、储存层和隧穿层，以形成存储膜314。然后，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合)在隧穿层上沉积多晶硅，从而形成半导体沟道316。半导体沟道316可以使用例如SONO穿孔工艺来与半导体插塞312相接触。在一些实施例中，半导体沟道316沉积在沟道孔中而不完全填充沟道孔。在一些实施例中，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)在沟道孔中形成封盖层(例如氧化硅层)，以完全或部分地填充沟道孔的剩余空间。
如图3A所示，在沟道结构310的沟道孔的顶部部分中形成沟道插塞320。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻去除存储膜314、半导体沟道316和封盖层在介电堆叠层304的顶表面上的部分并且使其平坦化。然后，可以通过湿法蚀刻和/或干法蚀刻半导体沟道316和封盖层在沟道孔的顶部部分中的部分，从而在沟道孔的顶部部分中形成凹槽。然后，可以通过利用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)将半导体材料(例如多晶硅)沉积到凹槽中，从而形成沟道插塞320。由此形成穿过介电堆叠层304的沟道结构310。
如图4所示，方法400继续进行到操作406，在操作406中，在介电堆叠层上形成局部介电层。局部介电层是要形成的最终3D存储器件的互连结构的部分。如图3B所示，在介电堆叠层304上形成局部介电层322。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)在介电堆叠层304的顶表面的顶部沉积介电材料(例如氧化硅和/或氮化硅)，从而形成局部介电层322。
如图4所示，方法400继续进行到操作408，在操作480中，形成垂直地延伸穿过局部介电层和介电堆叠层的缝隙开口。如图3C所示，使用湿法蚀刻和/或干法蚀刻(例如DRIE)形成缝隙开口326。在一些实施例中，蚀刻工艺蚀刻穿过局部介电层322和介电堆叠层304的交错的牺牲层306和介电层308(例如氮化硅层和氧化硅层)以到达硅衬底302的缝隙开口326。可以使用光刻法，通过蚀刻掩模(例如光阻剂)来将缝隙开口326图案化，使得缝隙开口326将形成在将要形成缝隙结构的地方。
如图4所示，方法400继续进行到操作410，在操作410中，通过穿过缝隙开口利用导电层替换牺牲层(即所谓的“栅极替换”工艺)，从而形成包括交错的导电层和介电层的存储堆叠层。如图3D所示，利用导电层332替换牺牲层306(如图3B所示)，并且由此形成包括交错的导电层332和介电层308的存储堆叠层334。应理解的是，栅极替换工艺可以不影响阻隔结构307，阻隔结构307之后并且在最终3D存储器件中仍然包括交错的第一和第二介电层。
在一些实施例中，首先通过穿过缝隙开口326去除牺牲层306来形成横向凹槽(未示出)。在一些实施例中，通过穿过缝隙开口326施加蚀刻液来去除牺牲层306，以便去除牺牲层306，从而在介电层308之间产生交错的横向凹槽。蚀刻液可以包括对于介电层308选择性地蚀刻牺牲层306的任何适当的蚀刻剂。如图3D所示，将导电层332穿过缝隙开口326沉积到横向凹槽中。在一些实施例中，在导电层332之前将栅极介电层沉积到横向凹槽中，使得将导电层332沉积在栅极介电层上。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD或任何其它适当工艺或其任何组合)来沉积导电层332(例如金属层)。
如图4所示，方法400继续进行到操作412，在操作412中，在缝隙开口中形成第一源触点部分。在一些实施例中，为了形成第一源触点部分，在缝隙开口的侧壁之上形成间隙壁，在缝隙开口中的间隙壁之上沉积导电层，并且在缝隙开口中回蚀刻导电层。导电层可以包括多晶硅。
如图3D所示，可以在缝隙开口326的侧壁之上形成间隙壁338。在一些实施例中，可以首先使用离子注入和/或热扩散将P型或N型掺杂剂掺杂到硅衬底302的通过缝隙开口326暴露的部分中来形成掺杂区域(未示出)。在一些实施例中，在与缝隙开口326的侧壁邻接的每个导电层332中形成回蚀刻凹槽。可以使用湿法蚀刻和/或干法蚀刻工艺穿过缝隙开口326来将回蚀刻凹槽回蚀刻。根据一些实施例，使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合)在回蚀刻凹槽中并且沿着缝隙开口326的侧壁沉积包括一个或多个介电层(例如氧化硅和氮化硅)的间隙壁338。如图3D所示，在缝隙开口326的底部部分中形成下部源触点部分342-1。在一些实施例中，在缝隙开口326中的间隙壁338之上沉积包括例如掺杂多晶硅的导电层。在一些实施例中，执行回蚀刻工艺以去除导电层在缝隙开口326的顶部部分中的部分，将下部源触点部分342-1留在缝隙开口326的底部部分中。例如，可以使用湿法蚀刻和/或干法蚀刻来回蚀刻多晶硅。
如图4所示，方法400继续进行到操作414，在操作414中，同时地形成穿过局部介电层以暴露出沟道结构的沟道局部触点开口、穿过局部介电层以暴露出在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层的阶梯局部触点开口、以及在存储堆叠层的外部垂直地延伸到衬底的外围局部触点开口。在一些实施例中，在同时形成沟道局部触点开口、阶梯局部触点开口和外围局部触点开口之前，形成硬掩模以覆盖缝隙开口。
如图3E所示，在局部介电层322上以及在缝隙开口326中形成硬掩模336(如图3D所示)以覆盖缝隙开口326。可以使用光刻法、随后是干法蚀刻和/或湿法蚀刻工艺对硬掩模336进行图案化，以产生用于形成沟道局部触点开口324、阶梯局部触点开口325和外围局部触点开口327的开口。可以穿过硬掩模336中的开口执行干法蚀刻和/或湿法蚀刻(例如DRIE)的一个或多个循环，以在同一蚀刻工艺中同时地蚀刻沟道局部触点开口324、阶梯局部触点开口325和外围局部触点开口327。在一些实施例中，独自地蚀刻穿过局部介电层322，在沟道结构310的沟道插塞320处停止以暴露出沟道结构310，从而形成沟道局部触点开口324。在一些实施例中，独自地蚀刻穿过局部介电层322，在存储堆叠层334的边缘上的阶梯结构305处的导电层332(如图3D所示)处停止以暴露出导电层332，从而形成阶梯局部触点开口325。在一些实施例中，蚀刻穿过局部介电层322和在存储堆叠层334的外部的ILD层，在硅衬底302处停止，从而形成外围局部触点开口327。在一些实施例中，还蚀刻穿过阻隔结构307中的交错的第一和第二介电层以形成垂直地延伸穿过阻隔结构307到达硅衬底302的外围局部触点开口327。
如图4所示，方法400继续进行到操作416，在操作416中，同时地形成沟道局部触点开口中的沟道局部触点、缝隙开口中的在第一源触点部分上方的第二源触点部分、阶梯局部触点开口中的阶梯局部触点和外围局部触点开口中的外围局部触点。在一些实施例中，为了同时地形成沟道局部触点、第二源触点部分、阶梯局部触点和外围局部触点，将导电层同时地沉积在沟道局部触点开口、缝隙开口、阶梯局部触点开口以及外围局部触点开口中，并且将所沉积的导电层平坦化，使得沟道局部触点、第二源触点部分、阶梯局部触点和外围局部触点的上端是彼此齐平的。导电层可以包括钨。
如图3F所示，去除硬掩模336(如图3E所示)，并且同时地形成沟道局部触点340、上部源触点部分342-2、阶梯局部触点343和外围局部触点345。在一些实施例中，通过同一沉积工艺来将包括例如钨的导电层沉积到沟道局部触点开口324(如图3E所示)、缝隙开口326的剩余空间(一旦去除了硬掩模336，如图3D所示)、阶梯局部触点开口325(如图3E所示)以及外围局部触点开口327(如图3E所示)中，以同时地形成沟道局部触点340、上部源触点部分342-2、阶梯局部触点343和外围局部触点345。沉积工艺可以包括薄膜沉积工艺，例如ALD、CVD、PVD、任何其它合适的工艺或其任何组合。可以执行平坦化工艺(例如CMP)，以去除多余的导电层并且使所沉积的导电层平坦化。因此，根据一些实施例，沟道局部触点340、上部源触点部分342-2、阶梯局部触点343和外围局部触点345的上端是彼此齐平的。由此也形成包括源触点342(包括下部源触点部分342-1和上部源触点部分342-2)和间隙壁338的缝隙结构344。
如图4所示，方法400继续进行到操作418，在操作418中，在局部介电层上形成互连层。互连层包括在沟道局部触点上方并且与之相接触的沟道触点、在第二源触点部分上方并且与之相接触的缝隙触点、在阶梯局部触点上方并且与之相接触的阶梯触点、以及在外围局部触点上方并且与之相接触的外围触点。在一些实施例中，为了形成互连层，在局部介电层上形成另一介电层。在一些实施例中，为了形成互连层，同时地形成穿过该另一介电层以暴露出沟道局部触点的沟道触点开口、穿过该另一介电层以暴露出第二源触点部分的缝隙触点开口、穿过该另一介电层以暴露出阶梯局部触点的阶梯触点开口以及穿过该另一介电层以暴露出外围局部触点的外围触点开口。在一些实施例中，为了形成互连层，同时地形成沟道局部触点开口中的沟道局部触点、缝隙开口中的在第一源触点部分上方的第二源触点部分和阶梯局部触点开口中的阶梯局部触点。
如图3G所示，在局部介电层322上形成介电层348。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)在局部介电层322的顶表面的顶部沉积介电材料(例如氧化硅和/或氮化硅)来形成介电层348。使用同一蚀刻工艺来同时地形成穿过介电层348的缝隙触点开口、沟道触点开口、阶梯触点开口和外围触点开口。在一些实施例中，蚀刻工艺独自地蚀刻沟道触点开口穿过介电层348，在沟道局部触点340的上端处停止，以暴露出沟道局部触点340的上端。在一些实施例中，相同的蚀刻工艺还蚀刻缝隙触点开口穿过介电层348，在缝隙结构344的上端处停止，以暴露出缝隙结构344的上端。在一些实施例中，相同的蚀刻工艺还独自地蚀刻阶梯触点开口穿过介电层348，在阶梯局部触点343的上端处停止，以暴露出阶梯局部触点343的上端。在一些实施例中，相同的蚀刻工艺还独自地蚀刻外围触点开口穿过介电层348，在外围局部触点345的上端处停止，以暴露出阶梯局部触点343的上端。蚀刻工艺可以包括湿法蚀刻和/或干法蚀刻的一个或多个循环。可以使用光刻法，通过蚀刻掩模(例如光阻剂)来将沟道触点开口、阶梯触点开口、外围触点开口和缝隙触点开口图案化，使得沟道触点开口、阶梯触点开口、外围触点开口和缝隙触点口分别与沟道局部触点340、阶梯局部触点343、外围局部触点345和缝隙结构344的上部源触点部分342-2对准。
如图3H所示，通过同一沉积工艺来将包括例如钨的导电层沉积到沟道触点开口、缝隙触点开口、阶梯触点开口和外围触点开口中，以同时地形成沟道触点354、缝隙触点356、阶梯触点357和外围触点359。由此形成包括沟道触点354、缝隙触点356、阶梯触点357和外围触点359的互连层。可以执行平坦化工艺(例如CMP)，以去除多余的导电层并且使所沉积的导电层平坦化。根据一些实施例，沟道触点354、缝隙触点356、阶梯触点357和外围触点359的上端因此是彼此齐平的。
根据本公开内容的一个方面，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和阶梯局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与之相接触。缝隙结构垂直地延伸穿过存储堆叠层。阶梯局部触点位于存储堆叠层边缘上的阶梯结构处的导电层中的一个导电层上方并且与之相接触。沟道局部触点、缝隙结构和阶梯局部触点的上端是彼此齐平的。
在一些实施例中，3D存储器件还包括：在沟道局部触点的上端上方并且与之相接触的沟道触点、在缝隙结构的上端上方并且与之相接触的缝隙触点、以及在阶梯局部触点的上端上方并且与之相接触的阶梯触点。根据一些实施例，沟道触点、缝隙触点和阶梯触点的上端是彼此齐平的。
在一些实施例中，沟道触点、缝隙触点和阶梯触点具有相同的深度，并且包括相同的导电材料。
在一些实施例中，缝隙结构包括：源触点，其包括第一源触点部分和第二源触点部分，第二源触点部分在第一源触点部分上方，并且具有与第一源触点部分不同的材料；以及间隙壁，其横向地位于缝隙结构的源触点和存储堆叠层的导电层之间。
在一些实施例中，第二源触点部分、沟道局部触点和阶梯局部触点包括相同的导电材料。
在一些实施例中，第一源触点部分包括多晶硅，并且第二源触点部分、沟道局部触点和阶梯局部触点包括相同的金属。该金属可以包括钨。
在一些实施例中，沟道结构包括半导体沟道和存储膜。在一些实施例中，沟道结构还包括在沟道结构的顶部部分中并且与沟道局部触点相接触的沟道插塞。
在一些实施例中，3D存储器件还包括在存储堆叠层的外部垂直地延伸到衬底的外围局部触点。根据一些实施例，外围局部触点的上端是与沟道局部触点、缝隙结构和阶梯局部触点的上端齐平的。
在一些实施例中，3D存储器件还包括阻隔结构，其包括交错的第一介电层和第二介电层。根据一些实施例，外围局部触点垂直地延伸穿过阻隔结构。
根据本公开内容的另一方面，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和外围局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与之相接触。缝隙结构垂直地延伸穿过存储堆叠层。外围局部触点在存储堆叠层的外部垂直地延伸到衬底。沟道局部触点、缝隙结构和外围局部触点的上端是彼此齐平的。
在一些实施例中，3D存储器件还包括：在沟道局部触点的上端上方并且与之相接触的沟道触点、在缝隙结构的上端上方并且与之相接触的缝隙触点、以及在外围局部触点的上端上方并且与之相接触的外围触点。根据一些实施例，沟道触点、缝隙触点和外围触点的上端是彼此齐平的。
在一些实施例中，沟道触点、缝隙触点和外围触点具有相同的深度，并且包括相同的导电材料。
在一些实施例中，缝隙结构包括：源触点，其包括第一源触点部分和第二源触点部分，第二源触点部分在第一源触点部分上方并且具有与第一源触点部分不同的材料；以及间隙壁，其横向地位于缝隙结构的源触点和存储堆叠层的导电层之间。
在一些实施例中，第二源触点部分、沟道局部触点和外围局部触点包括相同的导电材料。
在一些实施例中，第一源触点部分包括多晶硅，并且第二源触点部分、沟道局部触点和外围局部触点包括相同的金属。该金属可以包括钨。
在一些实施例中，沟道结构包括半导体沟道和存储膜。在一些实施例中，沟道结构还包括在沟道结构的顶部部分中并且与沟道局部触点相接触的沟道插塞。
在一些实施例中，3D存储器件还包括在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层上方并且与之相接触的阶梯局部触点。根据一些实施例，阶梯局部触点的上端是与沟道局部触点、缝隙结构和外围局部触点的上端齐平的。
在一些实施例中，3D存储器件还包括阻隔结构，其包括交错的第一介电层和第二介电层。根据一些实施例，外围局部触点垂直地延伸穿过阻隔结构。
在一些实施例中，外围局部触点是垂直互连通道(via)触点。
根据本公开内容的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直地延伸穿过包括交错的牺牲层和介电层的介电堆叠层的沟道结构。在介电堆叠层上形成局部介电层。形成垂直地延伸穿过局部介电层和介电堆叠层的缝隙开口。通过穿过缝隙开口利用导电层替换牺牲层，来形成包括交错的导电层和介电层的存储堆叠层。在缝隙开口中形成第一源触点部分。同时地形成穿过局部介电层以暴露出沟道结构的沟道局部触点开口、以及穿过局部介电层以暴露出在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层的阶梯局部触点开口。同时地形成在沟道局部触点开口中的沟道局部触点、在缝隙开口中的第一源触点部分上方的第二源触点部分以及在阶梯局部触点开口中的阶梯局部触点。
在一些实施例中，为了同时地形成沟道局部触点开口和阶梯局部触点开口，同时地形成(i)沟道局部触点开口、(ii)阶梯局部触点开口、以及(iii)在存储堆叠层的外部垂直地延伸到衬底的外围局部触点开口。在一些实施例中，同时地形成沟道局部触点、第二源触点部分和阶梯局部触点进一步包括：同时地形成(i)沟道局部触点、(ii)第二源触点部分、(iii)阶梯局部触点、以及(iv)在外围局部触点开口中的外围局部触点。
在一些实施例中，在局部介电层上形成互连层。互连层可以包括：(i)在沟道局部触点上方并且与之相接触的沟道触点、(ii)在第二源触点部分上方并且与之相接触的缝隙触点、(ii)在阶梯局部触点上方并且与之相接触的阶梯触点；以及(iv)在外围局部触点上方并且与之相接触的外围触点。
在一些实施例中，为了形成互连层，同时地形成(i)穿过另一介电层以暴露出沟道局部触点的沟道触点开口、(ii)穿过另一介电层以暴露出第二源触点部分的缝隙触点开口、(iii)穿过另一介电层以暴露出阶梯局部触点的阶梯触点开口、以及(iv)穿过另一介电层以暴露出外围局部触点的外围触点开口，将导电层同时地沉积在沟道触点开口、缝隙触点开口、阶梯触点开口和外围触点开口中，并且将所沉积的导电层平坦化，使得沟道触点、缝隙触点、阶梯触点和外围触点的上端是彼此齐平的。
在一些实施例中，为了同时地形成沟道局部触点、第二源触点部分和阶梯局部触点，将导电层同时地沉积在沟道局部触点开口、缝隙开口、阶梯局部触点开口和外围局部触点开口中，并且将所沉积的导电层平坦化，使得沟道局部触点、第二源触点部分、阶梯局部触点和外围局部触点的上端是彼此齐平的。在一些实施例中，导电层包括钨。
在一些实施例中，为了形成沟道结构，蚀刻垂直地延伸穿过介电堆叠层的沟道孔，随后在沟道孔的侧壁之上形成存储膜和半导体沟道，并且形成在半导体沟道上方并且与之相接触的沟道插塞。
以上对具体实施例的描述将如此揭示本公开内容的一般性质，以使得其他人可以在不脱离本公开内容的一般概念的情况下，通过应用本领域技术内的知识而容易地修改和/或适配这些具体实施例的各种应用，而无需过度实验。因此，基于本文给出的教导和指导，这样的适配和修改旨在处于所公开的实施例的等效物的含义和范围内。应理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构造块描述了本公开内容的实施例，这些功能构造块示出了其特定功能和关系的实现。为了描述的方便，本文任意定义了这些功能构造块的边界。只要适当地执行了其特定功能和关系，就可以定义替代边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个示例性实施例，但不是全部的示例性实施例，并且因此并不旨在以任何方式限制本公开内容和所附的权利要求。
本公开内容的广度和范围不应当受任何上述示例性实施例的限制，而应当仅根据所附的权利要求以及其等效物来限定。

Claims (30)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，其包括在所述衬底上方的交错的导电层和介电层；
垂直地延伸穿过所述存储堆叠层的沟道结构；
沟道局部触点，其在所述沟道结构上方并且与所述沟道结构相接触；
垂直地延伸穿过所述存储堆叠层的缝隙结构；以及
阶梯局部触点，其在所述存储堆叠层的边缘上的阶梯结构处的所述导电层中的一个导电层上方并且与该导电层相接触，
其中，所述沟道局部触点的上端、所述缝隙结构的上端和所述阶梯局部触点的上端是彼此齐平的。
2.根据权利要求1所述的3D存储器件，还包括：
沟道触点，其在所述沟道局部触点的上端上方并且与所述沟道局部触点的上端相接触；
缝隙触点，其在所述缝隙结构的上端上方并且与所述缝隙结构的上端相接触；以及
阶梯触点，其在所述阶梯局部触点的上端上方并且与所述阶梯局部触点的上端相接触，
其中，所述沟道触点的上端、所述缝隙触点的上端和所述阶梯触点的上端是彼此齐平的。
3.根据权利要求2所述的3D存储器件，其中，所述沟道触点、所述缝隙触点和所述阶梯触点具有相同的深度并且包括相同的导电材料。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述缝隙结构包括：
源触点，其包括第一源触点部分和第二源触点部分，所述第二源触点部分在所述第一源触点部分上方并且具有与所述第一源触点部分不同的材料；以及
间隙壁，其横向地位于所述缝隙结构的所述源触点与所述存储堆叠层的所述导电层之间。
5.根据权利要求4所述的3D存储器件，其中，所述第二源触点部分、所述沟道局部触点和所述阶梯局部触点包括相同的导电材料。
6.根据权利要求5所述的3D存储器件，其中，
所述第一源触点部分包括多晶硅；以及
所述第二源触点部分、所述沟道局部触点和所述阶梯局部触点包括相同的金属。
7.根据权利要求6所述的3D存储器件，其中，所述金属包括钨。
8.根据权利要求1-7中任一项所述的3D存储器件，其中，所述沟道结构包括半导体沟道和存储膜。
9.根据权利要求1-8中任一项所述的3D存储器件，其中，所述沟道结构还包括沟道插塞，其在所述沟道结构的顶部部分中并且与所述沟道局部触点相接触。
10.根据权利要求1-9中任一项所述的3D存储器件，还包括：在所述存储堆叠层的外部垂直地延伸到所述衬底的外围局部触点，其中，所述外围局部触点的上端是与所述沟道局部触点的上端、所述缝隙结构的上端和所述阶梯局部触点的上端齐平的。
11.根据权利要求10所述的3D存储器件，还包括：包括交错的第一介电层和第二介电层的阻隔结构，其中，所述外围局部触点垂直地延伸穿过所述阻隔结构。
12.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，其包括在所述衬底上方的交错的导电层和介电层；
垂直地延伸穿过所述存储堆叠层的沟道结构；
沟道局部触点，其在所述沟道结构上方并且与所述沟道结构相接触；
垂直地延伸穿过所述存储堆叠层的缝隙结构；以及
在所述存储堆叠层的外部垂直地延伸到所述衬底的外围局部触点，
其中，所述沟道局部触点的上端、所述缝隙结构的上端和所述外围局部触点的上端是彼此齐平的。
13.根据权利要求12所述的3D存储器件，还包括：
沟道触点，其在所述沟道局部触点的上端上方并且与所述沟道局部触点的上端相接触；
缝隙触点，其在所述缝隙结构的上端上方并且与所述缝隙结构的上端相接触；以及
外围触点，其在所述外围局部触点的上端上方并且与所述外围局部触点的上端相接触，
其中，所述沟道触点的上端、所述缝隙触点的上端和所述外围触点的上端是彼此齐平的。
14.根据权利要求13所述的3D存储器件，其中，所述沟道触点、所述缝隙触点和所述外围触点具有相同的深度并且包括相同的导电材料。
15.根据权利要求12-14中任一项所述的3D存储器件，其中，所述缝隙结构包括：
源触点，其包括第一源触点部分和第二源触点部分，所述第二源触点部分在所述第一源触点部分上方并且具有与所述第一源触点部分不同的材料；以及
间隙壁，其横向地位于所述缝隙结构的所述源触点与所述存储堆叠层的所述导电层之间。
16.根据权利要求15所述的3D存储器件，其中，所述第二源触点部分、所述沟道局部触点和所述外围阶梯局部触点包括相同的导电材料。
17.根据权利要求16所述的3D存储器件，其中，
所述第一源触点部分包括多晶硅；以及
所述第二源触点部分、所述沟道局部触点和所述外围局部触点包括相同的金属。
18.根据权利要求17所述的3D存储器件，其中，所述金属包括钨。
19.根据权利要求12-18中任一项所述的3D存储器件，其中，所述沟道结构包括半导体沟道和存储膜。
20.根据权利要求12-19中任一项所述的3D存储器件，其中，所述沟道结构包括沟道插塞，其在所述沟道结构的顶部部分中并且与所述沟道局部触点相接触。
21.根据权利要求12-20中任一项所述的3D存储器件，还包括：阶梯局部触点，其在所述存储堆叠层的边缘上的阶梯结构处的所述导电层中的一个导电层上方并且与该导电层相接触，其中，所述阶梯局部触点的上端是与所述沟道局部触点的上端、所述缝隙结构的上端和所述外围局部触点的上端齐平的。
22.根据权利要求21所述的3D存储器件，还包括：包括交错的第一介电层和第二介电层的阻隔结构，其中，所述外围局部触点垂直地延伸穿过所述阻隔结构。
23.根据权利要求12-22中任一项所述的3D存储器件，其中，所述外围局部触点是垂直互连通道(via)触点。
24.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成垂直地延伸穿过包括交错的牺牲层和介电层的介电堆叠层的沟道结构；
在所述介电堆叠层上形成局部介电层；
形成垂直地延伸穿过所述局部介电层和所述介电堆叠层的缝隙开口；
通过穿过所述缝隙开口利用所述导电层替换所述牺牲层，形成包括交错的导电层和所述介电层的存储堆叠层；
在所述缝隙开口中形成第一源触点部分；
同时地形成(i)穿过所述局部介电层以暴露出所述沟道结构的沟道局部触点开口、以及(ii)穿过所述局部介电层以暴露出在所述存储堆叠层的边缘上的阶梯结构处的所述导电层中的一个导电层的阶梯局部触点开口；以及
同时地形成(i)在所述沟道局部触点开口中的沟道局部触点、(ii)在所述缝隙开口中的所述第一源触点部分上方的第二源触点部分、以及(iii)在所述阶梯局部触点开口中的阶梯局部触点。
25.根据权利要求24所述的方法，其中，
同时地形成所述沟道局部触点开口和所述阶梯局部触点开口进一步包括：同时地形成(i)所述沟道局部触点开口、(ii)所述阶梯局部触点开口、以及(iii)在所述存储堆叠层的外部垂直地延伸到所述衬底的外围局部触点开口；以及
同时地形成所述沟道局部触点、所述第二源触点部分和所述阶梯局部触点进一步包括：同时地形成(i)所述沟道局部触点、(ii)所述第二源触点部分、(iii)所述阶梯局部触点、以及(iv)在所述外围局部触点开口中的外围局部触点。
26.根据权利要求25所述的方法，还包括在所述局部介电层上形成互连层，其中，所述互连层包括：(i)在所述沟道局部触点上方并且与所述沟道局部触点相接触的沟道触点、(ii)在所述第二源触点部分上方并且与所述第二源触点部分相接触的缝隙触点、(ii)在所述阶梯局部触点上方并且与所述阶梯局部触点相接触的阶梯触点；以及(iv)在所述外围局部触点上方并且与所述外围局部触点相接触的外围触点。
27.根据权利要求26所述的方法，其中，形成所述互连层包括：
在所述局部介电层上形成另一介电层；
同时地形成(i)穿过所述另一介电层以暴露出所述沟道局部触点的沟道触点开口、(ii)穿过所述另一介电层以暴露出所述第二源触点部分的缝隙触点开口、(iii)穿过所述另一介电层以暴露出所述阶梯局部触点的阶梯触点开口、以及(iv)穿过所述另一介电层以暴露出所述外围局部触点的外围触点开口；
将导电层同时地沉积在所述沟道触点开口、所述缝隙触点开口、所述阶梯触点开口和所述外围触点开口中；以及
将所沉积的导电层平坦化，使得所述沟道触点的上端、所述缝隙触点的上端、所述阶梯触点的上端和所述外围触点的上端是彼此齐平的。
28.根据权利要求25-27中任一项所述的方法，其中，同时地形成所述沟道局部触点、所述第二源触点部分和所述阶梯局部触点包括：
将导电层同时地沉积在所述沟道局部触点开口、所述缝隙开口、所述阶梯局部触点开口和所述外围局部触点开口中；以及
将所沉积的导电层平坦化，使得所述沟道局部触点的上端、所述第二源触点部分的上端、所述阶梯局部触点的上端和所述外围局部触点的上端是彼此齐平的。
29.根据权利要求28所述的方法，其中，所述导电层包括钨。
30.根据权利要求24-29中任一项所述的方法，其中，形成所述沟道结构包括：
蚀刻垂直地延伸穿过所述介电堆叠层的沟道孔；
随后在所述沟道孔的侧壁之上形成存储膜和半导体沟道；以及
形成在所述半导体沟道上方并且与所述半导体沟道相接触的沟道插塞。
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