CN109216366A - 三维半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种三维半导体器件及其制造方法，该半导体器件包括：在基板上的下层结构，下层结构在基板的第一区域和第二区域上具有不同的厚度，该下层结构包括在顶部的电极层和在其下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，该蚀刻停止层对于上层结构和下层结构具有蚀刻选择性；第一接触插塞和第二接触插塞，分别填充限定在第一区域和第二区域上的上层结构和蚀刻停止层中的第一开口和第二开口并分别接触下层结构的对应的电极层，使得第一接触插塞和第二接触插塞中的一个与第一接触插塞和第二接触插塞的另一个相比相对于蚀刻停止层的底部向下延伸得更远。

Description

三维半导体器件及其制造方法
技术领域
本公开涉及半导体器件和/或其制造方法，更具体地，涉及高度集成的三维半导体器件和/或其制造方法。
背景技术
半导体器件已经被高度集成以满足用户的高性能和/或低制造成本的要求。由于半导体器件的集成度是决定产品价格的重要因素，所以越来越需要高集成。因此，已经提出具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的某些示例实施方式提供提高集成度的三维半导体器件和/或其制造方法。
本发明构思不限于上述的示例实施方式。以上没有提及的其它示例实施方式将从以下描述而被本领域技术人员清楚地理解。
根据示例实施方式，一种半导体器件包括：基板，包括第一区域和第二区域；下层结构，在基板上，下层结构在第一区域上具有第一厚度并在第二区域上具有第二厚度，第二厚度大于第一厚度，下层结构包括在顶部的电极层和在电极层下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，上层结构的顶表面在第一区域和第二区域上为基本上相同的水平面，该蚀刻停止层相对于上层结构和下层结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，上层结构和蚀刻停止层在第一区域上包括穿过其限定的的第一开口，第一接触插塞与下层结构的电极层连接；以及第二接触插塞，填充第二开口，上层结构和蚀刻停止层在第二区域上包括穿过其限定的第二开口，第一接触插塞的底表面与蚀刻停止层的底表面具有第一距离，并且第二接触插塞的底表面与蚀刻停止层的底表面具有第二距离，第一距离与第二距离不同。
根据示例实施方式，一种半导体器件包括：基板，包括第一区域和第二区域；下层结构，在基板上，下层结构在第一区域上具有第一厚度并在第二区域上具有第二厚度，第二厚度大于第一厚度，下层结构包括在顶部的电极层和在电极层下面的绝缘层；非晶硼层，在下层结构上；上层结构，在非晶硼层上，上层结构的顶表面在第一区域和第二区域上为基本上相同的水平面，非晶硼层相对于上层结构和下层结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，上层结构和非晶硼层在第一区域上包括穿过其限定的第一开口，第一接触插塞与下层结构的电极层连接；以及第二接触插塞，填充第二开口，上层结构和非晶硼层在第二区域上包括穿过其限定的第二开口，第二接触插塞与下层结构的电极层连接。
根据示例实施方式，一种三维(3D)半导体存储器件包括：基板，包括单元阵列区域和连接区域；堆叠结构，在基板上，该堆叠结构是导电层和绝缘层的交替结构，该堆叠结构在连接区域中具有台阶形状，该台阶形状包括多个台阶，所述多个台阶包括至少第一台阶和第二台阶，第二台阶低于第一台阶，第一台阶和第二台阶的每个包括在顶部的导电层和在导电层下面的绝缘层；蚀刻停止层，在堆叠结构上；层结构，在蚀刻停止层上，该层结构的顶表面在单元阵列区域和连接区域上为基本上相同的水平面，蚀刻停止层相对于层结构和堆叠结构两者具有蚀刻选择性；第一接触插塞，填充第一开口，层结构和蚀刻停止层包括穿过其限定并到达第一台阶的导电层的第一开口；以及第二接触插塞，填充第二开口，层结构和蚀刻停止层包括穿过其限定并到达第二台阶的导电层的第二开口，第一接触插塞的底表面与第二接触插塞的底表面相比从蚀刻停止层的底表面更远地进入到该层结构的导电层中。
根据示例实施方式，一种制造半导体器件的方法包括：提供包括单元阵列区域和连接区域的基板；在基板上形成堆叠结构，使得堆叠结构在连接区域中具有台阶形状，该堆叠结构是导电层和绝缘层的交替结构，该台阶形状包括多个台阶，所述多个台阶包括至少上台阶和下台阶，上台阶和下台阶的每个包括在顶部的导电层和在导电层下面的绝缘层；在堆叠结构上形成蚀刻停止层；在蚀刻停止层上形成层结构，使得层结构的顶表面在单元阵列区域和连接区域上为基本上相同的水平面，蚀刻停止层相对于层结构和堆叠结构两者具有蚀刻选择性；在上台阶上形成穿过层结构和蚀刻停止层的第一开口，使得第一开口的底表面与蚀刻停止层的底表面具有第一距离；在下台阶上形成穿过层结构和蚀刻停止层的第二开口，使得第二开口的底表面与蚀刻停止层的底表面具有第二距离，并且第一距离与第二距离相比从蚀刻停止层的底表面更远地进入堆叠结构的导电层中；去除通过第一开口和第二开口暴露的蚀刻停止层；在第一开口中填充第一接触插塞以及在第二开口中填充第二接触插塞以形成中间结构；以及提供采用该中间结构的半导体器件。
附图说明
图1A至图1E示出用于说明根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。
图2示出用于说明根据本发明构思的示例实施方式的三维半导体存储器件的简化配置的示意图。
图3示出根据本发明构思的示例实施方式的三维半导体存储器件的电路图。
图4示出根据本发明构思的示例实施方式的三维半导体器件的平面图。
图5示出沿着图4的线V-V’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。
图6A示出图5的部分VIA的放大图。
图6B和图6C示出图5的部分VIB的放大图。
图7示出根据本发明构思的示例实施方式的三维半导体存储器件的截面图。
图8A和图8B分别示出图7的部分VIIIA和VIIIB的放大图。
图8C示出图7所示的部分VIIIC的放大图。
图9A和图9B分别示出图7的部分VIIIA和VIIIB的放大图，示出根据本发明构思的示例实施方式的三维半导体存储器件的另一些示例。
图10示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。
图11A和图11B示出分别沿着图10的线XIA-XIA’和XIB-XIB’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。
图12示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。
图13示出沿着图12的线XIII-XIII’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。
图14至图19、图21和图23示出沿着图4的线V-V’剖取的截面图，示出根据本发明构思的示例实施方式的制造三维半导体存储器件的方法。
图20A和图20B分别示出图19的部分XXA和XXB的放大图。
图22A和图22B分别示出图21的部分XXIIA和XXIIB的放大图。
图24示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。
图25至图32示出沿着图24的线XXV-XXV’剖取的截面图，示出根据本发明构思的示例实施方式的制造三维半导体存储器件的方法。
图33示出图32的部分XXXIII的放大图。
图34示出根据本发明构思的示例实施方式的三维半导体存储器件的截面图。
具体实施方式
在下文，将结合附图讨论根据本发明构思的某些示例实施方式的半导体器件和/或其制造方法。
图1A至图1E示出用于说明根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。
参照图1A，下层25、蚀刻停止层30和上层45可以顺序地堆叠在半导体基板10上，半导体基板10包括第一区域R1和第二区域R2。
下层25可以在第一区域R1上具有第一厚度并在第二区域R2上具有第二厚度。第二厚度可以大于第一厚度。下层25在第一区域R1上的顶表面可以低于下层25在第二区域R2上的顶表面。例如，第一区域R1处的下层25的顶表面可以位于与第二区域R2处的下层25的顶表面不同的水平面处。
在某些示例实施方式中，下层25可以包括单个层或多个层。下层25可以包括场效应晶体管、电阻器和/或导电线。例如，下层25可以包括导电图案和绝缘层。
蚀刻停止层30可以在第一区域R1和第二区域R2上具有基本上均匀的厚度，并可以覆盖下层25的顶表面。
上层45可以在第一区域R1和第二区域R2上具有处于基本上相同的水平面的顶表面。例如，上层45可以包括单个绝缘层或多个绝缘层。在某些示例实施方式中，上层45可以包括导电图案和绝缘层。
在某些示例实施方式中，下层25和上层45可以包括彼此不同的材料，并且蚀刻停止层30可以包括相对于下层25和上层45具有蚀刻选择性的材料。例如，下层25可以包括金属材料，上层45可以包括绝缘材料，并且蚀刻停止层30可以包括非晶硼层，该非晶硼层包含约90至100原子百分比的硼(B)。例如，非晶硼层可以为基本上纯的非晶硼层。
例如，非晶硼层可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或高密度等离子体CVD(HDP-CVD)等沉积在下层25上。在某些示例实施方式中，非晶硼层可以在约300℃至约800℃的工艺温度沉积。当沉积非晶硼层时，硼源气体和吹扫气体可以提供到下层25上。硼源气体可以包括例如B2H6(乙硼烷)、BH3-NH(CH3)2(二甲胺硼烷)、B[(NCH3)2]3(三(二甲氨基)硼烷))、BCl3(三氯化硼)或BBr3(三溴化硼)。吹扫气体可以包括例如N2气体或惰性气体诸如Ar、He和/或Ne。
当执行化学气相沉积的工艺时，硼源气体可以热分解以在下层25的顶表面上化学或物理地吸附和沉积硼，从而形成非晶硼层。通过以上方法形成的非晶硼层可以相对于金属、硅氮化物、硅氧化物或硅氮氧化物具有大于约1000:1的蚀刻选择性。
掩模图案MP可以形成在上层45上。在第一区域R1和第二区域R2的每个上，掩模图案MP可以部分地暴露上层45。
参照图1B，掩模图案MP可以用作蚀刻掩模以各向异性地蚀刻上层45，因而第一开口OP1和第二开口OP2可以分别形成在第一区域R1和第二区域R2上。
采用等离子体的蚀刻工艺可以用于各向异性地蚀刻上层45以形成第一开口OP1和第二开口OP2。例如，各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、高频感应耦合等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
上层45可以被各向异性地蚀刻直到蚀刻停止层30被暴露。由于蚀刻停止层30在第一区域R1和第二区域R2上位于不同的水平面处，所以蚀刻停止层30可以在完成各向异性蚀刻时在其暴露于第一开口OP1和第二开口OP2中的部分处具有不同的厚度。在某些示例实施方式中，当各向异性蚀刻上层45时，等离子体和离子可以物理地蚀刻蚀刻停止层30。
当完成各向异性蚀刻时，第一开口OP1中暴露的蚀刻停止层30的厚度可以比第二开口OP2中暴露的蚀刻停止层30更厚。例如，当在第一区域R1上各向异性蚀刻上层45时，第二区域R2上的暴露在第二开口OP2中的蚀刻停止层30可以凹陷。
在某些示例实施方式中，当上层45在第一区域R1上正被各向异性蚀刻时，蚀刻停止层30的暴露在第二开口OP2中的部分可以被蚀刻，因此下层25可以在第二开口OP2中部分地暴露。因此，当形成第一开口OP1时，可以使第二开口OP2中的下层25的顶表面凹陷。
参照图1C，可以对暴露于第一开口OP1和第二开口OP2中的蚀刻停止层30执行各向同性蚀刻工艺。各向同性蚀刻工艺可以形成第一下孔HR1和第二下孔HR2，它们穿过蚀刻停止层30并分别部分地暴露第一开口OP1和第二开口OP2下面的下层25。
当蚀刻停止层30被各向同性地蚀刻时，各向同性蚀刻工艺可以采用相对于下层25和上层45具有蚀刻选择性的湿蚀刻剂。在某些示例实施方式中，由非晶硼层组成的蚀刻停止层30可以通过包括过氧化氢(H2O2)的湿蚀刻剂(例如SC1溶液)各向同性地蚀刻。
例如，包括过氧化氢(H2O2)的湿蚀刻剂可以以大于约0.8nm/min的蚀刻速率蚀刻非晶硼层。非晶硼层可以以小于约0.2nm/min、小于约0.1nm/min或小于约0.05nm/min的蚀刻速率通过蚀刻剂(包括硝酸(HNO3)、氢氧化钠(NaOH)、盐酸(HCl)、硫酸(H2SO4)和/或磷酸(H3PO4))蚀刻。
在某些示例实施方式中，第一区域R1和第二区域R2上的保留在第一开口OP1和第二开口OP2中的蚀刻停止层30可以具有不同的厚度。因此，对蚀刻停止层30的各向同性蚀刻工艺可以导致第一下孔HR1和第二下孔HR2上的不同的侧壁轮廓。
例如，第一下孔HR1可以具有从蚀刻停止层30的顶表面朝向蚀刻停止层30的底表面减小的宽度，第二下孔HR2可以具有从蚀刻停止层30的顶表面到底表面的基本上相同的宽度。在某些示例实施方式中，第一下孔HR1可以具有倾斜的侧壁，第二下孔HR2可以具有圆化的侧壁。
参照图1D，第一下孔HR1和第二下孔HR2以及第一开口OP1和第二开口OP2可以用导电材料填充。因此，第一接触插塞PLG1可以形成在第一下孔HR1和第一开口OP1中，第二接触插塞PLG2可以形成在第二下孔HR2和第二开口OP2中。此外，导电图案CP可以分别形成在第一接触插塞PLG1和第二接触插塞PLG2上。第一接触插塞PLG1和第二接触插塞PLG2可以与下层25直接接触，并且第一接触插塞PLG1和第二接触插塞PLG2的每个可以在上层45中具有第一宽度并在蚀刻停止层30中具有大于第一宽度的第二宽度。
根据图1E所示的示例实施方式，当第二开口OP2形成在第二区域R2上时，下层25的顶表面可以部分地凹陷。因此，在第二区域R2上，第二接触插塞PLG2可以具有比下层25的顶表面低的底表面。在这样的情况下，第二接触插塞PLG2可以在蚀刻停止层30中具有最大的宽度。
图2示出用于说明根据本发明构思的示例实施方式的三维半导体存储器件的简化配置的示意图。
参照图2，三维半导体存储器件可以包括单元阵列区域CAR和周边电路区域。周边电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域(未示出)。在某些示例实施方式中，连接区域CNR可以在单元阵列区域CAR和行解码器区域ROW DCR之间。
单元阵列区域CAR可以包括由多个存储单元组成的存储单元阵列。在某些示例实施方式中，存储单元阵列可以包括三维布置的存储单元、电连接到存储单元的多条字线、以及电连接到存储单元的多条位线。
行解码器区域ROW DCR可以包括选择存储单元阵列的字线的行解码器，并且连接区域CNR可以提供有使存储单元阵列和行解码器彼此电连接的路由结构。行解码器可以根据地址信息选择存储单元阵列的字线中的一条。行解码器可以响应于来自控制电路的控制信号向所选择的字线和未选择的字线提供字线电压。
页缓冲器区域PBR可以包括读取存储单元中存储的数据的页缓冲器。取决于操作模式，页缓冲器可以临时存储将被存储在存储单元中的数据或感测存储在存储单元中的数据。页缓冲器可以在编程操作模式中用作写驱动器电路并在读取操作模式中用作感测放大器电路。
列解码器区域COL DCR可以包括连接到存储单元阵列的位线的列解码器。列解码器可以提供页缓冲器和外部装置(例如存储器控制器)之间的数据传输通道。
图3示出根据本发明构思的示例实施方式的三维半导体存储器件的电路图。
参照图3，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0至BL2、以及在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可以被二维地布置，并且多个单元串CSTR可以并联连接到位线BL0至BL2中的每个。多个单元串CSTR可以共同连接到公共源极线CSL。在此配置中，多个单元串CSTR可以在多条位线BL0至BL2和单个公共源极线CSL之间。公共源极线CSL可以提供为多个，其可以被二维地布置。公共源极线CSL可以被供应有相同的电压或被彼此独立地电控制。
在某些示例实施方式中，每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、以及接地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。
例如，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以联接到位线BL0至BL2之一，并且接地选择晶体管GST可以联接到公共源极线CSL。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1和接地选择晶体管GST之间。
每个单元串CSTR还可以包括连接在第一串选择晶体管SST1和存储单元晶体管MCT之间的虚设单元。尽管没有在附图中示出，但是虚设单元也可以连接在接地选择晶体管GST和存储单元晶体管MCT之间。
在某些示例实施方式中，在每个单元串CSTR中，接地选择晶体管GST可以包括串联连接的多个MOS晶体管，类似于第一串选择晶体管SST1和第二串选择晶体管SST2。在某些示例实施方式中，每个单元串CSTR可以包括单个串选择晶体管。
第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多条字线WL0至WLn控制，并且虚设单元可以由虚设字线DWL控制。接地选择晶体管GST可以由接地选择线GSL控制。公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。
由于一个单元串CSTR包括设置在与公共源极线CSL的不同距离处的多个存储单元晶体管MCT，所以字线WL0至WLn和虚设字线DWL可以在公共源极线CSL和位线BL0至BL2之间。
存储单元晶体管MCT可以包括栅极电极，所述栅极电极以基本上相同的距离与公共源极线CSL间隔开，共同连接到字线WL0至WLn和虚设字线DWL之一以具有等电位状态。设置在不同的行或列处的栅极电极可以被彼此独立地控制。
图4示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。图5示出沿着图4的线V-V’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。图6A示出图5的部分VIA的放大图，图6B和图6C示出图5的部分VIB的放大图。
参照图4和图5，基板10可以包括单元阵列区域CAR和连接区域CNR。连接区域CNR可以在第一方向D1上与单元阵列区域CAR相邻。基板10可以是具有半导体特性的材料(例如硅)、绝缘材料(例如玻璃)以及覆盖有绝缘材料的半导体或导体中的一种。例如，基板10可以是具有第一导电类型的硅晶片。
多个电极结构ST可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸，并可以在第二方向D2上彼此间隔开。缓冲绝缘层11可以插设在电极结构ST和基板10之间，并可以包括硅氧化物层。
基板10可以在彼此相邻的电极结构ST之间在其中提供有公共源极区域CSR。公共源极区域CSR可以在第一方向D1上平行于电极结构ST延伸。公共源极区域CSR可以通过用第二导电类型的杂质掺杂基板10而形成。公共源极区域CSR可以包括例如N型杂质(例如砷(As)或磷(P))。
每个电极结构ST可以包括沿着垂直于基板10的顶表面的第三方向D3交替且重复地堆叠的电极ELa和ELb和绝缘层ILD。电极ELa和ELb可以具有基本上相同的厚度，并且绝缘层ILD的厚度可以根据半导体存储器件的特性而不同。绝缘层ILD的每个厚度可以小于电极ELa和ELb的每个厚度。电极ELa和ELb可以包括例如从掺杂的半导体(例如掺杂的硅等)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)以及过渡金属(例如钛、钽等)选择的至少一种。绝缘层ILD可以包括例如硅氧化物层。
在某些示例实施方式中，电极结构ST可以包括下结构和在下结构上的上结构。下结构可以包括交替地堆叠在基板10上的多个第一电极ELa和绝缘层ILD，上结构可以包括交替地堆叠在下结构上的多个第二电极ELb和绝缘层ILD。
电极结构ST可以在连接区域CTR上具有台阶结构。例如，第一电极ELa和第二电极ELb可以具有其在第一方向D1上的随着在第一方向D1上与单元阵列区域CAR的距离的增大而增大的长度，并且电极结构ST可以具有随着在第一方向D1上与单元阵列区域CAR的距离的增大而减小的其高度。连接区域CNR上的第一电极ELa和第二电极ELb的侧壁可以沿着第一方向D1例如以规则的距离间隔开。
第一电极ELa和第二电极ELb的每个可以具有在连接区域CNR上的焊盘部分，并且第一电极ELa和第二电极ELb的焊盘部分可以水平地且垂直地位于不同的位置。在某些示例实施方式中，在连接区域CNR上，第一电极ELa和第二电极ELb的每个焊盘部分可以被绝缘层ILD中的直接设置在其上的一个暴露。例如，第一电极ELa和第二电极ELb的每个可以在第一方向D1上具有比绝缘层ILD中的直接设置在其上的一个的长度大的长度。
第一电极ELa和第二电极ELb的每个可以从单元阵列区域CAR朝向连接区域CNR延伸，同时具有基本上均匀的厚度。第一电极ELa和第二电极ELb可以分别具有在直接设置于其上的绝缘层ILD的底表面下面的顶表面。
在某些示例实施方式中，三维半导体存储器件可以是竖直NAND闪存器件，并且在此情况下，电极结构ST的第一电极ELa和第二电极ELb可以用作存储单元晶体管(见图2的MCT)的控制栅极。例如，第一电极ELa和第二电极ELb可以用作参照图3讨论的接地选择线GSL、字线WL0至WLn和虚设字线DWL和/或第一串选择线SSL1和第二串选择线SSL2。
多个竖直结构VS可以设置为穿过单元阵列区域CAR的基板10上的电极结构ST。例如，竖直结构VS可以包括半导体材料，诸如硅(Si)、锗(Ge)或其组合。在某些示例实施方式中，竖直结构VS可以包括杂质掺杂的半导体或没有掺杂的本征半导体。
竖直结构VS可以在其上端处或在其上端上提供有位线焊盘PAD，并通过位线焊盘PAD联接到位线接触插塞BPLG。竖直结构VS可以用作参照图3讨论的串选择晶体管和存储单元晶体管的沟道。
例如，每个竖直结构VS可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以与基板10直接接触，并可以包括从基板10生长的柱状外延层。上半导体图案USP可以与下半导体图案LSP直接接触，并可以具有“U”形状或具有封闭底端的管形状。上半导体图案USP的内部可以填充有空气或绝缘材料。上半导体图案USP可以具有与下半导体图案LSP的晶体结构不同的晶体结构。例如，上半导体图案USP可以具有从单晶结构、非晶结构和多晶结构选择的至少一种。
竖直绝缘图案VP可以在电极结构ST和竖直结构VS之间。竖直绝缘图案VP可以在第三方向D3上延伸并围绕竖直结构VS的侧壁。竖直绝缘图案VP可以包括单个薄层或多个薄层。在某些示例实施方式中，竖直绝缘图案VP可以包括用作NAND闪存器件的存储元件的电荷存储层。在某些示例实施方式中，竖直绝缘图案VP可以包括用于相变存储器件或可变电阻存储器件的薄层。例如，竖直绝缘图案VP可以包括作为NAND闪存器件的存储元件的组成部分的电荷存储层和隧道绝缘层。在某些示例实施方式中，竖直绝缘图案VP可以包括作为NAND闪存器件的存储元件的组成部分的阻挡绝缘层、电荷存储层和隧道绝缘层。
水平绝缘图案HP可以从竖直绝缘图案VP与第一电极ELa和第二电极ELb的侧壁之间延伸到第一电极ELa和第二电极ELb的顶表面和底表面上。水平绝缘图案HP可以包括作为NAND闪存器件的存储元件的组成部分的电荷存储层和隧道绝缘层。在某些示例实施方式中，水平绝缘图案HP可以包括阻挡绝缘层。在某些示例实施方式中，水平绝缘图案HP可以从单元阵列区域CAR朝向连接区域CNR水平地延伸。在此配置中，如图6A和图6B所示，水平绝缘图案HP的一部分可以在蚀刻停止层30与第一电极ELa和第二电极ELb的顶表面的每个之间。
在某些示例实施方式中，蚀刻停止层30和平坦化绝缘层40可以顺序地堆叠在其上设置电极结构ST的基板10的整个表面上。蚀刻停止层30可以插设在平坦化绝缘层40和电极结构ST之间，并可以具有基本上均匀的厚度。例如，蚀刻停止层30可以共形地覆盖电极结构ST的台阶结构的表面。在此配置中，在连接区域CNR上，蚀刻停止层30可以覆盖第一电极ELa和第二电极ELb的顶表面。
蚀刻停止层30可以包括相对于平坦化绝缘层40、绝缘层ILD以及电极结构ST的第一电极ELa和第二电极ELb具有蚀刻选择性的材料。在某些示例实施方式中，蚀刻停止层30可以是非晶硼层或具有所希望的蚀刻选择性的绝缘材料，如参照图1A至图1E讨论的。如上所述，非晶硼层可以包含约90至100原子百分比的硼。非晶硼层可以相对于例如硅氮化物层、硅氧化物层和/或金属材料具有所希望的蚀刻选择性。
如图6A和图6B所示，蚀刻停止层30可以与水平绝缘图案HP的覆盖连接区域CNR上的第一电极ELa和第二电极ELb的每个顶表面的部分直接接触。
平坦化绝缘层40可以覆盖连接区域CNR上的电极结构ST，并可以具有基本上平坦的顶表面。平坦化绝缘层40可以包括相对于蚀刻停止层30具有蚀刻选择性的绝缘材料，并可以由单个绝缘层或多个堆叠的绝缘层组成。第一层间电介质层50可以提供在平坦化绝缘层40上以覆盖竖直结构VS的顶表面。平坦化绝缘层40和第一层间电介质层50可以包括例如高密度等离子体(HDP)氧化物、TEOS(四乙基原硅酸盐)、PE-TEOS(等离子体增强四乙基原硅酸盐)、O3-TEOS(O3-四乙基原硅酸盐)、USG(未掺杂的硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟硅酸盐玻璃)、SOG(旋涂玻璃)、TOSZ(东燃硅氮烷)或其组合。
在某些示例实施方式中，在连接区域CNR上，第一电极ELa和第二电极ELb的焊盘部分可以联接到穿过第一层间电介质层50、平坦化绝缘层40和蚀刻停止层30的接触插塞PLG1和PLG2。接触插塞PLG1和PLG2可以与绝缘层ILD的侧壁间隔开。
接触插塞PLG1和PLG2可以具有从基板10的顶表面起的基本上相同的高度处的顶表面。例如，接触插塞PLG1和PLG2的顶表面可以与第一层间电介质层50的顶表面基本上共平面。接触插塞PLG1和PLG2可以具有在第三方向D3上的朝向单元阵列区域CAR减小的长度。接触插塞PLG1和PLG2的每个可以包括由金属氮化物(例如TiN、TaN或WN)或金属层(例如Ti、Ta、Co或Cu)组成的阻挡金属层。
在某些示例实施方式中，第一接触插塞PLG1可以联接到电极结构ST的对应的第一电极ELa，第二接触插塞PLG2可以联接到电极结构ST的对应的第二电极ELb。
联接到最上面的第二电极ELb的第二接触插塞PLG2可以具有在最上面的第二电极ELb的顶表面和底表面之间的底表面。联接到最下面的第一电极ELa的第一接触插塞PLG1可以具有在与最下面的第一电极ELa的顶表面的水平面基本上相同的水平面处的底表面。第一接触插塞PLG1和第二接触插塞PLG2可以具有其从对应的第一电极ELa和第二电极ELb的顶表面起的位置彼此不同的底表面。
如图6B所示，第一接触插塞PLG1可以包括在第三方向D3上延伸的延伸部分EP1和从延伸部分EP1水平地突出的接触部分CP1。类似地，如图6A所示，第二接触插塞PLG2可以包括在第三方向D3上延伸的延伸部分EP2和从延伸部分EP2水平地突出的接触部分CP2。
第一接触插塞PLG1的延伸部分EP1和第二接触插塞PLG2的延伸部分EP2可以穿过第一层间电介质层50和平坦化绝缘层40。第一接触插塞PLG1的延伸部分EP1和第二接触插塞PLG2的延伸部分EP2可以具有其在第三方向D3上的随着第一接触插塞PLG1和第二接触插塞PLG2接近单元阵列区域CAR而减小的长度。第一接触插塞PLG1的接触部分CP1和第二接触插塞PLG2的接触部分CP2可以穿过蚀刻停止层30并可以与对应的第一电极ELa和第二电极ELb直接接触。第一接触插塞PLG1的接触部分CP1和第二接触插塞PLG2的接触部分CP2可以穿过水平绝缘图案HP。在第一接触插塞PLG1和第二接触插塞PLG2的每个中，接触部分CP1或CP2的宽度可以大于延伸部分EP1或EP2的宽度。第一接触插塞PLG1和第二接触插塞PLG2可以分别具有在接触部分CP1和CP2处的各自最大宽度。
在某些示例实施方式中，第一接触插塞PLG1的接触部分CP1和第二接触插塞PLG2的接触部分CP2可以具有彼此不同的形状。例如，第一接触插塞PLG1的接触部分CP1和第二接触插塞PLG2的接触部分CP2可以具有彼此不同的侧壁轮廓。例如，第一接触插塞PLG1的接触部分CP1可以具有倾斜的侧壁，并且第二接触插塞PLG2的接触部分CP2可以具有圆化的侧壁，但是本发明构思不限于此。
第二接触插塞PLG2还可以包括从接触部分CP2延伸在第二电极ELb的顶表面下面的凹陷部分RP。凹陷部分RP可以具有比接触部分CP2的最小宽度小的宽度。第一接触插塞PLG1中的至少一个还可以包括在第一电极ELa的顶表面下面延伸的凹陷部分。
参照图6A和图6B，第一接触插塞PLG1的接触部分CP1可以具有最大宽度W2，其与第二接触插塞PLG2的接触部分CP2的最大宽度W1基本上相同。第一接触插塞PLG1的接触部分CP1可以具有比第二接触插塞PLG2的接触部分CP2的底部宽度小的底部宽度。在某些示例实施方式中，参照图6A和图6C，第一接触插塞PLG1的接触部分CP1可以具有比第二接触插塞PLG2的接触部分CP2的最大宽度W1小的最大宽度W3。
第二层间电介质层60可以形成在第一层间电介质层50上以覆盖第一接触插塞PLG1和第二接触插塞PLG2的顶表面。跨过电极结构ST并在第二方向D2上延伸的位线BL可以提供在单元阵列区域CAR的第二层间电介质层60上。每条位线BL可以通过位线接触插塞BPLG联接到位线焊盘PAD。
此外，互连线ICL可以提供在连接区域CNR的第二层间电介质层60上并在第二方向D2上延伸。互连线ICL可以通过互连接触插塞CNT连接到第一接触插塞PLG1和第二接触插塞PLG2。
图7示出根据本发明构思的示例实施方式的三维半导体存储器件的截面图。图8A和图8B分别示出图7的部分VIIIA和VIIIB的放大图，图8C示出图7的部分VIIIC的放大图。图9A和图9B分别示出图7的部分VIIIA和VIIIB的放大图，示出根据本发明构思的示例实施方式的三维半导体存储器件的另一些示例。为了描述的简洁，在说明和示出与上面讨论的三维半导体器件的那些技术特征相同的技术特征上将进行省略。
参照图7、图8A和图8B，电极结构ST的第一电极ELa和第二电极ELb可以分别连接到穿过第一层间电介质层50、平坦化绝缘层40和蚀刻停止层30的第一接触插塞PLG1和第二接触插塞PLG2。
在某些示例实施方式中，第一接触插塞PLG1和第二接触插塞PLG2可以具有在其各自顶表面处的最大宽度和在其各自底表面处的最小宽度。第一接触插塞PLG1和第二接触插塞PLG2可以具有其从对应的第一电极ELa和第二电极ELb的顶表面起的位置彼此不同的底表面。例如，参照图8C，随着第一电极ELa和第二电极ELb的从基板10的顶表面起的高度增大，第一接触插塞PLG1和第二接触插塞PLG2的底表面与对应的第一电极ELa和第二电极ELb的顶表面之间的距离可以增大(a>b>c)。
联接到最上面的第二电极ELb的第二接触插塞PLG2可以具有在最上面的第二电极ELb的顶表面和底表面之间的底表面。联接到最下面的第一电极ELa的第一接触插塞PLG1可以具有在与最下面的第一电极ELa的顶表面的水平面基本上相同的水平面处的底表面。
参照图9A和图9B，联接到最下面的第一电极ELa的第一接触插塞PLG1可以具有比联接到最上面的第二电极ELb的第二接触插塞PLG2的最小宽度Wa小的最小宽度Wb。例如，第一电极ELa和第一接触插塞PLG1之间的接触面积可以小于第二电极ELb和第二接触插塞PLG2之间的接触面积。
图10示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。图11A和图11B示出分别沿着图10的线XIA-XIA’和XIB-XIB’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。为了描述的简洁，在说明和示出与上面讨论的三维半导体器件的那些技术特征相同的技术特征上将进行省略。
参照图10、图11A和图11B，基板10可以包括单元阵列区域CAR、连接区域CNR和缓冲区域BFR。连接区域CNR可以在第一方向D1上与单元阵列区域CAR相邻，缓冲区域BFR可以在与第一方向D1相交的第二方向D2上与单元阵列区域CAR相邻。
电极结构ST可以提供在基板10上，在第一方向D1上延伸并在第二方向D2上彼此间隔开。如以上讨论的，电极结构ST可以包括堆叠在第三方向D3上的第一电极ELa和第二电极ELb。电极结构ST可以每个具有在连接区域CNR上的第一台阶结构和在缓冲区域BFR上的第二台阶结构。第二台阶结构可以与第一台阶结构相同或不同。在某些示例实施方式中，第一台阶结构可以与第二台阶结构相比更加逐步倾斜。
在缓冲区域BFR上，电极结构ST的第一电极ELa和第二电极ELb的每个可以在第一方向D1和第二方向D2上具有随着与基板10的顶表面的距离的增大而减小的长度。例如，第一电极ELa和第二电极ELb可以具有其随着设置第一电极ELa和第二电极ELb的竖直高度的增大而减小的长度。例如，缓冲区域BFR上的电极结构ST的第一电极ELa和第二电极ELb的每个可以具有在连接区域CNR上的第一侧壁和在缓冲区域BFR上的第二侧壁。例如，第一电极ELa和第二电极ELb的第二侧壁可以在缓冲区域BFR上以第二距离间隔开，第一电极ELa和第二电极ELb的第一侧壁可以在连接区域CNR上以大于第二距离的第一距离间隔开。
缓冲区域BFR上的电极结构ST可以包括牺牲绝缘图案SLP。牺牲绝缘图案SLP可以包括与构成电极结构ST的绝缘层ILD的绝缘材料不同的绝缘材料。牺牲绝缘图案SLP可以是用于形成电极结构ST的牺牲层的部分，并可以包括例如硅氮化物。
牺牲绝缘图案SLP可以在缓冲区域BFR上彼此竖直相邻的绝缘层ILD之间，并可以水平地相邻于第一电极ELa和第二电极ELb。水平绝缘图案HP可以提供在牺牲绝缘图案SLP与第一电极ELa和第二电极ELb之间。
在某些示例实施方式中，牺牲绝缘图案SLP可以与蚀刻停止层30直接接触。蚀刻停止层30可以包括参照图1A至图1E讨论的非晶硼层，并相对于第一电极ELa和第二电极ELb、绝缘层ILD以及牺牲绝缘图案SLP具有蚀刻选择性。
根据图10、图11A和图11B所示的示例实施方式，每个竖直结构VS可以包括沿着第三方向D3延伸的半导体图案。半导体图案可以与基板10直接接触，并可以具有杯子形状或“U”形状。绝缘材料可以填充具有上述形状的半导体图案的内部。
图12示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。图13示出沿着图12的线XIII-XIII’剖取的截面图，示出根据本发明构思的示例实施方式的三维半导体存储器件。为了描述的简洁，在说明和示出与上面讨论的三维半导体器件的那些技术特征相同的技术特征上将进行省略。
在某些示例实施方式中，电极结构ST可以在连接区域CNR上具有各种形状的台阶结构。例如，参照图12和图13，在连接区域CNR上，电极结构ST可以具有由第一电极ELa和第二电极ELb的端部沿着第一方向D1限定的第一台阶结构以及由第一电极ELa和第二电极ELb的端部沿着第二方向D2限定的第二台阶结构。沿着第一方向D1限定的第一台阶结构可以比沿着第二方向D2限定的第二台阶结构更陡峭地倾斜。第一电极ELa和第二电极ELb的在第(4n+1)层的端部可以沿着第一方向D1暴露。此外，连续堆叠的四个第一电极ELa和/或第二电极ELb的各个组的端部可以沿着第二方向D2暴露。
在某些示例实施方式中，沿着第一方向D1布置的第一接触插塞PLG1和第二接触插塞PLG2可以具有彼此不同的长度，并且沿着第二方向D2布置的第一接触插塞PLG1和第二接触插塞PLG2也可以具有彼此不同的长度。此外，如以上讨论的，第一接触插塞PLG1和第二接触插塞PLG2的每个可以包括延伸部分和接触部分。
图14至图19、图21和图23示出沿着图4的线V-V’剖取的截面图，示出根据本发明构思的示例实施方式的制造三维半导体存储器件的方法。图20A和图20B分别示出图19的部分XXA和XXB的放大图。图22A和图22B分别示出图21的部分XXIIA和XXIIB的放大图。
参照图4和图14，基板10可以被提供为包括单元阵列区域CAR和连接区域CNR。模具结构110可以形成为包括竖直且交替地堆叠在基板10上的牺牲层SL和绝缘层ILD。绝缘材料诸如硅氧化物可以提供为在基板10和模具结构110之间形成缓冲绝缘层11。
牺牲层SL可以包括相对于绝缘层ILD具有蚀刻选择性的材料。牺牲层SL可以包括与绝缘层ILD的绝缘材料不同的绝缘材料。例如，牺牲层SL可以由硅氮化物层形成，绝缘层ILD可以由硅氧化物层形成。牺牲层SL可以具有基本上相同的厚度，并且绝缘层ILD可以根据其位置具有不同的厚度。
在某些示例实施方式中，模具结构110可以具有其中绝缘层ILD的端部在连接区域CNR上暴露的台阶结构。例如，模具结构110的形成可以包括在基板10的整个表面上形成其中牺牲层SL和绝缘层ILD竖直且交替地堆叠的堆叠结构(未示出)、然后对堆叠结构执行修整工艺。在此描述中，修整工艺可以包括在单元阵列区域CAR和连接区域CNR上形成覆盖堆叠结构的掩模图案(未示出)、蚀刻堆叠结构的一部分以及减小掩模图案的水平面积。当执行修整工艺时，蚀刻步骤和减小步骤可以交替且重复地执行。修整工艺可以导致模具结构110具有从单元阵列区域CAR朝向连接区域CNR之外的周边电路区域下降的台阶结构。
参照图4和图15，绝缘层ILD的端部可以被蚀刻以暴露牺牲层SL在连接区域CNR上的端部。在暴露牺牲层SL在连接区域CNR上的端部之后，蚀刻停止层30可以形成为共形地覆盖模具结构110的表面。蚀刻停止层30可以在连接区域CNR上与牺牲层SL的端部直接接触。蚀刻停止层30可以是参照图1A至图1E讨论的非晶硼层。
在形成蚀刻停止层30之后，绝缘层(未示出)可以形成在基板10的整个表面上，并被平坦化以形成平坦化绝缘层40。平坦化绝缘层40可以具有基本上平坦的顶表面。平坦化绝缘层40可以由相对于蚀刻停止层30具有蚀刻选择性的材料形成。
参照图4和图16，在形成平坦化绝缘层40之后，竖直结构VS可以形成在单元阵列区域CAR上以穿过模具结构110和缓冲绝缘层11。当在平面图中看时，竖直结构VS可以布置为直线或Z字形方式。在连接区域CNR中，虚设竖直结构可以形成为具有与竖直结构VS的结构基本上相同的结构。
竖直结构VS的形成可以包括形成穿过模具结构110和缓冲绝缘层11的竖直孔以暴露基板10、然后在每个竖直孔中形成下半导体图案LSP和上半导体图案USP。
下半导体图案LSP可以采用选择性外延生长(SEG)工艺形成，其中暴露到竖直孔的基板10用作籽晶层。因此，下半导体图案LSP可以具有填充竖直孔的每个下部的柱形状。上半导体图案USP可以通过在其中形成下半导体图案LSP的竖直孔中沉积半导体层而形成，并可以与下半导体图案LSP接触。
在形成上半导体图案USP之前，可以在竖直孔中形成竖直绝缘图案VP。竖直绝缘图案VP可以包括单个薄层或多个薄层。在某些示例实施方式中，竖直绝缘图案VP可以是数据存储层的一部分。位线焊盘PAD可以形成在上半导体图案USP的每个顶端处或在上半导体图案USP的每个顶端上。位线焊盘PAD可以是杂质掺杂的区域或可以包括导电材料。
参照图4和图17，第一层间电介质层50可以形成在平坦化绝缘层40上且在单元阵列区域上以覆盖竖直结构VS的顶表面。第一层间电介质层50、平坦化绝缘层40和模具结构110可以被图案化以形成线形沟槽(未示出)。沟槽可以在第一方向D1上延伸并可以在与第一方向D1相交的第二方向D2上彼此间隔开。沟槽的形成可以导致模具结构110在平面图中具有在第一方向D1上延伸的线性形状。沟槽可以与竖直结构VS间隔开并可以暴露牺牲层SL的侧壁。
在形成沟槽之后，公共源极区域CSR可以形成在由沟槽暴露的基板10中。公共源极区域CSR可以通过用其导电性与基板10的导电性不同的杂质掺杂基板10而形成。公共源极区域CSR可以包括例如N型杂质(例如砷(As)或磷(P))。
由沟槽暴露的牺牲层SL可以被去除以在竖直地彼此相邻的绝缘层ILD之间形成栅极区域GR。栅极区域GR可以通过采用相对于绝缘层ILD和蚀刻停止层30具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL而形成。例如，当牺牲层SL是硅氮化物层、绝缘层ILD是硅氧化物层并且蚀刻停止层30是非晶硼层时，包括磷酸的蚀刻剂可以用于各向同性地蚀刻牺牲层SL以形成栅极区域GR。每个栅极区域GR可以部分地暴露竖直绝缘图案VP，并在连接区域CNR上可以部分地暴露蚀刻停止层30。
参照图4和图18，水平绝缘图案HP以及第一电极ELa和第二电极ELb可以形成在栅极区域GR中。水平绝缘图案HP以及第一电极ELa和第二电极ELb的形成可以包括形成水平绝缘层以共形地覆盖栅极区域GR、在水平绝缘层上形成填充栅极区域GR的栅极导电层、以及从沟槽去除栅极导电层以形成用于各第一电极ELa和第二电极ELb的水平分隔。此外，在形成水平绝缘层之前，热氧化物层可以形成在下半导体图案LSP的由最下面的栅极区域GR暴露的侧壁上。水平绝缘图案HP可以用作数据存储层的一部分，如以上讨论的。
第一电极ELa和第二电极ELb可以如以上讨论地形成在栅极区域GR中以形成电极结构ST，该电极结构ST具有交替且重复地堆叠在基板10上的绝缘层ILD以及第一电极ELa和第二电极ELb。根据与参照图4和图17讨论的不同的某些示例实施方式，在形成电极结构ST之后，公共源极区域CSR可以通过将杂质掺杂到电极结构ST之间的基板10中而形成。
参照图4、图19、图20A和图20B，在形成电极结构ST之后，在连接区域CNR上，第一层间电介质层50和平坦化绝缘层40可以被图案化以形成第一接触孔51a和第二接触孔51b。
第一接触孔51a和第二接触孔51b可以通过在第一层间电介质层50上形成掩模图案(未示出)、然后使用等离子体对第一层间电介质层50和平坦化绝缘层40执行各向异性蚀刻工艺而形成。采用等离子体的各向异性蚀刻工艺可以被执行直到暴露覆盖最下面的第一电极ELa的顶表面的蚀刻停止层30。
在某些示例实施方式中，第一接触孔51a和第二接触孔51b可以被同时形成，并且当执行各向异性蚀刻工艺时，由于电极结构ST在连接区域CNR上具有台阶结构，所以蚀刻深度可以不同。例如，第一接触孔51a和第二接触孔51b可以在第三方向D3上具有随着与单元阵列区域CAR的距离的增大而增大的长度。蚀刻停止层30的顶表面可以由第一接触孔51a中的在第三方向D3上具有最大深度的一个暴露，而最上面的第二电极ELb可以暴露到第二接触孔51b中的在第三方向D3上具有最小的长度并穿过蚀刻停止层30至特定深度的一个。在此配置中，第一接触孔51a的底表面和第二接触孔51b的底表面可以分别设置在相对于对应的第一电极ELa和第二电极ELb的顶表面的不同位置。
例如，当形成第一接触孔51a和第二接触孔51b时，蚀刻停止层30可以与暴露到第一接触孔51a相比首先暴露到第二接触孔51b，并且蚀刻停止层30的暴露到第二接触孔51b的部分可以通过等离子体物理地过蚀刻。第二接触孔51b可以因此穿过蚀刻停止层30。此外，第二电极ELb的顶表面可以在形成第二接触孔51b时在连接区域CNR上凹陷至特定深度，并且第二电极ELb可以随着其从基板10起的高度的增大而凹陷得更深。例如，第二电极ELb可以在其由第二接触孔51b暴露的部分具有不同的厚度。第二接触孔51b的底表面可以位于第二电极ELb的顶表面和底表面之间。蚀刻停止层30可以由第一接触孔51a暴露，并可以在其由第一接触孔51a暴露的部分具有不同的厚度。蚀刻停止层30的在其由第一接触孔51a暴露的部分处的暴露厚度可以随着第一电极ELa从基板10起的高度的增大而减小。
参照图4、图21、图22A和图22B，可以对由第一接触孔51a和第二接触孔51b暴露的蚀刻停止层30执行各向同性蚀刻工艺，以形成暴露第一电极ELa的端部的下凹陷区域53a，还形成暴露第二电极ELb的端部的上凹陷区域53b。
在某些示例实施方式中，当蚀刻停止层30是非晶硼层时，蚀刻停止层30可以通过采用包括过氧化氢(H2O2)的湿蚀刻剂(例如SC1溶液)的湿蚀刻工艺蚀刻。湿蚀刻工艺可以被执行直到暴露最下面的第一电极ELa的端部。
当对蚀刻停止层30执行各向同性蚀刻工艺时，蚀刻停止层30可以在其由第一接触孔51a暴露的部分上以及在其由第二接触孔51b暴露的部分上被竖直地和水平地蚀刻。因此，下凹陷区域53a和上凹陷区域53b可以具有彼此不同的侧壁轮廓。此外，当对蚀刻停止层30执行各向同性蚀刻工艺时，水平绝缘图案HP可以被部分地暴露，使得第一电极Ela的端部由下凹陷区域53a暴露。
参照图4和图23，下凹陷区域53a和上凹陷区域53b以及第一接触孔51a和第二接触孔51b可以用导电材料填充以形成第一接触插塞PLG1和第二接触插塞PLG2。之后，如参照图5讨论的，可以形成第二层间电介质层60、互连接触插塞CNT、位线接触插塞BPLG、位线BL和互连线ICL。
图24示出根据本发明构思的示例实施方式的三维半导体存储器件的平面图。图25至图32示出沿着图24的线XXV-XXV’剖取的截面图，示出根据本发明构思的示例实施方式的制造三维半导体存储器件的方法。图33示出图32的部分XXXIII的放大图。
根据图24至图33所示的实施方式，当竖直结构形成在三维半导体存储器件的单元阵列区域上时，参照图1A至图1E讨论的非晶硼层可以用作蚀刻停止层。为了描述的简洁，在说明和示出与上面讨论的三维半导体器件的那些技术特征相同的技术特征上将进行省略。
参照图24和图25，蚀刻停止层30可以形成在基板10上，并且牺牲层SL和绝缘层ILD可以交替且重复地堆叠以在蚀刻停止层30上形成堆叠结构100。蚀刻停止层30可以包括相对于牺牲层SL和绝缘层ILD具有蚀刻选择性的绝缘材料。例如，蚀刻停止层30可以是非晶硼层，其包括约90至100原子百分比的硼。
参照图24和图26，竖直孔VH可以形成为穿过堆叠结构100并暴露蚀刻停止层30的顶表面。当执行各向同性蚀刻工艺以形成竖直孔VH时，蚀刻停止层30可以在其由竖直孔VH暴露的顶表面上部分地凹陷。
参照图24、图27和图33，竖直绝缘层VL和初始半导体层SCL可以顺序地形成以共形地覆盖竖直孔VH的内壁。竖直绝缘层VL和初始半导体层SCL可以以不足以完全填充竖直孔VH的厚度沉积在竖直孔VH的内壁上。
竖直绝缘层VL可以由单个薄层或多个薄层形成，并可以包括相对于牺牲层SL具有蚀刻选择性的绝缘层。在某些示例实施方式中，竖直绝缘层VL可以包括用于例如NAND闪存器件的数据存储层的薄层中的至少一个。
初始半导体层SCL可以包括采用原子层沉积(ALD)和化学气相沉积(CVD)之一形成的半导体材料(例如多晶硅层、单晶硅层或非晶硅层)。
参照图24和图28，可以执行各向异性蚀刻工艺以去除在竖直孔VH的底部的初始半导体层SCL和竖直绝缘层VL，从而形成通孔TH以暴露基板10的顶表面。通过上述步骤，竖直绝缘图案VP和半导体间隔物SS可以形成在竖直孔VH的侧壁上。竖直绝缘图案VP和半导体间隔物SS可以具有在相反两端具有开口的圆筒形状。例如，如图33所示，竖直绝缘图案VP可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。
在某些示例实施方式中，竖直绝缘图案VP的底表面可以与蚀刻停止层30接触。当执行各向异性蚀刻工艺以形成竖直绝缘图案VP和半导体间隔物SS时，基板10的顶表面可以由于过蚀刻而部分地凹陷。
参照图24和图29，竖直结构VS和埋入绝缘层VI可以顺序地形成在其中已经形成竖直绝缘图案VP和半导体间隔物SS的竖直孔VH中。竖直结构VS可以通过沉积与半导体间隔物SS的半导体材料相同的半导体材料(例如多晶硅层、单晶硅层或非晶硅层)而形成。竖直结构VS可以共形地沉积在半导体间隔物SS上，而不完全填充竖直孔VH。竖直结构VS可以与基板10接触。埋入绝缘图案VI可以填充由竖直结构VS限定的空的空间。
参照图24和图30，位线焊盘PAD可以形成在竖直结构VS上。位线焊盘PAD可以是杂质掺杂的区域或可以包括导电材料。
在形成位线焊盘PAD之后，第一层间电介质层50可以形成在堆叠结构100上。第一层间电介质层50和堆叠结构100可以被图案化以形成暴露基板10的沟槽T。沟槽T可以沿着第一方向D1从单元阵列区域(见图14的CAR)朝向连接区域(见图14的CNR)延伸。沟槽T的形成可以将堆叠结构100分成多个模具结构110。每个模具结构110可以具有在第一方向D1上延伸的线性形状。在某些示例实施方式中，一对沟槽T可以在其间提供有构成九列的竖直结构VS。沟槽T可以暴露模具结构110的绝缘层ILD和牺牲层SL的侧壁。
参照图24和图31，暴露到沟槽T的牺牲层SL可以被去除以在绝缘层ILD之间形成栅极区域GR。栅极区域GR可以通过采用相对于绝缘层ILD和蚀刻停止层30具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL而形成。如在上述示例实施方式中讨论的，当蚀刻停止层30是非晶硼层、牺牲层SL是硅氮化物层并且绝缘层ILD是硅氧化物层时，包括磷酸的蚀刻剂可以通过沟槽T提供以选择性各向同性地蚀刻牺牲层SL。
参照图24、图32和图33，水平绝缘图案HP和电极EL可以形成在栅极区域GR中。水平绝缘图案HP可以是例如NAND闪存晶体管中的数据存储层的一部分。由于电极EL(例如ELa和ELb)形成在栅极区域GR中，电极结构ST可以包括交替堆叠在基板10上的绝缘层ILD和电极EL。在形成电极结构ST之后，暴露到沟槽T的基板10可以用杂质掺杂以形成公共源极区域CSR。
在形成公共源极区域CSR之后，绝缘间隔物SP和公共源极插塞CSP可以形成在沟槽T中。绝缘间隔物SP可以覆盖电极结构ST的相反的侧壁。第二层间电介质层60可以形成在第一层间电介质层50上，并且如图24所示，辅助线SBL1至SBL4以及第一位线BL1和第二位线BL2可以形成在第二层间电介质层60上。
图34示出根据本发明构思的示例实施方式的三维半导体存储器件的截面图。
参照图34，基板10可以在其上提供有彼此间隔开的电极结构ST。在某些示例实施方式中，蚀刻停止层30可以在基板10和电极结构ST之间。蚀刻停止层30可以是参照图1A至图1E讨论的非晶硼层。
每个电极结构ST可以包括交替堆叠在蚀刻停止层30上的电极EL和绝缘层ILD。例如，电极结构ST可以在单一方向上延伸，并且分隔绝缘层150可以在电极结构ST之间。
沟道结构CHS可以被提供为包括穿过电极结构ST当中的第一电极结构的第一竖直半导体柱VSP1、穿过电极结构ST当中的第二电极结构的第二竖直半导体柱VSP2以及连接第一竖直半导体柱VSP1和第二竖直半导体柱VSP2的水平半导体图案HSP。
第一竖直半导体柱VSP1和第二竖直半导体柱VSP2可以提供在穿过电极结构ST的竖直孔中。第一竖直半导体柱VSP1和第二竖直半导体柱VSP2的每个可以包括在其顶端处或在其顶端上的导电焊盘PAD。第一竖直半导体柱VSP1可以连接到位线BL中的一条，并且第二竖直半导体柱VSP2可以连接到公共源极线CSL。
水平半导体图案HSP可以提供在基板10中形成的水平凹陷区域中。水平半导体图案HP可以从一个电极结构ST下面朝向另一个电极结构ST下面延伸以水平地彼此连接第一竖直半导体柱VSP1和第二竖直半导体柱VSP2。
根据本发明构思的某些示例实施方式，垂直堆叠在基板上的电极可以从单元阵列区域朝向连接区域延伸，同时具有均匀的厚度。由于接触插塞稳定地联接到对应的电极，所以竖直相邻的电极可以分别同时且分开地连接到对应的接触插塞，因此可以被防止彼此电连接。
尽管已经结合附图中示出的某些示例实施方式描述了本发明构思，但是本领域技术人员将理解，可以进行各种改变和修改，而没有脱离本发明构思的技术精神和本质特征。对于本领域技术人员将是显然的，可以对其进行各种替代、修改和改变，而没有脱离本发明构思的范围和精神。
本申请要求于2017年7月7日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0086597号的优先权，其全部内容通过引用结合于此。

Claims (23)

1.一种半导体器件，包括：
基板，包括第一区域和第二区域；
下层结构，在所述基板上，所述下层结构在所述第一区域上具有第一厚度并在所述第二区域上具有第二厚度，所述第二厚度大于所述第一厚度，所述下层结构包括在顶部的电极层和在所述电极层下面的绝缘层；
蚀刻停止层，在所述下层结构上；
上层结构，在所述蚀刻停止层上，所述上层结构的顶表面在所述第一区域和所述第二区域上为相同的水平面，所述蚀刻停止层相对于所述上层结构和所述下层结构两者具有蚀刻选择性；以及
第一接触插塞，填充第一开口，所述上层结构和所述蚀刻停止层在所述第一区域上包括穿过其限定的所述第一开口，所述第一接触插塞与所述下层结构的所述电极层接触；以及
第二接触插塞，填充第二开口，所述上层结构和所述蚀刻停止层在所述第二区域上包括穿过其限定的所述第二开口，所述第一接触插塞的底表面与所述蚀刻停止层的底表面具有第一距离，并且所述第二接触插塞的底表面与所述蚀刻停止层的所述底表面具有第二距离，所述第一距离与所述第二距离不同。
2.如权利要求1所述的半导体器件，其中与所述第一距离相比，所述第二距离从所述蚀刻停止层的所述底表面更远地延伸到所述下层结构的所述电极层中。
3.如权利要求1所述的半导体器件，其中所述蚀刻停止层包括相对于所述上层结构和所述下层结构两者具有1000:1或更大的蚀刻选择性的材料。
4.如权利要求1所述的半导体器件，其中所述蚀刻停止层是包含90至100原子百分比的硼的非晶硼层。
5.如权利要求1所述的半导体器件，其中所述第一接触插塞具有面对所述蚀刻停止层的第一侧壁部分，所述第二接触插塞具有面对所述蚀刻停止层的第二侧壁部分，并且所述第一侧壁部分具有倾斜形状，所述第二侧壁部分具有竖直的形状和圆化的形状中的至少一种。
6.如权利要求1所述的半导体器件，其中所述上层结构包括单个绝缘层、多个绝缘层、以及导电图案和绝缘层的堆叠中的至少一种。
7.一种半导体器件，包括：
基板，包括第一区域和第二区域；
下层结构，在所述基板上，所述下层结构在所述第一区域上具有第一厚度并在所述第二区域上具有第二厚度，所述第二厚度大于所述第一厚度，所述下层结构包括在顶部的电极层和在所述电极层下面的绝缘层；
非晶硼层，在所述下层结构上；
上层结构，在所述非晶硼层上，所述上层结构的顶表面在所述第一区域和所述第二区域上为相同的水平面，所述非晶硼层相对于所述上层结构和所述下层结构两者具有蚀刻选择性；
第一接触插塞，填充第一开口，所述上层结构和所述非晶硼层在所述第一区域上包括穿过其限定的所述第一开口，所述第一接触插塞与所述下层结构的所述电极层连接；以及
第二接触插塞，填充第二开口，所述上层结构和所述非晶硼层在所述第二区域上包括穿过其限定的所述第二开口，所述第二接触插塞与所述下层结构的所述电极层连接。
8.如权利要求7所述的半导体器件，其中所述非晶硼层包括90至100原子百分比的硼。
9.如权利要求8所述的半导体器件，其中所述非晶硼层相对于所述下层结构和所述上层结构两者具有1000:1或更大的蚀刻选择性。
10.如权利要求7所述的半导体器件，其中所述第一接触插塞的底表面和所述第二接触插塞的底表面分别在距所述非晶硼层的底表面的第一距离和第二距离处，并且所述第一距离和所述第二距离彼此不同。
11.如权利要求10所述的半导体器件，其中与所述第一距离相比，所述第二距离从所述非晶硼层的所述底表面更远地延伸到所述下层结构的所述电极层中。
12.如权利要求7所述的半导体器件，其中所述第一接触插塞具有面对所述非晶硼层的第一侧壁部分，所述第二接触插塞具有面对所述非晶硼层的第二侧壁部分，并且所述第一侧壁部分具有倾斜的形状，所述第二侧壁部分具有竖直的形状和圆化的形状中的至少一种。
13.如权利要求7所述的半导体器件，其中所述下层结构和所述上层结构中的至少一个包括单个绝缘层、多个绝缘层、以及导电图案和绝缘层的堆叠中的至少一种。
14.一种三维(3D)半导体存储器件，包括：
基板，包括单元阵列区域和连接区域；
堆叠结构，在所述基板上，所述堆叠结构是导电层和绝缘层的交替结构，所述堆叠结构在所述连接区域中具有台阶形状，所述台阶形状包括多个台阶，所述多个台阶包括至少第一台阶和第二台阶，所述第二台阶低于所述第一台阶，所述第一台阶和所述第二台阶的每个包括在顶部的导电层和在所述导电层下面的绝缘层；
蚀刻停止层，在所述堆叠结构上；
层结构，在所述蚀刻停止层上，所述层结构的顶表面在所述单元阵列区域和所述连接区域上为相同的水平面，所述蚀刻停止层相对于所述层结构和所述堆叠结构两者具有蚀刻选择性；
第一接触插塞，填充第一开口，所述层结构和所述蚀刻停止层包括穿过其限定并到达所述第一台阶的所述导电层的所述第一开口；以及
第二接触插塞，填充第二开口，所述层结构和所述蚀刻停止层包括穿过其限定并到达所述第二台阶的所述导电层的所述第二开口，所述第一接触插塞的底表面与所述第二接触插塞的底表面相比从所述蚀刻停止层的底表面进入到所述层结构的所述导电层中更远。
15.如权利要求14所述的半导体存储器件，其中所述蚀刻停止层相对于所述层结构和所述堆叠结构两者的蚀刻选择性为1000:1或更大。
16.如权利要求14所述的半导体存储器件，其中所述蚀刻停止层是非晶硼层。
17.如权利要求16所述的半导体存储器件，其中所述非晶硼层包括90至100原子百分比的硼。
18.如权利要求16所述的半导体存储器件，其中所述非晶硼层相对于所述层结构和所述堆叠结构两者具有1000:1或更大的蚀刻选择性。
19.如权利要求14所述的半导体存储器件，其中所述第一接触插塞具有面对所述蚀刻停止层的第一侧壁部分，所述第二接触插塞具有面对所述蚀刻停止层的第二侧壁部分，并且所述第二侧壁部分具有倾斜的形状，所述第一侧壁部分具有竖直的形状和圆化的形状中的至少一种。
20.如权利要求14所述的半导体存储器件，其中所述层结构包括单个绝缘层、多个绝缘层、以及导电图案和绝缘层的堆叠中的至少一种。
21.一种制造半导体器件的方法，所述方法包括：
提供包括单元阵列区域和连接区域的基板；
在所述基板上形成堆叠结构，使得所述堆叠结构在所述连接区域中具有台阶形状，所述堆叠结构是导电层和绝缘层的交替结构，所述台阶形状包括多个台阶，所述多个台阶包括至少上台阶和下台阶，所述上台阶和所述下台阶的每个包括在顶部的导电层和在所述导电层下面的绝缘层；
在所述堆叠结构上形成蚀刻停止层；
在所述蚀刻停止层上形成层结构，使得所述层结构的顶表面在所述单元阵列区域和所述连接区域上为相同的水平面，所述蚀刻停止层相对于所述层结构和所述堆叠结构两者具有蚀刻选择性；
在所述上台阶上形成穿过所述层结构和所述蚀刻停止层的第一开口，使得所述第一开口的底表面与所述蚀刻停止层的底表面具有第一距离；
在所述下台阶上形成穿过所述层结构和所述蚀刻停止层的第二开口，使得所述第二开口的底表面与所述蚀刻停止层的所述底表面具有第二距离，并且所述第一距离与所述第二距离相比从所述蚀刻停止层的所述底表面进入到所述堆叠结构的所述导电层中更远；
去除通过所述第一开口和所述第二开口暴露的所述蚀刻停止层；
在所述第一开口中填充第一接触插塞以及在所述第二开口中填充第二接触插塞以形成中间结构；以及
提供采用所述中间结构的所述半导体器件。
22.如权利要求21所述的方法，其中形成蚀刻停止层包括形成包含90至100原子百分比的硼的非晶硼层。
23.如权利要求21所述的方法，其中所述填充第一接触插塞包括形成所述第一接触插塞，所述第一接触插塞具有面对所述蚀刻停止层的第一侧壁部分，所述填充第二接触插塞包括形成面对所述蚀刻停止层的第二侧壁部分，所述第二侧壁部分具有倾斜的形状，并且所述第一侧壁部分具有竖直的形状和圆化的形状中的至少一种。
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