KR101892245B1 - 3차원 반도체 기억 소자 - Google Patents

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Abstract

3차원 반도체 기억 소자를 제공한다. 이 소자에 따르면, 반도체 기판 상의 게이트 구조체가 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 수직형 활성 패턴이 게이트 구조체를 관통한다. 게이트 유전막이 수직형 활성 패턴의 측벽 및 각 게이트 패턴 사이에 개재된다. 반도체 패턴이 게이트 구조체 상에 배치되고, 수직형 활성 패턴과 연결된다. 스트링 드레인 영역이 반도체 패턴의 일부 내에 형성되고, 수직형 활성 패턴으로부터 이격 된다.

Description

3차원 반도체 기억 소자{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도 발전함에 따라, 반도체 소자들 중에서 반도체 기억 소자의 집적도가 증가되고 있다. 반도체 기억 소자의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록, 반도체 기억 소자의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 기억 소자의 집적도 향상에 대한 요구가 심화되고 있다. 일반적으로, 단위 기억 셀의 평면적은 반도체 기억 소자의 집적도를 결정하는 중요 요인 중에 하나이다. 이에 따라, 반도체 기억 소자의 집적도는 미세 패턴 제조 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 기억 소자가 제안되고 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들, 예컨대, 제품의 신뢰성 저하 등이 발생될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위하여 3차원 반도체 기억 소자를 제공한다. 본 발명의 일 양태에 따르면, 3차원 반도체 기억 소자는 반도체 기판 상에 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 게이트 구조체; 상기 게이트 구조체를 관통하는 수직형 활성 패턴; 상기 수직형 활성 패턴의 측벽 및 상기 각 게이트 패턴 사이에 개재된 게이트 유전막; 상기 게이트 구조체 상에 배치되고, 상기 수직형 활성 패턴과 연결된 반도체 패턴; 및 상기 반도체 패턴의 일부 내에 형성되고, 상기 수직형 활성 패턴으로부터 이격된 스트링 드레인 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 패턴들 중에서 최상위 게이트 패턴은 상기 수직형 활성 패턴 내에 정의된 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 수평 채널 영역을 제어할 수 있다. 상기 수직 채널 영역은 상기 수평 채널 영역의 일 단에 연결될 수 있으며, 상기 스트링 드레인 영역은 상기 수평 채널 영역의 타 단에 연결될 수 있다.
일 실시예에 따르면, 상기 반도체 패턴은 상기 수직형 활성 패턴과 접촉될 수 있다.
일 실시예에 따르면, 평면적 관점에서 상기 게이트 패턴들 중 최상위 게이트 패턴은 제1 방향으로 연장도리 수 있으며, 상기 반도체 패턴은 상기 제1 방향과 다른 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 스트링 드레인 영역에 전기적으로 접속된 비트 라인을 더 포함할 수 있다. 상기 비트 라인은 상기 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 게이트 구조체 일 측의 상기 반도체 기판 내에 형성된 공통 소오스 영역을 더 포함할 수 있다. 상기 게이트 패턴들 중에서 최하위 게이트 패턴은 상기 수직형 활성 패턴 내에 정의된 수직 채널 영역 및 상기 반도체 기판 내에 정의된 수평 채널 영역을 제어할 수 있다. 상기 수평 채널 영역의 일 단은 상기 공통 소오스 영역에 연결되고, 상기 수평 채널 영역의 타 단은 상기 수직 채널 영역에 연결될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 반도체 패턴 내에 배치되고, 상기 스트링 드레인 영역과 이격된 바디 픽업 영역(body pickup region)을 더 포함할 수 있다. 상기 바디 픽업 영역은 제1 도전형의 도펀트로 도핑될 수 있으며, 상기 스트링 드레인 영역은 제2 도전형의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 스트링 드레인 영역에 전기적으로 접속된 비트 라인; 및 상기 바디 픽업 영역에 전기적으로 접속된 바디 픽업 라인을 더 포함할 수 있다. 상기 비트 라인은 상기 반도체 기판의 상부면을 기준으로 상기 바디 픽업 라인과 다른 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 반도체 기판 내에 형성된 공통 소오스 영역을 더 포함할 수 있다. 상기 공통 소오스 영역은 상기 제2 도전형의 도펀트로 도핑될 수 있으며, 상기 수직형 활성 패턴은 상기 공통 소오스 영역과 접촉될 수 있다.
본 발명의 다른 양태에 따르면, 3차원 반도체 기억 소자는 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제1 게이트 패턴들 및 제1 절연 패턴들을 포함하는 제1 게이트 구조체; 상기 제1 게이트 구조체를 관통하는 제1 수직형 활성 패턴; 상기 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제2 게이트 패턴들 및 제2 절연 패턴들을 포함하고, 상기 제1 게이트 구조체와 옆으로 이격된 제2 게이트 구조체; 상기 제2 게이트 구조체를 관통하는 제2 수직형 활성 패턴; 상기 제1 및 제2 수직형 활성 패턴들의 각각의 측벽 및 상기 제1 및 제2 게이트 패턴들의 각각 사이에 개재된 게이트 유전막; 상기 제1 및 제2 게이트 구조체들 상에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들과 연결된 반도체 패턴; 및 상기 반도체 패턴 내에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들로부터 이격된 스트링 드레인 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 반도체 패턴 내에 배치되고, 상기 스트링 드레인 영역 및 상기 제1 및 제2 수직형 활성 패턴들로부터 이격된 스트링 소오스 영역을 더 포함할 수 있다. 상기 제1 및 제2 수직형 활성 패턴들의 하단들은 서로 연결되어, 'U'자형 활성부를 구성할 수 있다. 상기 제1 게이트 패턴들 중에서 최상위 게이트 패턴은 스트링 선택 게이트 패턴에 해당하고, 상기 제2 게이트 패턴들 중에서 최상위 게이트 패턴은 접지 선택 게이트 패턴에 해당할 수 있다. 상기 제1 게이트 패턴들 중의 최하위 게이트 패턴 및 상기 제2 게이트 패턴들의 최하위 게이트 패턴은 셀 게이트 패턴들에 해당하는 해당할 수 있다.
일 실시예에 따르면, 상기 스트링 선택 게이트 패턴은 상기 제1 수직형 활성 패턴 내에 정의된 제1 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 제1 수평 채널 영역을 제어할 수 있다. 상기 제1 수평 채널 영역의 일 단은 상기 제1 수직 채널 영역에 연결되고, 상기 제1 수평 채널 영역의 타 단은 상기 스트링 드레인 영역에 연결될 수 있다. 상기 접지 선택 게이트 패턴은 상기 제2 수직형 활성 패턴 내에 정의된 제2 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 제2 수평 채널 영역을 제어 할 수 있다. 상기 제2 수평 채널 영역의 일 단은 상기 제2 수직 채널 영역에 연결되고, 상기 제2 수평 채널 영역의 타 단은 상기 스트링 소오스 영역에 연결될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 반도체 패턴 내에 형성되고, 상기 스트링 드레인 및 소오스 영역들로부터 이격된 바디 픽업 영역을 더 포함할 수 있다. 상기 바디 픽업 영역은 제1 도전형의 도펀트로 도핑될 수 있으며, 상기 스트링 드레인 및 소오스 영역들은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 바디 픽업 영역은 상기 스트링 드레인 영역 및 상기 스트링 소오스 영역 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 스트링 드레인 영역에 전기적으로 연결된 비트 라인; 상기 스트링 소오스 영역에 전기적으로 연결된 공통 소오스 라인; 및 상기 바디 픽업 영역에 전기적으로 연결된 바디 픽업 라인을 더 포함할 수 있다. 상기 비트 라인은 상기 반도체 기판의 상부면을 기준으로 상기 공통 소오스 라인과 다른 레벨에 위치할 수 있다. 상기 비트 라인, 공통 소오스 라인 및 바디 픽업 라인은 서로 이격될 수 있다.
일 실시예에 따르면, 상기 3차원 반도체 기억 소자는 상기 제1 및 제2 게이트 구조체들 아래의 반도체 기판 내에 형성된 리세스 영역 내에 배치된 활성 연결부를 더 포함할 수 있다. 상기 활성 연결부는 상기 제1 및 제2 수직형 활성 패턴들과 동일한 반도체 물질로 형성될 수 있다. 상기 제1 수직형 활성 패턴의 하단은 상기 활성 연결부를 경유하여 상기 제2 수직형 활성 패턴의 하단에 연결될 수 있다. 상기 게이트 유전막은 연장되어, 상기 활성 연결부와 상기 반도체 기판 사이에 개재될 수 있다.
상술된 바와 같이, 상기 스트링 드레인 영역은 상기 게이트 구조체 상의 반도체 패턴 내에 배치되고, 상기 수직형 활성 패턴과 이격 된다. 이로써, 상기 스트링 드레인 영역 내 도펀트들이 수직형 활성 패턴 내 수직 채널 영역의 도펀트 농도에 영향을 주지 않을 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이다.
도 2는 도 1의 3차원 반도체 기억 소자를 나타내는 평면도이다.
도 3은 도 2의 I-I'을 따라 취해진 단면도이다.
도 4a는 도 3의 A1 부분을 확대한 도면이다.
도 4b는 도 3의 A2 부분을 확대한 도면이다.
도 4c는 도 3의 A3 부분을 확대한 도면이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 보여주는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 평면도이다.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 단면도이다.
도 10a 내지 도 16a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 16b는 각각 도 10a 내지 도 16a의 I-I'을 따라 취해진 단면도들이다.
도 17a 및 도 18a는 도 6의 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 17b 및 도 18b는 각각 도 17a 및 18a의 I-I'을 따라 취해진 단면도들이다.
도 19a 및 도 20a는 도 7의 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 19b 및 도 20b는 각각 도 19a 및 도 20a의 I-I'을 따라 취해진 단면도들이다.
도 21은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이다.
도 22는 도 21의 II-II'을 따라 취해진 단면도이다.
도 23a 내지 도 25a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 23b 내지 도 25b는 각각 도 23a 내지 도 25a의 II-II'을 따라 취해진 단면도들이다.
도 26은 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이다.
도 27은 도 26의 III-III'을 따라 취해진 단면도이다.
도 28a 내지 도 31a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 28b 내지 도 31b는 각각 도 28a 내지 도 31a의 III-III'을 따라 취해진 단면도들이다.
도 32는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플(couple)되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이고, 도 2는 도 1의 3차원 반도체 기억 소자를 나타내는 평면도이며, 도 3은 도 2의 I-I'을 따라 취해진 단면도이다. 도 4a는 도 3의 A1 부분을 확대한 도면이고, 도 4b는 도 3의 A2 부분을 확대한 도면이며, 도 4c는 도 3의 A3 부분을 확대한 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 반도체 기판(100) 상에 게이트 구조체가 배치될 수 있다. 상기 게이트 구조체는, 상기 반도체 기판(100) 상에 교대로 그리고 반복적으로 적층된 게이트 패턴들(GSG, CG, SSG) 및 절연 패턴들(110a, 110ua)을 포함할 수 있다. 상기 게이트 구조체 내 상기 게이트 패턴들(GSG, CG, SSG) 중에서 최상위 게이트 패턴(SSG)은 스트링 선택 게이트 패턴(SSG)에 해당할 수 있으며, 최하위 게이트 패턴(GSG)은 접지 선택 게이트 패턴(GSG)에 해당할 수 있다. 상기 게이트 구조체 내 상기 게이트 패턴들(GSG, CG, SSG)은 적층된 복수의 셀 게이트 패턴들(CG)을 포함할 수 있다. 상기 적층된 셀 게이트 패턴들(CG)은 상기 접지 선택 게이트 패턴(GSG) 및 스트링 선택 게이트 패턴(SSG) 사이에 개재될 수 있다. 상기 게이트 구조체와 상기 반도체 기판(100) 사이에 버퍼 유전 패턴(103a)이 배치될 수 있다. 상기 게이트 구조체는 상기 반도체 기판(100) 상에 복수로 제공될 수 있다. 상기 복수의 게이트 구조체들은 서로 옆으로 이격될 수 있다.
상기 반도체 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다. 예컨대, 상기 반도체 기판(100)은 상기 제1 도전형의 도펀트로 도핑된 웰 영역(well region)을 포함할 수 있으며, 상기 게이트 구조체는 상기 웰 영역 상에 배치될 수 있다. 상기 절연 패턴들(110a, 110ua)은 산화물 등을 포함할 수 있다. 상기 스트링 선택 게이트 패턴(SSG) 상에 배치된 최상위 절연 패턴(110ua)은 그 아래의 절연 패턴들(110a)과 동일한 절연 물질을 포함하거나, 다른 절연 물질을 포함할 수 있다. 이에 대한 구체적인 설명은 하술한다. 상기 게이트 패턴들(GSG, CG, SSG)은 도전 물질로 형성된다. 예컨대, 상기 게이트 패턴들(GSG, CG, SSG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 도전성 금속 질화물(ex, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및/또는 텅스텐 질화물(WN) 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨, 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 중에서 적어도 하나를 포함할 수 있다. 상기 버퍼 유전 패턴(103a)은 상기 절연 패턴들(110a)과 동일한 물질을 포함할 수 있다. 예컨대, 상기 버퍼 유전 패턴(103a)은 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는, 상기 반도체 기판(100)의 상부면으로부터 동일한 레벨에 위치한 복수의 스트링 선택 게이트 패턴들(SSG)을 포함할 수 있다. 상기 게이트 구조체 내 스트링 선택 게이트 패턴들(SSG)은 서로 옆으로 이격될 수 있으며, 하나의 최상위 셀 게이트 패턴(CG) 상에 배치될 수 있다. 이때, 상기 게이트 구조체 내 최하위 게이트 패턴인 상기 접지 선택 게이트 패턴(GSG)도 하나일 수 있다. 분리 절연 패턴(135, separation insulating pattern)이 상기 스트링 선택 게이트 패턴들(SSG) 사이에 배치될 수 있다. 상기 분리 절연 패턴(135)은 위로 연장되어 상기 복수의 스트링 선택 게이트 패턴들(SSG) 상에 각각 배치된 상기 최상위 절연 패턴들(110ua) 사이에도 배치될 수 있다.
도 2에 개시된 바와 같이, 평면적 관점에서 상기 게이트 구조체는 제1 방향(D1)으로 연장될 수 있다. 따라서, 상기 스트링 선택, 셀, 및 접지 선택 게이트 패턴들(SSG, CG, GSG)도 상기 제1 방향(D1)으로 연장될 수 있다. 평면적 관점에서 상기 복수의 스트링 선택 게이트 패턴들(SSG)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 이격될 수 있다.
복수의 수직형 활성 패턴들(VAP)이 상기 게이트 구조체를 관통할 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴들(VAP)은 상기 반도체 기판(100)과 접촉될 수 있다. 도 2에 개시된 바와 같이, 상기 복수의 수직형 활성 패턴들(VAP)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 열들은 상기 제1 방향(D1)과 평행할 수 있으며, 상기 행들은 상기 제2 방향(D2)과 평행할 수 있다. 일 실시예에 따르면, 상기 각 열을 이루는 수직형 활성 패턴들(VAP)은 상기 각 스트링 선택 게이트 패턴(SSG)과 그 아래의 셀 및 접지 선택 게이트 패턴들(CG, SSG)을 관통할 수 있다. 즉, 상기 각 스트링 선택 게이트 패턴(SSG)을 관통하는 수직형 활성 패턴들(VAP)은 상기 제1 방향(D1)을 따라 직선 형태로 배열될 수 있다.
상기 수직형 활성 패턴들(VAP)은 상기 반도체 기판(100)과 동일한 반도체 물질(예컨대, 실리콘)로 형성될 수 있다. 상기 수직형 활성 패턴들(VAP)은 다결정 상태(poly-crystalline state) 또는 단결정(single-crystalline state) 상태일 수 있다. 상기 수직형 활성 패턴들(VAP)은 언도프트(undoped) 상태이거나, 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 수직형 활성 패턴들(VAP)은 상기 제1 도전형의 도펀트와 다른 제2 도전형의 도펀트로 저농도로(lightly) 도핑될 수도 있다.
일 실시예에 따르면, 도 3에 개시된 바와 같이, 상기 각 수직형 활성 패턴(VAP)은 파이프 형태(pipe shape) 또는 마카로니 형태(macaroni shape)일 수 있다. 이 경우에, 충전 유전 패턴(125)이 상기 각 수직형 활성 패턴(VAP)으로 둘러싸인 내부 공간을 채울 수 있다. 상기 충전 유전 패턴(125)은 산화물, 질화물, 및/또는 산화질화물 등을 포함할 수 있다.
게이트 유전막(GEL)이 상기 각 수직형 활성 패턴(VAP)의 측벽 및 상기 각 게이트 패턴(GSG, CG, SSG) 사이에 개재될 수 있다. 상기 게이트 유전막(GEL)에 대한 구체적인 설명은 하술한다.
상기 게이트 구조체 상에 복수의 반도체 패턴들(140b)이 배치될 수 있다. 평면적 관점에서 상기 반도체 패턴들(140b)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 반도체 패턴들(140b)은 상기 제1 방향(D1)으로 서로 이격되어, 서로 전기적으로 절연될 수 있다. 상기 각 반도체 패턴(140b)은 상기 게이트 구조체 내 상기 각 행을 구성하는 수직형 활성 패턴들(VAP)의 상단과 연결될 수 있다. 상기 각 반도체 패턴(140b)은 상기 각 행 내 상기 수직형 활성 패턴들(VAP)과 접촉될 수 있다. 상기 각 반도체 패턴(140b)은 상기 각 행 내 상기 수직형 활성 패턴들(VAP)의 내부 공간들을 채우는 충전 유전 패턴들(125)의 상부면을 덮을 수 있다. 일 실시예에 따르면, 도 3에 개시된 바와 같이, 상기 각 반도체 패턴(140b)은 상기 게이트 구조체의 양 측벽들에 각각 정렬된 양 측벽들을 포함할 수 있다.
상기 반도체 패턴들(140b)은 상기 수직형 활성 패턴들(VAP)과 동일한 반도체 물질로 형성될 수 있다. 예컨대, 상기 수직형 활성 패턴들(VAP)이 실리콘으로 형성되는 경우에, 상기 반도체 패턴들(140b)도 실리콘으로 형성될 수 있다. 상기 반도체 패턴들(140b)은 상기 수직형 활성 패턴들(VAP)과 동일한 도핑 상태를 가질 수 있다. 예컨대, 상기 반도체 패턴들(140b)은 언도프트 상태이거나, 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 반도체 패턴(140b)은 상기 제2 도전형의 도펀트로 저농도로(lightly) 도핑될 수도 있다.
스트링 드레인 영역(150)이 상기 각 반도체 패턴(140b) 내에 형성된다. 상기 스트링 드레인 영역(150)은 상기 제2 도전형의 도펀트로 도핑된 영역에 해당한다. 상기 스트링 드레인 영역(150)은 고농도를 가질 수 있다. 상기 스트링 드레인 영역(150)은 상기 수직형 활성 패턴들(VAP)로부터 이격될 수 있다. 다시 말해서, 상기 스트링 드레인 영역(150)은, 상기 게이트 구조체를 관통하는 상기 수직형 활성 패턴(VAP)에 의해 정의된 상기 게이트 구조체 내 홀로부터 이격될 수 있다. 이로 인하여, 상기 스트링 드레인 영역(150)의 도펀트들은 실질적으로 상기 수직형 활성 패턴들(VAP)에 영향을 주지 않을 수 있다. 그 결과, 상기 수직형 활성 패턴(VAP)에 정의되는 수직 채널 영역들의 특성 열화를 방지할 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 P형 도펀트이고, 다른 하나는 N형 도펀트이다.
상기 스트링 드레인 영역(150)이 상기 수직형 활성 패턴들(VAP)로부터 이격 됨으로써, 상기 스트링 선택 게이트 패턴(SSG)의 적어도 일부분은, 상기 스트링 드레인 영역(150)이 형성되지 않은 상기 반도체 패턴(140b)의 일 부분과 중첩된다. 다시 말해서, 상기 스트링 선택 게이트 패턴(SSG)은, 상기 스트링 드레인 영역(150)과 상기 각 수직형 활성 패턴(VAP) 사이의 상기 반도체 패턴(140b)과 중첩될 수 있다.
도 3에 개시된 바와 같이, 상기 게이트 구조체 양측의 반도체 기판(100) 내에 공통 소오스 영역들(CSR)이 각각 배치될 수 있다. 상기 공통 소오스 영역들(CSR)은 상기 제2 도전형의 도펀트로 도핑 된다. 캐핑 유전 패턴(153)이 상기 반도체 패턴들(140b) 상에 배치될 수 있으며, 상기 반도체 패턴들(140b) 사이를 채울 수 있다. 상기 캐핑 유전 패턴(153)은 상기 게이트 구조체의 양 측벽들에 각각 정렬된 양 측벽들을 가질 수 있다. 상기 캐핑 유전 패턴(153)은 산화물을 포함할 수 있다. 소자분리 패턴들(160)이 상기 공통 소오스 영역들(CSR) 상에 각각 배치될 수 있다. 상기 게이트 구조체, 상기 반도체 패턴들(140b) 및 캐핑 유전 패턴(153)은 상기 소자분리 패턴들(160) 사이에 배치될 수 있다. 상기 소자분리 패턴들(160)의 상부면은 상기 캐핑 유전 패턴(153)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 소자분리 패턴들(160)은 산화물, 질화물, 및/또는 산화질화물 등을 포함할 수 있다.
이하, 상기 스트링 선택 게이트 패턴(SSG), 상기 반도체 패턴(140b), 및 상기 스트링 드레인 영역(150)을 도 4a를 참조하여 좀더 구체적으로 설명한다.
도 1, 도 2, 도 3 및 도 4a를 참조하면, 상기 스트링 선택 게이트 패턴(SSG)은, 그 위에 위치한 상기 반도체 패턴(140b) 내에 정의된 스트링 수평 채널 영역(HCR1)과 그 옆에 위치한 상기 수직형 활성 패턴(VAP) 내에 정의된 스트링 수직 채널 영역(VCR1)을 제어한다. 상기 스트링 수평 채널 영역(HCR1)의 일 단은 상기 스트링 드레인 영역(150)에 연결되고, 상기 스트링 수평 채널 영역(HCR1)의 타 단은 상기 스트링 수직 채널 영역(VCR1)에 연결된다. 즉, 상기 스트링 선택 게이트 패턴(SSG)을 포함하는 스트링 선택 트랜지스터는 상기 스트링 수평 채널 영역(HCR1) 및 상기 스트링 수직 채널 영역(VCR1)을 갖는다. 이로써, 상기 스트링 드레인 영역(150)이 상기 수직형 활성 패턴(VAP)으로부터 이격될지라도, 3차원 반도체 기억 소자의 동작 시에 상기 스트링 수직 채널 영역(VCR1)내 생성되는 채널은, 상기 스트링 수평 채널 영역(HCR1) 내 생성되는 채널을 통하여 상기 스트링 드레인 영역(150)에 전기적으로 접속될 수 있다.
상기 스트링 선택 트랜지스터의 스트링 선택 게이트 유전막은, 상기 수직형 활성 패턴(VAP) 및 상기 스트링 선택 게이트 패턴(SSG) 사이의 게이트 유전막(GEL) 및 상기 반도체 패턴(140b) 및 상기 스트링 선택 게이트 패턴(SSG) 사이의 최상위 절연 패턴(110ua) 및 상기 게이트 유전막(GEL)의 일부(157)를 포함할 수 있다. 상기 최상위 절연 패턴(110ua)은 산화물, 질화물, 산화질화물 및/또는 고유전물을 포함할 수 있다.
상술된 바와 같이, 상기 공통 소오스 영역(CSR)은 상기 게이트 구조체의 일 측의 반도체 기판(100) 내에 배치될 수 있다. 이 경우에, 상기 접지 선택 게이트 패턴(GSG)를 포함하는 접지 선택 트랜지스터도 수평 및 수직 채널 영역들을 포함할 수 있다.
도 1, 도 2, 도 3 및 도 4b를 참조하면, 상기 접지 선택 게이트 패턴(GSG)은 그 아래의 반도체 기판(100) 내에 정의된 접지 수평 채널 영역(HCR2) 및 그 옆의 수직형 활성 패턴(VAP) 내에 정의된 접지 수직 채널 영역(VCR2)을 제어할 수 있다. 상기 접지 수평 채널 영역(HCR2)의 일 단은 상기 공통 소오스 영역(CSR)에 연결되고, 상기 접지 수평 채널 영역(HCR2)의 타 단은 상기 접지 수직 채널 영역(VCR2)에 연결된다. 상기 접지 선택 트랜지스터의 접지 선택 게이트 유전막은, 상기 수직형 활성 패턴(VAP) 및 상기 접지 선택 게이트 패턴(GSG) 사이의 게이트 유전막(GEL), 및 상기 접지 선택 게이트 패턴(GSG) 및 상기 반도체 기판(100) 사이의 게이트 유전막의 일 부분(120) 및 버퍼 유전 패턴(103a)을 포함할 수 있다. 일 실시예에 따르면, 상기 버퍼 유전 패턴(103a)은 생략될 수도 있다.
한편, 상기 게이트 유전막(GEL)에 대하여 도 4c를 참조하여 구체적으로 설명한다. 도 1, 도 2, 도 3 및 도 4c를 참조하면, 상기 각 게이트 패턴(GSG, CG, SSG) 및 상기 각 수직형 활성 패턴(VAP) 사이의 상기 게이트 유전막(GEL)은 터널 유전막, 전하 저장층, 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(VAP)에 인접할 수 있으며, 상기 블로킹 유전막은 상기 각 게이트 패턴(GSG, CG, SSG)에 인접할 수 있다. 상기 전하 저장층은 상기 터널 유전막 및 블로킹 유전막 사이에 배치될 수 있다.
상기 터널 유전막은 산화물, 산화질화물, 및/또는 금속 산화물(ex, 하프늄 산화물 등) 등을 포함할 수 있다. 상기 전하 저장층은 전하를 저장할 수 있는 트랩들을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 전하 저장층은 질화물 및/또는 금속 질화물(ex, 하프늄 산화물 등)을 포함할 수 있다. 상기 블로킹 유전막은 상기 터널 유전막 보다 높은 유전상수를 갖는 고유전막(예컨대, 알루미늄 산화막 또는 하프늄 산화막과 같은 금속 산화막)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막은 상기 고유전막 보다 큰 에너지 밴드 갭을 갖는 장벽 유전막을 더 포함할 수 있다. 일 실시예에 따르면, 상기 장벽 유전막은 상기 장벽 유전막과 상기 전하 저장층과 상기 고유전막 사이에 개재될 수 있다.
도시된 바와 같이, 상기 게이트 유전막(GEL)은 제1 서브-막(120, first sub-layer) 및 제2 서브-막(157)을 포함할 수 있다. 상기 제1 서브-막(120)은 적어도 상기 터널 유전막의 일부를 포함할 수 있으며, 상기 제2 서브-막(157)은 적어도 상기 블로킹 유전막의 일부를 포함할 수 있다. 이때, 상기 제1 및 제2 서브-막들(120, 157) 중에 하나는 상기 전하 저장층을 포함한다. 예컨대, 상기 제1 서브-막(120)은 상기 터널 유전막, 상기 전하 저장층 및 상기 장벽 유전막을 포함할 수 있으며, 상기 제2 서브-막(157)은 상기 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 서브-막(120) 및 제2 서브-막(157)은 다른 조합에 의해 구성될 수도 있다.
도시된 바와 같이, 상기 제1 서브-막(120)은 수직으로 연장되어, 상기 수직형 활성 패턴(VAP) 및 상기 절연 패턴(110a 또는 110ua) 사이에 개재될 수 있다. 상기 제2 서브-막(157)은 수평으로 연장되어, 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 상기 제2 서브-막(157)의 연장부는 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 또는 상부면과, 상기 절연 패턴(110a, 110ua) 사이에 개재될 수 있다.
상기 각 셀 게이트 패턴(CG)과, 상기 각 셀 게이트 패턴(CG) 및 수직형 활성 패턴(VAP) 사이의 게이트 유전막(GEL)은 셀 트랜지스터에 포함된다. 상기 셀 트랜지스터는 상기 수직형 활성 패턴(VAP)에 정의된 셀 수직 채널 영역을 포함한다.
계속해서, 도 1 내지 3 및 4a 내지 4c를 참조하면, 하나의 수직형 셀 스트링은 상기 각 수직형 활성 패턴(VAP) 및 상기 각 수직형 활성 패턴(VAP)에 정의된 수직 채널 영역들을 포함하는 상기 접지 선택 트랜지스터, 상기 셀 트랜지스터들, 및 상기 스트링 선택 트랜지스터를 포함할 수 있다. 따라서, 상기 게이트 구조체는 복수의 상기 수직형 셀 스트링들이 형성될 수 있다. 평면적 관점에서, 상기 게이트 구조체 내 수직형 셀 스트링들은 상기 행들 및 상기 열들을 따라 배열될 수 있다. 상기 각 행 내 수직형 셀 스트링들은 상기 각 반도체 패턴(140b)내 상기 스트링 드레인 영역(150)을 공유할 수 있다. 상기 각 수직형 셀 스트링 내 상기 접지 선택 트랜지스터, 상기 셀 트랜지스터들, 및 상기 스트링 선택 트랜지스터는 직렬로 연결될 수 있다. 일 실시예에 따르면, 상기 각 수직형 셀 스트링은 서로 직렬로 연결된 복수의 접지 선택 트랜지스터들, 및/또는 서로 직렬로 연결된 복수의 스트링 선택 트랜지스터들을 포함할 수 있다. 이 경우에, 상기 각 수직형 셀 스트링 내 최상위 트랜지스터는 상기 스트링 선택 트랜지스터에 해당한다.
층간 유전막(165)이 상기 캐핑 유전 패턴(153) 및 소자분리 패턴들(160) 상에 배치될 수 있다. 상기 층간 유전막(165)은 산화물을 포함할 수 있다. 콘택 플러그들(170)이 상기 층간 유전막(165) 및 캐핑 유전 패턴(153)을 관통하여 상기 스트링 드레인 영역들(150)에 각각 접속될 수 있다. 비트 라인들(BL)이 상기 층간 유전막(165) 상에 배치되어 상기 콘택 플러그들(170)에 각각 접속될 수 있다. 상기 비트 라인들(BL)은 상기 콘택 플러그들(170)을 경유하여 상기 스트링 드레인 영역(150)에 각각 전기적으로 접속될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장되어, 상기 반도체 패턴들(140b)과 평행할 수 있다. 상기 각 비트 라인(BL)은 상기 각 행을 구성하는 수직형 활성 패턴들(VAP)과 전기적으로 접속될 수 있다.
상기 콘택 플러그들(170)은 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다. 상기 비트 라인들(BL)은 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다.
상술된 구조를 갖는 3차원 반도체 기억 소자에서, 상기 스트링 드레인 영역(150)은 상기 게이트 구조체 상에 배치된 상기 반도체 패턴(140b) 내에 배치된다. 이로써, 상기 스트링 드레인 영역(150)이 상기 수직형 활성 패턴(VAP)으로부터 이격 되어, 상기 스트링 선택 트랜지스터는 안정적인 특성을 갖는 상기 스트링 수직 채널 영역(VCR1)을 가질 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
만약, 상기 스트링 드레인 영역(150)이 상기 수직형 활성 패턴(VAP)과 접하면, 상기 스트링 드레인 영역(150) 내 도펀트들의 확산에 의하여 상기 스트링 수평 채널 영역 내 도핑 농도가 불균일 할 수 있다. 이로써, 스트링 선택 트랜지스터의 특성이 열화 되어, 3차원 반도체 기억 소자의 신뢰성이 저하될 수 있다. 하지만, 상술된 바와 같이, 본 발명의 실시예들에 따르면, 상기 스트링 드레인 영역(150)이 상기 반도체 패턴(150)의 일부분 내에 배치되어, 상기 수직형 활성 패턴(VAP)으로부터 이격될 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자가 구현될 수 있다.
또한, 상기 스트링 드레인 영역(150)이 상기 수직형 활성 패턴(VAP)으로부터 이격될지라도, 상기 최상위 게이트 패턴인 상기 스트링 선택 게이트 패턴(SSG)이 상기 스트링 수평 채널 영역(HCR1)을 제어함으로써, 상기 스트링 드레인 영역(150)은 상기 스트링 수직 채널 영역(VCR1) 내 생성되는 채널에 전기적으로 접속될 수 있다.
다음으로, 본 실시예의 변형예들을 도면들을 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 보여주는 단면도이다.
도 1 내지 도 3을 참조하여 설명한 상기 충전 유전 패턴(125)은 생략될 수 있다. 이 경우에, 도 5에 개시된 바와 같이, 수직형 활성 패턴(VAP')은 필라 형태일 수 있다. 상기 반도체 패턴(140b)은 상기 필라 형태의 수직형 활성 패턴(VAP')의 상부면과 접촉될 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 보여주는 단면도이다.
도 6을 참조하면, 반도체 패턴(140b')은 파이프 형태의 수직형 활성 패턴(VAP)의 내부 공간을 채우는 상기 충전 유전 패턴(125)의 상부면을 덮지 않을 수 있다. 이 경우에, 상기 반도체 패턴(140b')은 상기 수직형 활성 패턴(VAP)가 접촉되어 하나의 바디(body)를 이룰 수 있다. 본 변형예에서, 상기 충전 유전 패턴(125)의 상부면은 상기 반도체 패턴(140b')의 상부면과 실질적으로 공면을 이룰 수 있다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 단면도이다.
도 7을 참조하면, 본 변형예에 따르면, 반도체 패턴(140k)은 옆으로 연장되어, 상기 소자분리 패턴들(160) 상을 가로지를 수 있다. 이 경우에, 상기 캐핑 유전 패턴(153)은 생략될 수 있으며, 상기 소자분리 패턴들(160)의 상부면들은 최상위 절연 패턴들(110ua)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 평면도이다.
도 8을 참조하면, 본 변형예에 따르면, 각 스트링 선택 게이트 패턴(SSG)을 관통하는 복수의 수직형 활성 패턴들(VAP)은 평면적 관점에서 상기 제1 방향(D1)을 따라 지그재그 형태(zigzag shape)로 배열될 수 있다. 즉, 홀수번째 수직형 활성 패턴들(VAP)로 구성된 제1 열은 짝수번째 수직형 활성 패턴들(VAP)로 구성된 제2 열로부터 상기 제2 방향(D2)을 따라 오프셋(offset)될 수 있다. 본 변형예에 따르면, 상기 반도체 패턴들(140b)내에 형성된 스트링 드레인 영역들(150)도 상기 제1 방향(D1)으로 지그재그 형태로 배열될 수 있다. 본 변형예에 따른 수직형 활성 패턴들(VAP)의 배열로 인하여, 상기 게이트 구조체의 상기 제1 방향의 폭을 감소시킬 수 있다. 그 결과, 더욱 고집적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 보여주는 단면도이다.
도 9를 참조하면, 수직형 활성 패턴(VAP)의 측벽 및 각 게이트 패턴(GSG, CG, SSG) 사이의 게이트 유전막(GEL')의 전체가 수평적으로 연장되어, 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 즉, 상기 게이트 유전막(GEL')내 터널 유전막, 전하 저장막 및 블로킹 유전막 모두가 수평적으로 연장되어, 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 이 경우에, 상기 절연 패턴들(110a, 110ua)이 상기 수직형 활성 패턴(VAP)의 측벽에 접촉될 수 있다.
도 5 내지 도 9를 참조하여 상술된 변형예들은 서로 상충되지 않는 상태에서 서로 조합될 수도 있다.
도 10a 내지 도 16a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 10b 내지 도 16b는 각각 도 10a 내지 도 16a의 I-I'을 따라 취해진 단면도들이다.
도 10a 및 도 10b를 참조하면, 희생막들(105, 105u) 및 절연막들(110, 110u)을 제1 도전형의 도펀트로 도핑된 반도체 기판(100) 상에 교대로 그리고 반복적으로 형성할 수 있다. 상기 희생막들(105, 105u) 및 절연막들(110, 110u)을 형성하기 전에, 상기 반도체 기판(100) 상에 버퍼 유전막(103)을 형성할 수도 있다. 상기 버퍼 유전막(103)은 생략될 수도 있다. 상기 희생막들(105, 105u)은 상기 절연막들(110, 110u) 및 버퍼 유전막(103)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(110, 110u) 및 버퍼 유전막(103)은 산화막들로 형성될 수 있으며, 상기 희생막들(105, 105u)은 질화막들로 형성될 수 있다. 상기 희생막들(105, 105u) 및 절연막들(110, 110u)을 형성하기 전에, 상기 반도체 기판(100) 내에 상기 제1 도전형의 도펀트를 제공하여, 웰 영역을 형성할 수 있다.
홀들(115)이 상기 절연막들(110, 110u), 희생막들(105, 105u) 및 버퍼 유전막(103)을 관통하도록 형성될 수 있다. 상기 홀들(115)은 상기 반도체 기판(100)을 노출시킬 수 있다. 도 10a에 개시된 바와 같이, 상기 홀들(115)은 평면적 관점에서 2차원적으로 배열되어 행들 및 열들을 이룰 수 있다. 상기 열들은 제1 방향(D1)과 평행할 수 있으며, 상기 행들은 제2 방향(D2)과 평행할 수 있다.
상기 홀들(115)을 갖는 반도체 기판(100) 상에 제1 서브-막(120)을 콘포말하게 형성할 수 있다. 상기 홀들(115)의 바닥면 상의 제1 서브-막(120)을 제거하여, 반도체 기판(100)을 노출시킬 수 있다. 이때, 상기 최상위 절연막(110u) 상의 제1 서브-막(120)도 제거될 수 있다. 상기 각 홀(115) 내에 수직형 활성 패턴(VAP) 및 충전 유전 패턴(125)을 형성할 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴(VAP) 및 충전 유전 패턴(125)은 증착 공정 및 평탄화 공정에 의하여 형성될 수 있다. 이와는 달리, 상기 수직형 활성 패턴(VAP)은 에피택시얼 공정에 의해 형성될 수 있으며, 상기 충전 유전 패턴(125)은 생략될 수도 있다. 이와는 또 달리, 상기 수직형 활성 패턴(VAP)은 고상 에피 공정(Solid phase epitaxial process, SPE process) 및 평탄화 공정에 의해 형성될 수도 있다.
최상위 절연막(110u) 및 최상위 희생막(105u)을 패터닝하여, 커팅 트렌치(130, cutting trench)를 형성할 수 있다. 상기 커팅 트렌치(130)는 상기 열들 사이에 형성될 수 있다. 상기 커팅 트렌치(130) 내에 분리 절연 패턴(135)을 형성할 수 있다. 후속에 형성되는 스트링 선택 게이트 패턴들을 분리시키기 위하여, 상기 커팅 트렌치(130) 및 분리 절연 패턴(135)이 형성될 수 있다.
상기 홀들(115) 및 수직형 활성 패턴들(VAP)을 형성한 후에, 상기 커팅 트렌치(130) 및 분리 절연 패턴(135)을 형성할 수 있다. 이와는 반대로, 상기 커팅 트렌치(130) 및 분리 절연 패턴(135)을 형성한 후에, 상기 홀들(115) 및 수직형 활성 패턴들(VAP)을 형성할 수도 있다.
상기 최상위 절연막(110u)은 상기 수직형 활성 패턴들(VAP)을 위한 평탄화 공정에 의하여 두께가 조절될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 반도체 기판(100) 상에 반도체막(140)을 형성할 수 있다. 상기 반도체막(140)은 상기 최상위 절연막(110u), 분리 절연 패턴(130) 및 수직형 활성 패턴들(VAP) 상에 배치될 수 있다. 상기 반도체막(140)은 상기 수직형 활성 패턴들(VAP)과 접촉될 수 있다. 상기 반도체막(140)을 형성하기 전에, 상기 최상위 절연막(110u)에 표면 처리 공정을 수행할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 반도체막(140)을 패터닝하여 예비 반도체 패턴들(140a)을 형성할 수 있다. 도 12a에 개시된 바와 같이, 상기 예비 반도체 패턴들(140a)은 평면적 관점에서 상기 제2 방향(D2)으로 연장된 라인 형태들일 수 있다. 상기 각 예비 반도체 패턴(140a)은 상기 각 행을 구성하는 수직형 활성 패턴들(VAP)과 접촉될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 예비 반도체 패턴들(140a) 내에 제2 도전형의 도펀트를 제공하여, 스트링 드레인 영역들(150)을 형성할 수 있다. 상술된 바와 같이, 일 실시예에 따르면, 상기 예비 반도체 패턴들(140a)을 형성한 후에, 상기 스트링 드레인 영역들(150)이 형성될 수 있다.
이와는 다른 방법으로, 도 12a 및 도 12b에 개시된 반도체막(140) 내에 상기 제2 도전형의 도펀트를 제공하여, 상기 제1 방향(D1)으로 연장된 도프트 영역(doped region)을 형성할 수 있다. 이어서, 상기 반도체막(140) 및 상기 도프트 영역을 패터닝하여, 상기 예비 반도체 패턴들(140a) 및 상기 예비 반도체 패턴들(140a)에 배치된 스트링 드레인 영역들(150)이 형성될 수도 있다. 이 경우에, 상기 도프트 영역들이 상기 스트링 드레인 영역들(150)로 분할 될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 예비 반도체 패턴들(140a) 및 스트링 드레인 영역들(150)을 갖는 반도체 기판(100) 상에 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막, 예비 반도체 패턴들(140a), 절연막들(110u, 110) 및 희생막들(105, 105u)을 연속적으로 패터닝하여, 소자분리 트렌치들(155)을 형성할 수 있다. 이때, 희생 패턴들(105a, 105ua), 절연 패턴들(110a, 110ua), 반도체 패턴들(140b) 및 캐핑 유전 패턴(153)이 인접한 소자분리 트렌치들(155) 사이에 형성될 수 있다. 상기 희생 패턴들(105a, 105ua) 및 절연 패턴들(110a, 110ua)은 교대로 그리고 반복적으로 적층될 수 있다. 상기 커팅 트렌치(130) 및 분리 절연 패턴(135)은 상기 인접한 소자분리 트렌치들(155) 사이에 위치한다. 이로써, 상기 인접한 소자분리 트렌치들(155) 사이에 복수의 최상위 희생 패턴들(105ua)이 형성될 수 있다. 상기 복수의 최상위 희생 패턴들(105ua)은 상기 반도체 기판(100)의 상부면을 기준으로 동일한 레벨(level)에 위치할 수 있다.
상기 소자분리 트렌치들(155)을 형성할 때, 상기 버퍼 유전막(103)도 패터닝되어, 버퍼 유전 패턴(103a)이 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 소자분리 트렌치들(155)에 노출된 희생 패턴들(105a, 105ua)을 제거하여, 빈 영역들(ER, ERu)을 형성할 수 있다. 상기 분리 절연 패턴(135)에 인접한 최상위 빈 영역들(ERu)의 일 측들은 상기 분리 절연 패턴(135)에 의하여 닫힌 상태이다. 상기 소자분리 트렌치들(155)에 인접한 상기 최상위 빈 영역들(ERu)의 타 측들은 개방된 상태이다. 상기 최상위 빈 영역들(ERu) 아래의 빈 영역들(ER)의 각각의 양 측들은 모두 개방된 상태이다.
도 16a 및 도 16b를 참조하면, 상기 빈 영역들(ER, ERu)을 갖는 반도체 기판(100) 상에 제2 서브-막(157)을 콘포말하게 형성할 수 있으며, 상기 제2 서브-막(157)을 갖는 반도체 기판(100) 상에 상기 빈 영역들(ER, ERu)을 채우는 도전막을 형성할 수 있다.
상기 빈 영역들(ER, ERu) 외부의 상기 도전막을 제거하여, 게이트 패턴들(GSG, CG, SSG)을 상기 빈 영역들(ER, ERu) 내에 각각 형성할 수 있다. 이때, 상기 빈 영역들(ER, ERu) 외부의 상기 제2 서브-막(157)은 제거되거나, 잔존될 수 있다. 상기 희생 패턴들(105a, 105ua) 및 빈 영역들(ER, ERu)을 이용하여 상기 게이트 패턴들(GSG, CG, SSG)을 형성하는 공정을 대체 공정(replacement process)이라 정의할 수 있다.
상기 소자분리 트렌치들(155) 아래의 반도체 기판(100) 내에 제2 도전형의 도펀트를 제공하여, 공통 소오스 영역들(CSR)을 형성할 수 있다. 상기 공통 소오스 영역들(CSR)은 상기 게이트 패턴들(GSG, CG, SSG)을 형성한 후, 또는 상기 빈 영역들(ER, ERu)을 형성하기 전에 형성될 수 있다.
이어서, 상기 소자분리 트렌치들(155) 내에 도 1 내지 도 3의 소자분리 패턴들(155)을 각각 형성할 수 있다. 이어서, 도 1 내지 3의 층간 유전막(165), 콘택 플러그들(160) 및 비트 라인들(BL)을 형성할 수 있다. 이로써, 도 1 내지 도 3 및 4a 내지 4c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 바와 같이, 상기 충전 유전 패턴(125)은 생략될 수 있다. 이 경우에, 도 5에 개시된 3차원 반도체 기억 소자가 구현될 수 있다.
다음으로, 도 6에 개시된 3차원 반도체 기억 소자의 제조 방법을 설명한다.
도 17a 및 도 18a는 도 6의 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 17b 및 도 18b는 각각 도 17a 및 18a의 I-I'을 따라 취해진 단면도들이다.
도 17a 및 도 17b를 참조하면, 반도체막(140')을 상기 제2 서브-막(120)을 갖는 홀들(115)을 포함하는 반도체 기판(100)에 콘포말하게 형성할 수 있다. 이로써, 상기 홀들(115) 내에 수직형 활성 패턴들(VAP)이 정의될 수 있다. 상기 반도체막(140') 상에 상기 홀들(155)을 채우는 충전 유전막을 형성할 수 있다. 이어서, 상기 충전 유전막을 상기 반도체막(140')이 노출될 때까지 평탄화시키어, 충전 유전 패턴(125)을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 최상위 절연막(110ua) 상에 위치한 상기 반도체막(140')을 패터닝하여 예비 반도체 패턴들(140a')을 형성할 수 있다. 상기 예비 반도체 패턴들(140a') 내에 상기 제2 도전형의 도펀트들을 제공하여, 스트링 드레인 영역들(150)을 형성할 수 있다. 이와는 달리, 상술된 바와 같이, 상기 반도체막(140')을 패터닝하기 전에, 상기 반도체막(140') 내에 도프트 영역을 형성하고, 상기 반도체막(140') 및 상기 도프트 영역을 패터닝하여, 상기 예비 반도체 패턴들(140a') 및 스트링 드레인 영역들(150)을 형성할 수도 있다.
이어서, 도 14a 내지 도 16a 및 도 14b 내지 도 16b를 참조하여 설명한 공정들을 수행할 수 있다. 이로써, 도 6에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
본 변형예에 따르면, 하나의 반도체막(140')을 이용하여 상기 수직형 활성 패턴들(VAP) 및 반도체 패턴들(140b')을 형성할 수 있다.
한편, 도 10a 내지 도 16a 및 도 10b 내지 도 16b를 참조하여 설명한 제조 방법에 따르면, 상기 반도체 패턴들(140b)을 형성한 후에, 상기 게이트 패턴들(SSG, CG, GSG)을 형성할 수 있다. 이와는 달리, 상기 게이트 패턴들(SSG, CG, GSG)을 형성한 후에, 상기 반도체 패턴들을 형성할 수도 있다. 이를 도면들을 참조하여 설명한다.
도 19a 및 도 20a는 도 7의 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 19b 및 도 20b는 각각 도 19a 및 도 20a의 I-I'을 따라 취해진 단면도들이다.
반도체막(140), 예비 반도체 패턴들(140a), 스트링 드레인 영역들(150) 및 반도체 패턴들(140b)의 형성 공정들을 제외한 도 10a 내지 도 16a 및 도 10b 내지 도 16b를 참조하여 설명한 제조 방법들을 수행하여, 도 19a 및 도 19b에 개시된 수직형 활성 패턴들(VAP), 게이트 구조체, 공통 소오스 영역들(CSR) 및 소자분리 패턴들(160)을 형성할 수 있다. 상기 게이트 구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들(GSG, CG, SSG) 및 절연 패턴들(110a, 110ua)을 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 이어서, 상기 반도체 기판(100) 전면 상에 반도체막을 형성할 수 있다. 상기 반도체막은 상기 수직형 활성 패턴들(VAP)의 상단들과 접촉될 수 있다. 상기 반도체막을 패터닝하여 상기 제1 방향(D1)으로 연장된 반도체 패턴들(140k)을 형성할 수 있다. 상기 반도체 패턴들(140k) 내에 상기 제2 도전형의 도펀트로 도핑된 스트링 드레인 영역들(150)을 형성할 수 있다. 이와는 달리, 상기 반도체막 내에 도프트 영역을 형성한 후에, 상기 반도체막 및 도프트 영역을 패터닝하여, 상기 반도체 패턴들(140k) 및 스트링 드레인 영역들(150)을 형성할 수도 있다.
이어서, 도 7의 층간 유전막(165), 콘택 플러그들(170) 및 비트 라인들(BL)을 형성할 수 있다. 이로써, 도 7에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상기 홀들(115)의 위치들을 도 8에 도시된 수직형 활성 패턴들(VAP)의 위치로 결정할 수 있다. 이로써, 도 8에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 10a 내지 도 16a 및 도 10b 내지 도 16b를 참조하여 설명한 제조 방법에서, 상기 제1 서브-막(120)의 형성을 생략할 수 있다. 또한, 상기 제2 서브-막(157)의 형성 공정은 도 9의 게이트 유전막(GEL')의 형성 공정으로 대체될 수 있다. 이로써, 도 9에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
도 21은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 22는 도 21의 II-II'을 따라 취해진 단면도이다.
도 21 및 도 22를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(200) 내에 제2 도전형의 도펀트로 도핑된 공통 소오스 영역(CSR)이 배치될 수 있다. 상기 공통 소오스 영역(CSR) 상에 게이트 구조체가 배치될 수 있다. 상기 게이트 구조체는 교대로 그리고 반복적으로 적층된 절연 패턴들(202, 210, 210ua) 및 게이트 패턴들(GSG, CG, SSG)을 포함한다. 이때, 최하위 절연 패턴(202)이 최하위 게이트 패턴(GSG)과 상기 공통 소오스 영역(CSR) 사이에 배치되고, 최상위 절연 패턴(210ua)이 최상위 게이트 패턴(SSG) 상에 배치된다.
최하위 게이트 패턴(GSG)은 접지 선택 게이트 패턴(GSG)에 해당하고, 상기 최상위 게이트 패턴(SSG)은 스트링 선택 게이트 패턴(SSG)에 해당한다. 상기 접지 선택 게이트 패턴(GSG) 및 스트링 선택 게이트 패턴(SSG) 사이에 복수의 셀 게이트 패턴들(CG)은 차례로 적층될 수 있다. 최상위 셀 게이트 패턴(CG) 상에 복수의 스트링 선택 게이트 패턴들(SSG)이 배치된다. 상기 복수의 스트링 선택 게이트 패턴들(SSG)은 상기 반도체 기판(200)의 상부면을 기준으로 동일한 레벨에 위치한다.
도 21에 개시된 바와 같이, 상기 스트링 선택 게이트 패턴들(SSG)은 평면적 관점에서 제1 방향(D1)으로 연장되며, 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 이격될 수 있다. 분리 절연 패턴(235)이 인접한 상기 스트링 선택 게이트 패턴들(SSG) 사이에 배치될 수 있다. 또한, 상기 분리 절연 패턴(235)은 위로 연장되어, 상기 스트링 선택 게이트 패턴들(SSG) 상의 최상위 절연 패턴들(210ua) 사이에도 배치될 수 있다. 이와는 다르게, 도 21에 개시된 바와 같이, 상기 셀 게이트 패턴들(CG) 및 접지 선택 게이트 패턴(GSG)은 평면적 관점에서 평판 형태일 수 있다.
복수의 수직형 활성 패턴들(VAP)이 상기 게이트 구조체를 관통하는 복수의 홀들(215) 내에 각각 배치될 수 있다. 게이트 유전막(GEL)이 상기 각 수직형 활성 패턴(VAP)의 측벽 및 각 게이트 패턴(GSG, CG, SSG) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 게이트 유전막(GEL)은 상기 각 홀(215)의 내측벽 전체 및 상기 각 수직형 활성 패턴(VAP)의 측벽 전체 사이에 개재될 수 있다. 즉, 상기 게이트 유전막(GEL)은 상기 수직형 활성 패턴(VAP)의 측벽 전체를 덮을 수 있다. 상기 수직형 활성 패턴(VAP)은 파이프 형태 또는 마카로니 형태일 수 있다. 이 경우에, 상기 수직형 활성 패턴(VAP)에 의해 둘러싸인 내부 공간은 충전 유전 패턴(225)에 의해 채워질 수 있다. 상기 수직형 활성 패턴(VAP)은 상기 공통 소오스 영역(CSR)과 접촉될 수 있다.
도 21에 개시된 바와 같이, 평면적 관점에서 상기 수직형 활성 패턴들(VAP)은 2차원적으로 배열되어, 행들 및 열들을 구성할 수 있다. 상기 열들은 상기 제1 방향(D1)과 평행할 수 있으며, 상기 행들은 상기 제2 방향(D2)과 평행할 수 있다. 상기 각 열의 수직형 활성 패턴들(VAP)은 상기 각 스트링 선택 게이트 패턴(SSG)을 관통할 수 있다.
상기 게이트 구조체 상에 반도체 패턴들(240)이 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 반도체 패턴들(240)은 서로 옆으로 이격된다. 각 반도체 패턴(240)은 상기 각 행을 구성하는 수직형 활성 패턴들(VAP)과 연결될 수 있다. 좀더 구체적으로, 상기 각 반도체 패턴(240)은 상기 각 행을 구성하는 수직형 활성 패턴들(VAP)과 접촉될 수 있다. 상기 각 반도체 패턴(240) 내에 상기 제2 도전형의 도펀트로 도핑된 스트링 드레인 영역(250)이 배치된다. 상기 스트링 드레인 영역(250)은 상기 수직형 활성 패턴들(VAP)로부터 이격된다. 상기 스트링 선택 게이트 패턴(SSG)은 그 옆의 수직형 활성 패턴(VAP) 내에 정의된 수직 채널 영역 및 그 위의 반도체 패턴(240) 내에 정의된 수평 채널 영역을 제어할 수 있다. 상기 수평 채널 영역으로 인하여, 상기 수직형 활성 패턴(VAP) 내에 정의되는 스트링 선택, 셀 및 접지 선택 트랜지스터들의 수직 채널 영역들이 상기 스트링 드레인 영역(250)에 전기적으로 연결될 수 있다.
이에 더하여, 상기 각 반도체 패턴(240) 내에 상기 제1 도전형의 도펀트로 도핑된 바디 픽업 영역(255)이 배치될 수 있다. 상기 바디 픽업 영역(255, body pickup region)은 상기 스트링 드레인 영역(250)으로부터 이격된다. 상기 바디 픽업 영역(255)을 통하여, 상기 수직형 활성 패턴(VAP) 내에 정의되는 상기 접지 선택, 셀, 및 스트링 선택 트랜지스터들의 바디들에 전압을 공급할 수 있다. 예컨대, 소거 동작 시에, 상기 바디 픽업 영역(255)을 통하여, 상기 수직형 활성 패턴(VAP) 내 상기 트랜지스터들의 바디들에 소거 전압을 제공할 수 있다. 따라서, 상기 공통 소오스 영역(CSR)에 의해 상기 수직형 활성 패턴들(VAP)이 상기 반도체 기판(200) 내 웰 영역에 연결되지 않을 지라도, 상기 바디 픽업 영역(255)을 통하여 상기 트랜지스터들의 바디들에 소거 전압을 제공하여 상기 소거 동작을 수행할 수 있다. 그 결과, 소거 동작의 속도를 향상시킬 수 있다.
만약, 상기 수직형 활성 패턴(VAP) 내의 상기 바디들에 소거 전압을 공급하지 못하는 경우에, 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL) 현상을 이용하여, 소거 동작을 수행할 수 있다. 하지만, 이 경우에, 소거 동작의 속도가 저하될 수 있다. 하지만, 본 실시예에 따르면, 상기 게이트 구조체 상의 반도체 패턴(240) 내에 배치된 상기 바디 픽업 영역(255)으로 인하여, 상기 소거 전압을 상기 수직형 활성 패턴(VAP) 내 바디들에 제공할 수 있다. 그 결과, 3차원 반도체 기억 소자의 소거 동작의 속도를 향상시킬 수 있다.
바디 픽업 라인(270)이 상기 바디 픽업 영역(255)에 전기적으로 접속될 수 있으며, 비트 라인(BL)이 상기 스트링 드레인 영역(250)에 전기적으로 접속될 수 있다. 이때, 상기 비트 라인(BL)은 상기 반도체 기판(200)의 상부면을 기준으로 상기 바디 픽업 라인(270)과 다른 레벨에 위치할 수 있다.
예컨대, 제1 층간 유전막(260)이 상기 게이트 구조체 및 반도체 패턴들(240) 상에 배치될 수 있으며, 상기 바디 픽업 라인(270)이 상기 제1 층간 유전막(260) 상에 배치될 수 있다. 상기 바디 픽업 라인(270)은 상기 제1 층간 유전막(260)을 관통하는 제1 콘택 플러그(265)를 경유하여 상기 바디 픽업 영역(255)에 전기적으로 접속될 수 있다. 상기 바디 픽업 라인(270)은 상기 제1 방향(D1)으로 연장될 수 있다. 제2 층간 유전막(275)이 상기 제1 층간 유전막(260) 및 바디 픽업 라인(270) 상에 배치될 수 있다. 상기 비트 라인(BL)이 상기 제2 층간 유전막(275)에 배치될 수 있다. 상기 비트 라인(BL)은 상기 제2 및 제1 층간 유전막들(275, 260)을 관통하는 제2 콘택 플러그(280)를 경유하여 상기 스트링 드레인 영역(240)에 전기적으로 접속될 수 있다. 상기 비트 라인(BL)은 상기 제2 방향(D2)으로 연장될 수 있다.
도 23a 내지 도 25a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 23b 내지 도 25b는 각각 도 23a 내지 도 25a의 II-II'을 따라 취해진 단면도들이다.
도 23a 및 도 23b를 참조하면, 반도체 기판(200) 내에 공통 소오스 영역(CSR)을 형성할 수 있다. 이어서, 상기 반도체 기판(200) 상에 예비 게이트 구조체를 형성할 수 있다. 상기 예비 게이트 구조체는 상기 공통 소오스 영역(CSR) 상에 배치될 수 있다. 상기 예비 게이트 구조체는 교대로 그리고 반복적으로 적층된 절연 패턴들(202, 210, 210u) 및 게이트 패턴들(GSG, CG, UG)을 포함할 수 있다. 상기 예비 게이트 구조체는 평판 형태들을 갖는 접지 선택 게이트 패턴(GSG) 및 셀 게이트 패턴들(CG)을 포함할 수 있다. 상기 예비 게이트 구조체의 최상위 게이트 패턴(UG) 및 최상위 절연 패턴(210u)도 평판 형태일 수 있다.
도 24a 및 도 24b를 참조하면, 상기 예비 게이트 구조체의 최상위 절연 패턴(210u) 및 최상위 게이트 패턴(UG)을 패터닝하여, 제1 방향(D1)으로 연장된 복수의 스트링 선택 게이트 패턴들(SSG)을 형성할 수 있다. 각 스트링 선택 게이트 패턴(SSG) 상에는 상기 제1 방향(D1)으로 연장된 최상위 절연 패턴(210ua)이 형성될 수 있다. 이로써, 도 21 및 도 22를 참조하여 설명한 게이트 구조체가 형성될 수 있다. 상기 스트링 게이트 패턴들(SSG) 사이에 분리 절연 패턴(235)을 형성할 수 있다.
상기 게이트 구조체를 관통하는 홀들(215)을 형성할 수 있다. 상기 홀들(215)의 내측벽 상에 게이트 유전막(GEL)을 형성할 수 있다. 상기 각 홀(215) 내에 수직형 활성 패턴(VAP) 및 충전 유전 패턴(225)을 형성할 수 있다.
상술된 바와 같이, 상기 게이트 구조체를 형성한 후에, 상기 홀들(215) 및 상기 수직형 활성 패턴들(VAP)을 형성할 수 있다. 이와는 달리, 상기 예비 게이트 구조체 내에 상기 홀들(215) 및 상기 수직형 활성 패턴들(VAP)을 형성한 후에, 상기 예비 게이트 구조체의 최상위 절연 패턴(210u) 및 최상위 게이트 패턴(UG)을 패터닝하여, 상기 게이트 구조체를 형성할 수 있다.
도 25a 및 도 25b를 참조하면, 이어서, 상기 게이트 구조체를 갖는 반도체 기판(200) 상에 반도체막을 형성할 수 있다. 상기 반도체막을 패터닝하여 상기 제2 방향(D2)으로 연장된 반도체 패턴들(240)을 형성할 수 있다. 상기 반도체 패턴들(240)의 제1 영역들 내에 제1 도전형의 도펀트들을 주입하여, 바디 픽업 영역들(255)을 형성할 수 있다. 상기 반도체 패턴들(240)의 제2 영역들 내에 제2 도전형의 도펀트들을 주입하여, 스트링 드레인 영역들(250)을 형성할 수 있다. 상기 바디 픽업 영역들(255)을 형성한 후에, 상기 스트링 드레인 영역들(250)을 형성할 수 있다. 이와는 반대로, 상기 스트링 드레인 영역들(250)을 형성한 후에, 상기 바디 픽업 영역들(255)을 형성할 수 있다.
다른 방법으로, 상기 반도체막 내에 상기 제1 도전형의 도펀트로 도핑된 제1 도프트 영역 및 상기 제2 도전형의 도펀트로 도핑된 제2 도프트 영역을 형성할 수 있다. 상기 제1 도프트 영역은 상기 제2 도프트 영역으로부터 이격 된다. 상기 반도체막, 상기 제1 도프트 영역 및 제2 도프트 영역을 패터닝하여, 상기 반도체 패턴들(240), 스트링 드레인 영역들(250) 및 바디 픽업 영역(255)을 형성할 수 있다.
이어서, 도 21 및 도 22에 개시된 제1 층간 유전막(260), 제1 콘택 플러그(265) 및 바디 픽업 라인(270)을 차례로 형성할 수 있다. 이어서, 도 21 및 도 22에 개시된 제2 층간 유전막(275), 제2 콘택 플러그(280) 및 비트 라인(BL)을 차례로 형성할 수 있다. 이로써, 도 21 및 도 22에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
본 실시예에 개시된 구성 요소들은 상술된 제1 실시예의 대응되는 구성 요소들과 각각 동일한 물질로 형성될 수 있다. 본 실시예에 따른 일부 구성들인 바디 픽업 영역(255) 및 바디 픽업 라인(270)은 상술된 제1 실시예에 적용될 수도 있다. 도 5 내지 도 9를 참조하여 설명한 제1 실시예의 변형예들은 상충되지 않는 한에서 본 실시예에 적용될 수도 있다.
(제3 실시예)
도 26은 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 27은 도 26의 III-III'을 따라 취해진 단면도이다.
도 26 및 도 27을 참조하면, 반도체 기판(300) 내에 제1 또는 제2 도전형의 도펀트로 도핑된 전극-도프트 영역(301, electrode-doped region)이 배치될 수 있다. 반도체 기판(300) 상에 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)가 배치될 수 있다. 상기 제1 및 제2 게이트 구조체들(GS1, GS2)은 상기 전극-도프트 영역(301) 상에 배치될 수 있다. 평면적 관점에서 상기 제1 및 제2 게이트 구조체들(GS1, GS2)은 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 제1 및 제2 게이트 구조체들(GS1, GS2)은 제2 방향(D2)으로 서로 이격될 수 있다.
상기 제1 게이트 구조체(GS1)는 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(305a, 310a, 310ua) 및 제1 게이트 패턴들(CG1, SSG)을 포함할 수 있다. 상기 제1 게이트 패턴들(CG1, SSG)은 적층된 복수의 제1 셀 게이트 패턴들(CG1) 및 최상위 제1 셀 게이트 패턴 상에 위치한 스트링 선택 게이트 패턴(SSG)을 포함할 수 있다. 상기 제1 게이트 패턴들(CG1, SSG) 중에서 최하위 게이트 패턴은 상기 제1 셀 게이트 패턴(CG1)이다. 즉, 상기 제1 게이트 구조체(GS1)는 접지 선택 게이트 패턴을 포함하지 않는다. 상기 제2 게이트 구조체(GS2)는 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(305b, 310b, 310ub) 및 제2 게이트 패턴들(CG2, GSG)를 포함할 수 있다. 상기 제2 게이트 패턴들(CG2, GSG)은 적층된 복수의 제2 셀 게이트 패턴들(CG2) 및 최상위 제2 셀 게이트 패턴 상에 위치한 접지 선택 게이트 패턴(GSG)을 포함할 수 있다. 상기 제2 게이트 패턴들(CG2, SSG) 중에서 최하위 게이트 패턴은 상기 제2 셀 게이트 패턴(CG2)이다.
최하위의 제1 절연 패턴(305a)이 최하위의 제1 셀 게이트 패턴(CG1)과 반도체 기판(300) 사이에 개재되고, 최하위의 제2 절연 패턴(305b)이 최하위의 제2 셀 게이트 패턴(CG2)과 반도체 기판(300) 사이에 개재된다. 최상위의 제1 절연 패턴(310ua)이 상기 스트링 선택 게이트 패턴(SSG) 상에 배치되고, 최상위의 제2 절연 패턴(310ub)이 상기 접지 선택 게이트 패턴(GSG) 상에 배치된다.
제1 수직형 활성 패턴들(VAP1)이 상기 제1 게이트 구조체(GS1)을 관통하는 제1 홀들(315a) 내에 각각 배치될 수 있다. 제2 수직형 활성 패턴들(VAP2)이 상기 제2 게이트 구조체(GS2)를 관통하는 제2 홀들(315b) 내에 각각 배치될 수 있다. 도 26에 개시된 바와 같이, 평면적 관점에서 상기 제1 수직형 활성 패턴들(VAP1) 및 제2 수직형 활성 패턴들(VAP2)은 상기 제2 방향(D2)과 평행한 복수의 행들을 구성할 수 있다. 상기 각 행은 상기 각 제1 수직형 활성 패턴(VAP1) 및 상기 각 제2 수직형 활성 패턴(VAP2)을 포함한다. 상기 제1 수직형 활성 패턴들(VAP1)은 상기 제1 방향으로 하나의 열로 배열되거나, 지그재그 형태로 배열될 수 있다. 이와 마찬가지로, 상기 제2 수직형 활성 패턴들(VAP2)도 상기 제1 방향으로 하나의 열로 배열되거나, 지그재그로 배열될 수 있다.
도 27에 개시된 바와 같이, 상기 각 행의 상기 각 제1 수직형 활성 패턴(VAP1) 및 상기 각 제2 수직형 활성 패턴(VAP2)의 하단들은 서로 연결되어, 'U' 자형 활성부를 구성할 수 있다. 상기 각 행의 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)은, 상기 반도체 기판(300) 내에 형성된 리세스 영역 내에 배치된 활성 연결부(ACP)에 의해 연결될 수 있다. 상기 활성 연결부(ACP)는 상기 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)과 동일한 반도체 물질로 형성된다. 상기 제1 수직형 활성 패턴(VAP1), 활성 연결부(ACP) 및 제2 수직형 활성 패턴(VAP2)은 경계면 없이 연결될 수 있다. 일 실시예에 따르면, 상기 'U'자형 활성부를 구성하는 상기 제1 수직형 활성 패턴(VAP1), 활성 연결부(ACP) 및 제2 수직형 활성 패턴(VAP2)은 파이프 형태 또는 마카로니 형태일 수 있다. 이 경우에, 충전 유전 패턴(325)이 상기 제1 수직형 활성 패턴(VAP1), 활성 연결부(ACP) 및 제2 수직형 활성 패턴(VAP2)로 둘러싸인 내부 공간을 채울 수 있다. 다른 실시예에 따르면, 상기 충전 유전 패턴(325)이 생략되고, 상기 제1 수직형 활성 패턴(VAP1), 활성 연결부(ACP) 및 제2 수직형 활성 패턴(VAP2)은 필라 형태들일 수 있다.
게이트 유전막(GEL)이 상기 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)의 각각의 측벽과, 상기 제1 및 제2 게이트 패턴들(CG1, SSG, CG2, GSG)의 각각 사이에 개재될 수 있다. 상기 게이트 유전막(GEL)은 상기 'U'자형 활성부를 구성하는 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)의 측벽들의 전체를 덮을 수 있다. 상기 게이트 유전막(GEL1)은 연장되어, 상기 리세스 영역(302)의 내면과 상기 활성 연결부(ACP) 사이에 개재된다. 이로써, 상기 활성 연결부(ACP)는 상기 전극-도프트 영역(301)과 절연될 수 있다. 3차원 반도체 기억 소자의 동작 시에, 상기 전극-도프트 영역(301)에 소정의 전압을 인가하여, 상기 활성 연결부(ACP) 내에 연결 채널을 생성시킬 수 있다. 이로써, 상기 제1 수직형 활성 패턴(VAP1) 내 수직 채널들과 상기 제2 수직형 활성 패턴(VAP2) 수직 채널들이 서로 전기적으로 연결될 수 있다.
상기 제1 및 제2 게이트 구조체들(GS1, GS2)의 각각의 양 측에 소자분리 패턴들(330)이 배치된다. 일 실시예에 따르면, 상기 소자분리 패턴들(330)의 상부면들은 상기 최상위 제1 및 제2 절연 패턴들(310ua, 310ub)의 상부면들과 실질적으로 공면을 이룰 수 있다.
하나의 상기 'U'자형 활성부 및 이를 둘러싸는 제1 및 제2 게이트 구조체들(GS1, GS2)의 일부분들은 하나의 'U'자형 셀 스트링을 구현한다. 상기 'U'자형 셀 스트링의 스트링 선택 게이트 패턴(SSG) 및 접지 선택 게이트 패턴(GSG)은 상기 제1 게이트 구조체(GS1)의 최상위 게이트 패턴 및 제2 게이트 구조체(GS2)의 최상위 게이트 패턴에 각각 해당한다.
반도체 패턴들(340)이 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 및 소자분리 패턴들(330) 상에 배치된다. 평면적 관점에서, 상기 반도체 패턴들(340)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 반도체 패턴들(340)은 서로 옆으로 이격된다. 상기 각 반도체 패턴(340)은 상기 각 행의 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)의 상단들에 연결된다. 구체적으로, 상기 각 반도체 패턴(340)은 상기 각 행의 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)의 상단들과 접촉될 수 있다.
스트링 드레인 영역(350D)가 상기 각 반도체 패턴(340) 내에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)로부터 이격된다. 상기 스트링 드레인 영역(350D)은 상기 스트링 선택 게이트 패턴(SSG)과 부분적으로 중첩될 수 있다. 상기 스트링 선택 게이트 패턴(SSG)은 그 위의 반도체 패턴(340) 내에 정의된 제1 수평 채널 영역 및 그 옆의 제1 수직형 활성 패턴(VAP1)내에 정의된 제1 수직 채널 영역을 제어한다. 상기 제1 수평 채널 영역의 일 단 및 타 단은 상기 스트링 드레인 영역(350D) 및 상기 제1 수직 채널 영역에 각각 연결된다.
스트링 소오스 영역(350S)이 상기 각 반도체 패턴(340) 내에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들(VAP1, VAP2)과 상기 스트링 드레인 영역(350S)으로부터 이격된다. 상기 스트링 소오스 영역(350S)은 상기 접지 선택 게이트 패턴(GSG)과 부분적으로 중첩될 수 있다. 상기 접지 선택 게이트 패턴(GSG)은 그 위의 반도체 패턴(340) 내에 정의된 제2 수평 채널 영역 및 그 옆의 제2 수직형 활성 패턴(VAP2)에 정의된 제2 수직 채널 영역을 제어한다. 상기 제2 수평 채널 영역의 일 단 및 타 단은 상기 스트링 소오스 영역(350S) 및 상기 제2 수직 채널 영역에 연결된다.
이에 더하여, 상기 각 반도체 패턴(340) 내에 바디 픽업 영역(355)이 배치된다. 상기 바디 픽업 영역(355)은 상기 스트링 드레인 영역(350D) 및 스트링 소오스 영역(350S)으로부터 이격된다. 상기 바디 픽업 영역(355)은 상기 스트링 드레인 영역(350D) 및 상기 스트링 소오스 영역(350S) 사이에 배치될 수 있다.
일 실시예에 따르면, 평면적 관점에서 상기 제1 수직형 활성 패턴(VAP1)의 상부면은 상기 스트링 드레인 영역(350D) 및 상기 바디 픽업 영역(355) 사이에 배치될 수 있으며, 상기 제2 수직형 활성 패턴(VAP2)의 상부면은 상기 바디 픽업 영역(355) 및 상기 스트링 소오스 영역(350S) 사이에 배치될 수 있다.
상기 바디 픽업 영역(355)은 제1 도전형의 도펀트로 도핑되고, 상기 스트링 드레인 및 소오스 영역들(350D, 350S)은 제2 도전형의 도펀트로 도핑된다.
바디 픽업 라인(370B)이 상기 바디 픽업 영역(355)에 전기적으로 접속되고, 공통 소오스 라인(370S)이 상기 스트링 소오스 영역(350S)에 전기적으로 접속된다. 비트 라인(BL)이 상기 스트링 드레인 영역(350D)에 전기적으로 접속된다. 상기 비트 라인(BL)은 상기 반도체 기판(300)의 상부면을 기준으로 적어도 상기 공통 소오스 라인(370S)과 다른 레벨에 위치할 수 있다. 상기 바디 픽업 라인(370B)도 비트 라인(BL)과 다른 레벨에 위치할 수 있다.
예컨대, 제1 층간 유전막(360)이 상기 반도체 패턴들(340)을 상에 배치되고, 상기 바디 픽업 라인(370B) 및 상기 공통 소오스 라인(370S)이 상기 제1 층간 유전막(360) 상에 배치될 수 있다. 상기 바디 픽업 라인(370B) 및 공통 소오스 라인(370S)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 바디 픽업 라인(370B)은 상기 제1 층간 유전막(360)을 관통하는 제1 콘택 플러그(365B)을 경유하여 상기 바디 픽업 영역(355)에 전기적으로 접속될 수 있으며, 상기 공통 소오스 라인(370S)은 상기 제1 층간 유전막(360)을 관통하는 제2 콘택 플러그(365S)을 경유하여 상기 스트링 소오스 영역(350S)에 전기적으로 접속될 수 있다. 제2 층간 유전막(375)이 상기 제1 층간 유전막(360), 바디 픽업 라인(370B), 및 공통 소오스 라인(370S) 상에 배치될 수 있다. 비트 라인들(BL)이 상기 제2 층간 유전막(375) 상에 배치되어, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 각 비트 라인(BL)은 상기 제2 및 제1 층간 유전막들(375, 360)을 관통하는 제3 콘택 플러그(380)를 경유하여 상기 각 반도체 패턴(340) 내 스트링 드레인 영역(350D)에 전기적으로 접속될 수 있다.
도 28a 내지 도 31a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 28b 내지 도 31b는 각각 도 28a 내지 도 31a의 III-III'을 따라 취해진 단면도들이다.
도 28a 및 도 28b를 참조하면, 반도체 기판(300) 내에 제1 또는 제2 도전형의 도펀트를 제공하여 전극-도프트 영역(301)을 형성할 수 있다. 상기 반도체 기판(300) 내에 리세스 영역들(302)을 형성할 수 있다. 상기 리세스 영역들(302)은 평면적 관점에서 제1 방향(D1)을 따라 배열될 수 있으며, 서로 옆으로 이격될 수 있다. 상기 리세스 영역들(302)은 상기 전극-도프트 영역(301) 내에 형성될 수 있다. 상기 각 리세스 영역(302) 내에 바닥 희생 패턴(303)을 형성할 수 있다.
상기 반도체 기판(300) 상에 절연막들(305, 310, 310u) 및 도전막들(307)을 교대로 그리고 반복적으로 적층시킬 수 있다. 최하부 절연막(305)이 최하부 도전막과 반도체 기판(300) 사이에 배치되고, 최상부 절연막(310u)이 최상부 도전막 상에 배치될 수 있다.
도 29a 및 도 29b를 참조하면, 상기 절연막들(305, 310, 310u) 및 도전막들(307)을 패터닝하여, 제1 홀들(315a) 및 제2 홀들(315b)을 형성할 수 있다. 상기 제1 홀들(315a) 및 제2 홀들(315b)은 제2 방향(D2)과 평행한 복수의 행들을 구성할 수 있다. 각 행의 제1 홀(315a) 및 제2 홀(315b)은 상기 각 바닥 희생 패턴(303)을 노출시킬 수 있다. 상기 바닥 희생 패턴(303)은 상기 절연막들(305, 310, 310u), 도전막들(307) 및 반도체 기판(300)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 상기 제1 및 제2 홀들(315a, 315b)에 노출된 상기 바닥 희생 패턴(303)을 제거하여, 상기 리세스 영역(303)의 바닥면을 노출시킬 수 있다.
도 30a 및 도 30b를 참조하면, 상기 홀들(315a, 315b) 및 리세스 영역들(303)을 갖는 반도체 기판(300) 상에 게이트 유전막(GEL)을 콘포말하게 형성할 수 있다. 상기 게이트 유전막(GEL)은 상기 홀들(315a, 315b)의 내면들 및 상기 리세스 영역들(303)의 내면들 상에 콘포말하게 형성될 수 있다. 상기 게이트 유전막(GEL)을 갖는 반도체 기판(300) 상에 활성막을 콘포말하게 형성할 수 있으며, 충전 유전막을 형성하여 상기 홀들(315a, 315b) 및 리세스 영역들(302)을 채울 수 있다. 상기 활성막은 수직형 활성 패턴들(VAP1, VAP2)을 위한 반도체 물질로 형성될 수 있다. 상기 충전 유전막 및 활성막에 평탄화 공정을 수행하여, 상기 제1 홀(315a)내의 제1 수직형 활성 패턴(VAP1), 제2 홀(315b) 내의 제2 수직형 활성 패턴(VAP2), 및 상기 리세스 영역(302) 내의 활성 연결부(ACP)를 형성할 수 있다. 또한, 충전 유전 패턴(325)이 형성될 수 있다. 상기 평탄화 공정 시에, 상기 최상위 절연막(310u)이 리세스 될 수도 있다. 리세스된 최상위 절연막(310u') 상에 표면 처리 공정 등을 수행할 수 있다.
도 31a 및 도 31b를 참조하면, 이어서, 상기 반도체 기판(300) 상에 반도체막을 형성할 수 있다. 상기 반도체막은 상기 수직형 활성 패턴들(VAP1, VAP2)과 접촉될 수 있다. 상기 반도체막을 패터닝하여 반도체 패턴들(340)을 형성할 수 있다. 상기 반도체 패턴들(340) 내에 제1 도전형의 도펀트를 제공하여, 바디 픽업 영역들(355)을 형성할 수 있다. 상기 반도체 패턴들(340) 내에 제2 도전형의 도펀트들을 제공하여, 스트링 드레인 영역들(350D) 및 스트링 소오스 영역들(350S)을 형성할 수 있다. 이와는 달리, 상기 반도체막에 제1 도전형의 도펀트로 도핑된 제1 도프트 영역과, 제2 도전형의 도펀트로 도핑된 제2 및 제3 도프트 영역들을 형성한 후에, 상기 반도체막과 제1, 제2 및 제3 도프트 영역들을 패터닝하여, 상기 반도체 패턴들(340), 바디 픽업 영역들(355), 스트링 드레인 영역들(350D), 및 스트링 소오스 영역들(350S)을 형성할 수 있다.
이어서, 도 26 및 도 27의 층간 유전막들(260, 275), 콘택 플러그들(365B, 365S), 및 라인들(370B, 370S, BL)을 형성할 수 있다. 이로써, 도 26 및 도 27에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
본 실시예에 개시된 구성 요소들은 상술된 제1 실시예의 대응되는 구성 요소들과 각각 동일한 물질로 형성될 수 있다. 도 5 내지 도 9를 참조하여 설명한 제1 실시예의 변형예들은 상충되지 않는 한에서 본 실시예에 적용될 수도 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 32를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 에스램 소자, 디램 소자, 저항 기억 소자(RRAM) 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 33을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 에스램 소자, 디램 소자, 저항 기억 소자(RRAM), 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 도출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (10)

  1. 반도체 기판 상에 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 게이트 구조체;
    상기 게이트 구조체를 관통하는 수직형 활성 패턴;
    상기 수직형 활성 패턴의 측벽 및 상기 각 게이트 패턴 사이에 개재된 게이트 유전막;
    상기 게이트 구조체 상에 배치되고, 상기 수직형 활성 패턴과 연결된 반도체 패턴; 및
    상기 반도체 패턴의 일부 내에 형성되고, 상기 수직형 활성 패턴으로부터 이격된 스트링 드레인 영역을 포함하되,
    상기 게이트 패턴들 중에서 최상위 게이트 패턴은 상기 수직형 활성 패턴 내에 정의된 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 수평 채널 영역을 제어하고,
    상기 수직 채널 영역은 상기 수평 채널 영역의 일 단에 연결되고,
    상기 스트링 드레인 영역은 상기 수평 채널 영역의 타 단에 연결된 3차원 반도체 기억 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 반도체 패턴은 상기 수직형 활성 패턴과 접촉된 3차원 반도체 기억 소자.
  4. 청구항 1에 있어서,
    평면적 관점에서, 상기 게이트 패턴들 중 상기 최상위 게이트 패턴은 제1 방향으로 연장되고,
    평면적 관점에서, 상기 반도체 패턴은 상기 제1 방향과 다른 제2 방향으로 연장되는 3차원 반도체 기억 소자.
  5. 청구항 1에 있어서,
    상기 반도체 패턴 내에 배치되고, 상기 스트링 드레인 영역과 이격된 바디 픽업 영역(body pickup region)을 더 포함하되,
    상기 바디 픽업 영역은 제1 도전형의 도펀트로 도핑되고,
    상기 스트링 드레인 영역은 제2 도전형의 도펀트로 도핑된 3차원 반도체 기억 소자.
  6. 청구항 5에 있어서,
    상기 스트링 드레인 영역에 전기적으로 접속된 비트 라인; 및
    상기 바디 픽업 영역에 전기적으로 접속된 바디 픽업 라인을 더 포함하되,
    상기 비트 라인은 상기 반도체 기판의 상부면을 기준으로 상기 바디 픽업 라인과 다른 레벨에 위치하는 3차원 반도체 기억 소자.
  7. 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제1 게이트 패턴들 및 제1 절연 패턴들을 포함하는 제1 게이트 구조체;
    상기 제1 게이트 구조체를 관통하는 제1 수직형 활성 패턴;
    상기 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제2 게이트 패턴들 및 제2 절연 패턴들을 포함하고, 상기 제1 게이트 구조체와 옆으로 이격된 제2 게이트 구조체;
    상기 제2 게이트 구조체를 관통하는 제2 수직형 활성 패턴;
    상기 제1 및 제2 수직형 활성 패턴들의 각각의 측벽 및 상기 제1 및 제2 게이트 패턴들의 각각 사이에 개재된 게이트 유전막;
    상기 제1 및 제2 게이트 구조체들 상에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들과 연결된 반도체 패턴; 및
    상기 반도체 패턴 내에 배치되고, 상기 제1 및 제2 수직형 활성 패턴들로부터 이격된 스트링 드레인 영역을 포함하되,
    상기 제1 게이트 패턴들 중에서 최상위 게이트 패턴은 스트링 선택 게이트 패턴에 해당하고,
    상기 스트링 선택 게이트 패턴은 상기 제1 수직형 활성 패턴 내에 정의된 제1 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 제1 수평 채널 영역을 제어하고,
    상기 제1 수평 채널 영역의 일 단은 상기 제1 수직 채널 영역에 연결되고, 상기 제1 수평 채널 영역의 타 단은 상기 스트링 드레인 영역에 연결된 3차원 반도체 기억 소자.
  8. 청구항 7항에 있어서,
    상기 반도체 패턴 내에 배치되고, 상기 스트링 드레인 영역 및 상기 제1 및 제2 수직형 활성 패턴들로부터 이격된 스트링 소오스 영역을 더 포함하되,
    상기 제1 및 제2 수직형 활성 패턴들의 하단들은 서로 연결되어, 'U'자형 활성부를 구성하고,
    상기 제2 게이트 패턴들 중에서 최상위 게이트 패턴은 접지 선택 게이트 패턴에 해당하며,
    상기 제1 게이트 패턴들 중의 최하위 게이트 패턴 및 상기 제2 게이트 패턴들의 최하위 게이트 패턴은 셀 게이트 패턴들에 해당하는 해당하는 3차원 반도체 기억 소자.
  9. 청구항 8에 있어서,
    상기 접지 선택 게이트 패턴은 상기 제2 수직형 활성 패턴 내에 정의된 제2 수직 채널 영역 및 상기 반도체 패턴 내에 정의된 제2 수평 채널 영역을 제어하고,
    상기 제2 수평 채널 영역의 일 단은 상기 제2 수직 채널 영역에 연결되고, 상기 제2 수평 채널 영역의 타 단은 상기 스트링 소오스 영역에 연결되는 3차원 반도체 기억 소자.
  10. 청구항 8에 있어서,
    상기 반도체 패턴 내에 형성되고, 상기 스트링 드레인 및 소오스 영역들로부터 이격된 바디 픽업 영역을 더 포함하되,
    상기 바디 픽업 영역은 제1 도전형의 도펀트로 도핑되고,
    상기 스트링 드레인 및 소오스 영역들은 제2 도전형의 도펀트로 도핑되고,
    상기 바디 픽업 영역은 상기 스트링 드레인 영역 및 상기 스트링 소오스 영역 사이에 배치된 3차원 반도체 기억 소자.
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