CN109671713A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件，其包括：衬底，其包括构造为在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在衬底上，在第一方向上彼此间隔开，并构造为在第二方向上延伸；第一区域，栅极堆叠结构的顶表面的水平在第一区域中是恒定的；第二区域，栅极堆叠结构的顶表面的水平在第二区域中是台阶状的，第二区域被构造为围绕第一区域的至少一部分；以及导电线，其在第二区域中设置于栅极堆叠结构之间并构造为在第二方向上以凹凸不平的形式延伸。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及垂直型半导体存储器件。
背景技术
为了实现优异的性能和降低的经济成本，需要增加半导体器件的集成度。尤其，半导体存储器件的集成度是决定产品价格的重要因素。根据相关技术的二维半导体存储器件的集成度主要由单位存储单元的面积决定，因而极大地受到用于形成精细图案的技术水平影响。然而，昂贵的设备被用于形成精细图案，并且芯片管芯的面积是有限的。因此，二维半导体存储器件的集成度在增加但仍受到限制。因此，越来越多地需要具有三维(3D)结构的垂直型半导体存储器件。
发明内容
本公开提供了具有提高的可靠性和提高的制造经济可行性的垂直型半导体存储器件。
根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在衬底上，在第一方向上彼此间隔开，并在第二方向上延伸；第一区域，栅极堆叠结构的顶表面的水平在第一区域中是恒定的；第二区域，栅极堆叠结构的顶表面的水平在第二区域中是台阶状的，第二区域围绕第一区域的至少一部分；以及导电线，其在第二区域中设置在栅极堆叠结构之间并包括沿第一方向延伸的第一线形区段和沿第二方向延伸的第二线形区段。
根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括单元阵列区域和围绕单元阵列区域的接触连接区域；栅极堆叠结构，其在平行于衬底的顶表面的第一方向上彼此间隔开；以及公共源极线，其设置在由栅极堆叠结构中两个相邻的栅极堆叠结构限定的空间中，其中，在接触连接区域中，栅极堆叠结构的顶表面的垂直水平随着离单元阵列区域的距离增加而依次降低，并且栅极堆叠结构具有在垂直于第一方向的第二方向上延伸并包括矩形的凸出部和凹入部的侧面，以及其中公共源极线的顶表面的水平是恒定的并且公共源极线根据栅极堆叠结构的侧面的形状而形成。
根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括在第一方向和垂直于第一方向的第二方向上延伸的顶表面；垂直结构，其被构造为在垂直于衬底的顶表面的第三方向上延伸；字线，其被构造为围绕垂直结构并被堆叠为在第三方向上彼此间隔开；以及导电线，其被构造为垂直地交叉字线并在接触区域中具有沿第一方向延伸的第一侧面、沿第二方向延伸的第二侧面、以及以平坦的形式延伸的顶表面，接触区域是字线的堆叠数量减少的区域。
附图说明
实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据一示例性实施方式的垂直型半导体存储器件的单元阵列的等效电路图；
图2是根据一示例性实施方式的半导体器件的单元区域的示意俯视图；
图3是图2的部分A的放大透视图，示出根据一示例性实施方式的半导体器件的接触连接区域中的公共源极线；
图4是根据一示例性实施方式的半导体器件的接触连接区域的俯视图；
图5是图2的部分B的放大透视图，示出根据一示例性实施方式的半导体器件的单元阵列区域中的公共源极线；
图6是根据一示例性实施方式的半导体器件的单元阵列区域的俯视图；
图7A至7I是用于说明根据一示例性实施方式的制造半导体器件的方法的剖视图；
图8是根据另一示例性实施方式的半导体器件的接触连接区域的俯视图；
图9是根据另一示例性实施方式的半导体器件的接触连接区域的俯视图；以及
图10是根据一示例性实施方式的半导体器件的示意框图。
具体实施方式
在下文中，将参照附图详细描述实施方式。
图1是根据一示例实施方式的垂直型半导体存储器件的单元阵列的电路图。
参照图1，单元阵列1000可以包括多个存储单元串MS。单元阵列1000包括多个位线(BL)BL1、BL2、……、和BLm、多个字线(WL)WL1、WL2、……、WLn-1和WLn、至少一个串选择线(SSL)、至少一个地选线(GSL)以及公共源极线(CSL)。多个存储单元串(MS)形成在多个位线(BL)BL1、BL2、……、和BLm与公共源极线(CSL)之间。
多个存储单元串(MS)的每个包括串选择晶体管(SST)、地选择晶体管(GST)以及多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn。串选择晶体管(SST)的漏极区域连接到位线(BL)BL1、BL2、……、和BLm，地选择晶体管(GST)的源极区域连接到公共源极线(CSL)。公共源极线(CSL)是形成在公共源极区域中的导电线，多个地选择晶体管(GST)的源极区域共同连接到公共源极区域。稍后将提供对公共源极线(CSL)的详细描述。
串选择晶体管(SST)可以连接到串选择线(SSL)，地选择晶体管(GST)可以连接到地选择线(GSL)。此外，多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn可以分别连接到字线(WL)WL1、WL2、……、WLn-1和WLn。
单元阵列1000可以布置成三维(3D)结构。构成存储单元串(MS)的多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn可以具有它们垂直于衬底(见图3的100)的顶表面彼此串联联接的结构。因此，串选择晶体管(SST)、地选择晶体管(GST)和多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn的每个的沟道区域可以基本上垂直于衬底(见例如图3的衬底100)的顶表面延伸。当在此使用时，被描述为“连接”的项目可以是指电连接使得电信号能从一个项目传递到另一个项目。例如，物理连接到另一导电部件(例如配线、焊盘、内部电线等)的一导电部件(例如配线、焊盘、内部电线等)也可以电连接到所述另一导电部件以允许电信号在其间通信。
图2是根据一示例实施方式的半导体器件的单元区域的示意俯视图。
参照图2，单元区域1100可以包括单元阵列区域CA和围绕单元阵列区域CA的接触连接区域CT。
半导体器件可以包括单元区域1100和外围电路区域(未示出)。栅极堆叠结构GS形成在单元区域1100中并包括其中堆叠多个栅电极层130(例如栅电极层131至136)的结构。多个栅电极层131至136可以在垂直于衬底100的第三方向(Z方向)上堆叠，衬底100包括在彼此垂直的第一方向(X方向)和第二方向(Y方向)上延伸的衬底100的顶表面。多个栅电极层(131至136)可以对应于如以上在图1中所述的字线(WL)、串选择线(SSL)和/或地选择线(GSL)。
栅极堆叠结构GS可以包括在第三方向(Z方向)上延伸的沟道结构110、以及连接到多个栅电极层131至136并在第三方向(Z方向)上延伸的接触插塞170。
多个绝缘层(见例如图3的绝缘层140)可以设置在多个栅电极层131至136的每个下方和/或在多个栅电极层131至136的每个上。多个栅电极层131至136的面积可以随着沿第三方向(Z方向)远离衬底100的顶表面而减小。例如，垂直堆叠的多个栅电极层130中的各栅电极层的(如按X方向和Y方向上的长度测量的)表面面积可以从栅电极层130中最下面的栅电极层到多个栅电极层130中最上面的栅电极层而逐渐地减小，使得每个栅电极层130的面积随着栅电极层130越靠近栅极堆叠结构GS的顶部而逐步减小。因此，栅极堆叠结构GS的边缘区域可以具有台阶形状。例如，栅极堆叠结构GS在接触连接区域CT中的(如在Z方向上测量的)垂直高度可以随着从单元阵列区域CA起进入到接触连接区域CT中的距离增加而逐渐减小，而栅极堆叠结构GS在单元阵列区域CA中的垂直高度可以是恒定的。接触插塞170可以形成在栅极堆叠结构GS的边缘区域中，并且多个栅电极层131至136可以经由接触插塞170连接到布线，并且可以从外围电路区域(未示出)接收电信号。栅极堆叠结构GS的具有接触插塞170、拥有台阶形状的边缘区域可以被称为接触连接区域CT。
沟道结构110可以穿过多个栅电极层131至136并且可以连接到衬底100。虽然未示出，但是一个或更多个字线切口可以设置在沟道结构110之间以及在接触插塞170之间，并且字线切口可以在第一方向(X方向)上彼此间隔开并且可以在第二方向(Y方向)上延伸。通过使用字线切口，栅极堆叠结构GS可以被划分成在第一方向(X方向)上彼此间隔开的多个结构。以上在图1中描述的公共源极线(CSL)可以形成在其中形成字线切口的区域中。稍后将提供其详细描述。多个栅电极层131至136和沟道结构110可以构成3D单元阵列，并且包括3D单元阵列的半导体器件可以被称为垂直型半导体存储器件。
在附图中，栅极堆叠结构GS包括第一栅电极层131至第六栅电极层136。然而，实施方式不限于此。栅电极层的数量可以根据3D单元阵列中包括的存储单元串(见例如图1的存储单元串MS)的结构而改变。
图3是图2的部分A的放大透视图，从而显示根据一示例实施方式的半导体器件的接触连接区域中的公共源极线。
参照图3，半导体器件10可以包括衬底100，单元阵列区域CA和与单元阵列区域CA相邻的接触连接区域CT被限定在衬底100中。
衬底100可以包括硅(Si)，例如晶体Si、多晶Si或非晶Si。在另外的实施方式中，衬底100可以包括化合物半导体，诸如锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)。在一些实施方式中，衬底100可以包括导电区域，例如具有掺杂杂质的阱或具有掺杂杂质的结构。半导体集成电路(IC)可以被包括在衬底100中。半导体IC可以包括从由晶体管、二极管、电容器和电阻器组成的组中选择的至少一种。
衬底100可以包括在彼此垂直的第一方向(X方向)和第二方向(Y方向)上延伸的顶表面。半导体器件10可以包括沿第三方向(Z方向)堆叠在衬底100上的多个栅电极层130(例如栅电极层131至136)以及设置在多个栅电极层131至136之间的多个绝缘层140(例如绝缘层141至147)。多个栅电极层131至136和多个绝缘层141至147可以沿第二方向(Y方向)延伸。
穿过多个栅电极层130和多个绝缘层140的多个沟道结构110可以设置在单元阵列区域CA中。沟道结构110的每个可以包括沟道区域111、栅极电介质层113、掩埋绝缘层115和上导电层117。
沟道区域111可以形成在具有圆形剖面的开口中，掩埋绝缘层115可以设置在具有中间中空部的环形的沟道区域111中。例如，掩埋绝缘层115可以具有圆柱形状，并且环形的沟道区域111可以共形地围绕掩埋绝缘层115。上导电层117可以形成在沟道区域111上，并且位线(未示出)可以经由上导电层117连接到沟道区域111。
包括阻挡层、电荷存储层、隧穿层的栅极电介质层113可以设置在沟道区域111与栅电极层130之间。在一些实施方式中，栅极电介质层113可以设置在沟道区域111外侧以平行于沟道区域111在第三方向(Z方向)上延伸。例如，栅极电介质层113可以沿沟道区域111的垂直长度共形地围绕沟道区域111。在另外的实施方式中，栅极电介质层113的所有元件可以设置为围绕栅电极层130，或者栅极电介质层113的第一部分可以平行于沟道区域111在第三方向(Z方向)上延伸并且可以设置在沟道区域111外侧，栅极电介质层113的第二部分可以设置为围绕栅电极层130。
台阶形区域可以被包括在沿第三方向(Z方向)交替地堆叠于不同位置的栅电极层130和绝缘层140中。在附图中，绝缘层140设置在沿第三方向(Z方向)比对应的栅电极层130更上面的位置。例如，对于具有相同的水平长度或表面面积的一个栅电极层130和一个绝缘层140的每对，绝缘层140可以设置在对应的栅电极层130上方。然而，与此相反，栅电极层130可以设置在比对应的绝缘层140更上面的位置。例如，对于包括具有相同的水平长度或表面面积的一个栅电极层130和一个绝缘层140的每对，栅电极层130可以设置在对应的绝缘层140上方。
多个接触插塞170(例如接触插塞171至176)可以设置在接触连接区域CT中，可以穿过模制绝缘层150和绝缘层140，并且可以分别连接到多个栅电极层131至136。多个接触插塞171至176可以沿第三方向(Z方向)延伸，并且可以包括像栅电极层130中那样的具有高电导率的材料。在一些实施方式中，接触插塞170可以包括与用于形成栅电极层130的材料相同的材料，并且在第二方向(Y方向)上形成于相同位置的多个接触插塞171至176可以经由连接线(未示出)彼此电连接。例如，当在俯视图中被观察时，在Y方向上延伸的连接线(未示出)可以电连接在Y方向上彼此对准的多个接触插塞171至176。
导电线160可以以这样的方式一体地形成：导电线160在第三方向(Z方向)上穿过栅电极层130和绝缘层140并连接到衬底100的源极区域105。导电线160可以在沿第三方向(Z方向)具有相同高度的同时以凹凸不平的形式沿第二方向(Y方向)延伸。例如，在一些实施方式中，导电线160可以具有完全沿Y方向延伸的第一线形部分和完全沿X方向延伸的第二线形部分，其中第一线形部分和第二线形部分在Z方向上具有相同的高度。虽然稍后将在图4中进行描述，但多个导电线160可以在第一方向(X方向)上彼此间隔开预定距离。导电线160的凹凸不平的形状可以具有矩形的凸出部以及限定在凸出部之间的凹入部。
通过使用导电线160，栅电极层130和绝缘层140可以被划分成每个栅极堆叠结构GS。而且，导电线160可以构成公共源极线CSL。杂质在此被掺杂到衬底100中的源极区域105可以在导电线160下方。导电线160可以包括诸如钨(W)、铝(Al)或铜(Cu)的金属。
间隔物160S可以在导电线160与栅电极层130之间两侧地设置。通过使用间隔物160S，栅电极层130和导电线160可以彼此电绝缘。例如，间隔物160S可以设置在导电线160的两侧，使导电线160与栅电极层130电绝缘。
因为导电线160具有比第一方向(X方向)上的宽度大得多的在第二方向(Y方向)上延伸的长度和在第三方向(Z方向)上的高度，所以可能发生诸如倒塌现象的结构问题。为了解决该问题，导电线160可以以凹凸不平的图案形成，从而可以防止导电线160的倒塌现象发生。例如，当导电线160具有完全沿Y方向延伸的第一线形部分和完全沿X方向延伸的第二线形部分时，导电线160的结构完整性得到改善。
而且，其中设置导电线160的区域可以对应于先前在图2中描述的字线切口。字线切口可以在接触连接区域CT中以凹凸不平的形式形成，从而可以形成与字线切口形成为直线的情况相比相对大的敞开区域。例如，在接触连接区域CT中，字线切口可以具有完全沿Y方向延伸的第一线形部分和完全沿X方向延伸的第二线形部分，相对于字线切口的所有部分完全沿Y方向延伸的实施方式增大了敞开区的体积。因此，用于形成栅电极层130的材料可以容易地形成。结果，根据某些公开的实施方式，可以提供具有提高的器件可靠性和提高的制造经济可行性的半导体器件10。
图4是根据一示例实施方式的半导体器件的接触连接区域的俯视图。
参照图3和4，半导体器件10可以包括其中设置多个沟道结构110的单元阵列区域CA、以及穿过第二绝缘层142至第七绝缘层147并电连接到多个栅电极层131至136的多个接触插塞171至176。
在从设置于第三方向(Z方向)上最下面的位置的第一栅电极层131朝向设置于第三方向(Z方向)上最上面的位置的第六栅电极层136的方向上，多个栅电极层131至136的每个在第二方向(Y方向)上延伸的长度可以以预定长度逐渐地减小。例如，栅电极层130中的各栅电极层在Y方向上的长度可以从堆叠的栅电极层130中最下面的一个(例如栅电极层131)到堆叠的栅电极层130中最上面的一个(例如栅电极层136)逐渐地减小，使得栅电极层130越靠近堆叠的栅极结构GS的顶部，每个栅电极层130在Y方向上的长度就逐步减小。由于一个方向上的延伸长度随着从最下面的第一栅电极层131起越靠近最上面的第六栅电极层136而逐渐减小，多个栅电极层131至136的每个可以与在栅电极层130的堆叠方向上彼此相邻的其它栅电极层130形成具有台阶形状的台阶高度。
多个导电线160可以设置在衬底100上。在一些实施方式中，多个导电线160在第一方向(X方向)上的宽度可以是恒定的。多个导电线160可以设置在沿第二方向(Y方向)延伸并沿第一方向(X方向)彼此间隔开的栅极堆叠结构GS之间，并且可以以变化的形式在第二方向(Y方向)上延伸。导电线160可以一体地设置在栅极堆叠结构GS之间。变化的形状可以是这样的一体形状：其中导电线160的沿第一方向(X方向)上的第一直线L1延伸的构成区段和导电线160的沿第二方向(Y方向)上的第二直线L2延伸的构成区段基本上以直角交替地彼此连接，因而具有凸出部PS和凹入部DS，凸出部PS和凹入部DS的每个具有矩形形状。例如，导电线160的构成区段的每个可以是线形区段，并且当三个顺序的线形区段连接在一起时，矩形形状的凸出部PS和凹入部DS被形成。多个导电线160中两个相邻的导电线的矩形形状的凸出部PS和凹入部DS彼此平行设置。对于每个凸出部PS和凹入部DS，导电线160可以包括在X方向上跨越(span)一个接触插塞170并在Y方向上跨越一个接触插塞170的线形区段。
这里，凸出部PS可以是指具有与从单元阵列区域CA延伸的导电线160在第一方向(X方向)上的坐标不同的坐标的区域，凹入部DS可以是指限定在相邻的凸出部PS之间的区域。例如，在单元阵列区域CA中，导电线160的X坐标对于导电线160在单元阵列区域CA中的整个长度可以保持相同。在接触连接区域CT中，导电线160的X坐标可以改变，使得形成凸出部PS的区域可以具有不断增大并且比导电线160在单元阵列区域CA中的X坐标大的X坐标，并且形成凹入部DS的区域可以具有不断减小至与导电线160在单元阵列区域CA中的X坐标相同的X坐标。
因此，栅电极层130可以面对导电线160当中一个导电线的至少三个表面。例如，导电线160具有其中它们不以直线而是以凹凸不平的形式延伸的形状，使得面对并接触栅电极层130的导电线160的面积可以增大。在图4的示例中，栅电极层130面对与每个线形区段对应的表面。
而且，多个导电线160可以在第一方向(X方向)上彼此间隔开第一距离PL1。连接第二直线L2的虚拟直线可以在第一方向(X方向)上具有与第二距离PL2相同的长度，并且可以在第一方向(X方向)上彼此间隔开相同的第二距离PL2。例如，导电线160可以在第一方向(X方向)上彼此间隔开第一距离PL1，第一距离PL1是第二距离PL2的两倍。
接触插塞170可以在接触连接区域CT中在第二方向(Y方向)上沿直线设置在栅电极层130上。
而且，导电线160可以以这样的方式设置：导电线160在第一方向(X方向)上横跨(cross)在第二方向(Y方向)上沿直线设置的接触插塞170中的至少一个。例如，导电线160可以在第一方向(X方向)和第二方向(Y方向)上插置于接触插塞170之间。
然而，尽管(当在俯视图中被观察时)导电线160在接触连接区域CT中形成为方波形式，但这不会影响接触插塞170的布置。
图5是图2的部分B的放大透视图，从而显示根据一示例实施方式的半导体器件的单元阵列区域CA中的公共源极线，图6是半导体器件的单元阵列区域CA的俯视图。
参照图5和6，在单元阵列区域CA中，多个沟道结构110可以设置在垂直于衬底100的顶表面的第三方向(Z方向)上，多个绝缘层141至147和多个栅电极层131至136沿着多个沟道结构110的外侧堆叠。多个沟道结构110可以布置成列和行。
多个沟道结构110可以在第一方向(X方向)和第二方向(Y方向)上彼此间隔开，并且可以设置为沿第二方向(Y方向)以Z字形和/或直线形成列。然而，多个沟道结构110的布置可以根据实施方式而多种多样且不限于此。而且，多个沟道结构110中的一个或更多个可以是虚设沟道结构。
导电线160可以设置为横跨多个沟道结构110并在第二方向(Y方向)上延伸。导电线160可以在单元阵列区域CA中以直线形式延伸。例如，与在先前图3中描述的接触连接区域CT中不同，导电线160可以不形成为凹凸不平的形式。例如，在单元阵列区域CA中，导电线160可以具有线形形状。因此，在单元阵列区域CA中，栅电极层130可以面对导电线160当中单个导电线160的一个表面。
在单元阵列区域CA中，如在接触连接区域(见例如图3的接触连接区域CT)中，导电线160可以在第一方向(X方向)上彼此间隔开第一距离PL1。
例如，在接触连接区域(见例如图3的接触连接区域CT)中，导电线160以凹凸不平的形式延伸，从而可以防止导电线160的倒塌现象发生。与此不同，在单元阵列区域CA中，导电线160以直线形式延伸。栅极堆叠结构GS也可以形成为以直线形式延伸，使得每单位面积的沟道结构110的数量可以不变化。
图7A至7I是用于说明根据一示例实施方式的制造半导体器件的方法的剖视图。
图7A、7B、……、和7I是与图4的线C-C'的剖面对应的区域的剖视图。
参照图7A，多个绝缘层140(例如绝缘层141至147)和多个牺牲层120(例如牺牲层121至126)在衬底100上交替地堆叠。
对衬底100的描述与以上对图3的描述相同，因而将省略其多余描述。衬底100可以包括在彼此垂直的第一方向(X方向)和第二方向(Y方向)上延伸的顶表面。衬底100可以包括沿第三方向(Z方向)堆叠在衬底100上的多个绝缘层141至147和多个牺牲层121至126。多个绝缘层141至147和多个牺牲层121至126可以沿第二方向(Y方向)延伸。
在一些实施方式中，包括至少一个晶体管的下部结构(未示出)可以设置在牺牲层120、绝缘层140与衬底100之间。例如，下部结构可以设置在衬底100与牺牲层120或绝缘层140中最下面的一个之间。在本说明书中，为了更容易理解，将说明性地描述牺牲层120和绝缘层140直接形成在衬底100上的示例实施方式。然而，实施方式不限于此。
牺牲层120可以由相对于绝缘层140具有蚀刻选择性的材料形成。例如，牺牲层120可以由在蚀刻牺牲层120的操作中可使绝缘层140的蚀刻最小化的材料形成。该蚀刻选择性可以通过牺牲层120的蚀刻速度相对于绝缘层140的蚀刻速度的比率以定量方式表示。绝缘层140可以由从由硅氧化物层、硅氮化物层和硅氮氧化物层组成的组中选择的材料形成，牺牲层120可以由从由硅氧化物层、硅氮化物层、硅氮氧化物层和硅碳化物层组成的组中选择的与用于形成绝缘层140的材料不同的材料形成。例如，当牺牲层120是硅氮化物层时，绝缘层140可以是硅氧化物层。
在一实施方式中，多个绝缘层141至147的厚度可以彼此不同。例如，多个绝缘层141至147当中设置在第三方向(Z方向)上最下面的位置的第一绝缘层141可以具有与其它绝缘层142至147相比相对小的厚度，设置在最上面的位置的第七绝缘层147可以具有与其它绝缘层141至146相比相对大的厚度。例如，牺牲层120和绝缘层140的厚度不限于附图的图示，而是可以以各种各样的方式修改，并且用于形成牺牲层120和绝缘层140的层的数量也可以以各种各样的方式改变。
参照图7B，交替地堆叠在衬底100上的多个牺牲层121至126和多个绝缘层141至147可以被蚀刻以形成台阶形状。例如，由牺牲层121至126中的一个或更多个以及多个绝缘层141至147中的一个或更多个组成的组可以被蚀刻为在Y方向上具有不同的长度。
为了在沿第三方向(Z方向)彼此相邻的牺牲层120与绝缘层140之间形成台阶高度，预定的蚀刻掩模(未示出)可以在交替地堆叠于衬底100上的多个牺牲层121至126和多个绝缘层141至147上形成，并且暴露的牺牲层120和绝缘层140可以通过蚀刻掩模被蚀刻。在修剪蚀刻掩模的同时使用蚀刻掩模来蚀刻暴露的牺牲层120和绝缘层140的操作被重复地执行多次，从而可以形成其中牺牲层120和绝缘层140被顺序地蚀刻为具有多个台阶高度的台阶形状。例如，包括牺牲层120和绝缘层140中相邻的牺牲层和绝缘层的第一组可以使用蚀刻掩模被蚀刻，然后蚀刻掩模被修剪，并且包括牺牲层120和绝缘层140中相邻的牺牲层和绝缘层的第二组可以使用修剪的蚀刻掩模被蚀刻。该工艺可以继续直到堆叠的牺牲层120和绝缘层140实现台阶形状。
在一些实施方式中，每个牺牲层120和每个绝缘层140形成一对，并且各对的牺牲层120和绝缘层140可以沿第二方向(Y方向)延伸至相同的长度。例外地，设置在第三方向(Z方向)上最下面的位置的第一牺牲层121下方可以额外地设置延伸至同一长度的第一绝缘层141。
参照图7C，覆盖台阶形状并具有基本上平坦的顶表面的模制绝缘层150可以被形成。沟道结构110也可以被形成以延伸穿过牺牲层120和绝缘层140，其中沟道结构110的顶表面是平坦表面。
模制绝缘层150可以设置在形成台阶形状的多个牺牲层121至126和多个绝缘层141至147上。模制绝缘层150可以覆盖每对相邻的牺牲层120和绝缘层140的顶表面和端面。
模制绝缘层150可以包括从由例如高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)、等离子体增强-TEOS(PE-TEOS)、O3-TEOS、无掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)和东燃硅氮烷(tonen silazene)(TOSZ)组成的组中选择的至少一种。
在一些实施方式中，TEOS氧化物层可以用于形成模制绝缘层150。模制绝缘层150形成为具有高形成速度的TEOS氧化物层，从而可以减少形成模制绝缘层150的操作所需的时间，并且可以提高制造工艺的整体效率。在另外的实施方式中，包括HDP层的下绝缘层(未示出)可以在模制绝缘层之前形成。
接着，沟道结构110可以被形成。为了形成沟道结构110，开口可以在第三方向(Z方向)上穿过牺牲层120和绝缘层140形成。多个开口可以根据沟道结构110的数量来提供。例如，可以给每个沟道结构110提供一个开口。多个开口可以在沿第一方向(X方向)和第二方向(Y方向)延伸的平面中沿Z字形和/或直线设置，并且可以在该平面中彼此间隔开。多个开口可以通过使用蚀刻掩模(未示出)暴露仅其中设置多个开口的区域并通过各向异性地蚀刻暴露区域而形成。多个开口的每个可以延伸到衬底100的顶表面、暴露衬底100的顶表面，或者可以延伸到衬底100的顶表面之下、在衬底100中产生凹陷至预定深度。
包括阻挡层、电荷存储层和隧穿层的栅极电介质层113可以使用原子层沉积(ALD)在多个开口的每个的内表面和底表面上形成。例如，栅极电介质层113可以沿开口的内表面的延伸到衬底100的顶表面的部分、或延伸到衬底100的凹陷区的顶表面和侧表面的部分形成。阻挡层、电荷储存层和隧穿层可以从与牺牲层120和绝缘层140相邻的区域起顺序地设置。
沟道区域111可以在栅极电介质层113内侧设置。沟道区域111可以以预定的厚度形成，例如，在多个开口的每个的宽度的1/50至1/5的范围内的厚度。沟道区域111可以由多晶Si或单晶Si形成。沟道区域111可以通过ALD或化学气相沉积(CVD)形成。沟道区域111可以与衬底100直接接触并在多个开口的每个的底表面处连接到衬底100。例如，沟道区域111可以沿着栅极电介质层113的内表面的延伸到衬底100的顶表面的部分、或延伸到衬底100的凹陷区的顶表面的部分形成。
掩埋绝缘层115可以填充在沟道区域111中。或者，在掩埋绝缘层115形成之前，在包括氢或重氢的气氛下对其中形成有沟道区域111的结构执行热处理的氢退火工艺可以被进一步执行。通过氢退火工艺，可以消除存在于沟道区域111中的大部分晶体缺陷。
在另外的实施方式中，沟道结构110可以不同于上述结构。例如，在用于形成沟道结构110的多个开口被提供之后，沟道区域111可以被形成而不执行形成栅极电介质层113的操作，并且掩埋绝缘层115可以在沟道区域111内侧形成。在这种情况下，栅极电介质层113可以在执行形成栅电极层(见例如图7F的栅电极层130)的操作之前被形成，并且可以围绕栅电极层(见例如图7F的栅电极层130)。
接着，导电材料可以在沟道区域111、栅极电介质层113和掩埋绝缘层115上形成。对导电材料执行平坦化工艺，从而可以形成连接到沟道区域111的上导电层117。上导电层117的顶表面可以在与模制绝缘层150的顶表面相同的垂直水平处。
参照图7D，用于暴露衬底100的顶表面的另一部分的第一敞开区域OP1可以从图7C的结构形成。
仅其中设置第一敞开区域OP1的区域可以使用蚀刻掩模(未示出)被暴露，并且暴露区域可以被各向异性地蚀刻，从而可以形成第一敞开区域OP1。第一敞开区域OP1可以暴露衬底100的顶表面或者使衬底100凹入预定深度。
在一些实施方式中，第一敞开区域OP1可以以凹凸不平的形式在第二方向(Y方向)上延伸。第一敞开区域OP1可以沿着牺牲层120和绝缘层140的台阶形状延伸以具有成预定间隔的剖面。第一敞开区域OP1的底表面的水平可以与衬底100的顶表面的水平基本相同。然而，实施方式不限于此。
第一敞开区域OP1可以不是简单地在一个方向上延伸而是以凹凸不平的形式延伸。例如，在一些实施方式中，第一敞开区域OP1可以具有完全沿Y方向延伸的第一线形部分和完全沿X方向延伸的第二线形部分，其中第一线形部分和第二线形部分在Z方向上具有相同的高度。因此，由于牺牲层120和绝缘层140的堆叠结构，将要施加到衬底100的单向应力被去除，从而可以缓和衬底100的翘曲现象，并且可以防止牺牲层120和绝缘层140的堆叠结构的倒塌现象发生。
参照图7E，牺牲层(见例如图7D的牺牲层120)可以被去除以形成侧面开口Hs。
随着牺牲层(见例如图7D的牺牲层120)通过湿蚀刻工艺被选择性地去除，多个侧面开口Hs可以在绝缘层140之间设置。每个侧面开口Hs可以是在成对的堆叠的绝缘层140之间的开口。栅极电介质层113的一部分可以通过多个侧面开口Hs被暴露。
形成侧面开口Hs的操作可以包括以下操作：使用相对于绝缘层140具有蚀刻选择性的蚀刻配方水平地蚀刻牺牲层(见例如图7D的牺牲层120)。例如，当牺牲层(见例如图7D的牺牲层120)是硅氮化物层并且绝缘层140是硅氧化物层时，水平蚀刻操作可以使用包括磷酸的蚀刻剂来执行。
参照图7F，多个栅电极层130(例如栅电极层131至136)可以在多个侧面开口(见例如图7E的侧面开口Hs)内形成。
栅电极层130的每个可以包括金属、多晶Si或金属硅化物材料。金属硅化物材料可以是从由钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)组成的组中选择的金属硅化物材料、或其组合。当栅电极层130包括金属硅化物材料时，在Si被埋入侧面开口(见例如图7E的侧面开口Hs)内之后，额外的金属层可以被形成，从而可以执行硅化工艺，因而栅电极层130可以被形成。
在栅电极层130形成之后，用于形成在第一敞开区域(见例如图7E的第一敞开区域OP1)内形成的栅电极层130的材料可以通过执行额外的工艺被去除，使得栅电极层130可以仅设置在侧面开口(见例如图7E的侧面开口Hs)内。因此，第二敞开区域OP2可以被形成。
根据某些示例性实施方式，因为第一敞开区域(见例如图7E的第一敞开区域OP1)以凹凸不平的形式形成并因而具有与第一敞开区域(见例如图7E的第一敞开区域OP1)以直线形成的情况相比相对大的面积，所以用于形成栅电极层130的材料可以相对容易地被引入到侧面开口(见例如图7E的侧面开口Hs)中。因此，即使当第三方向(Z方向)上的侧面开口(见例如图7E的侧面开口Hs)相对较小时，栅电极层130也可以稳定地形成。
在另外的实施方式中，在栅电极层130形成之前，栅极电介质层113可以在侧面开口Hs内共形地形成至预定厚度。
参照图7G，源极区域105可以在第二敞开区域(见例如图7F的第二敞开区域OP2)内形成在衬底100中，并且导电线160可以在源极区域105上形成。
首先，杂质通过第二敞开区域(见例如图7F的第二敞开区域OP2)被注入到衬底100中，使得源极区域105可以邻近于衬底100的顶表面形成从而在第二方向(Y方向)上延伸。源极区域105可以具有与衬底100的导电性相同的导电性或与其相反的导电性。当源极区域105具有与衬底100的导电性相反的导电性时，源极区域105和衬底100可以构成PN结。在一些实施方式中，源极区域105可以彼此连接并且可以处于等电位状态。
接着，间隔物160S可以在第二敞开区域(见例如图7F的第二敞开区域OP2)的侧壁处形成。间隔物160S可以由相对于用于栅电极层130的材料具有蚀刻选择性的绝缘材料形成。该绝缘材料可以被埋入第二敞开区域(见例如图7F的第二敞开区域OP2)，然后该绝缘材料的一部分可以通过各向异性蚀刻被去除，从而可以形成间隔物160S。各向异性蚀刻被过度地执行，使得源极区域105的顶表面可以被凹入。例如，各向异性蚀刻可以被执行从而蚀刻进衬底100的顶表面中，产生用于源极区域105的凹陷区。
接着，导电材料被埋入由间隔物160S分隔的区域，从而可以形成与源极区域105接触的导电线160。在一些实施方式中，为了减小与源极区域105的接触电阻并防止用于形成导电线160的材料的扩散，壁垒金属层(未示出)可以在形成导电线160之前被首先形成。例如，壁垒金属层可以形成在间隔物160S的内侧壁上。
参照图7H，用于形成接触插塞(见例如图7I的接触插塞170)的多个接触孔Hc可以被形成。
模制绝缘层150和相应绝缘层140的部分被去除，使得栅电极层131至136的每个可以被暴露。因此，多个接触孔Hc可以被形成。当通过蚀刻掩模(未示出)暴露仅其中设置多个接触孔Hc的区域并各向异性地蚀刻暴露区域时，多个接触孔Hc可以被形成。
更详细地，第一蚀刻工艺可以使用蚀刻掩模来执行，从而去除模制绝缘层150和绝缘层140的部分直到多个接触孔Hc的每个的底表面到达对应栅电极层130的顶表面。因为栅电极层130由相对于用于形成模制绝缘层150和绝缘层140的材料具有高选择比率的材料形成，所以多个接触孔Hc的延伸可以通过栅电极层130基本停止。也就是，栅电极层130可以用作蚀刻停止层。
参照图7I，连接到多个栅电极层131至136的多个接触插塞170(例如接触插塞171至176)可以被形成。
在导电材料被形成以填充接触孔(见例如图7H的接触孔Hc)之后，平坦化工艺可以被执行使得模制绝缘层150可以被暴露，从而形成接触插塞170。接触插塞170可以包括导电材料，诸如例如W的金属。接触插塞170可以沿第二方向(Y方向)上的直线设置。
如上所述，作为具有3D结构的垂直型半导体存储器件的半导体器件10可以以凹凸不平的图案形成设置在台阶形的接触连接区域CT中的导电线160，即公共源极线CSL。因此，可以防止公共源极线CSL的倒塌现象发生，并且可以容易地形成栅电极层130。结果，可以提供具有提高的器件可靠性和提高的制造经济可行性的半导体器件10。
图8是根据另一示例实施方式的半导体器件的接触连接区域的俯视图。
参照图8，多个导电线162可以设置在半导体器件20的接触连接区域CT中，可以设置在沿第二方向(Y方向)延伸的栅极堆叠结构GS之间，可以在第一方向(X方向)上彼此间隔开，并且可以以双重凹凸不平的形式在第二方向(Y方向)上延伸。间隔物162S可以设置在导电线162的两侧，使导电线162与栅电极层电绝缘。例如，多个导电线162可以包括在X方向上延伸的多个线形区段，使导电线162具有金字塔形状。图8的其它元件与以上对图4的描述中的元件基本相同，因而将省略其多余描述。
导电线162可以一体地形成在栅极堆叠结构GS之间。双重凹凸不平的形状可以是这样的一体形状：其中导电线162的沿第一方向(X方向)上的第一直线L1延伸的构成区段和导电线162的沿第二方向(Y方向)上的第二直线L2延伸的构成区段基本上以直角交替地彼此连接并在第一方向(X方向)上上升。对于每个凸出部PS或凹入部DS，导电线162可以包括在X方向上跨越两个接触插塞170并在Y方向上跨越三个接触插塞170的线形区段。
而且，多个导电线162可以在第一方向(X方向)上彼此间隔开第一距离PL1。
接触插塞170可以在接触连接区域CT中沿第二方向(Y方向)上的直线设置在栅极堆叠结构GS上。因此，例如，即使当导电线162形成为双重凹凸不平的形式时，这也不会影响接触插塞170的布置。
半导体器件20的单元阵列区域CA可以与图6的半导体器件10的单元阵列区域CA相同。例如，多个导电线162可以在半导体器件20的单元阵列区域CA中在第二方向(Y方向)上以直线延伸。
图9是根据另一示例实施方式的半导体器件的接触连接区域的俯视图。
参照图9，多个导电线164可以设置在半导体器件30的接触连接区域CT中，可以设置在沿第二方向(Y方向)延伸的栅极堆叠结构GS之间，可以在第一方向(X方向)上彼此间隔开，并且可以在第二方向(Y方向)上以具有大距离的凹凸不平形式延伸。间隔物164S可以设置在导电线164的两侧，使导电线164与栅电极层电绝缘。对于每个凸出部PS或凹入部DS，导电线164可以在X方向上跨越一个接触插塞170并在Y方向上跨越两个接触插塞170。
图9的其它元件与以上对图4的描述中的元件基本相同，因而将省略其多余描述。
导电线164可以一体地形成在栅极堆叠结构GS之间。具有大距离的凹凸不平形状可以是这样的一体形状：其中导电线164的沿第一方向(X方向)上的第一直线L1延伸的构成区段和导电线164的沿第二方向(Y方向)上的第二直线L2延伸的构成区段基本上以直角交替地彼此连接，并且导电线164的沿第二直线L2延伸的构成区段横跨至少两个台阶层的绝缘层140。
而且，多个导电线164可以在第一方向(X方向)上彼此间隔开第一距离PL1。
接触插塞170可以在接触连接区域CT中在第二方向(Y方向)上沿直线设置于栅极堆叠结构GS上。因此，例如，即使当导电线164形成为具有大距离的凹凸不平形式时，这也不会影响接触插塞170的布置。
半导体器件30的单元阵列区域CA可以与图6的半导体器件10的单元阵列区域CA相同。例如，多个导电线164可以在半导体器件30的单元阵列区域CA中以直线形式在第二方向(Y方向)上延伸。
图10是根据一示例实施方式的半导体器件的示意框图。
参照图10，在半导体器件1200中，NAND单元阵列1230可以联接到核心电路单元1210。例如，NAND单元阵列1230可以包括上述半导体器件10、20和30。核心电路单元1210可以包括控制逻辑1211、行解码器1212、列解码器1213、读出放大器1214和页缓冲器1215。
控制逻辑1211可以与行解码器1212、列解码器1213和页缓冲器1215通信。行解码器1212可以经由多个串选择线SSL、多个字线WL和多个地选择线GSL与NAND单元阵列1230通信。列解码器1213可以经由多个位线BL与NAND单元阵列1230通信。当信号从NAND单元阵列1230输出时，读出放大器1214可以连接到列解码器1213。当信号被发送到NAND单元阵列1230时，读出放大器1214可以不连接到列解码器1213。
例如，控制逻辑1211可以将行地址信号发送到行解码器1212，并且行解码器1212可以对行地址信号进行解码从而经由多个串选择线SSL、多个字线WL和多个地选择线GSL向NAND单元阵列1230发送解码后的行地址信号。控制逻辑1211可以向列解码器1213或页缓冲器1215发送列地址信号，并且列解码器1213可以对列地址信号进行解码从而经由多个位线BL向NAND单元阵列1230发送解码后的列地址信号。NAND单元阵列1230的信号可以经由列解码器1213被发送到读出放大器1214，并且可以被读出放大器1214放大并在经过页缓冲器1215之后被发送到控制逻辑1211。
虽然已经参照本发明构思的实施方式具体显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年10月16日在韩国知识产权局提交的韩国专利申请第10-2017-0134246号的优先权权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，其包括在彼此垂直的第一方向和第二方向上延伸的顶表面；
栅极堆叠结构，其设置在所述衬底上，在所述第一方向上彼此间隔开，并且在所述第二方向上延伸；
第一区域，所述栅极堆叠结构的顶表面的水平在所述第一区域中是恒定的；
第二区域，所述栅极堆叠结构的顶表面的水平在所述第二区域中是台阶状的，所述第二区域围绕所述第一区域的至少一部分；以及
导电线，其在所述第二区域中设置在所述栅极堆叠结构之间并且包括沿所述第一方向延伸的第一线形区段和沿所述第二方向延伸的第二线形区段。
2.根据权利要求1所述的半导体器件，其中所述第一线形区段沿所述第一方向上的第一直线延伸，所述第二线形区段沿所述第二方向上的第二直线延伸，以及
其中所述第一线形区段和所述第二线形区段交替地彼此连接，因而具有矩形的凸出部和凹入部。
3.根据权利要求2所述的半导体器件，其中连接所述第二直线的虚拟直线在所述第一方向上彼此间隔开相同的距离。
4.根据权利要求2所述的半导体器件，其中所述栅极堆叠结构的每个包括垂直于所述衬底的所述顶表面堆叠的栅电极层，以及
其中，在所述第二区域中，所述栅电极层在所述导电线中的一个导电线的三个或更多个表面处面对所述一个导电线。
5.根据权利要求1所述的半导体器件，其中所述导电线一体地形成在所述栅极堆叠结构之间。
6.根据权利要求1所述的半导体器件，其中，在所述第二区域中，接触插塞在所述第二方向上沿直线设置于所述栅极堆叠结构上，并且所述接触插塞的底表面的水平依次更靠近所述衬底。
7.根据权利要求6所述的半导体器件，其中，在所述第一方向上，所述导电线横跨在所述第二方向上沿所述直线设置的所述接触插塞中的至少一个接触插塞。
8.根据权利要求1所述的半导体器件，其中，在所述第一区域中，所述导电线设置在所述栅极堆叠结构之间并且在所述第二方向上以直线延伸。
9.根据权利要求8所述的半导体器件，其中，在所述第一区域中，所述栅极堆叠结构具有在所述第二方向上以直线延伸的侧面，以及
其中，在所述第二区域中，所述栅极堆叠结构具有在所述第二方向上以凹凸不平的形式延伸的侧面。
10.根据权利要求1所述的半导体器件，其中所述导电线是公共源极线。
11.一种半导体器件，包括：
衬底，其包括单元阵列区域和围绕所述单元阵列区域的接触连接区域；
栅极堆叠结构，其在平行于所述衬底的顶表面的第一方向上彼此间隔开；以及
公共源极线，其设置在由所述栅极堆叠结构中两个相邻的栅极堆叠结构限定的空间中，
其中，在所述接触连接区域中，所述栅极堆叠结构的顶表面的垂直水平随着离所述单元阵列区域的距离增加而依次降低，并且所述栅极堆叠结构具有在垂直于所述第一方向的第二方向上延伸并包括矩形的凸出部和凹入部的侧面，以及
其中所述公共源极线的顶表面的水平是恒定的并且所述公共源极线根据所述栅极堆叠结构的所述侧面的形状而形成。
12.根据权利要求11所述的半导体器件，其中两个相邻的栅极堆叠结构的所述侧面的所述矩形的凸出部和凹入部彼此平行设置，以及
其中所述两个相邻的栅极堆叠结构的所述侧面彼此面对。
13.根据权利要求11所述的半导体器件，其中，在所述单元阵列区域中，所述栅极堆叠结构的所述顶表面的所述垂直水平是恒定的，所述栅极堆叠结构的所述侧面在所述第二方向上以直线延伸，所述公共源极线的顶表面的水平是恒定的，并且所述公共源极线沿所述栅极堆叠结构的所述侧面形成。
14.根据权利要求11所述的半导体器件，其中所述公共源极线的宽度是恒定的。
15.根据权利要求11所述的半导体器件，其中绝缘层设置在所述栅极堆叠结构与所述公共源极线之间。
16.一种半导体器件，包括：
衬底，其包括在第一方向和垂直于所述第一方向的第二方向上延伸的顶表面；
垂直结构，其被构造为在垂直于所述衬底的所述顶表面的第三方向上延伸；
字线，其被构造为围绕所述垂直结构，并且被堆叠为在所述第三方向上彼此间隔开；以及
导电线，其被构造为垂直地交叉所述字线，并且在接触区域中具有沿所述第一方向延伸的第一侧面、沿所述第二方向延伸的第二侧面、以及以平坦的形式延伸的顶表面，所述接触区域是所述字线的堆叠数量减少的区域。
17.根据权利要求16所述的半导体器件，其中，在所述接触区域中，接触插塞在所述第二方向上沿直线设置，所述接触插塞具有其水平依次降低的底表面，并且所述导电线在所述第一方向和所述第二方向上插置于所述接触插塞之间。
18.根据权利要求16所述的半导体器件，其中，在所述接触区域中，所述字线面对所述导电线中的一个导电线的至少三个表面。
19.根据权利要求16所述的半导体器件，其中，在单元阵列区域中，所述导电线的侧面在所述第二方向上以直线延伸，并且所述导电线的顶表面以平坦的形式延伸，所述单元阵列区域是所述字线的堆叠数量恒定的区域。
20.根据权利要求19所述的半导体器件，其中，在所述单元阵列区域中，所述字线在所述导电线中的一个导电线的一个表面处面对所述一个导电线。
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