KR20190042386A - 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 서로 수직한 제1 방향 및 제2 방향으로 연장되는 상면을 포함하는 기판, 기판 상에 제1 방향으로 서로 이격되어 배치되고 제2 방향으로 연장되는 게이트 적층 구조체들, 게이트 적층 구조체들의 상면들의 레벨이 일정한 제1 영역, 게이트 적층 구조체들의 상면들의 레벨이 계단 형태이고 제1 영역의 적어도 일부를 감싸는 제2 영역, 및 제2 영역에서 게이트 적층 구조체들 사이에 배치되고 제2 방향으로 요철 형태로 연장되는 도전 라인들을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는, 수직형 반도체 메모리 소자에 관한 것이다.
우수한 성능 및 경제적인 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴 형성을 위해서는 고가의 장비들이 필요하고 칩 다이의 면적은 제한적이기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원 구조를 가지는 수직형 반도체 메모리 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 소자의 신뢰성 및 제조의 경제성이 향상된 수직형 반도체 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 서로 수직한 제1 방향 및 제2 방향으로 연장되는 상면을 포함하는 기판; 상기 기판 상에, 상기 제1 방향으로 서로 이격되어 배치되고, 상기 제2 방향으로 연장되는 게이트 적층 구조체들; 상기 게이트 적층 구조체들의 상면들의 레벨이 일정한 제1 영역; 상기 게이트 적층 구조체들의 상면들의 레벨이 계단 형태이고, 상기 제1 영역의 적어도 일부를 감싸는 제2 영역; 및 상기 제2 영역에서, 상기 게이트 적층 구조체들 사이에 배치되고, 상기 제2 방향으로 요철 형태로 연장되는 도전 라인들;을 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 셀 어레이 영역 및 상기 셀 어레이 영역을 둘러싸는 컨택 연결 영역을 포함하는 기판; 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되어 배치되는 게이트 적층 구조체들; 및 이웃하는 두 개의 상기 게이트 적층 구조체들에 의해 정의되는 공간에 배치되는 공통 소스 라인들;을 포함하되, 상기 컨택 연결 영역에서, 상기 게이트 적층 구조체들은 상면들의 레벨이 순차적으로 낮아지고, 측면들은 상기 제1 방향과 수직한 제2 방향으로 직사각 형태의 돌출부들 및 함몰부들을 포함하며 연장되고, 상기 공통 소스 라인들은 상면의 레벨이 제1 높이로 일정하고, 상기 게이트 적층 구조체들의 측면들의 형태를 따라 형성된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 서로 수직한 제1 방향 및 제2 방향으로 연장되는 상면을 포함하는 기판; 상기 기판의 상면에 수직한 제3 방향으로 연장되는 수직 구조체들; 상기 수직 구조체들을 감싸며, 상기 제3 방향으로 서로 이격되도록 적층되는 워드 라인들; 및 상기 워드 라인들을 수직으로 절단하며, 상기 워드 라인들의 적층 횟수가 줄어드는 영역에서, 상기 제2 방향으로 측면은 요철 형태로 연장되고 상면은 편평한 형태로 연장되는 도전 라인들;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자는, 3차원 구조를 가지는 수직형 반도체 메모리 소자에서, 계단 형태의 컨택 연결 영역에 위치하는 공통 소스 라인을 요철 패턴으로 형성하여 공통 소스 라인의 쓰러짐 현상을 방지하고, 게이트 전극의 형성을 용이하게 할 수 있다는 특징을 가진다. 이에 따라, 소자의 신뢰성 및 제조의 경제성이 향상된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 수직형 반도체 메모리 소자의 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 영역을 나타내는 개략적인 평면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 컨택 연결 영역에 위치하는 공통 소스 라인을 나타내기 위해 도 2의 A 부분을 확대한 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 어레이 영역에 위치하는 공통 소스 라인을 나타내기 위해 도 2의 B 부분을 확대한 사시도이고, 도 6은 반도체 소자의 셀 어레이 영역을 나타내는 평면도이다.
도 7a 내지 도 7i는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 9는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 수직형 반도체 메모리 소자의 셀 어레이의 등가 회로도이다.
도 1을 참조하면, 셀 어레이(1000)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 셀 어레이(1000)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함한다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성된다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC: MC1, MC2, …, MCn-1, MCn)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 공통 소스 영역에 형성되는 도전성 라인이다. 상기 공통 소스 라인(CSL)의 자세한 사항은 후술하도록 한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 또한, 복수의 메모리 셀 트랜지스터(MC: MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
셀 어레이(1000)는 3차원 구조로 배열될 수 있다. 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC: MC1, MC2, …, MCn-1, MCn)는 기판(100, 도 3 참조)의 상면에 대하여 수직 방향을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC: MC1, MC2, …, MCn-1, MCn) 각각의 채널 영역이 기판(100, 도 3 참조)의 상면에 대하여 실질적으로 수직 방향으로 연장되도록 형성될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 영역을 나타내는 개략적인 평면도이다.
도 2를 참조하면, 셀 영역(1100)은 셀 어레이 영역(CA) 및 상기 셀 어레이 영역(CA)을 둘러싸는 컨택 연결 영역(CT)을 포함할 수 있다.
반도체 소자는 셀 영역(1100) 및 주변 회로 영역(미도시)을 포함할 수 있다. 게이트 적층 구조체(GS)는 셀 영역(1100) 내에 형성되며, 복수의 게이트 전극층(130: 131 내지 136)이 적층된 구조를 포함한다. 상기 복수의 게이트 전극층(131 내지 136)은 서로 수직한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 상면을 포함하는 기판(100)에 대하여 수직하는 제3 방향(Z 방향)으로 적층될 수 있다. 상기 복수의 게이트 전극층(131 내지 136)은 앞서 도 1에서 살펴본 워드 라인(WL), 스트링 선택 라인(SSL), 또는 접지 선택 라인(GSL)으로 나뉠 수 있다.
게이트 적층 구조체(GS)는 제3 방향(Z 방향)으로 연장되는 채널 구조체(110), 복수의 게이트 전극층(131 내지 136)에 각각 연결되고 제3 방향(Z 방향)으로 연장되는 컨택 플러그(170) 등을 포함할 수 있다.
복수의 게이트 전극층(131 내지 136) 각각의 하부 및/또는 상부에는 복수의 절연층(140, 도 3 참조)이 배치될 수 있다. 복수의 게이트 전극층(131 내지 136)은 기판(100)의 상면으로부터의 제3 방향(Z 방향)으로 멀어질수록 면적이 감소될 수 있으며, 이에 따라, 게이트 적층 구조체(GS)의 가장자리 영역은 계단 형태를 가질 수 있다. 게이트 적층 구조체(GS)의 가장자리 영역에는 컨택 플러그(170)가 형성될 수 있으며, 복수의 게이트 전극층(131 내지 136)은 상기 컨택 플러그(170)를 통해 배선 라인과 연결되어, 주변 회로 영역(미도시)으로부터 전기적 신호를 받을 수 있다. 상기 컨택 플러그(170)가 형성된 계단 형태의 게이트 적층 구조체(GS)의 가장자리 영역을 컨택 연결 영역(CT)으로 지칭할 수 있다.
채널 구조체(110)는 복수의 게이트 전극층(131 내지 136)을 관통하여, 기판(100)에 연결될 수 있다. 도시되지는 않았으나, 채널 구조체들(110)의 사이 및 컨택 플러그들(170)의 사이에서 제1 방향(X 방향)으로 서로 이격되어 배치되고 제2 방향(Y 방향)으로 연장되는 워드 라인 컷이 형성될 수 있다. 상기 워드 라인 컷에 의하여 상기 게이트 적층 구조체(GS)는 제1 방향(X 방향)으로 서로 이격되어 배치되는 복수의 구조체로 분리될 수 있다. 상기 워드 라인 컷이 형성된 영역에 앞서 도 1에서 살펴본 공통 소스 라인(CSL)이 형성될 수 있다. 이와 관련된 자세한 내용은 후술하도록 한다. 복수의 게이트 전극층(131 내지 136) 및 채널 구조체(110)는 3차원 셀 어레이를 구성할 수 있고, 이러한 3차원 셀 어레이를 포함하는 반도체 소자를 수직형 반도체 메모리 소자로 지칭할 수 있다.
한편, 도면에서 게이트 적층 구조체(GS)는 제1 내지 제6 게이트 전극층(131 내지 136)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 게이트 전극층의 수는 3차원 셀 어레이에 포함되는 메모리 셀 스트링(MS, 도 1 참조)의 구조에 따라 변경될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 컨택 연결 영역에 위치하는 공통 소스 라인을 나타내기 위해 도 2의 A 부분을 확대한 사시도이다.
도 3을 참조하면, 반도체 소자(10)는 셀 어레이 영역(CA) 및 셀 어레이 영역(CA)에 인접하는 컨택 연결 영역(CT)이 정의되는 기판(100)을 포함할 수 있다.
기판(100)은 실리콘(Si), 예를 들어, 결정질 실리콘(Si), 다결정질 실리콘(Si), 또는 비정질 실리콘(Si)을 포함할 수 있다. 다른 실시예들에서, 기판(100)은 저머늄(Ge), 실리콘저머늄(SiGe), 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(100)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조체를 포함할 수 있으며, 기판(100)에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트랜지스터, 다이오드, 커패시터, 및 저항체 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 기판(100)은 서로 수직한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 상면을 포함할 수 있다. 반도체 소자(10)는 제3 방향(Z 방향)을 따라 기판(100) 상에 적층되는 복수의 게이트 전극층(130: 131 내지 136) 및 복수의 게이트 전극층(131 내지 136) 사이에 배치되는 복수의 절연층(140: 141 내지 147)을 포함할 수 있다. 복수의 게이트 전극층(131 내지 136) 및 복수의 절연층(141 내지 147)은 제2 방향(Y 방향)을 따라 연장될 수 있다.
셀 어레이 영역(CA)에는 게이트 전극층(130) 및 절연층(140)을 관통하는 복수의 채널 구조체(110)가 위치할 수 있다. 상기 채널 구조체(110)는 채널 영역(111), 게이트 유전층(113), 매립 절연층(115), 및 상부 도전층(117)을 포함할 수 있다.
상기 채널 영역(111)은 원형의 단면을 갖는 개구부 내에 형성될 수 있으며, 가운데가 비어 있는 환형의 채널 영역(111) 내부에 매립 절연층(115)이 배치될 수도 있다. 채널 영역(111) 상에는 상부 도전층(117)이 배치될 수 있으며, 상부 도전층(117)을 통해 비트 라인(미도시)이 채널 영역(111)과 서로 연결될 수 있다.
채널 영역(111)과 게이트 전극층(130) 사이에는 블로킹층, 전하 저장층, 터널링층 등을 포함하는 게이트 유전층(113)이 배치될 수 있다. 일부 실시예들에서, 게이트 유전층(113)은 채널 영역(111)과 평행하게 제3 방향(Z 방향)으로 연장되도록 채널 영역(111)의 외측에 배치될 수 있다. 다른 실시예들에서, 게이트 유전층(113)의 모든 구성이 게이트 전극층(130)을 둘러싸는 형태로 배치되거나, 게이트 유전층(113)의 일부는 채널 영역(111)과 평행하게 제3 방향(Z 방향)으로 연장되어 채널 영역(111)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수도 있다.
제3 방향(Z 방향)으로 서로 다른 위치에 교번적으로 적층되는 게이트 전극층(130) 및 절연층(140)에는 계단 형태의 영역이 포함될 수 있다. 도면에는 제3 방향(Z 방향)을 따라 절연층(140)이 게이트 전극층(130) 보다 상부에 위치하는 것으로 도시하였으나, 이와 반대로 게이트 전극층(130)이 절연층(140) 보다 상부에 위치할 수도 있다.
컨택 연결 영역(CT)에는 몰딩 절연층(150) 및 절연층(140)을 관통하여 복수의 게이트 전극층(131 내지 136)과 각각 연결되는 복수의 컨택 플러그(170: 171 내지 176)가 배치될 수 있다. 상기 복수의 컨택 플러그(171 내지 176)는 제3 방향(Z 방향)을 따라 연장될 수 있으며, 게이트 전극층(130)과 유사하게 도전성이 우수한 물질을 포함할 수 있다. 일부 실시예들에서, 컨택 플러그(170)는 게이트 전극층(130)과 동일한 물질을 포함할 수 있으며, 제2 방향(Y 방향)으로 동일한 위치에 형성되는 복수의 컨택 플러그(171 내지 176)는 연결 라인(미도시)에 의해 서로 전기적으로 연결될 수 있다.
도전 라인(160)은 제3 방향(Z 방향)으로 게이트 전극층(130) 및 절연층(140)을 관통하여 기판(100)의 소스 영역(105)과 연결되도록 일체형으로 구성될 수 있다. 상기 도전 라인(160)은 제3 방향(Z 방향)으로 동일한 높이를 가지면서 제2 방향(Y 방향)으로 요철 형태로 연장될 수 있다. 도 4에서 후술하겠지만, 상기 도전 라인(160)은 제1 방향(X 방향)으로 일정한 간격으로 이격되어 복수로 존재할 수 있다. 상기 도전 라인(160)의 요철 형태는 직사각 형태의 돌출부 및 상기 돌출부 사이에 정의되는 함몰부를 가지는 형태일 수 있다.
상기 도전 라인(160)에 의해 게이트 전극층(130) 및 절연층(140)은 각각의 게이트 적층 구조체(GS)로 나누어질 수 있다. 또한, 상기 도전 라인(160)은 공통 소스 라인(CSL)을 구성할 수 있다. 상기 도전 라인(160)의 아래에는 기판(100)에 불순물이 도핑된 소스 영역(105)이 구비될 수 있다. 상기 도전 라인(160)은 예를 들어, 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
상기 도전 라인(160)과 게이트 전극층(130) 사이에 양측으로 스페이서(160S)가 배치될 수 있다. 상기 스페이서(160S)에 의해 게이트 전극층(130)과 도전 라인(160)은 전기적으로 절연될 수 있다.
상기 도전 라인(160)은 제2 방향(Y 방향)으로 연장되는 길이 및 제3 방향(Z 방향)으로의 높이가 제1 방향(X 방향)의 폭에 비하여 상당히 크기 때문에, 쓰러짐 현상과 같은 구조적인 문제가 발생할 수 있다. 이러한 문제를 해결하기 위하여, 상기 도전 라인(160)을 요철 패턴으로 형성하여 상기 도전 라인(160)의 쓰러짐 현상을 방지할 수 있다.
또한, 상기 도전 라인(160)이 배치되는 영역은 앞서 도 2에서 살펴본 워드 라인 컷에 해당한다. 컨택 연결 영역(CT)에서 상기 워드 라인 컷을 요철 형태로 구성하여, 상기 워드 라인 컷이 일직선으로 형성되는 것에 비하여 상대적으로 큰 오픈 영역을 형성함으로써, 게이트 전극층(130)을 구성하는 물질이 용이하게 형성될 수 있다는 특징을 가진다. 결과적으로, 본 발명의 기술적 사상에 따르면 소자의 신뢰성 및 제조의 경제성이 향상된 반도체 소자(10)를 제공할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 3 및 도 4를 같이 참조하면, 반도체 소자(10)는 복수의 채널 구조체(110)가 마련되는 셀 어레이 영역(CA) 및 제2 내지 제7 절연층들(142 내지 147)을 관통하여 복수의 게이트 전극층(131 내지 136)과 전기적으로 연결되는 복수의 컨택 플러그(171 내지 176)가 배치될 수 있다.
복수의 게이트 전극층(131 내지 136) 각각이 제2 방향(Y 방향)으로 연장되는 길이는, 제3 방향(Z 방향)으로 최하층에 위치한 제1 게이트 전극층(131)으로부터 최상층의 제6 게이트 전극층(136)으로 갈수록 소정의 길이만큼 점점 더 짧아질 수 있다. 최하층의 제1 게이트 전극층(131)에서 최상층의 제6 게이트 전극층(136)으로 갈수록 일 방향으로의 연장 길이가 점점 짧아짐에 따라, 복수의 게이트 전극층(131 내지 136) 각각은 게이트 전극층(130)의 적층 방향에서 인접한 다른 게이트 전극층(130)과 계단 형태로 단차를 형성할 수 있다.
기판(100) 상에, 제2 방향(Y 방향)으로 연장되는 게이트 적층 구조체들(GS)의 사이에 배치되고, 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 요철 형태로 연장되는 복수의 도전 라인(160)이 배치될 수 있다. 각각의 도전 라인(160)은 상기 게이트 적층 구조체들(GS) 사이에서 일체형으로 형성될 수 있다. 상기 요철 형태는 상기 제1 방향(X 방향)의 제1 직선들(L1)을 따라 연장되는 상기 도전 라인(160) 및 상기 제2 방향(Y 방향)의 제2 직선들(L2)을 따라 연장되는 상기 도전 라인(160)이 교번적으로 실질적으로 직각으로 연결되어 직사각 형태의 돌출부(PS) 및 함몰부(DS)를 가지는 일체형일 수 있다.
여기서, 상기 돌출부(PS)란 셀 어레이 영역(CA)으로부터 연장된 도전 라인(160)의 제1 방향(X 방향) 좌표와 다른 좌표를 가지는 영역을 지칭할 수 있고, 상기 함몰부(DS)란 서로 이웃하는 돌출부(PS) 사이에서 정의되는 영역을 지칭할 수 있다.
따라서, 상기 게이트 전극층(130)은 상기 도전 라인들(160) 중 어느 하나와 적어도 세 면에서 마주보는 형태로 형성될 수 있다. 즉, 도전 라인들(160)이 일직선으로 연장된 형태가 아닌 요철 형태로 연장된 형태로 형성됨으로써, 상기 게이트 전극층(130)과 마주보는 면적이 늘어날 수 있다.
또한, 상기 복수의 도전 라인(160)은 제1 간격(PL1)을 가지면서 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다. 상기 제2 직선들(L2)을 연결하는 가상의 일직선들은, 서로 동일한 제2 간격(PL2)만큼 제1 방향(X 방향)으로 이격될 수 있다. 달리 말하면, 상기 도전 라인들(160)은 제2 간격(PL2)의 두 배의 제1 간격(PL1)을 가지면서 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다.
컨택 연결 영역(CT)에서 게이트 전극층(130) 상에, 제2 방향(Y 방향)으로 일직선을 따라 컨택 플러그들(170)이 배치될 수 있다.
또한, 도전 라인들(160)은, 제2 방향(Y 방향)으로 일직선을 따라 배치되는 상기 컨택 플러그들(170)의 적어도 하나를 제1 방향(X 방향)으로 가로지르는 형태로 배치될 수 있다. 즉, 도전 라인들(160)은 컨택 플러그들(170)의 사이에 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 개재될 수 있다.
다만, 도전 라인들(160)이 상기 요철 형태로 형성된다고 하더라도, 컨택 플러그들(170)의 배치에는 영향을 미치지 않을 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 어레이 영역에 위치하는 공통 소스 라인을 나타내기 위해 도 2의 B 부분을 확대한 사시도이고, 도 6은 반도체 소자의 셀 어레이 영역을 나타내는 평면도이다.
도 5 및 도 6을 같이 참조하면, 셀 어레이 영역(CA)에서 기판(100) 상면에 수직한 제3 방향(Z 방향)으로 배치된 복수의 채널 구조체(110) 및 상기 복수의 채널 구조체(110)의 외측을 따라 적층된 복수의 절연층(141 내지 147) 및 복수의 게이트 전극층(131 내지 136)이 열과 행을 이루며 배열될 수 있다.
복수의 채널 구조체(110)는 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격되고, 제2 방향(Y 방향)을 따라 지그재그 및/또는 일직선을 따라 열을 이루도록 배치될 수 있다. 다만, 복수의 채널 구조체(110)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되는 것은 아니다. 또한, 상기 복수의 채널 구조체(110) 중 일부는 더미 채널 구조체일 수 있다.
상기 복수의 채널 구조체(110) 사이를 가로지르고 제2 방향(Y 방향)으로 연장되는 도전 라인(160)이 배치될 수 있다. 상기 도전 라인(160)은 셀 어레이 영역(CA)에서 일직선 형태로 연장될 수 있다. 즉, 앞서 도 3에서 살펴본 컨택 연결 영역(CT)에서와는 다르게, 상기 도전 라인(160)은 요철 형태로 형성되지 않을 수 있다. 그러므로 셀 어레이 영역(CA)에서 게이트 전극층(130)은 상기 도전 라인들(160) 중 어느 하나와 한 면에서 마주볼 수 있다.
물론, 셀 어레이 영역(CA)에서도 컨택 연결 영역(CT, 도 3 참조)에서와 마찬가지로, 상기 도전 라인들(160)은 제1 간격(PL1)을 가지면서 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다.
따라서, 컨택 연결 영역(CT, 도 3 참조)에서는 상기 도전 라인(160)이 요철 형태로 연장되도록 형성됨으로써 상기 도전 라인(160)의 쓰러짐 현상이 방지될 수 있고, 이와 달리, 셀 어레이 영역(CA)에서는 상기 도전 라인(160)이 일직선의 형태로 연장되도록 형성됨으로써 결과적으로 상기 게이트 적층 구조체(GS) 역시 일직선의 형태로 연장되도록 형성될 수 있으므로, 단위 면적당 채널 구조체(110)들의 형성 개수는 변하지 않을 수 있다.
도 7a 내지 도 7i는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 7a, 도 7b,…, 및 도 7i는 도 4의 C-C' 선의 단면에 대응하는 영역을 나타내는 단면도들이다.
도 7a를 참조하면, 기판(100) 상에 복수의 절연층(140: 141 내지 147) 및 복수의 희생층(120: 121 내지 126)이 교대로 적층된다.
기판(100)은 앞서 도 3에서 설명한 바와 동일하므로, 여기서는 중복되는 설명은 생략한다. 상기 기판(100)은 서로 수직한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 상면을 포함할 수 있다. 제3 방향(Z 방향)을 따라 기판(100) 상에 적층되는 복수의 절연층(141 내지 147) 및 복수의 희생층(121 내지 126)을 포함할 수 있다. 복수의 절연층(141 내지 147) 및 복수의 희생층(121 내지 126)은 제2 방향(Y 방향)을 따라 연장될 수 있다.
일부 실시예들에서, 희생층(120) 및 절연층(140)과 기판(100)의 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 본 명세서에서는 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위하여, 희생층(120) 및 절연층(140)이 기판(100) 상에 직접 형성되는 실시예를 예시적으로 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
희생층(120)은 절연층(140)에 대해 식각 선택성(etch selectivity)을 가지는 물질로 형성될 수 있다. 즉, 희생층(120)은 상기 희생층(120)을 식각하는 공정에서, 상기 절연층(140)의 식각을 최소화할 수 있는 물질로 구성될 수 있다. 이러한 식각 선택성은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 절연층(140)은 실리콘산화막, 실리콘질화막, 및 실리콘산질화막 중에서 선택되는 물질일 수 있고, 희생층(120)은 실리콘막, 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 실리콘카바이드 중에서 선택되는 물질로서 절연층(140)과 다른 물질일 수 있다. 예를 들어, 희생층(120)이 실리콘질화막인 경우, 절연층(140)은 실리콘산화막일 수 있다.
본 발명의 기술적 사상에 따른 실시예에서, 복수의 절연층(141 내지 147)의 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(141 내지 147) 가운데 제3 방향(Z 방향)으로 최하부에 위치하는 제1 절연층(141)은 다른 절연층들(142 내지 147)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 제7 절연층(147)은 다른 절연층들(141 내지 146)에 비해 상대적으로 두꺼운 두께를 가질 수 있다. 즉, 희생층(120) 및 절연층(140)의 두께는 도면에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 희생층(120) 및 절연층(140)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 7b를 참조하면, 기판(100) 상에 교대로 적층된 복수의 희생층(121 내지 126) 및 복수의 절연층(141 내지 147)을 식각하여 계단 형태를 형성할 수 있다.
제3 방향(Z 방향)으로 인접한 희생층(120) 및 절연층(140) 사이에 단차를 형성하기 위해, 기판(100) 상에 교대로 적층된 복수의 희생층(121 내지 126) 및 복수의 절연층(141 내지 147) 상에 소정의 식각 마스크(미도시)를 형성하고, 상기 식각 마스크에 의해 노출된 희생층(120) 및 절연층(140)을 식각할 수 있다. 상기 식각 마스크를 트리밍(trimming)하면서 상기 식각 마스크에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 반복 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 복수의 단차를 가지는 계단 형태를 형성할 수 있다.
일부 실시예들에서, 각각의 희생층(120) 및 절연층(140)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 희생층(120) 및 절연층(140)은 제2 방향(Y 방향)을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, 제3 방향(Z 방향)으로 최하부에 위치한 제1 희생층(121)의 하부에는 같은 길이만큼 연장되는 제1 절연층(141)이 추가로 배치될 수 있다.
도 7c를 참조하면, 상기 계단 형태를 덮고 상면이 실질적으로 편평한 몰딩 절연층(150) 및 채널 구조체(110)를 형성할 수 있다.
몰딩 절연층(150)은 계단 형태를 이루는 복수의 희생층(121 내지 126) 및 복수의 절연층(141 내지 147) 상에 배치될 수 있다.
몰딩 절연층(150)은, 예를 들어, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced-TEOS), O3-TEOS, USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), 및 TOSZ(Tonen SilaZene) 중에서 선택된 적어도 하나를 포함하여 구성될 수 있다.
일부 실시예들에서, 몰딩 절연층(150)을 형성하기 위해 TEOS 산화막을 이용할 수 있다. 형성 속도가 우수한 TEOS 산화막으로 몰딩 절연층(150)을 형성함으로써, 몰딩 절연층(150)을 형성하는 공정에서 소요되는 시간을 단축하고 제조 공정 전체의 효율성을 높일 수 있다. 다른 실시예들에서, HDP 산화막을 포함하는 하부 절연층(미도시)이 몰딩 절연층(150)에 앞서 형성될 수 있다.
다음으로, 채널 구조체(110)가 형성될 수 있다. 채널 구조체(110)를 형성하기 위해, 희생층(120) 및 절연층(140)을 제3 방향(Z 방향)으로 관통하는 개구부를 형성할 수 있다. 상기 개구부는 채널 구조체(110)의 개수에 따라 복수 개가 마련될 수 있으며, 상기 복수의 개구부는 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 평면에서 지그재그 및/또는 일직선을 따라 배치되어 상기 평면에서 서로 이격되어 고립될 수 있다. 상기 복수의 개구부는 식각 마스크(미도시)에 의해 상기 복수의 개구부가 마련되는 영역만을 노출시키고, 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 상기 복수의 개구부 각각은 기판(100)의 상면을 노출시키거나, 또는 기판(100)을 소정의 깊이만큼 리세스할 수도 있다.
상기 복수의 개구부 각각의 내면 및 하면에 원자층 증착법(ALD)을 사용하여 블로킹층, 전하 저장층, 및 터널링층을 포함하는 게이트 유전층(113)을 형성할 수 있다. 희생층(120) 및 절연층(140)과 인접한 영역으로부터 상기 블로킹층, 상기 전하 저장층, 및 상기 터널링층이 순차적으로 배치될 수 있다.
게이트 유전층(113)의 내측으로 채널 영역(111)이 배치될 수 있다. 채널 영역(111)은 소정의 두께, 예를 들어, 상기 복수의 개구부 각각의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 채널 영역(111)은 다결정 실리콘(Si) 또는 단결정 실리콘(Si)으로 형성될 수 있다. 채널 영역(111)은 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD)에 의해 형성될 수 있다. 한편, 상기 복수의 개구부 각각의 하면에서 채널 영역(111)은 기판(100)과 직접 접촉되어 연결될 수 있다.
채널 영역(111)의 내측으로 매립 절연층(115)이 채워질 수 있다. 선택적으로, 매립 절연층(115)을 형성하기 전에 채널 영역(111)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(111) 내에 존재하는 결정 결함들 중의 상당 부분이 치유될 수 있다.
다른 실시예들에서, 이와 다른 구조로 채널 구조체(110)를 형성할 수 있음은 물론이다. 예를 들어, 채널 구조체(110)를 형성하기 위한 복수의 개구부를 마련한 후, 게이트 유전층(113)을 형성하는 공정 없이 바로 채널 영역(111)을 형성하고 채널 영역(111)의 내측에 매립 절연층(115)을 형성할 수 있다. 이 때, 게이트 유전층(113)은 게이트 전극층(130, 도 7f 참조)을 형성하는 공정 전에 형성되어 게이트 전극층(130, 도 7f 참조)을 둘러싸는 형태로 배치될 수 있다.
다음으로, 채널 영역(111), 게이트 유전층(113), 및 매립 절연층(115) 상에 도전 물질을 형성할 수 있다. 상기 도전 물질에 평탄화 공정을 수행함으로써, 채널 영역(111)에 연결되는 상부 도전층(117)이 형성될 수 있다.
도 7d를 참조하면, 도 7c의 구조물에서 기판(100) 상면의 다른 일부를 노출하는 제1 오픈 영역(OP1)을 형성할 수 있다.
제1 오픈 영역(OP1)은 식각 마스크(미도시)에 의해 상기 제1 오픈 영역(OP1)이 마련되는 영역만을 노출시키고, 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 상기 제1 오픈 영역(OP1)은 기판(100)의 상면을 노출시키거나, 또는 기판(100)을 소정의 깊이만큼 리세스할 수도 있다.
일부 실시예들에서, 상기 제1 오픈 영역(OP1)은 제2 방향(Y 방향)으로 요철 형태로 연장될 수 있다. 상기 제1 오픈 영역(OP1)은 희생층(120) 및 절연층(140)의 계단 형태를 따라 일정한 간격으로 단면을 가지면서 연장될 수 있다. 상기 제1 오픈 영역(OP1)의 하면의 레벨은 상기 기판(100)의 상면의 레벨과 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 오픈 영역(OP1)은 단순히 일 방향으로 연장되는 형태가 아니라, 요철 형태로 연장되도록 형성될 수 있다. 따라서, 희생층(120) 및 절연층(140)의 적층 구조로 인해 기판(100)에 가해지는 일 방향 스트레스가 해소되어 기판(100)의 휨(warpage) 현상을 완화할 수 있고, 희생층(120) 및 절연층(140)의 적층 구조의 쓰러짐 현상을 방지할 수 있다.
도 7e를 참조하면, 희생층(120, 도 7d 참조)을 제거하여 측면 개구부(Hs)를 형성할 수 있다.
희생층(120, 도 7d 참조)이 습식 식각 공정에 의해 선택적으로 제거됨에 따라 절연층(140) 사이에 복수의 측면 개구부(Hs)가 마련될 수 있다. 상기 복수의 측면 개구부(Hs)를 통해 게이트 유전층(113)의 일부가 노출될 수 있다.
상기 측면 개구부(Hs)를 형성하는 단계는 절연층(140)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 희생층(120, 도 7d 참조)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들어, 희생층(120, 도 7d 참조)이 실리콘질화막이고 절연층(140)이 실리콘산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
도 7f를 참조하면, 복수의 측면 개구부(Hs, 도 7e 참조) 내에 복수의 게이트 전극층(130: 131 내지 136)을 형성할 수 있다.
게이트 전극층(130)은 금속, 다결정 실리콘(Si), 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W), 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부(Hs, 도 7e 참조) 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다.
게이트 전극층(130)을 형성한 후, 상기 측면 개구부(Hs, 도 7e 참조) 내에만 게이트 전극층(130)이 배치되도록, 제1 오픈 영역(OP1, 도 7e 참조) 내에 형성된 게이트 전극층을 이루는 물질을 추가적인 공정을 통하여 제거하여 제2 오픈 영역(OP2)을 형성할 수 있다.
본 발명의 기술적 사상에 따르면 제1 오픈 영역(OP1, 도 7e 참조)이 요철 형태로 형성되어, 일직선으로 형성되는 경우에 비하여 제1 오픈 영역(OP1, 도 7e 참조)의 면적이 상대적으로 넓으므로, 게이트 전극층(130)을 형성하는 물질이 측면 개구부(Hs, 도 7e 참조) 내에 유입되는 것이 상대적으로 용이할 수 있다. 따라서, 제3 방향(Z 방향)으로의 측면 개구부(Hs, 도 7e 참조)가 상대적으로 작더라도 게이트 전극층(130)이 안정적으로 형성될 수 있다.
다른 실시예들에서, 게이트 전극층(130)을 형성하기에 앞서, 게이트 유전층(113)이 소정의 두께로 상기 측면 개구부(Hs) 내에 컨포멀하게 형성될 수 있다.
도 7g를 참조하면, 제2 오픈 영역(OP2, 도 7f 참조) 내의 기판(100)에 소스 영역(105)을 형성하고, 소스 영역(105) 상에 도전 라인(160)을 형성할 수 있다.
먼저, 불순물을 제2 오픈 영역(OP2, 도 7f 참조)을 통해 기판(100)에 주입함으로써 기판(100)의 상면에 인접하게 제2 방향(Y 방향)으로 연장되는 소스 영역(105)이 형성될 수 있다. 소스 영역(105)은 기판(100)의 도전성과 동일한 도전성을 갖거나, 이와 반대되는 도전성을 가질 수 있다. 소스 영역(105)이 기판(100)의 도전성과 반대되는 도전성을 가지는 경우, 소스 영역(105)과 기판(100)은 PN 접합을 구성할 수 있다. 일부 실시예들에서, 소스 영역(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다.
다음으로, 제2 오픈 영역(OP2, 도 7f 참조)의 측벽에 스페이서(160S)를 형성할 수 있다. 스페이서(160S)는 게이트 전극층(130)의 물질에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 스페이서(160S)는 절연 물질을 제2 오픈 영역(OP2, 도 7f 참조)에 매립한 후, 이방성 식각으로 상기 절연 물질의 일부를 제거함으로써 형성될 수 있다. 상기 이방성 식각은 과도 식각됨으로써 소스 영역(105)의 상면을 리세스 시킬 수도 있다.
다음으로, 도전 물질로 상기 스페이서(160S)에 의해 구획된 영역을 매립함으로써 소스 영역(105)과 접촉하는 도전 라인(160)을 형성할 수 있다. 일부 실시예들에서, 소스 영역(105)과의 접촉 저항을 낮추고 도전 라인(160)을 구성하는 물질의 확산을 방지하기 위하여, 도전 라인(160)을 형성하기 전에 배리어 금속층(미도시)을 먼저 형성할 수 있다.
도 7h를 참조하면, 컨택 플러그(170, 도 7i 참조)를 형성하기 위한 복수의 컨택홀(Hc)을 형성할 수 있다.
각각의 게이트 전극층(131 내지 136)이 노출되도록 몰딩 절연층(150) 및 절연층(140)을 제거함으로써, 복수의 컨택홀(Hc)을 형성할 수 있다. 상기 복수의 컨택홀(Hc)은 식각 마스크(미도시)에 의해 상기 복수의 컨택홀(Hc)이 마련되는 영역만을 노출시키고, 노출된 영역을 이방성 식각함으로써 형성될 수 있다.
좀 더 자세히 설명하면, 상기 식각 마스크를 이용하여 제1 식각 공정을 통해 몰딩 절연층(150) 및 절연층(140)을 제거하여 상기 복수의 컨택홀(Hc)의 하면이 게이트 전극층(130)의 상면에 도달하기까지 수행될 수 있다. 게이트 전극층(130)은 몰딩 절연층(150) 및 절연층(140)을 구성하는 물질에 대해 선택비가 우수한 물질로 구성되므로 복수의 컨택홀(Hc)의 연장은 게이트 전극층(130)에 의해 실질적으로 중단될 수 있다. 즉, 게이트 전극층(130)이 식각 정지막으로 작용할 수 있다.
도 7i를 참조하면, 복수의 게이트 전극층(131 내지 136)에 각각 연결되는 복수의 컨택 플러그(170: 171 내지 176)를 형성할 수 있다.
게이트 전극층(130)을 노출시키는 컨택홀(Hc, 도 7h 참조)을 채우도록 도전성 물질을 형성한 다음, 몰딩 절연층(150)이 드러나도록 평탄화 공정을 수행하여 컨택 플러그(170)를 형성할 수 있다. 컨택 플러그(170)는 금속과 같은 도전성 물질, 예를 들어, 텅스텐(W)을 포함할 수 있다. 상기 컨택 플러그(170)는 제2 방향(Y 방향)으로 일직선을 따라 배치될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 기술적 사상에 따른 반도체 소자(10)는 3차원 구조를 가지는 수직형 반도체 메모리 소자로서, 계단 형태의 컨택 연결 영역(CT)에 위치하는 도전 라인(160), 즉, 공통 소스 라인(CSL)을 요철 패턴으로 형성할 수 있다. 이에 따라, 공통 소스 라인(CSL)의 쓰러짐 현상을 방지하고, 게이트 전극층(130)의 형성을 용이하게 할 수 있다는 특징을 가진다. 결과적으로, 소자의 신뢰성 및 제조의 경제성이 향상된 반도체 소자(10)를 제공할 수 있다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 8을 참조하면, 반도체 소자(20)의 컨택 연결 영역(CT)에, 제2 방향(Y 방향)으로 연장되는 게이트 적층 구조체들(GS)의 사이에 배치되고, 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 이중 요철 형태로 연장되는 복수의 도전 라인(162)이 배치될 수 있다. 다른 구성 요소들은 앞서 도 4에서 설명한 바와 실질적으로 동일하므로, 여기서는 중복되는 설명은 생략한다.
각각의 도전 라인(162)은 상기 게이트 적층 구조체(GS) 사이에서 일체형으로 형성될 수 있다. 상기 이중 요철 형태는 상기 제1 방향(X 방향)의 제1 직선들(L1)을 따라 연장되는 상기 도전 라인(162) 및 상기 제2 방향(Y 방향)의 제2 직선들(L2)을 따라 연장되는 상기 도전 라인(162)이 교번적으로 실질적으로 직각으로 연결되어, 제1 방향(X 방향)으로 솟아오른 형태로 일체형으로 형성될 수 있다.
또한, 상기 복수의 도전 라인(162)은 제1 간격(PL1)을 가지면서 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다.
컨택 연결 영역(CT)에서 게이트 적층 구조체들(GS) 상에, 제2 방향(Y 방향)으로 일직선을 따라 컨택 플러그들(170)이 배치될 수 있다. 즉, 도전 라인(162)이 이중 요철 형태로 형성된다고 하더라도, 컨택 플러그들(170)의 배치에는 영향을 미치지 않을 수 있다.
반도체 소자(20)의 셀 어레이 영역(CA)은 반도체 소자(10, 도 6 참조)의 셀 어레이 영역(CA, 도 6 참조)과 동일할 수 있다. 즉, 상기 복수의 도전 라인(162)은 반도체 소자(20)의 셀 어레이 영역(CA)에서는 제2 방향(Y 방향)으로 일직선 형태로 연장될 수 있다.
도 9는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 컨택 연결 영역을 나타내는 평면도이다.
도 9를 참조하면, 반도체 소자(30)의 컨택 연결 영역(CT)에, 제2 방향(Y 방향)으로 연장되는 게이트 적층 구조체들(GS)의 사이에 배치되고, 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 넓은 간격의 요철 형태로 연장되는 복수의 도전 라인(164)이 배치될 수 있다. 다른 구성 요소들은 앞서 도 4에서 설명한 바와 실질적으로 동일하므로, 여기서는 중복되는 설명은 생략한다.
각각의 도전 라인(164)은 상기 게이트 적층 구조체(GS) 사이에서 일체형으로 형성될 수 있다. 상기 넓은 간격의 요철 형태는 상기 제1 방향(X 방향)의 제1 직선들(L1)을 따라 연장되는 상기 도전 라인(164) 및 상기 제2 방향(Y 방향)의 제2 직선들(L2)을 따라 연장되는 상기 도전 라인(164)이 교번적으로 실질적으로 직각으로 연결되되, 상기 제2 직선들(L2)을 따라 연장되는 상기 도전 라인(164)이 적어도 두 계단 층의 절연층(140)을 가로지르는 형태로 일체형으로 형성될 수 있다.
또한, 상기 복수의 도전 라인(164)은 제1 간격(PL1)을 가지면서 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다.
컨택 연결 영역(CT)에서 게이트 적층 구조체들(GS) 상에, 제2 방향(Y 방향)으로 일직선을 따라 컨택 플러그들(170)이 배치될 수 있다. 즉, 도전 라인(164)이 넓은 간격의 요철 형태로 형성된다고 하더라도, 컨택 플러그들(170)의 배치에는 영향을 미치지 않을 수 있다.
반도체 소자(30)의 셀 어레이 영역(CA)은 반도체 소자(10, 도 6 참조)의 셀 어레이 영역(CA, 도 6 참조)과 동일할 수 있다. 즉, 상기 복수의 도전 라인(164)은 반도체 소자(30)의 셀 어레이 영역(CA)에서는 제2 방향(Y 방향)으로 일직선 형태로 연장될 수 있다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 반도체 소자(1200)에서 NAND 셀 어레이(1230)는 코어 회로 유닛(1210)과 결합될 수 있다. 예를 들어, NAND 셀 어레이(1230)는 앞서 설명된 반도체 소자(10, 20, 30)를 포함할 수 있다. 코어 회로 유닛(1210)은 제어 로직(1211), 로우 디코더(1212), 칼럼 디코더(1213), 감지 증폭기(1214) 및 페이지 버퍼(1215)를 포함할 수 있다.
제어 로직(1211)은 로우 디코더(1212), 칼럼 디코더(1213) 및 페이지 버퍼(1215)와 통신할 수 있다. 로우 디코더(1212)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(1230)와 통신할 수 있다. 칼럼 디코더(1213)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1230)와 통신할 수 있다. 감지 증폭기(1214)는 NAND 셀 어레이(1230)로부터 신호가 출력될 때 칼럼 디코더(1213)와 연결되고, NAND 셀 어레이(1230)로 신호가 전달될 때는 칼럼 디코더(1213)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(1211)은 로우 어드레스 신호를 로우 디코더(1212)에 전달하고, 로우 디코더(1212)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(1230)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1211)은 칼럼 어드레스 신호를 칼럼 디코더(1213) 또는 페이지 버퍼(1215)에 전달하고, 칼럼 디코더(1213)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1230)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(1230)의 신호는 칼럼 디코더(1213)를 통해서 감지 증폭기(1214)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1215)를 거쳐서 제어 로직(1211)에 전달될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 반도체 소자
100: 기판 110: 채널 구조체
120: 희생층 130: 게이트 전극층
140: 절연층 150: 몰딩 절연층
160: 도전 라인 170: 컨택 플러그

Claims (10)

  1. 서로 수직한 제1 방향 및 제2 방향으로 연장되는 상면을 포함하는 기판;
    상기 기판 상에, 상기 제1 방향으로 서로 이격되어 배치되고, 상기 제2 방향으로 연장되는 게이트 적층 구조체들;
    상기 게이트 적층 구조체들의 상면들의 레벨이 일정한 제1 영역;
    상기 게이트 적층 구조체들의 상면들의 레벨이 계단 형태이고, 상기 제1 영역의 적어도 일부를 감싸는 제2 영역; 및
    상기 제2 영역에서, 상기 게이트 적층 구조체들 사이에 배치되고, 상기 제2 방향으로 요철 형태로 연장되는 도전 라인들;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    각각의 상기 도전 라인들은,
    상기 게이트 적층 구조체들 사이에 일체형으로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 요철 형태는,
    상기 제1 방향의 제1 직선들을 따라 연장되는 상기 도전 라인 및 상기 제2 방향의 제2 직선들을 따라 연장되는 상기 도전 라인이 교번적으로 연결되어 직사각 형태의 돌출부 및 함몰부를 가지는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 직선들을 연결하는 가상의 일직선들은,
    서로 동일한 거리만큼 상기 제1 방향으로 이격되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 영역에서, 상기 게이트 적층 구조체들 상에, 상기 제2 방향으로 일직선을 따라 배치되고, 하면들의 레벨이 순차적으로 상기 기판과 더 가까워지는 컨택 플러그들을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 도전 라인들은, 상기 제2 방향으로 일직선을 따라 배치되는 상기 컨택 플러그들의 적어도 하나를 상기 제1 방향으로 가로지르는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 영역에서,
    상기 도전 라인들은 상기 게이트 적층 구조체들 사이에 배치되고, 상기 제2 방향으로 일직선으로 연장되는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 영역에서, 상기 게이트 적층 구조체들은 상기 제2 방향으로 일직선으로 연장되는 측면들을 가지고,
    상기 제2 영역에서, 상기 게이트 적층 구조체들은 상기 제2 방향으로 요철 형태로 연장되는 측면들을 가지는 것을 특징으로 하는 반도체 소자.
  9. 셀 어레이 영역 및 상기 셀 어레이 영역을 둘러싸는 컨택 연결 영역을 포함하는 기판;
    상기 기판의 상면에 평행한 제1 방향으로 서로 이격되어 배치되는 게이트 적층 구조체들; 및
    이웃하는 두 개의 상기 게이트 적층 구조체들에 의해 정의되는 공간에 배치되는 공통 소스 라인들;을 포함하되,
    상기 컨택 연결 영역에서,
    상기 게이트 적층 구조체들은 상면들의 레벨이 순차적으로 낮아지고, 측면들은 상기 제1 방향과 수직한 제2 방향으로 직사각 형태의 돌출부들 및 함몰부들을 포함하며 연장되고,
    상기 공통 소스 라인들은 상면의 레벨이 제1 높이로 일정하고, 상기 게이트 적층 구조체들의 측면들의 형태를 따라 형성되는 반도체 소자.
  10. 서로 수직한 제1 방향 및 제2 방향으로 연장되는 상면을 포함하는 기판;
    상기 기판의 상면에 수직한 제3 방향으로 연장되는 수직 구조체들;
    상기 수직 구조체들을 감싸며, 상기 제3 방향으로 서로 이격되도록 적층되는 워드 라인들; 및
    상기 워드 라인들을 수직으로 절단하며, 상기 워드 라인들의 적층 횟수가 줄어드는 영역에서, 상기 제2 방향으로 측면은 요철 형태로 연장되고 상면은 편평한 형태로 연장되는 도전 라인들;
    을 포함하는 반도체 소자.
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