KR20150033932A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 복수의 필라 열들을 포함하고, 각각의 상기 필라 열들은 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열된다(m은 0 이상의 정수).

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 복수의 메모리 셀들이 3차원으로 적층된 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 워드라인들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다. 또한, 질화막들은 도전막들을 대체하는 과정에서 주변 막들이 손상되어 메모리 소자의 특성이 저하될 수 있다.
본 발명의 실시예는 제조 공정의 난이도가 낮고 소자의 특성이 향상된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 필라 열들을 포함하고, 각각의 상기 필라 열들은 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열된다(m은 0 이상의 정수).
본 발명의 일 실시예에 따른 반도체 장치는 복수의 채널 열들을 포함하고, 각각의 상기 채널 열들은 중심이 오프셋되어 일 방향으로 배열된 복수의 채널막들을 포함하고, 각각의 상기 채널막들은 소스 사이드 채널막, 드레인 사이드 채널막 및 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막을 연결시키는 파이프 채널막을 포함하고, 제1 채널열의 제1 소스 사이드 채널막과 제2 채널열의 제1 소스 사이드 채널막은 중심이 일치되도록 중첩되어 배열되고, 제2 채널열의 제1 드레인 사이드 채널막과 제3 채널열의 제1 드레인 사이드 채널막은 중심이 일치되도록 중첩되어 배열된다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 채널열들을 포함하고, 각각의 상기 채널열들은 k개 단위로 이격되며 중심이 일치하여 일 방향으로 배열된 채널막들을 포함하고, (k는 2 이상의 정수) 각각의 상기 채널막들은 소스 사이드 채널막, 드레인 사이드 채널막 및 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막을 연결시키는 파이프 채널막을 포함하고, 제1 채널열의 소스 사이드 채널막들과 제2 채널열의 소스 사이드 채널막들은 중심이 오프셋되고, 제2 채널열의 드레인 사이드 채널막들과 제3 채널열의 드레인 사이드 채널막들은 중심이 오프셋된다.
각각의 필라 열들은 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하며, 하나의 필라 열에 포함된 복수의 필라들 중 일부는 중심이 일치하도록 정렬된다. 이와 같이 필라들을 배열함으로써, 집적도를 향상시킬 수 있다. 또한, 제조 공정의 난이도를 낮추고, 주변 막들의 손상을 방지하여 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 채널막 배열 방식을 설명하기 위한 레이아웃도이다.
도 5a 내지 도 7a 및 도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 필라들 및 도전막들을 중심으로 도시하였으며, 그 외의 구성은 생략하였다.
도 1a 내지 도 1d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 필라 열들(R1~R3)을 포함한다. 각각의 필라 열들(R1~R3)은 일 방향으로 배열된 복수의 필라들(P1~P11)을 포함한다. 필라들(P1~P11)은 3차원으로 적층된 메모리 셀들을 포함하는 반도체 장치의 채널막 또는 수직 전극막일 수 있다. 또한, 필라들(P1~P11)은 스트레이트 타입, U타입, W타입 등 다양한 형태를 가질 수 있다.
각각의 필라 열들(R1~R3)에 포함된 필라들(P1~P10)은 중심이 오프셋되어 배열되는데, 그 중 일부는 중심이 일치하도록 배열된다. 예를 들어, 하나의 필라 열에 포함된 필라들은 중심이 오프셋되어 배열되고, x개 단위로 정렬될 수 있다. 여기서, x는 2 이상의 정수를 나타낸다. 하나의 단위에 포함된 필라들은 중심이 오프셋되도록 배열되고, x는 하나의 단위에 포함된 필라들의 개수를 의미한다. 또한, '정렬'은 중심이 일치되어 하나의 선 상에 배열되는 것을 의미한다.
도 1a 및 도 1b를 참조하면, 각각의 필라 열들(R1~R3)에 포함된 필라들(P1~P10)은 중심이 오프셋되어 지그재그 형태로 배열되며, 2개 단위로 정렬된다. 이러한 경우, 하나의 필라 열(R1~R3)에 포함된 복수의 필라들(P1~P10) 중 제m 필라와 제m+1 필라는 중심이 일치되도록 배열된다. 여기서, m=2k+1, k는 0 이상의 정수이다.
예를 들어, 제1 필라 열(R1)은 제1 내지 제10 필라들(P1~P10)을 포함한다. 여기서, 제2 및 제3 필라들(P2, P3)이 하나의 단위를 구성하고, 제4 및 제5 필라들(P4, P5)이 하나의 단위를 구성하고, 제6 및 제7 필라들(P6, P7)이 하나의 단위를 구성하고, 제8 및 제9 필라들(P8, P9)이 하나의 단위를 구성한다. 또한, 제1 필라(P1)와 제2 필라(P2)는 중심이 일치되고, 제2 필라(P2)와 제3 필라(P3)는 중심이 오프셋되고, 제3 필라(P3)와 제4 필라(P4)는 중심이 일치되도록 배열된다.
도 1a는 이웃한 필라 열들(R1~R3)이 동일한 형태로 배열된 경우를 나타내고, 도 1b는 이웃한 필라 열들(R1~R3)이 미러 타입으로 배열된 경우를 나타낸다. 여기서, 도 1b의 제1 필라 열(R1)과 제2 필라 열(R2)은 좌우 대칭 구조를 갖고, 제2 필라 열(R2)과 제3 필라 열(R3)은 좌우 대칭 구조를 갖는다.
도 1c 및 도 1d를 참조하면, 각각의 필라 열들(R1~R3)에 포함된 필라들(P1~P11)은 중심이 오프셋되어 지그재그 형태로 배열되며, 3개 단위로 정렬된 다. 이러한 경우, 하나의 필라 열(R1~R3)에 포함된 복수의 필라들(P1~P11) 중 제m 필라와 제m+1 필라는 중심이 일치되도록 배열된다. 여기서, m=3k+1, k는 0 이상의 정수이다.
예를 들어, 제1 필라 열(R1)은 제1 내지 제11 필라들(P1~P11)을 포함한다. 여기서, 제2 내지 제4 필라들(P2~P4)이 하나의 단위가 되고, 제5 내지 제7 필라들(P5~P7)이 하나의 단위가 되고, 제8 내지 제10 필라들(P8~P10)이 하나의 단위를 구성한다. 또한, 제2 내지 제4 필라들(P2~P4)의 중심이 오프셋되고, 제4 필라(P4)와 제5 필라(P5)의 중심이 일치되고, 제5 내지 제7 필라들(P5~P7)의 중심이 오프셋되고, 제7 필라(P7)와 제8 필라(P8)의 중심이 일치되도록 배열된다.
도 1c는 이웃한 필라 열들(R1~R3)이 동일한 형태로 배열된 경우를 나타내고, 도 1d는 이웃한 필라 열들(R1~R3)이 미러 타입으로 배열된 경우를 나타낸다. 도 1d의 제1 필라 열(R1)과 제2 필라 열(R2)은 좌우 대칭 구조를 갖고, 제2 필라 열(R2)과 제3 필라 열(R3)은 좌우 대칭 구조를 갖는다.
반도체 장치는 필라들(P1~P11)을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 도전막들(11)을 더 포함할 수 있다. 여기서, 절연막들과 도전막들(11)은 동일한 형태의 패턴일 수 있다. 또한, 도전막들(11)은 텅스텐, 텅스텐 질화막 등의 금속막을 포함할 수 있고, 도전막들(11)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 등의 베리어막을 포함할 수 있다.
예를 들어, 필라들(P1~P11)이 스트레이트 타입의 채널막인 경우, 도전막들(11)은 차례로 적층된 적어도 하나의 하부 선택 게이트, 복수의 콘트롤 게이트들 및 적어도 하나의 상부 선택 게이트를 포함할 수 있다. 또한, 필라들(P1~P11)이 U타입 또는 W타입의 채널막인 경우, 도전막들은 파이프 게이트, 파이프 게이트 상의 복수의 콘트롤 게이트들 및 콘트롤 게이트들 상의 선택 게이트들을 포함할 수 있다.
반도체 장치는 이웃한 필라 열들(R1~R3) 사이에 위치된 슬릿들(SL)을 더 포함할 수 있다. 슬릿들(SL)은 교대로 적층된 절연막들 및 도전막들(11)을 관통하는 깊이를 가질 수 있다. 슬릿들(SL)은 필라 열들(R1~R3)의 사이마다 위치되거나 일부에 한해 형성될 수 있으며, 그에 따라, 각각의 도전막들(11)은 적어도 하나의 필라 열을 감싸게 된다.
한편, 본 실시예에서는 연속한 2개의 필라들이 정렬되는 경우에 대해 설명하였는데, 정렬되는 필라들의 개수는 변경가능하다. 즉, 연속한 2개 이상의 필라들이 정렬되는 것도 가능하다.
전술한 바와 같은 구조에 따르면, 필라들(P1~P11)을 중심이 오프셋되도록 배열시킴으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 오프셋되어 배열된 필라들(P1~P11) 중 일부를 중심이 일치되도록 정렬시켜 정렬된 필라들 주변에 충분한 면적(A)을 확보함으로써, 도전막(11) 내에 보이드가 형성되는 것을 방지 또는 최소화할 수 있다. 따라서, 도전막(11)의 저항을 감소시켜 신호 전달 속도를 증가시킬 수 있고, 프로그램 또는 소거 동작시 문턱 전압 분포를 개선할 수 있다. 또한, 프로그램 또는 소거 동작시 사용되는 펄스의 수를 감소시켜 디스터브를 개선하고, 반도체 장치의 퍼포먼스를 개선할 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 채널막들 및 도전막들을 중심으로 도시하였으며, 그 외의 구성은 생략하였다.
본 실시예에서는 두 개의 필라가 연결 패턴에 의해 연결되어 하나의 U 패턴을 구성하는 경우에 대해 설명하도록 한다. 여기서, U 패턴은 채널막(CH)일 수 있다. 예를 들어, 채널막(CH)은 실리콘을 포함하는 반도체막으로 형성된다. 채널막(CH)은 소스 사이드 채널막(S11~S46), 드레인 사이드 채널막(D11~D46) 및 파이프 채널막(점선 참조)을 포함한다. 소스 및 드레인 사이드 채널막들(S11~S46, D11~D46)은 원형, 타원형, 다각형 등의 단면을 갖는 필라일 수 있다. 또한, 파이프 채널막은 소스 및 드레인 사이드 채널막들(S11~S46, D11~D46)의 상부 또는 하부에 위치되며, 소스 사이드 채널막(S11~S46)과 드레인 사이드 채널막(D11~D46)을 연결시킨다.
복수의 채널막들(CH)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 여기서, 제2 방향(Ⅱ-Ⅱ')으로 배열된 채널막들(CH)은 하나의 채널열(R1~R4)을 구성한다.
참고로, 본 실시예에서는 U 패턴이 채널막인 경우에 대해 설명하지만, U패턴은 수직 전극막일 수 있다. 이러한 경우, U패턴에 포함된 필라들 및 연결 패턴 모두 도전막으로 형성된다.
이하, 각 도면을 참조하여 반도체 장치의 구조를 상세히 살펴보도록 한다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 채널막들(CH)을 포함한다. 각각의 채널열들(R1~R4)에 포함된 채널막들(CH)은 중심이 오프셋되어 지그재그 형태로 배열되며, 이웃한 채널열들(R1~R4)은 서로 중첩된다.
채널열들(R1~R4) 중에서 제n 채널열과 제n+1 채널열은 제m 소스 사이드 채널막들의 중심이 일치되도록 중첩되어 배열되고, 제n+1 채널열과 제n+2 채널열은 제m 드레인 사이드 채널막들의 중심이 일치되도록 중첩되어 배열된다. 여기서, m 및 n은 0 이상의 정수이다.
예를 들어, 제1 채널열(R1)의 제1 소스 사이드 채널막(S11)과 제2 채널열(R2)의 제1 소스 사이드 채널막(S21)은 중심이 일치되고, 제2 채널열(R2)의 제1 소스 사이드 채널막(S21)과 제1 채널열(R1)의 제2 소스 사이드 채널막(S12)은 중심이 오프셋되고, 제1 채널열(R1)의 제2 소스 사이드 채널막(S12)과 제2 채널열(R2)의 제2 소스 사이드 채널막(S22)은 중심이 일치되도록 배열된다.
또한, 제2 채널열(R2)의 제1 드레인 사이드 채널막(D21)과 제3 채널열(R3)의 제1 드레인 사이드 채널막(D31)은 중심이 일치되고, 제3 채널열(R3)의 제1 소스 사이드 채널막(S31)과 제4 채널열(R4)의 제1 소스 사이드 채널막(S41)은 중심이 일치되도록 배열된다.
반도체 장치는 채널막(CH)을 감싸면서 교대로 적층된 절연막들 및 도전막들(11S, 11D)을 더 포함할 수 있다. 도전막들(11S, 11D)은 제n 채널열의 소스 사이드 채널막들 및 제n+1 채널열의 소스 사이드 채널막들을 감싸면서 적층된 복수의 소스 사이드 도전막들(11S)과 제n+1 채널열의 드레인 사이드 채널막들 및 제n+2 채널열의 드레인 사이드 채널막들을 감싸면서 적층된 복수의 드레인 사이드 도전막들(11D)을 포함할 수 있다. 여기서, 소스 사이드 도전막들(11S)과 드레인 사이드 도전막들(11D)은 교대로 배열될 수 있다.
또한, 소스 및 드레인 사이드 도전막들(11S, 11D)은 텅스텐, 텅스텐 질화막 등의 금속막을 포함할 수 있다. 또한, 소스 및 드레인 사이드 도전막들(11S, 11D)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 등의 베리어막을 포함할 수 있다.
반도체 장치는 파이프 채널막을 감싸는 파이프 게이트를 더 포함할 수 있다. 예를 들어, 파이프 게이트는 하나의 메모리 블록에 포함된 파이프 채널막들을 감싸도록 형성된다. 또한, 파이프 게이트는 소스 및 드레인 사이드 도전막들(11S, 11D)의 하부에 위치될 수 있다.
이와 같은 구조에 따르면, 하나의 소스 사이드 도전막(11S)에 공통으로 연결된 소스 사이드 채널막들(S11~S25, S31~S45)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 2개 단위로 정렬된다. 또한, 하나의 드레인 사이드 도전막(11D)에 공통으로 연결된 드레인 사이드 채널막들(D21~D35)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 2개 단위로 정렬된다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 채널막들(CH)을 포함한다. 각각의 채널열들(R1~R4)에 포함된 채널막들(CH)은 중심이 오프셋되어 지그재그 형태로 배열되며, 이웃한 채널열들(R1~R4)은 서로 중첩되도록 배열된다.
채널열들(R1~R4) 중에서 제n 채널열과 제n+1 채널열은 제m 소스 사이드 채널막들의 중심이 일치되도록 중첩되어 배열되고, 제n+1 채널열과 제n+2 채널열은 제m 드레인 사이드 채널막들의 중심이 일치되도록 중첩되어 배열된다. 여기서, n 및 m은 0 이상의 정수이다.
예를 들어, 제1 채널열(R1)의 제1 소스 사이드 채널막(S11)과 제2 채널열(R2)의 제1 소스 사이드 채널막(S21)은 중심이 일치되고, 제2 채널열(R2)의 제1 소스 사이드 채널막(S21)과 제1 채널열(R1)의 제2 소스 사이드 채널막(S12)은 중심이 오프셋되고, 제1 채널열(R1)의 제2 소스 사이드 채널막(S12)과 제2 채널열(R2)의 제2 소스 사이드 채널막(S22)은 중심이 오프셋되고, 제2 채널열(R2)의 제2 소스 사이드 채널막(S22)과 제1 채널열(R1)의 제3 소스 사이드 채널막(S13)은 중심이 일치되도록 배열된다.
또한, 제2 채널열(R2)의 제1 드레인 사이드 채널막(D21)과 제3 채널열(R3)의 제1 드레인 사이드 채널막(D31)은 중심이 일치되고, 제3 채널열(R3)의 제1 소스 사이드 채널막(S31)은 제4 채널열(R4)의 제1 소스 사이드 채널막(S41)과 중심이 일치되도록 배열된다.
반도체 장치는 소스 사이드 채널막들(S11~S45)을 감싸면서 교대로 적층된 절연막들 및 소스 사이드 도전막들(11S) 및 드레인 사이드 채널막들(D11~D45)을 감싸면서 교대로 적층된 절연막들 및 드레인 사이드 도전막들(11D)을 더 포함할 수 있다. 또한, 반도체 장치는 파이프 채널막을 감싸는 파이프 게이트를 더 포함할 수 있다.
이와 같은 구조에 따르면, 하나의 소스 사이드 도전막(11S)에 공통으로 연결된 소스 사이드 채널막들(S11~S25, S31~S45)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 3개 단위로 정렬된다. 또한, 하나의 드레인 사이드 도전막(11D)에 공통으로 연결된 드레인 사이드 채널막들(D21~D36)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 3개 단위로 정렬된다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 채널막들(CH)을 포함한다. 각각의 채널열들(R1~R4)에 포함된 채널막들(CH)은 k개 단위로 이격되며 중심이 일치되어 하나의 선 상에 배열된다. 또한, 이웃한 채널열들(R1~R4)은 서로 비중첩되도록 배열된다. 여기서, k는 2 이상의 정수이다.
채널열들(R1~R4) 중에서 제n 채널열과 제n+1 채널열은 소스 사이드 채널막들의 중심이 오프셋되도록 비중첩되어 배열되고, 제n+1 채널열과 제n+2 채널열은 드레인 사이드 채널막들의 중심이 오프셋되도록 비중첩되어 배열된다. 여기서, n은 0 이상의 정수이다.
예를 들어, 제1 채널 열(R1)의 제1 내지 제4 소스 사이드 채널막들(S11~S14)은 2개 단위로 이격되고 중심이 일치되도록 배열된다. 제2 채널 열(R2)의 제1 내지 제6 소스 사이드 채널막들(S21~S26)은 2개 단위로 이격되고 중심이 일치되도록 배열된다. 또한, 제1 채널 열(R1)의 제1 내지 제4 소스 사이드 채널막들(S11~S14)과 제2 채널 열(R2)의 제1 내지 제6 소스 사이드 채널막들(S21~S26)은 중심이 오프셋되어 배열되며, 제1 내지 제4 소스 사이드 채널막들(S11~S14)은 제1 내지 제6 소스 사이드 채널막들(S21~S26)의 사이에 위치된다. 즉, 하나의 단위에 속하는 제1 및 제2 소스 사이드 채널막들(S11, S12)은 제2 소스 사이드 채널막(S22)과 제3 소스 사이드 채널막(S23)의 사이에 위치되고, 하나의 단위에 속하는 제3 및 제4 소스 사이드 채널막들(S13, S14)은 제4 소스 사이드 채널막(S24)과 제5 소스 사이드 채널막(S25)의 사이에 위치될 수 있다.
또한, 제1 채널 열(R1)의 제1 내지 제4 드레인 사이드 채널막들(D11~D14)은 2개 단위로 이격되고 중심이 일치되도록 배열된다. 제2 채널 열(R2)의 제1 내지 제6 드레인 사이드 채널막들(D21~D26)은 2개 단위로 이격되고 중심이 일치되도록 배열된다. 또한, 제1 채널 열(R1)의 제1 내지 제4 드레인 사이드 채널막들(D11~D14)과 제2 채널 열(R2)의 제1 내지 제6 드레인 사이드 채널막들(D21~D26)은 중심이 오프셋되어 배열되며, 제1 내지 제4 드레인 사이드 채널막들(D11~D14)은 제1 내지 제6 드레인 사이드 채널막들(S21~S26)의 사이에 위치된다. 즉, 하나의 단위에 속하는 제1 및 제2 드레인 사이드 채널막들(D11, D12)은 제2 드레인 사이드 채널막(D22)과 제3 드레인 사이드 채널막(D23)의 사이에 위치되고, 하나의 단위에 속하는 제3 및 제4 드레인 사이드 채널막들(D13, D14)은 제4 드레인 사이드 채널막(D24)과 제5 드레인 사이드 채널막(D25)의 사이에 위치될 수 있다.
반도체 장치는 소스 사이드 채널막들(S11~S45)을 감싸면서 교대로 적층된 절연막들 및 소스 사이드 도전막들(11S) 및 드레인 사이드 채널막들(D11~D45)을 감싸면서 교대로 적층된 절연막들 및 드레인 사이드 도전막들(11D)을 더 포함할 수 있다. 또한, 반도체 장치는 파이프 채널막을 감싸는 파이프 게이트를 더 포함할 수 있다.
이와 같은 구조에 따르면, 하나의 소스 사이드 도전막(11S)에 공통으로 연결된 소스 사이드 채널막들(S11~S26, S31~S46)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 2개 단위로 정렬된다. 또한, 하나의 드레인 사이드 도전막(11D)에 공통으로 연결된 드레인 사이드 채널막들(D21~D34)은 중심이 오프셋되면서 제2 방향(Ⅱ-Ⅱ')으로 배열되고, 2개 단위로 정렬된다.
도 5a 내지 도 7a 및 도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃도이고, 각 번호의 b도는 B-B' 단면도이다.
본 실시예에서는 도 2에서 설명한 레이아웃의 반도체 장치를 제조하는 방법에 대해 설명하도록 한다. 그러나, 도 3 및 도 4에서 설명한 레이아웃의 반도체 장치 또한 본 실시예의 제조 방법을 응용하여 제조할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 기판(20) 상에 층간절연막(21)을 형성한 후, 층간절연막(21) 상에 파이프 게이트용 도전막(22)을 형성한다. 이어서, 도전막(22) 내에 트렌치들(T)을 형성한 후, 트렌치들(T) 내에 희생막들(미도시됨)을 형성한다. 이어서, 희생막들이 형성된 도전막(22) 상에 보호막(23)을 더 형성할 수 있다. 예를 들어, 보호막(23)은 도전성 물질막으로 형성된다.
여기서, 트렌치들(T)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 배열되는데, 제2 방향(Ⅱ-Ⅱ')으로 배열된 트렌치들(T)은 하나의 열(R1~R4)을 형성한다. 하나의 열(R1~R4)에 포함된 트렌치들(T)은 중심이 오프셋되어 배열되며, 그 중 일부는 중심이 일치하도록 배열된다. 예를 들어, 하나의 열(R1~R4)에 포함된 트렌치들(T)은 중심이 오프셋되어 배열되고, x개 단위로 정렬될 수 있다.
이어서, 보호막(23) 상에 복수의 제1 물질막들(25) 및 복수의 제2 물질막들(24)을 교대로 형성한다. 여기서, 제1 물질막들(25)은 제2 물질막들(24)에 대한 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(25)은 질화막 등의 희생막으로 형성되고, 제2 물질막들(24)은 산화막 등의 절연막으로 형성될 수 있다. 또는 제1 물질막들(25)은 제1 희생막으로 형성되고, 제2 물질막들(24)은 제2 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(25)은 희생막으로 형성되고, 제2 물질막들(24)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 및 제2 물질막들(25, 24)을 관통하는 복수의 홀들(H)을 형성한다. 홀들(H)은 트렌치(T)와 연결되는 위치에 형성되는데, 예를 들어, 하나의 트렌치(T)에 한 쌍의 홀들(H)이 연결되도록 복수의 홀들(H)을 형성한다.
이어서, 홀들(H)을 통해 노출된 희생막들을 제거한 후, 트렌치(T) 및 홀들(H) 내에 채널막(27)을 형성한다. 여기서, 채널막(27)은 트렌치(T) 내에 위치된 파이프 채널막 및 홀들(H) 내에 위치된 소스 및 드레인 사이드 채널막들을 포함할 수 있다.
일 예로, 트렌치(T) 및 홀들(H) 내에 메모리막(26) 및 채널막(27)을 차례로 형성한다. 여기서, 메모리막(26)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 예를 들어, 데이터 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막 및 나노 닷 중 적어도 하나를 포함한다. 또한, 채널막(27)은 중심 영역이 오픈된 형태로 형성되거나, 중심 영역까지 채워진 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 채널막(27)의 오픈된 중심 영역 내에는 절연막(28)을 형성한다.
다른 예로, 트렌치(T) 및 홀들(H) 내에 게이트 절연막, 채널막 및 상변화 물질막을 차례로 형성한다. 여기서, 상변화 물질막은 중심 영역이 오픈된 형태로 형성되거나, 중심 영역까지 채워진 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 상변화 물질막의 오픈된 중심 영역 내에는 절연막을 형성한다.
도 6a 및 도 6b에 도시된 바와 같이, 복수의 제1 및 제2 물질막들(25, 24)을 관통하는 복수의 슬릿들(SL)을 형성한다. 여기서, 슬릿들(SL)은 하나의 파이프 채널막에 의해 연결된 소스 사이드 채널막과 드레인 사이드 채널막의 사이에 위치된다. 또한, 슬릿들(SL)은 보호막(23)을 식각 정지막으로 이용한 식각 공정에 의해 형성될 수 있다. 이어서, 슬릿들(SL) 내에 노출된 제1 물질막들(25)을 선택적으로 제거하여 리세스 영역들(RC)을 형성한다.
도 7a 및 도 7b에 도시된 바와 같이, 슬릿들(SL)을 통해 리세스 영역들(RC) 내에 도전막들(29)을 형성한다. 이때, 슬릿들(SL)로부터 이격된 영역일수록 필라들(소스 및 드레인 사이드 채널막들) 사이의 간격이 좁기 때문에, 리세스 영역들(RC) 내에 도전막들(29)이 완전히 채워지지 않고, 빈 공간이 형성될 수 있다. 이러한 경우, 빈 공간 내에는 도전막들(29)을 형성하는데 사용한 반응 가스가 잔류되어 주변 막들을 손상시킬 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 하나의 필라 열에 포함된 필라들(소스 및 드레인 사이드 채널막들)을 오프셋하여 배열시키되 일부는 중심이 일치되도록 배열한다. 즉, 오프셋된 필라들(소스 및 드레인 사이드 채널막들)을 k개 단위로 정렬시키므로, 필라들(소스 및 드레인 사이드 채널막들) 사이에 충분한 면적(A)이 확보된다. 따라서, 반응 가스가 잔류되는 것을 방지하여 주변 막들의 손상을 방지할 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 도전막들(29)을 형성하기 전에 메모리막들을 더 형성할 수 있다. 여기서, 추가로 형성된 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 예를 들어, 데이터 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막 및 나노 닷 중 적어도 하나를 포함한다.
또한, 본 도면에는 도시되지 않았으나, 도전막들(29)을 형성하기 전에 베리어막을 더 형성할 수 있다. 여기서, 베리어막은 티타늄 질화막(TiN), 탄탈륨 질화막(Tan) 등을 포함할 수 있다.
한편, 앞서 설명된 제조 방법은 일부 변경될 수 있다. 예를 들어, 제1 물질막(25)이 제1 희생막으로 형성되고, 제2 물질막(24)이 제2 희생막으로 형성될 수 있다. 이러한 경우, 리세스 영역들(RC)을 형성하기 전에, 또는 도전막들(29)을 형성한 후에, 슬릿들(SL) 내에 노출된 제2 물질막들(24)을 제거하여 추가로 리세스 영역들을 형성한다. 이때, 리세스 영역들 내에 노출된 메모리막(26)을 식각하는 공정을 추가로 실시할 수 있다. 이러한 경우, 적층된 메모리 셀들의 데이터 저장막을 상호 분리시켜 데이터 리텐션 특성을 향상시킬 수 있다.
또한, 본 실시예는 필라가 스트레이트 타입을 갖는 경우에도 응용될 수 있다. 이러한 경우, 기판(20) 내에 소스 영역을 형성한다. 또한, 층간절연막(21), 파이프 게이트용 도전막(22), 트렌치(T) 등을 형성하는 공정은 생략한다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하는 필라 열들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열되도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 데이터 저장 용량을 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하는 필라 열들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열되도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량을 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 더욱 증가시키고, 구동 속도를 더욱 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하는 필라 열들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열되도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하는 필라 열들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열되도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 층간절연막
22: 파이프 게이트용 도전막 23: 보호막
24: 제2 물질막 25: 제1 물질막
26: 메모리막 27: 채널막
28: 절연막 29: 도전막

Claims (20)

  1. 복수의 필라 열들을 포함하고, 각각의 상기 필라 열들은 중심이 오프셋되어 일방향으로 배열된 복수의 필라들을 포함하고, 하나의 필라 열에 포함된 복수의 필라들 중 제m 필라와 제m+1 필라는 중심이 일치하도록 배열된 (m은 0 이상의 정수)
    반도체 장치.
  2. 제1항에 있어서,
    상기 하나의 필라 열에 포함된 복수의 필라들 중 연속된 2개 이상의 필라들의 중심이 일치하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 필라들을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 도전막들
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 도전막들은 텅스텐을 포함하는
    반도체 장치.
  5. 제3항에 있어서,
    상기 도전막들은,
    차례로 적층된 적어도 하나의 하부 선택 게이트, 복수의 콘트롤 게이트들 및 적어도 하나의 상부 선택 게이트를 포함하는
    반도체 장치.
  6. 제3항에 있어서,
    상기 도전막들은,
    파이프 게이트, 상기 파이프 게이트 상에 적층된 복수의 콘트롤 게이트들 및 상기 복수의 콘트롤 게이트들 상에 적층된 선택 게이트들을 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    이웃한 상기 필라 열들 사이에 위치된 적어도 하나의 슬릿
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    하나의 상기 필라 열에 포함된 상기 제m+1 필라와 제m+2 필라는 중심이 오프셋되고, 상기 제m+2 필라와 제m+3 필라는 중심이 일치하는
    반도체 장치.
  9. 제1항에 있어서,
    하나의 상기 필라 열에 포함된 상기 제m+1 필라와 제m+2 필라는 중심이 오프셋되고, 상기 제m+2 필라와 제m+3 필라는 중심이 오프셋되고, 상기 제m+3 필라와 제m+4 필라는 중심이 일치된
    반도체 장치.
  10. 복수의 채널 열들을 포함하고, 각각의 상기 채널 열들은 중심이 오프셋되어 일 방향으로 배열된 복수의 채널막들을 포함하고,
    각각의 상기 채널막들은 소스 사이드 채널막, 드레인 사이드 채널막 및 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막을 연결시키는 파이프 채널막을 포함하고,
    제1 채널열의 제1 소스 사이드 채널막과 제2 채널열의 제1 소스 사이드 채널막은 중심이 일치되도록 중첩되어 배열되고, 제2 채널열의 제1 드레인 사이드 채널막과 제3 채널열의 제1 드레인 사이드 채널막은 중심이 일치되도록 중첩되어 배열된
    반도체 장치.
  11. 제10항에 있어서,
    상기 제1 채널열의 소스 사이드 채널막들 및 상기 제2 채널열의 소스 사이드 채널막들을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 소스 사이드 도전막들; 및
    상기 제2 채널열의 드레인 사이드 채널막들 및 상기 제3 채널열의 드레인 사이드 채널막들을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 드레인 사이드 도전막들
    을 더 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 복수의 소스 사이드 도전막들 및 상기 복수의 드레인 사이드 도전막들은 텅스텐을 포함하는
    반도체 장치.
  13. 제10항에 있어서,
    하나의 메모리 블록에 포함된 상기 채널열들의 상기 파이프 채널막들을 감싸는 파이프 게이트
    를 더 포함하는 반도체 장치.
  14. 제10항에 있어서,
    상기 제1 채널열의 제1 소스 사이드 채널막과 상기 제2 채널열의 제1 소스 사이드 채널막은 중심이 일치하고, 상기 제2 채널열의 상기 제1 소스 사이드 채널막과 상기 제1 채널열의 제2 소스 사이드 채널막은 중심이 오프셋된
    반도체 장치.
  15. 제10항에 있어서,
    상기 제1 채널열의 제1 소스 사이드 채널막과 상기 제2 채널열의 제1 소스 사이드 채널막은 중심이 일치하고, 상기 제2 채널열의 제1 소스 사이드 채널막과 상기 제1 채널열의 제2 소스 사이드 채널막은 중심이 오프셋되고, 상기 제1 채널열의 상기 제2 소스 사이드 채널막과 상기 제2 채널열의 제2 소스 사이드 채널막은 중심이 오프셋되고, 상기 제2 채널열의 상기 제2 소스 사이드 채널막과 상기 제1 채널열의 제3 소스 사이드 채널막은 중심이 일치된
    반도체 장치.
  16. 복수의 채널열들을 포함하고, 각각의 상기 채널열들은 k개 단위로 이격되며 중심이 일치하여 일 방향으로 배열된 채널막들을 포함하고, (k는 2 이상의 정수)
    각각의 상기 채널막들은 소스 사이드 채널막, 드레인 사이드 채널막 및 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막을 연결시키는 파이프 채널막을 포함하고,
    제1 채널열의 소스 사이드 채널막들과 제2 채널열의 소스 사이드 채널막들은 중심이 오프셋되고, 제2 채널열의 드레인 사이드 채널막들과 제3 채널열의 드레인 사이드 채널막들은 중심이 오프셋된
    반도체 장치.
  17. 제16항에 있어서,
    상기 제1 채널열의 상기 소스 사이드 채널막들은 상기 제2 채널열의 상기 소스 사이드 채널막들의 사이에 위치된
    반도체 장치.
  18. 제16항에 있어서,
    상기 제1 채널열의 소스 사이드 채널막들 및 상기 제2 채널열의 소스 사이드 채널막들을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 소스 사이드 도전막들; 및
    상기 제2 채널열의 드레인 사이드 채널막들 및 상기 제3 채널열의 드레인 사이드 채널막들을 감싸면서 교대로 적층된 복수의 절연막들 및 복수의 드레인 사이드 도전막들
    을 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 복수의 소스 사이드 도전막들 및 상기 복수의 드레인 사이드 도전막들은 텅스텐을 포함하는
    반도체 장치.
  20. 제18항에 있어서,
    하나의 메모리 블록에 포함된 상기 채널열들의 상기 파이프 채널막들을 감싸는 파이프 게이트
    를 더 포함하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559583B2 (en) 2016-07-20 2020-02-11 Samsung Electronics Co., Ltd. Memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160087145A (ko) * 2015-01-13 2016-07-21 에스케이하이닉스 주식회사 반도체 장치
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102389928B1 (ko) * 2017-06-27 2022-04-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102432379B1 (ko) 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161132A (ja) 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US8614917B2 (en) * 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
KR101773044B1 (ko) 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
US9007836B2 (en) * 2011-01-13 2015-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR102015578B1 (ko) * 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559583B2 (en) 2016-07-20 2020-02-11 Samsung Electronics Co., Ltd. Memory device
US11950420B2 (en) 2016-07-20 2024-04-02 Samsung Electronics Co., Ltd. Memory device

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