KR101834930B1 - 수직 구조의 비휘발성 메모리 소자 - Google Patents

수직 구조의 비휘발성 메모리 소자 Download PDF

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Abstract

수직 구조의 비휘발성 메모리 소자가 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 셀 어레이 영역이 정의된 기판; 셀 어레이 영역의 가장자리에 위치하는 더미 패턴; 및 더미 패턴을 덮으면서 기판 상에 수직으로 적층되고, 더미 패턴 상에서 더미 패턴이 형성된 위치가 나타나도록, 변화하는 적어도 하나의 연장 방향을 가지면서 연장되는 복수의 도전 라인들;을 포함한다.

Description

수직 구조의 비휘발성 메모리 소자{Vertical structure non-volatile memory device}
본 발명의 기술적 사상은 수직 구조의 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는, 측정용 구조물을 포함하는 수직 구조의 비휘발성 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 셀 어레이 영역이 정의된 기판; 상기 셀 어레이 영역의 가장자리에 위치하는 더미 패턴; 및 상기 더미 패턴을 덮으면서 상기 기판 상에 수직으로 적층되고, 상기 더미 패턴 상에서 상기 더미 패턴이 형성된 위치가 나타나도록, 변화하는 적어도 하나의 연장 방향을 가지면서 연장되는 복수의 도전 라인들;을 포함한다.
본 발명의 일부 실시예들에서, 상기 복수의 도전 라인들은 제1 방향을 따라 연장되며, 상기 더미 패턴 상에서 상기 제1 방향 및 상기 기판에 수직한 제2 방향 사이의 소정 방향으로 상기 연장 방향이 변화할 수 있다.
본 발명의 일부 실시예들에서, 상기 도전 라인들은 상기 더미 패턴 상에서 상기 제2 방향을 향하는 굴곡부를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 굴곡부는, 상기 더미 패턴과 중심이 일치하는 함입부를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 패턴은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향으로 연장될 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 패턴은, 상기 기판 내에 형성되며 상기 도전 라인들의 말단부의 위치를 측정하기 위한 기준점이 되는 측정용 트랜치일 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 도전 라인들을 서로 분리하여 적층 구조를 형성하는 절연층을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 패턴은 상기 제1 방향을 따라 상기 셀 어레이 영역 내의 양측 가장자리에 위치할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판에 정의되며, 상기 셀 어레이 영역 외측에 위치하는 연결 영역 및 상기 연결 영역 외측에 위치하는 주변 회로 영역을 더 포함하고, 상기 주변 회로 영역은 셀 어레이를 구동하기 위한 회로들이 배치되고, 상기 연결 영역에서 상기 도전 라인들이 배선 라인에 의해 상기 주변 회로 영역의 회로들과 연결될 수 있다.
본 발명의 일부 실시예들에서, 상기 연결 영역은 하부에 배치된 상기 도전 라인의 말단부가 상부에 배치된 상기 도전 라인의 말단부보다 길게 연장됨으로써 형성된 복수의 단차들을 포함하고, 상기 복수의 단차들은 상기 도전 라인들을 일정한 길이로 노출할 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 단차들에 의해 노출되는 상기 도전 라인 상에 형성되며, 상기 도전 라인을 주변 회로와 연결하기 위한 콘택 플러그를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 패턴을 제1 더미 패턴이라 할 때, 상기 주변 회로 영역과 인접한 상기 연결 영역에, 상기 도전 라인들의 말단부의 위치를 측정하기 위한 기준점인 적어도 하나의 제2 더미 패턴을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 더미 패턴은 상기 주변 회로 영역에 형성된 구조물과 동일한 구조를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 구조물은 트랜치, 게이트 및 저항 소자 중 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 더미 패턴 및 상기 제2 더미 패턴은 전기적으로 고립되어 있을 수 있다.
본 발명의 일부 실시예들에서, 상기 셀 어레이 영역 상에 수직 신장하는 복수의 채널 영역들;을 더 포함하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들이 상기 복수의 채널 영역의 외측벽을 따라서 상기 기판 상으로 수직 신장하여 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 도전 라인은 상기 복수의 메모리 셀들 및 상기 적어도 하나의 선택 트랜지스터의 게이트 라인일 수 있다.
본 발명의 다른 형태에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판; 상기 기판 상에 수직으로 적층되어 일 방향으로 연장되고, 말단부들이 상측에서 하측으로 계단 형태로 형성되는 복수의 도전 라인들; 및 상기 말단부들 부근의 상기 기판에 형성되고, 전기적으로 고립된 적어도 하나의 더미 패턴;을 포함한다.
본 발명의 일부 실시예들에서, 상기 더미 패턴은 상기 복수의 도전 라인들의 연장 방향을 따라, 상기 말단부들의 양 측에 두 개가 위치할 수 있다.
본 발명의 기술적 사상에 의한 수직 구조의 비휘발성 메모리 소자에 따르면,　측정용 구조물들을 이용함으로써 콘택 플러그 형성을 위한 메모리 셀 스트링의 게이트 라인의 끝단의 위치를 정확히 제어할 수 있다. 이에 의해, 신뢰성이 향상된 비휘발성 메모리 소자의 제조가 가능하게 된다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다.
도 5a 내지 도 5i는 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 y 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 x 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다. 도 2에는 수직 채널 구조를 가지는 수직 구조의 낸드 플래시 메모리 소자에 포함된 1 개의 메모리 셀 스트링(11A)의 등가회로도가 예시되어 있다.
도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1에는 스트링 선택 트랜지스터(SST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 스트링 선택 트랜지스터(SST) 대신 비트 라인(BL)과 메모리 셀(MC1 - MCn) 사이에 직렬로 배열된 한 쌍의 트랜지스터로 이루어지는 스트링 선택 트랜지스터(SST1, SST2)가 배열되어 있다. 이 경우, 스트링 선택 트랜지스터(SST1, SST2) 각각의 게이트에는 스트링 선택 라인(SSL)이 공통적으로 연결될 수 있다. 여기서, 스트링 선택 라인(SSL)은 도 1의 제1 스트링 선택 라인(SSL1) 또는 제2 스트링 선택 라인(SSL2)에 대응할 수 있다.
또한, 도 1에는 접지 선택 트랜지스터(GST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 접지 선택 트랜지스터(GST) 대신 복수의 메모리 셀 (MC1 - MCn)과 공통 소스 라인(CSL)과의 사이에 직렬로 배열된 한 쌍의 트랜지스터로 이루어지는 접지 선택 트랜지스터(GST1, GST2)가 배열될 수 있다. 이 경우, 접지 선택 트랜지스터(GST1, GST2) 각각의 게이트에는 접지 선택 라인(GSL)이 공통적으로 연결될 수 있다. 접지 선택 라인(GSL)은 도 1의 제1 접지 선택 라인(GSL1) 또는 제2 접지 선택 라인(GSL2)에 대응할 수 있다.
비트 라인(BL)은 도 1의 비트 라인 (BL1 - BLm)중 어느 하나에 대응할 수 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 평면도이다.
도 3을 참조하면, 비휘발성 메모리 소자(100)는 셀 어레이 영역(C), 연결 영역(D) 및 연결 영역(D) 외측의 주변 회로 영역(미도시)을 포함할 수 있다.
셀 어레이 영역(C)에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트 라인들(190), 게이트 라인들(151-158: 150)이 배치된다. 본 명세서에서, 게이트 라인들(150)은 도전성 물질을 포함하므로 도전 라인으로도 지칭될 수 있다. 게이트 라인들(150)은 x 방향으로 연장될 수 있으며, 비트 라인들(190)은 상기 x 방향에 수직한 y 방향으로 연장될 수 있다. 게이트 라인(150)에는 복수의 채널 영역들(130)이 지그 재그(zig-zag)의 형태로 배치될 수 있으며, 각각의 채널 영역들(130)은 비트 라인들(190)에 전기적으로 연결된다. 연결 영역(D)과 인접한 셀 어레이 영역(C)에는 제1 더미 트랜치(110)가 비트 라인들(190)과 평행하게 연장되어 형성될 수 있다.
연결 영역(D)은 셀 어레이 영역(C)과 상기 주변 회로 영역(미도시) 사이에 배치된다. 연결 영역(D)에는 셀 어레이 영역(C)으로부터 연장된 게이트 라인들(150)이 배치되며, 게이트 라인들(150)이 연장되는 길이는 최하층의 게이트 라인(151)으로부터 최상층의 게이트 라인(158)으로 갈수록 소정 길이(L1)만큼 짧아질 수 있으며, 이에 의해 복수의 단차들이 형성될 수 있다. 게이트 라인들(150)과 상기 주변 회로 영역을 전기적으로 연결하는 배선 구조체가 배치된다. 상기 배선 구조체는 통합 워드 라인들(221-228: 220) 및 콘택 플러그들(201-208: 200)을 포함할 수 있다. 셀 어레이 영역(C)과 면하는 방향의 반대 방향에서, 연결 영역(D)의 가장자리에는 제2 더미 트랜치(210)가 제1 더미 트랜치(110)와 평행하게 연장되어 형성될 수 있다.
상기 주변 회로 영역(미도시)은 연결 영역(D)의 외측에 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들 및 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들 등이 배치될 수 있다.
본 실시예의 비휘발성 메모리 소자(100)는 연결 영역(D)과 인접한 셀 어레이 영역(C) 및/또는 주변 회로 영역과 인접한 연결 영역(D)에 배치되는 하나 이상의 더미 트랜치(110, 210)를 포함한다. 더미 트랜치(110, 210)는 측정을 위하여 형성된 측정용 트랜치이다. 따라서, 서로 다른 길이로 연장되는 게이트 라인(150)의 말단부를 형성할 때, 더미 트랜치(110, 210)를 기준점으로 이용하여 거리를 측정함으로써, 상기 말단부의 정확한 위치 제어가 가능하다. 또한, 게이트 라인(150)이 후속에서 콘택 플러그들(200)과 접촉 불량 없이 연결될 수 있게 된다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이며, 도 3의 절단선 Ⅰ-Ⅰ'에 대응하는 부분이 도시된다.
도 4에서는 도 2의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 4를 참조하면, 비휘발성 메모리 소자(1000)는, 셀 어레이 영역(C) 및 연결 영역(D)을 포함한다.
셀 어레이 영역(C)은 기판(100) 상에 배치된 채널 영역(130) 및 채널 영역(130)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, x 방향으로 배열된 채널 영역(130)의 둘레를 따라 x 방향으로 배열될 수 있다. 도 4에 도시된 바와 같이, 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11 또는 11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
연결 영역(D)과 인접한 셀 어레이 영역(C)의 기판(100)에 제1 더미 트랜치(110)가 위치할 수 있다. 제1 더미 트랜치(110)는 y 방향으로 연장될 수 있다. 제1 더미 트랜치(110)는 게이트 라인들(150)의 말단부 중 적어도 하나로부터 소정 거리, 예컨대 10 ㎛ 이내의 이격 거리를 가질 수 있다. 이는 제1 더미 트랜치(110)를 기준점으로 상기 말단부들의 위치를 측정할 때, 측정을 용이하게 하고 측정의 신뢰성을 향상시키기 위함이다.
제1 더미 트랜치(110) 상에서, 게이트 라인들(150)은 제1 더미 트랜치(110)의 위치를 나타내면서 연장 방향이 국부적으로 변화될 수 있다. 즉, 게이트 라인들(150)의 연장 방향은 x 방향에서 기판(100)을 향하는 z 방향으로 변화할 수 있으며, x 방향 및 z 방향 사이의 소정의 각도로 연장 방향이 변화할 수 있다. 최종적으로, 게이트 라인들(150)의 연장 방향은 다시 x 방향이 되어 게이트 라인들(150)의 말단부까지 연장된다. 제1 더미 트랜치(110)에 의해 제1 더미 트랜치(110)의 상부에 형성되는 게이트 라인들(150) 및 층간 절연층들(161-169: 160)은 제1 더미 트랜치(110)의 상부에 z 방향을 향하는 굴곡부를 형성할 수 있다.
본 실시예에서, 상기 굴곡부는 제1 더미 트랜치(110)를 향해 함입된 곡선 형태로 나타날 수 있다. 이에 의해, 함입부(S)가 최상부의 제8 게이트 라인(158) 및 제9 층간 절연층(169) 상에도 형성된다. 함입부(S)는 제1 더미 트랜치(110)의 중심과 일치하는 위치에 형성될 수 있다. 함입부(S)는 평면상에서 계측 시, 기준점으로서 인식 가능하도록 소정의 깊이를 가지도록 형성될 수 있다.
본 실시예의 제1 더미 트랜치(110)는 게이트 라인(150) 말단부의 위치 측정을 위한 패턴의 하나로 예시되었으며, 트랜치 형태에 한정되지 않는다. 변형된 실시예에서, 기판(100) 상면에 배치되는 더미 패턴이 형성되는 경우, 상기 굴곡부는 기판(100)을 향하는 방향의 반대 방향을 향하는 볼록부(미도시)로 나타날 수 있다.
기둥 형상의 채널 영역(130)이 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(130)은 인접한 채널 영역(130)과 x 방향 및 y 방향으로 이격하여 배치될 수 있으며, x 방향으로 지그 재그의 형태로 배치될 수 있다. 즉, x 방향으로 인접하여 배열되는 채널 영역들(130)은 y 방향으로 오프셋(off-set)되어 배치될 수 있다. 또한, 본 발명은 채널 영역들(130)이 2열로 오프셋되어 배치된 경우를 도시하였으나 이에 한정되지 않으며, 3열 이상으로 오프셋되어 지그 재그 형태로 배치될 수도 있다. 채널 영역(130)은 예를 들어, 환형(annular)으로 형성될 수 있다. 채널 영역(130)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(130)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(130)은 내부에 매립 절연층(170)이 형성될 수 있다.
채널 영역(130)의 y 방향으로의 양 측면에는 절연 영역(미도시)이 형성될 수 있다. 또한, 상기 절연 영역의 하부에는, 불순물 영역들(미도시)이 기판(100)의 주면에 인접하여 x 방향으로 연장되면서 y 방향으로 이격하여 배열될 수 있다. 상기 불순물 영역은 y 방향으로 채널 영역(130) 사이마다 하나씩 배열될 수 있다. 상기 불순물 영역은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 도 1 및 도 2의 공통 소스 라인(CSL)은 도시되지 않은 영역 상에서 상기 불순물 영역과 연결될 수 있다.
도전층(193)이 매립 절연층(170)의 상면을 덮고 채널 영역(130)과 전기적으로 연결되도록 형성될 수 있다. 도전층(193)은 도핑된 폴리 실리콘을 포함할 수 있다. 도전층(193)은 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다.
y 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 도전층(193)을 통해 비트 라인(BL)(도 2 참조)에 공통적으로 연결될 수 있다. 비트 라인(미도시)은 y 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전층(193) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, y 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 상기 불순물 영역(미도시)과 전기적으로 연결될 수 있다.
복수의 게이트 라인들(150)이 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 라인들(150)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트일 수 있다. 게이트 라인들(150)은 x 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 라인(157, 158)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 라인들(153, 154, 155, 156)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 및 도 2 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 라인(151, 152)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 라인들(150)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 라인들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(140)이 채널 영역(130)과 게이트 라인들(150) 사이에 배치될 수 있다. 도 4에는 구체적으로 도시되지 않았으나 게이트 유전막(140)은 채널 영역(130)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
복수의 층간 절연층들(160)이 게이트 라인들(150)의 사이에 배열될 수 있다. 층간 절연층들(160)도 게이트 라인들(150)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(160)의 일 측면은 채널 영역(130) 과 접촉될 수 있다. 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 4에서, 메모리 셀들(MC1, MC2, MC3, MC4)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)의 개수를 각각 적어도 두 개 이상으로 함으로써, 선택 게이트 라인들(151, 152, 157, 158)은 z 방향으로의 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(160) 사이를 채울 수 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
연결 영역(D)은 게이트 라인들(150) 및 층간 절연층들(160)이 연장되는 영역이며, 게이트 라인들(150) 및 층간 절연층들(160)에 의해 형성된 단차들을 포함한다. 상기 단차들은 상부에 놓이는 게이트 라인(150) 및 층간 절연층(160)이 하부에 놓이는 게이트 라인(150) 및 층간 절연층(160)보다 소정 길이(L1)만큼 짧게 연장되어 형성될 수 있다. 상기 단차들에는 통합 워드 라인들(220)(도 3 참조)에 연결하기 위한 콘택 플러그들(200)(도 3 참조)이 형성될 수 있다.
제2 더미 트랜치(210)가 연결 영역(D)의 외측 가장자리에 배치된다. 셀 어레이 영역(C)의 반대 방향에서, 연결 영역(D)은 주변 회로 영역(미도시)에 접하며, 제2 더미 트랜치(210)는 상기 주변 회로 영역에 인접하게 배치될 수 있다. 제2 더미 트랜치(210)는 제1 더미 트랜치(110)보다 깊게 형성될 수 있으나, 이에 한정되지는 않는다. 선택적으로, 제2 더미 트랜치(210)는 연결 영역(D)에 인접한 주변 회로 영역(P)에 형성될 수도 있다. 어느 경우에든, 제2 더미 트랜치(110)는 게이트 라인들(150)의 말단부 즉, 단차들 중 적어도 하나로부터 소정 거리, 예컨대 10 ㎛ 이내의 이격 거리를 가질 수 있다. 이는 제2 더미 트랜치(210)를 기준점으로 상기 말단부들의 위치를 측정할 때, 측정을 용이하게 하고 측정의 신뢰성을 향상시키기 위함이다.
주변 회로 영역(미도시)은 연결 영역(D)의 x 방향을 따른 외측에 배치될 수 있다. 도면에는 도시되지 않았으나, 주변 회로 영역에는 고전압 트랜지스터, 저전압 트랜지스터 및 저항과 같은 소자들이 형성될 수 있다.
본 발명의 실시예에 따르면, 게이트 라인들(150)의 단차를 형성할 때, 제1 더미 트랜치(110) 및 제2 더미 트랜치(210)를 기준점으로 사용하여 단차 형성 거리를 측정할 수 있다. 제1 더미 트랜치(110)에 의해 형성되는 함입부(S)에 가까운 게이트 라인들(150)은 함입부(S)를 기준으로 삼아, 그로부터의 거리(D1)를 측정할 수 있다. 또한, 제2 더미 트랜치(210)에 가까운 게이트 라인들(150)은 제2 더미 트랜치(210)를 기준으로 삼아, 그로부터의 거리(D2)를 측정할 수 있다. 따라서, 게이트 라인들(150)의 말단에서 정확한 위치에 단차를 형성할 수 있게 된다.
도 5a 내지 도 5i는 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 4의 사시도를 y 방향에서 바라본 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 제1 더미 트랜치(110)가 형성된다. 제1 더미 트랜치(110)는 연결 영역(D)에 인접한 셀 어레이 영역(C)에 형성될 수 있다. 제1 더미 트랜치(110)의 깊이, 폭 및 형상은 도면에 도시된 것에 한정되지 않으며, 비휘발성 메모리 소자의 구조에 따라 변형될 수 있다.
제1 더미 트랜치(110)가 형성된 기판(100)에 복수의 층간 희생층들(181-188: 180) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층된다. 층간 희생층들(180)과 층간 절연층들(160)은 도시된 바와 같이 제1 층간 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 제1 더미 트랜치(110)로 인하여, 상부에 적층되는 층간 희생층들(180) 및 층간 절연층들(160)은 제1 더미 트랜치(110)를 향하여 함입되는 형태를 가지며, 제9 층간 절연층(169) 상에 함입부(S)가 형성된다.
층간 희생층들(180)은 층간 절연층들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(180)은, 층간 희생층들(180)을 식각하는 공정에서, 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(160)의 식각 속도에 대한 층간 희생층(180)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 층간 희생층(180)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(160)과 다른 물질일 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연층들(160)의 두께는 모두 동일하지 않을 수 있다. 상기 층간 절연층들(160) 중 최하부의 제1 층간 절연층(161)은 상대적으로 얇은 두께로 형성될 수 있다. 또한, 상기 층간 절연층들(160) 중 최상부의 제9 층간 절연층(169)은 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(160) 및 층간 희생층들(180)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(160) 및 층간 희생층들(180)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
적층된 층간 절연층들(160) 및 층간 희생층들(180) 상에 제1 마스크층(120a)이 형성된다. 제1 마스크층(120a)은 셀 어레이 영역(C)으로부터 연장되는 층간 절연층들(160) 및 층간 희생층들(180)을 연결 영역(D)에서 절단하기 위한 층이다. 제1 마스크층(120a)은 예를 들어, 포토 레지스트를 포함할 수 있다. 선택적으로, 제1 마스크층(120a)은 감광성 물질 및 비감광성 물질의 복합층으로 형성될 수도 있다. 제1 마스크층(120a)은 제2 층간 절연층(162) 및 제1 층간 희생층(181)이 연장되는 위치까지 형성될 수 있다. 또는, 제1 마스크층(120a)은 제1 층간 절연층(161), 제2 층간 절연층(162) 및 제1 층간 희생층(181)이 연장되는 위치까지 형성될 수 있다. 제1 마스크층(120a)의 형성 위치는 제1 더미 트랜치(110)에 의해 형성된 함입부(S)로부터의 거리를 측정함으로써 명확히 할 수 있다.
도 5b를 참조하면, 제1 마스크층(120a)에 의해 노출된 층간 절연층들(160) 및 층간 희생층들(180)을 식각하여 제거하는 공정이 수행된다. 상기 제거 공정은 건식 식각법 또는 습식 식각법을 이용하여 이방성 식각으로 수행할 수 있다. 건식 식각법을 이용하는 경우, 적층된 층간 절연층(160) 및 층간 희생층(180)을 순차적으로 식각하기 위해 복수의 단계들로 제거 공정이 수행될 수 있다.
도 5c를 참조하면, 도 5b의 제1 마스크층(120a)을 트리밍(trimming)하는 공정이 수행될 수 있다. 상기 트리밍 공정은 건식 식각법 또는 습식 식각법을 이용할 수 있다. 상기 트리밍 공정에 의해 제1 마스크층(120a)의 가장자리가 일부 제거되어 축소된 면적을 커버하는 제2 마스크층(120b)이 형성된다. 상기 트리밍 공정에 의해 제1 마스크층(120a)의 높이도 낮아질 수 있다. 제2 마스크층(120b)은 제3 층간 절연층(163) 및 제2 층간 희생층(182)이 연장되는 위치까지 형성될 수 있다. 제2 마스크층(120b)의 형성 위치는 제1 더미 트랜치(110)에 의해 형성된 함입부(S)로부터의 거리를 측정함으로써 명확히 할 수 있다.
도 5d를 참조하면, 도 5c의 제2 마스크층(120b)을 이용하여 도 5b에서와 동일한 방식으로 하부의 층간 절연층들(160) 및 층간 희생층들(180)을 식각하여 제거하는 공정이 수행된다. 상기 제거 공정은 제2 층간 희생층(182)에 대해서까지 수행될 수 있다.
다음으로 도 5c에서와 동일한 방식으로 제2 마스크층(120b)에 대한 트리밍 공정이 수행된다. 이에 의해, 축소된 면적을 커버하는 제3 마스크층(120c)이 형성되며, 제4 층간 절연층(164) 및 제3 층간 희생층(183)이 연장되는 위치까지 형성될 수 있다.
도 5b 내지 도 5d를 참조하여 상술한 방식으로, 층간 절연층들(160) 및 층간 희생층들(180)의 제거 공정 및 제3 마스크층(120c)의 트리밍 공정이 반복적으로 수행될 수 있다. 이에 의해, 최종적으로 도 5e와 같이 단차가 형성된 층간 절연층들(160) 및 층간 희생층들(180)이 형성된다. 상기 트리밍 공정은 정해진 식각 조건에 의해 마스크층들(120a, 120b, 120c)을 일정 길이만큼 제거해내는 공정이다. 따라서, 이미 형성된 마스크층들(120a, 120b, 120c)로부터 반복적으로 일정 길이를 제거해내므로, 단차들이 형성되는 위치가 하부 층의 위치에 따라 상대적으로 결정된다. 따라서, 단차가 형성될 절대적인 위치를 제어하기 어려울 수 있다. 본 발명에 따르면, 각 트리밍 단계에서, 함입부(S)로부터의 거리를 측정하며 공정을 진행할 수 있으므로, 게이트 라인들(150) 말단의 위치를 정확히 제어하여 형성할 수 있다.
도 5e를 참조하면, 단차가 형성된 층간 절연층들(160) 및 층간 희생층들(180) 상에 연결 영역 절연층(175)이 형성될 수 있다. 연결 영역 절연층(175)은 층간 절연층들(160)과 동일한 물질을 포함할 수 있다. 비휘발성 메모리 소자의 일 실시예에 따른 제조 방법에서, 주변 회로 영역(미도시)이 먼저 형성된 후, 셀 어레이 영역(C) 및 연결 영역(D)이 형성될 수 있다. 이 경우, 연결 영역 절연층(175)의 형성 및 평탄화 공정에 의해, 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역의 높이가 동일해질 수 있다.
다음으로, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(180)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 또한, 제1 개구부들(Ta)은 x 방향 및 y 방향(도 4 참조)으로 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(Ta)을 형성하는 단계는 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(180) 상에 제1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연층들(160) 및 층간 희생층들(180)을 이방성 식각하는 단계를 포함할 수 있다. 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 복수의 제1 개구부들(Ta)의 측벽은 기판(100)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(100)의 상부면에 가까울수록, 제1 개구부들(Ta)의 폭은 감소될 수 있다.
제1 개구부(Ta)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 도시되지는 않았으나, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 제1 개구부(Ta) 아래의 기판(100)이 소정의 깊이로 리세스(recess)될 수 있다.
도 5f를 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 채널 영역(130)이 형성될 수 있다. 채널 영역(130)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 일정한 두께, 예컨대, 제1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 제1 개구부들(Ta)의 저면에서 채널 영역(130)은 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다.
다음으로, 제1 개구부(Ta)를 매립 절연층(170)으로 매립할 수 있다. 선택적으로, 매립 절연층(170)을 형성하기 전에, 채널 영역(130)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(130) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 연결 영역 절연층(175)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(170)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(193)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(193)이 형성될 수 있다.
도 5g를 참조하면, 기판(100)을 노출하는 제2 개구부(미도시)를 형성한다. 도면에 도시되지 않았으나, 상기 제2 개구부는 y 방향(도 4 참조)으로 채널 영역들(130)의 사이에 형성될 수 있으며, x 방향으로 연장될 수 있다.
상기 제2 개구부를 통해 노출된 층간 희생층들(180)을 식각 공정에 의해 제거할 수 있다. 층간 희생층들(180)의 제거에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 채널 영역(130)의 일부 측벽들이 노출될 수 있다.
도 5h를 참조하면, 게이트 유전막(140)이 상기 제2 개구부들 및 측면 개구부들(Tl)에 의해 노출되는 채널 영역(130) 및 층간 절연층들(160)을 균일하게 덮도록 형성될 수 있다.
게이트 유전막(140)은 채널 영역(130)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
다음으로, 상기 제2 개구부들 및 측면 개구부들(Tl)을 도전 물질로 매립할 수 있다. 상기 도전 물질 매립 후, 매립된 도전 물질을 일부 식각하여, 제3 개구부(미도시)를 형성할 수 있다. 상기 제3 개구부는 상기 제2 개구부와 동일한 위치에 동일한 형상으로 형성될 수 있다. 이에 의하여, 도 5g의 측면 개구부들(Tl) 내에만 도전 물질이 매립되어 게이트 라인들(150)을 형성할 수 있다. 후에, 상기 제3 개구부는 절연 물질로 매립될 수 있다.
도 5i를 참조하면, 도전층(193) 상에 비트 라인(190)이 형성될 수 있다. 도전층(193)이 비트 라인 콘택 플러그의 역할을 수행할 수 있으며, 선택적으로 별개의 비트 라인 콘택 플러그가 도전층(193) 상에 형성될 수도 있다. 비트 라인(190)은 y 방향(도 4 참조)로 연장될 수 있다.
연결 영역(D)에는 게이트 라인들(150)에 전기적으로 연결되는 콘택 플러그들(200)이 형성된다. 콘택 플러그들(200)은 각각의 게이트 라인들(150)에 접하도록 각각 상이한 깊이로 형성된다. 깊이가 깊을수록, 즉, 콘택 플러그(200)의 저면이 기판(100)의 상부면에 가까울수록, 게이트 라인(150)과의 접촉면에서 콘택 플러그들(200)의 폭이 감소될 수 있다. 콘택 플러그들(200) 상에는 통합 워드 라인들(220)이 형성될 수 있다. 통합 워드 라인들(220)은 비트 라인(190)과 평행한 방향으로 형성될 수 있으며, 동일한 높이에 형성된 인접한 메모리 셀 스트링들의 복수의 게이트 라인들(150)을 함께 연결하는 역할을 수행할 수 있다.
도 6a 내지 도 6c는 본 도 4의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6c는 도 4의 사시도를 y 방향에서 바라본 단면도들로, 주변 회로 영역(P) 및 연결 영역(D)에서의 제조 공정을 설명한다.
도 6a를 참조하면, 기판(100)의 연결 영역(D) 상에 제2 더미 트랜치(210)가 형성되고, 주변 회로 영역(P) 상에 페리(peripheral) 트랜치들(260)이 형성된다.
제2 더미 트랜치(210) 및 페리 트랜치들(260)은 기판(100) 상에 패드층(미도시) 및 마스크층(미도시)을 형성하고, 트랜치들(210, 260)이 형성될 부분을 노출하는 포토레지스트 패턴(미도시)을 형성한 후, 기판(100)을 식각함으로써 형성될 수 있다. 트랜치들(210, 260)은 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성될 수 있다. 트랜치들(210, 260)의 형성 후, 절연 특성의 강화를 위한 이온 주입 공정이 추가적으로 수행될 수 있다.
다음으로, 트랜치들(210, 260)에 절연 물질을 매립할 수 있다. 상기 절연 물질은 CVD 공정에 의해 형성될 수 있다. 상기 절연 물질은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 상기 절연 물질은 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는 상기 절연 물질은 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 하나일 수 있다. 상기 절연 물질의 형성 후, 막질의 고밀도화를 위한 어닐링(annealing) 공정이 추가될 수도 있다.
다음으로, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 매립된 트랜치들(210, 260)은 소자 분리막으로 작용할 수 있으며, 상기 소자 분리막에 의해 기판(100)의 활성 영역이 정의될 수 있다.
본 공정에서, 제2 더미 트랜치(210)는 페리 트랜치들(260)과 동일한 공정에 의해 함께 형성될 수 있다. 따라서, 더미 구조물의 하나의 실시예인 제2 더미 트랜치(210)를 형성하기 위해 별도의 공정을 필요로 하지 않는다. 또한, 페리 트랜치들(260)보다 연결 영역(D)에 가까이 형성될 수 있어, 측정이 용이해지며 측정 오차를 감소시킬 수 있다.
도 6b를 참조하면, 주변 회로 영역(P)의 소자 형성 공정을 수행하기 위해, 연결 영역(D) 및 주변 회로 영역(P)을 향하는 방향과 반대의 방향에서 연결 영역(D)의 일 측에 배치되는 셀 어레이 영역(미도시)에 마스크층(120)을 형성한다.
다음으로, 주변 회로 영역(P)에 예를 들어, 페리 트랜지스터(270)와 같은 소자들을 형성한다. 페리 트랜지스터(270)는 페리 게이트 절연막(272), 페리 게이트 스페이서(274) 및 페리 게이트 전극(276)을 포함할 수 있다. 본 실시예에서, 페리 트랜지스터(270)는 주변 회로 영역(P)에 형성되는 반도체 소자를 나타내기 위한 예시적인 구조물이다. 다음으로, 페리 콘택 플러그(282) 및 배선들(280)을 포함하는 배선 구조체들을 페리 절연층들(290) 사이에 형성한다.
본 실시예에서는, 주변 회로 영역(P)을 먼저 형성한 후, 셀 어레이 영역(미도시) 및 연결 영역(D)의 소자들을 형성하는 공정을 설명하나, 본 발명은 이에 한정되지 않는다. 즉, 트랜치들(210, 260)의 형성 후, 셀 어레이 영역(미도시) 및 연결 영역(D)에 메모리 셀 트랜지스터들을 먼저 형성할 수도 있다.
도 6c를 참조하면, 셀 어레이 영역(미도시) 및 연결 영역(D)의 소자 형성 공정을 수행하기 위해, 주변 회로 영역(P)에 마스크층(미도시)을 형성한다.
다음으로, 도 5a 내지 도 5i를 참조하여 설명한 것과 같이 셀 어레이 영역(미도시) 및 연결 영역(D)에 메모리 셀 스트링들을 형성한다. 특히, 도 5a 내지 도 5d를 참조하여 상술한 트리밍 공정 시, 마스크층들(120a, 120b, 120c)의 형성 위치는 제2 더미 트랜치(210)로부터의 거리를 측정함으로써 명확히 제어할 수 있다. 도 5e를 참조하여 상술한 공정에서는, 셀 어레이 영역, 연결 영역(D) 및 주변 회로 영역(P)에 연결 영역 절연층(175)이 함께 형성될 수 있으며, 평탄화 공정이 수행될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 단면도이다.
도 7에서, 도 4내지 도 5i에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다. 도 7을 참조하면, 비휘발성 메모리 소자(2000a)는 셀 어레이 영역(C)의 반대 방향을 향하는 연결 영역(D)의 일 측에 더미 게이트(230)가 배치된다. 더미 게이트(230)는 예를 들어, 게이트 절연막(232), 게이트 스페이서(234) 및 게이트 게이트 전극(236)을 포함할 수 있다. 또한, 더미 게이트(230)는 거리 측정을 위한 목적으로 형성되므로, 전기적으로 고립되도록 형성될 수 있다.
비휘발성 메모리 소자(2000a)는 도 6a 내지 도 6c를 참조하여 설명한 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역(P)의 제조 방법과 유사한 공정에 의해 형성될 수 있다. 즉, 도 6a 내지 도 6c의 제2 더미 트랜치(210) 대신 더미 게이트(230)를 페리 트랜지스터(270)와 함께 형성할 수 있다. 이 경우, 도 6b를 참조하여 설명한 주변 회로 영역(P) 형성 시, 연결 영역(D)에 형성되는 마스크층(120)은 더미 게이트(230)가 형성되는 영역이 소정 길이(L2)로 더 노출되도록 형성된다.
본 실시예에 따르면, 더미 게이트(230)를 연결 영역(D)의 외측 가장자리에 형성함으로써, 게이트 라인들(150) 말단의 단차 형성 시에 위치 측정의 기준점으로 사용할 수 있다. 더미 구조물의 하나의 실시예인 더미 게이트(230)를 형성하기 위해 별도의 공정을 필요로 하지 않는다. 또한, 주변 회로 영역의 소자들보다 연결 영역(D)에 가까이 형성될 수 있어, 측정이 용이하며 측정 오차를 감소시킬 수 있다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 단면도이다.
도 8에서, 도 4내지 도 5i에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다. 도 8을 참조하면, 비휘발성 메모리 소자(2000b)는 셀 어레이 영역(C)의 반대 방향을 향하는 연결 영역(D)의 일 측에 더미 저항(240)이 배치된다. 더미 저항(240)은 예를 들어, 폴리 실리콘 또는 금속을 포함할 수 있다.
더미 저항(240)은 주변 회로 영역(미도시)의 저항 구조물 형성 시에 동일한 구조로 함께 형성될 수 있다. 비휘발성 메모리 소자(2000b)는 도 6a 내지 도 6c를 참조하여 설명한 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역(P)의 제조 방법과 유사한 공정에 의해 형성될 수 있다. 즉, 제2 더미 트랜치(210) 대신 더미 저항(240)을 주변 회로 영역(P)의 저항(미도시)과 함께 형성할 수 있다. 이 경우, 도 6b를 참조하여 설명한 주변 회로 영역(P) 형성 시, 및 연결 영역(D)에 형성되는 마스크층(120)은 더미 저항(240)이 형성되는 영역이 소정 길이(L2)로 더 노출되도록 형성된다.
본 실시예에 따르면, 더미 저항(240)을 연결 영역(D)의 외측 가장자리에 형성함으로써, 게이트 라인들(150) 말단의 단차 형성 시에 위치 측정의 기준점으로 사용할 수 있다. 더미 구조물의 하나의 실시예인 더미 저항(240)은 주변 회로 영역의 저항들과 함께 형성될 수 있으므로, 별도의 공정을 필요로 하지 않는다. 또한, 주변 회로 영역의 소자들보다 연결 영역(D)에 가까이 형성될 수 있어, 측정이 용이하며 측정 오차를 감소시킬 수 있다.
도 9는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이며, 도 3의 절단선 Ⅰ-Ⅰ'에 대응하는 부분이 도시된다.
도 9에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 9를 참조하면, 비휘발성 메모리 소자(3000)는, 셀 어레이 영역(C) 및 연결 영역(D)을 포함한다.
셀 어레이 영역(C)은 기판(300) 상에 배치된 채널 영역(330) 및 채널 영역(330)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, x 방향으로 배열된 채널 영역(330)의 둘레를 따라 x 방향으로 배열될 수 있다. 도 9에 도시된 바와 같이, 채널 영역(330)의 측면을 따라 기판(300)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11 또는 11A)은 하나의 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 하나의 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
기판(300)은 x 방향과 y 방향으로 연장되는 주면을 가질 수 있다. 기판(300)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 기판(300)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
연결 영역(D)과 인접한 셀 어레이 영역(C)의 기판(300)에 제1 더미 트랜치(310)가 위치할 수 있다. 제1 더미 트랜치(310)는 y 방향으로 연장될 수 있다. 제1 더미 트랜치(310)는 게이트 라인들(351-356: 350)의 말단부 중 적어도 하나로부터 소정 거리, 예컨대 10 ㎛ 이내의 이격 거리를 가질 수 있다. 제1 더미 트랜치(310) 상에서, 게이트 라인들(350)은 제1 더미 트랜치(310)의 형태에 의해 그 연장 방향이 변화할 수 있다. 즉, 게이트 라인들(350)의 연장 방향은 x 방향에서 기판(300)을 향하는 z 방향으로 변화할 수 있으며 다시 x 방향으로 변화할 수 있다. 또한, 게이트 라인들(350)의 연장 방향은 x 방향 및 z 방향 사이의 소정의 각도로 변화할 수도 있다. 제1 더미 트랜치(310)에 의해 제1 더미 트랜치(310)의 상부에 형성되는 게이트 라인들(350) 및 층간 절연층들(361-367: 360)은 제1 더미 트랜치(310)의 상부에 z 방향을 향하는 굴곡부를 형성할 수 있다.
본 실시예에서, 상기 굴곡부는 제1 더미 트랜치(310)를 향해 함입된 곡선 형태로 나타날 수 있다. 이에 의해, 함입부(S)가 최상부의 제6 게이트 라인(356) 및 제7 층간 절연층(367) 상에 형성된다. 함입부(S)는 제1 더미 트랜치(310)의 중심과 일치하는 위치에 형성될 수 있다. 함입부(S)는 평면상에서 계측 시, 기준점으로서 인식 가능하도록 소정의 깊이를 가지도록 형성될 수 있다.
기둥 형상의 채널 영역(330)이 기판(300)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(330)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, x 방향으로 지그 재그의 형태로 배치될 수 있다. 채널 영역(330)은 예를 들어, 환형으로 형성될 수 있다. 채널 영역(330)은 저면에서 기판(300)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(330)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(330)은 내부에 매립 절연층(370)이 형성될 수 있다.
y 방향으로 배열된 스트링 선택 트랜지스터(SST)는 도전층(393)을 통해 비트 라인(BL)(도 2 참조)에 공통적으로 연결될 수 있다. 비트 라인(미도시)은 y 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전층(393) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, y 방향으로 배열된 접지 선택 트랜지스터(GST)는 각각 이들에 인접한 불순물 영역(미도시)에 전기적으로 연결될 수 있다.
복수의 게이트 라인들(150)이 채널 영역(330)의 측면을 따라 기판(300)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 라인들(350)은 각각 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)의 게이트일 수 있다. 게이트 라인들(350)은 x 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 라인(356)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 라인들(352, 353, 354, 355)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 및 도 2 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 라인(351)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 라인들(350)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 라인들(350)은 확산 방지막(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(340)이 채널 영역(330)과 게이트 라인들(350) 사이에 배치될 수 있다. 도 9에 구체적으로 도시되지 않았으나 게이트 유전막(340)은 채널 영역(330)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
복수의 층간 절연층들(360)이 게이트 라인들(350)의 사이에 배열될 수 있다. 층간 절연층들(360)도 게이트 라인들(350)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(360)의 일 측면은 채널 영역(330) 과 접촉될 수 있다. 층간 절연층들(360)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
연결 영역(D)은 게이트 라인들(350) 및 층간 절연층들(360)이 연장되어 위치하며, 게이트 라인들(350) 및 층간 절연층들(360)이 형성하는 단차들을 포함한다. 상기 단차들은 상부에 놓이는 게이트 라인(350) 및 층간 절연층(360)이 하부에 놓이는 게이트 라인(350) 및 층간 절연층(360)보다 소정 길이(L4)만큼 짧게 연장되어 형성될 수 있다. 상기 단차들에는 통합 워드 라인들(220)(도 3 참조)에 연결하기 위한 콘택 플러그들(200)(도 3 참조)이 형성될 수 있다.
제2 더미 트랜치(410)가 연결 영역(D)의 외측 가장자리에 배치된다. 셀 어레이 영역(C) 반대 방향에서, 연결 영역(D)은 주변 회로 영역(미도시)에 접하며, 제2 더미 트랜치(410)는 상기 주변 회로 영역에 인접하게 배치될 수 있다. 제2 더미 트랜치(410)는 제1 더미 트랜치(310)보다 깊게 형성될 수 있으나, 이에 한정되지는 않는다. 선택적으로, 제2 더미 트랜치(410)는 연결 영역(D)에 인접한 주변 회로 영역(P)에 형성될 수도 있다. 어느 경우에든, 제2 더미 트랜치(410)는 게이트 라인들(350)의 말단부 즉, 단차들 중 적어도 하나로부터 소정 거리, 예컨대 10 ㎛ 이내의 이격 거리를 가질 수 있다.
주변 회로 영역(미도시)은 연결 영역(D)의 x 방향을 따른 외측에 배치될 수 있다. 도면에는 도시되지 않았으나, 주변 회로 영역에는 고전압 트랜지스터, 저전압 트랜지스터 및 저항과 같은 소자들이 형성될 수 있다.
본 발명의 실시예에 따르면, 게이트 라인들(350)의 단차를 형성할 때, 제1 더미 트랜치(310) 및 제2 더미 트랜치(410)를 기준점으로 사용하여 단차 형성 거리를 측정할 수 있다. 제1 더미 트랜치(310)에 의해 형성되는 함입부(S)에 가까운 게이트 라인들(350)은 제1 더미 트랜치(310)를 기준으로 삼아, 그로부터의 거리(D3)를 측정할 수 있다. 또한, 제2 더미 트랜치(410)에 가까운 게이트 라인들(350)은 제2 더미 트랜치(410)를 기준으로 삼아, 그로부터의 거리(D4)를 측정할 수 있다. 따라서, 게이트 라인들(350)의 말단에서 단차를 정확히 형성할 수 있게 된다.
도 10는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 본 발명의 제1 실시예 내지 제4 실시예에 따른 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200, 300: 기판 110: 제1 더미 트랜치
120: 마스크층 130: 채널 영역
140: 게이트 유전막 142: 터널링 절연층
144: 전하 저장층 146: 블록킹 절연층
150: 게이트 라인 160: 층간 절연층
170: 매립 절연층 175: 연결 영역 절연층
180: 층간 희생층 190: 비트라인
193: 도전층 200: 콘택 플러그
210: 제2 더미 트랜치 220: 통합 워드 라인
230: 더미 게이트 240: 더미 저항
260: 페리 트랜치 270: 페리 트랜지스터

Claims (10)

  1. 셀 어레이 영역이 정의된 기판;
    상기 셀 어레이 영역의 가장자리에 위치하는 더미 패턴; 및
    상기 더미 패턴을 덮으면서 상기 기판 상에 수직으로 적층되고, 상기 더미 패턴 상에서 상기 더미 패턴이 형성된 위치가 나타나도록, 변화하는 적어도 하나의 연장 방향을 가지면서 연장되는 복수의 도전 라인들;을 포함하되,
    상기 복수의 도전 라인들은 제1 방향을 따라 연장되며, 상기 더미 패턴 상에서 상기 제1 방향 및 상기 기판에 수직한 제2 방향 사이의 소정 방향으로 상기 연장 방향이 변화하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 도전 라인들은 상기 더미 패턴 상에서 상기 제2 방향을 향하는 굴곡부를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 더미 패턴은, 상기 기판 내에 형성되며 상기 도전 라인들의 말단부의 위치를 측정하기 위한 기준점이 되는 측정용 트랜치인 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 기판에 정의되며, 상기 셀 어레이 영역 외측에 위치하는 연결 영역 및 상기 연결 영역 외측에 위치하는 주변 회로 영역을 더 포함하고,
    상기 주변 회로 영역은 셀 어레이를 구동하기 위한 회로들이 배치되고, 상기 연결 영역에서 상기 도전 라인들이 배선 라인에 의해 상기 주변 회로 영역의 회로들과 연결되며, 상기 연결 영역은 하부에 배치된 상기 도전 라인의 말단부가 상부에 배치된 상기 도전 라인의 말단부보다 길게 연장됨으로써 상기 도전 라인들을 일정한 길이로 노출하는 복수의 단차들을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 제5 항에 있어서,
    상기 복수의 단차들에 의해 노출되는 상기 도전 라인 상에 형성되며, 상기 도전 라인을 주변 회로와 연결하기 위한 콘택 플러그를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 제5 항에 있어서,
    상기 더미 패턴을 제1 더미 패턴이라 할 때, 상기 주변 회로 영역과 인접한 상기 연결 영역에, 상기 도전 라인들의 말단부의 위치를 측정하기 위한 기준점인 적어도 하나의 제2 더미 패턴을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 제7 항에 있어서,
    상기 제2 더미 패턴은 상기 주변 회로 영역에 형성된 구조물과 동일한 구조를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 제7 항에 있어서,
    상기 제1 더미 패턴 및 상기 제2 더미 패턴은 전기적으로 고립되어 있는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  10. 제1 항에 있어서,
    상기 셀 어레이 영역 상에 수직 신장하는 복수의 채널 영역들;을 더 포함하고,
    복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들이 상기 복수의 채널 영역의 외측벽을 따라서 상기 기판 상으로 수직 신장하여 배치되고, 상기 복수의 도전 라인은 상기 복수의 메모리 셀들 및 상기 적어도 하나의 선택 트랜지스터의 게이트 라인인 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
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