KR101936393B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치되는 제1 및 제2 라인 패턴부들과, 제1 및 제2 라인 패턴부들의 단부들로부터 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제3 및 제4 라인 패턴부들과, 제1 라인 패턴부들로부터 제1 거리의 제3 라인 패턴부들에 각각 형성된 제1 콘택 패드부들, 및 제2 라인 패턴부들로부터 제1 거리와 다른 제2 거리의 제4 라인 패턴부들에 각각 형성된 제2 콘택 패드부들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 피식각 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치가 미세화, 고집적화됨에 따라 한정된 영역 내에 보다 많은 패턴을 형성하기 위해서는 패턴의 라인 폭 및 스페이스 폭을 감소시킬 필요가 있다. 종래에는 주로 포토리소그래피 공정에 의해 패턴을 형성하였으나, 포토리소그래피는 해상도의 한계에 따라 패턴의 라인 폭 및 스페이스 폭을 감소시키는데 한계가 있다.
따라서, 포토리소그래피 공정의 해상 한계 이상의 미세한 폭을 가지는 미세 패턴을 형성하기 위해, 패턴을 이중으로 중첩시켜 미세 패턴을 형성하는 더블 패터닝 기술(Double patterning Technology) 및 스페이서를 이용하여 미세 패턴을 형성하는 스페이서 패터닝 기술(Spacer Patterning Technology)이 제안되었다.
한편, 반도체 장치는 복수의 금속배선들 및 복수의 금속배선들에 연결된 복수의 콘택 패드들을 포함한다. 따라서, 좁은 면적에 복수의 금속배선들 및 복수의 콘택 패드들을 효율적으로 배치시키기 위한 레이아웃이 요구된다.
본 발명의 실시예는 복수의 미세 패턴들과 콘택 패드들을 효율적으로 배치할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 제1 방향으로 연장되는 제1 라인 패턴부와, 제1 라인 패턴부의 단부에서 제1 방향과 교차하는 제2 방향으로 연장되는 제3 라인 패턴부와, 제1 라인 패턴부의 단부로부터 제1 거리의 제3 라인 패턴부에 형성된 제1 콘택 패드부를 포함하는 제1 피식각 패턴, 및 제1 방향으로 연장되고 제1 라인 패턴부보다 더 긴 제2 라인 패턴부와, 제2 라인 패턴부의 단부에서 제2 방향으로 연장되는 제4 라인 패턴부와, 제2 라인 패턴부의 단부로부터 제1 거리와 다른 제2 거리의 제4 라인 패턴부에 형성된 제2 콘택 패드부를 포함하는 제2 피식각 패턴을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치되는 제1 및 제2 라인 패턴부들과, 제1 및 제2 라인 패턴부들의 단부들로부터 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제3 및 제4 라인 패턴부들과, 제1 라인 패턴부들로부터 제1 거리의 제3 라인 패턴부들에 각각 형성된 제1 콘택 패드부들, 및 제2 라인 패턴부들로부터 제1 거리와 다른 제2 거리의 제4 라인 패턴부들에 각각 형성된 제2 콘택 패드부들을 포함한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 피식각층을 형성하는 단계와, 피식각층 상에 평행하게 배치된 제1 방향의 라인 패턴부들과 제1 방향의 라인 패턴부들의 단부들로부터 각각 평행하게 연장되는 제2 방향의 라인 패턴부들과 제1 방향의 라인 패턴부들의 단부들로부터 서로 다른 거리의 제2 방향의 라인 패턴부들에 교대로 배치되는 콘택 패드부들을 포함하는 제1 하드 마스크 패턴을 형성하는 단계, 및 제1 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정으로 피식각층을 식각하여 피식각 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예는 피시각 패턴들의 형태나 배치를 조절하여 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 1을 참조하면, 다수의 증착 공정들 및 식각 공정들을 통해 피식각 패턴들(10A1~10An)을 포함하는 제1 피식각 패턴 그룹(G1)이 형성된다. 제1 피식각 패턴 그룹(G1)과 대칭되도록 제2 피식각 패턴 그룹(G2)이 함께 형성될 수 있다.
피식각 패턴들(10A1~10An)은 전도성 라인으로 사용하기 위해 형성될 수 있다. 특히, NAND 플래시 메모리 장치에서는 피식각 패턴들(10A1~10An)이 워드라인들과 연결되는 배선들로 사용될 수 있으며, 피식각 패턴들(10A1~10An)이 워드라인들이 될 수도 있다.
제1 피식각 패턴(10A1)은 제1 방향(또는 X방향)으로 연장되는 제1 라인 패턴부(10X1)와, 제1 라인 패턴부(10X1)의 단부에서 제1 방향과 교차하는 제2 방향(또는 Y방향)으로 연장되는 제3 라인 패턴부(10Y1)와, 제1 라인 패턴부(10X1)의 단부(즉, 제1 및 제3 라인 패턴부들의 연결부)로부터 제1 거리(D1)의 제3 라인 패턴부(10Y1)에 형성된 제1 콘택 패드부(10C1)를 포함한다.
이에 인접한 제2 피식각 패턴(10A2)은 제1 방향으로 연장되고 제1 라인 패턴부(10X1)보다 더 긴 제2 라인 패턴부(10X2)와, 제2 라인 패턴부(10Y1)의 단부에서 제2 방향으로 연장되는 제4 라인 패턴부(10Y2)와, 제2 라인 패턴부(10X2)의 단부(즉, 제2 및 제4 라인 패턴부들의 연결부)로부터 제1 거리(D1)의 제4 라인 패턴부(10Y2)에 형성된 제2 콘택 패드부(10C2)를 포함한다.
제3 라인 패턴부(10Y1) 및 제4 라인 패턴부(10Y2)는 단부가 서로 연결된 상태로 형성된 후에 일부분이 식각 공정에 의해 제거됨으로써 서로 분리된다. 이 때문에, 둘중 하나의 라인 패턴부(예, 10Y2)의 단부에는 제1 방향으로 연장되는 또 다른 라인 패턴부(10X')가 잔류될 수 있다.
여기서, 제1 및 제2 피식각 패턴들(10A1, 10A2)이 하나의 쌍을 이루고, 여러 쌍의 피식각 패턴들이 형성된다. 이를 위해, 라인 패턴부들(10X1~10Xn)은 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치된다. 라인 패턴부들(10Y1~10Yn)은 라인 패턴부들(10X1~10Xn)의 단부들로부터 제2 방향으로 각각 연장된다. 콘택 패드부들(10C1~10Cn)은 라인 패턴부들(10X1~10Xn)의 단부들로부터 제1 거리(D1)의 라인 패턴부들(10Y1~10Yn)에 형성된다. 즉, 라인 패턴부들(10X1)의 단부들로부터 제1 거리(D1)에 해당하는 부분의 라인 패턴부들(10Y1~10Yn)이 더 두껍게 형성되며, 이 부분이 콘택 패드부(10C1)가 된다. 콘택 패드부들(10C1~10Cn)의 길이(L1)는 모두 같다. 제1 거리(D1)와 제1 길이(L1)는 디자인 룰에 따라 달라질 수 있다.
여기서, 홀수번째에 위치하는 제1 방향의 라인 패턴부들을 제1 라인 패턴부들이라 정의하고, 짝수번째에 위치하는 제1 방향의 라인 패턴부들을 제2 라인 패턴부들이라 정의하고, 홀수번째에 위치하는 제2 방향의 라인 패턴부들을 제3 라인 패턴부들이라 정의하고, 짝수번째에 위치하는 제2 방향의 라인 패턴부들을 제4 라인 패턴부들이라 정의하고, 제3 라인 패턴부들에 형성된 콘택 패드들을 제1 콘택 패드들이라 정의하고, 제4 라인 패턴부들에 형성된 콘택 패드들을 제2 콘택 패드들이라 정의하기로 한다.
각각의 라인 패턴부들(10X1~10Xn)의 길이는 제2 방향으로 배치되는 순서에 따라 점점 길어진다. 이 때문에 제1 방향의 라인 패턴들(10X1~10Xn)의 단부들은 대각선 방향(XY 방향)으로 배열된다. 따라서, 콘택 패드들(10C1~10Cn)도 대각선 방향으로 배열된다.
한편, 콘택 패드들(10C1~10Cn) 상에는 콘택 플러그들이 형성될 수 있는데, 콘택 패드들(10C1~10Cn)이나 콘택 플러그들이 서로 연결되지 않도록 하기 위해서는 콘택 패드들(10C1~10Cn)이 최소한의 간격(D1')을 유지해야 한다. 이 때문에, 제2 방향의 라인 패턴들(10Y1~10Yn)의 간격도 넓어지게 된다. 그 결과, 집적도를 높이는데 어려움이 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 2를 참조하면, 도 1에 도시된 라인 패턴부들과 동일하게 라인 패턴부들(220X1, 220X2, 220Y1, 220Y2)이 형성된다. 즉, 제1 및 제2 라인 패턴부들(220X1, 220X2)을 포함하는 제1 방향(또는 X방향)의 라인 패턴부들은 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치된다. 제3 및 제4 라인 패턴부들(220Y1, 220Y2)을 포함하는 제2 방향(또는 Y방향)의 라인 패턴부들은 제1 방향의 라인 패턴부들(220X1, 220X2)의 단부들로부터 제2 방향으로 각각 연장된다. 다만, 제2 방향의 라인 패턴부들(220Y1, 220Y2)의 단부들이 동일선 상에 정렬된다.
특히, 제1 및 제2 콘택 패드부들(220PC1, 220PC2)을 포함하는 콘택 패드부들은 집적도를 높이기 위하여 제2 방향의 라인 패턴부들(220Y1, 220Y2)에 지그재그 배열로 배열된다. 콘택 패드들(220PC1, 220PC2)의 배열에 대해 구체적으로 설명하면 다음과 같다.
제1 콘택 패드부(220PC1)는 제1 라인 패턴부들(220X1)로부터 제1 거리(D1)의 제3 라인 패턴부들(220Y1)에 각각 형성된다. 이로써, 제1 라인 패턴부(220X1), 제3 라인 패턴부(220Y1) 및 제1 콘택 패드부(220PC1)를 포함하는 제1 피식각 패턴(220P)이 형성된다.
제2 콘택 패드부(220PC2)는 제2 라인 패턴부들(220X2)로부터 제1 거리(D1)보다 먼 제2 거리(D3)의 제4 라인 패턴부들(220Y2)에 각각 형성된다. 이로써, 제2 라인 패턴부(220X2), 제4 라인 패턴부(220Y2) 및 제2 콘택 패드부(220PC2)를 포함하는 제2 피식각 패턴이 형성된다.
상기에서, 제1 거리(D1)는 제1 콘택 패드부(220PC1)의 제1 길이(L1)와 동일할 수 있다. 제1 콘택 패드부(220PC1)와 제2 콘택 패드부(220PC2) 사이의 제2 방향의 거리(D2)는 제1 거리(D1)와 동일할 수 있다. 제1 콘택 패드부(220PC1)와 제2 콘택 패드부(220PC2) 사이의 제2 방향의 거리(D2)는 제1 콘택 패드부(220PC1)의 제1 길이(L1)와 동일할 수도 있다.
본 실시예에서 콘택 패드부들(220PC1, 220PC2)의 측면들이 서로 마주보지 않도록 지그재그 형태로 배열함으로써, 제1 콘택 패드부(220PC1)와 제2 콘택 패드부(220PC2)의 마주보는 측면들이 동일 선상(S1)에 위치하도록 제3 및 제4 라인 패턴부들(220Y1, 220Y2)의 간격(D4)을 좁힐 수 있다. 따라서, 소자의 집적도를 높일 수 있다.
한편, 콘택 패드부들(220PC1, 220PC2)을 지그재그 형태로 배열하더라도 정렬 오차에 대한 마진은 개선되지 않으며, 일부 영역에서 보이드가 발생될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 미세 패턴들을 설명하기 위한 평면도이다.
도 3을 참조하면, 제1 방향의 라인 패턴부들(220X1, 220X2)과 제2 방향의 라인 패턴부들(220Y1, 220Y2) 및 제1 콘택 패드부들(220PC1)은 도 2에서 도시된 제1 방향의 라인 패턴부들(220X1, 220X2)과 제2 방향의 라인 패턴부들(220Y1, 220Y2) 및 제1 콘택 패드부들(220PC1)과 동일한 형태로 형성된다.
다만, 제2 콘택 패드부들(220PC2)의 길이(L2)가 제1 콘택 패드부들(220PC1)의 길이(L1)보다 길어진다. 또한, 제2 콘택 패드부들(220PC2) 중에서도 가장 짧은 제2 콘택 패드부(220PC2)부터 가장 긴 제2 콘택 패드부(220PC2)가 제1 방향으로 순차적으로 배열된다. 이 때문에, 제3 라인 패턴부(220Y1)의 일측에 위치하는 제1 콘택 패드부(220PC1)의 길이와 타측에 위치하는 제2 콘택 패드부(220PC2)의 길이가 상이하다. 이는, 모든 제2 콘택 패드부들(220PC2)이 제2 라인 패턴부들(220X2)의 단부들로부터 동일한 거리(D3)의 제4 라인 패턴부들(220Y2)부터 제4 라인 패턴부들(220Y2)의 단부들까지를 제2 콘택 패드부들(220PC2)로 사용하기 때문이다. 이로 인해, 제2 콘택 패드부들(220PC2)의 단부가 제3 라인 패턴부들(220Y1)의 단부들과 동일 선상에 위치한다.
이렇게, 제2 콘택 패드부들(220PC2)의 길이를 늘림으로써, 정렬 마진을 확보하고 후속 공정의 안정성(예, 보이드 방지 등등)을 확보할 수 있다.
이하, 도 3에 도시된 반도체 장치의 제조 방법을 설명하기로 한다. 특히, 공정의 신뢰성과 재현성을 확보하기 위하여 서로 대칭되는 위치의 콘택 패드부들이 서로 연결되도록 형성한 후 식각 공정을 통해 콘택 패드부들을 분리시킨다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 5a를 참조하면, 반도체 기판(210) 상에 배선으로 사용하기 위한 폴리실리콘막, 금속막 또는 구리막과 같이 배선으로 사용하기 위한 피식각층(220)이나 게이트 라인을 형성하기 위해 다수의 막들이 적층된 피식각층(220)을 형성한다. 피식각층(220) 상에는 제1 및 제2 하드 마스크막(230, 240)을 순차적으로 형성하고, 제2 하드 마스크막(240) 상에 제3 하드 마스크막의 증착 공정 및 패터닝 공정을 통해 제3 하드 마스크 패턴들(250P)을 형성한다. 제1 및 제2 하드 마스크막(230, 240)과 제3 하드 마스크 패턴들(250P)은 동일한 식각 용액에 의해 함께 식각되지 않도록 식각 특성이 다른 물질들로 형성하는 것이 바람직하다.
여기서, 제3 하드 마스크 패턴들(250P)은 평행하게 배치된 제1 방향의 제1 라인 보조 패턴부들(250XA, 250XB)과 한쌍의 제1 방향의 제1 라인 보조 패턴부들(250XA, 250XB)의 일측 단부들을 연결하는 제2 방향의 제2 라인 보조 패턴부들(250Y)을 포함한다. 또한, 제3 하드 마스크 패턴들(250P)은 제1 방향의 제1 라인 보조 패턴부들(250XA, 250XB)의 일측 단부들로부터 제2 방향으로 연장되는 제1 연장 보조 패턴들(250ZA, 250ZB)을 더 포함할 수 있다. 여기서, 제1 연장 보조 패턴들(250ZA, 250ZB)은 제1 방향의 제1 라인 보조 패턴부들(250XA, 250XB)의 일측 단부들로부터 주변 소자들(예, 셀 게이트들이 형성된 메모리 어레이)까지 연장될 수 있다.
한편, 제2 라인 보조 패턴부들(250Y)은 다른 패턴부들(250XA, 250XB, 250ZA, 250ZY)보다 넓은 폭으로 형성된다. 참고로, 패턴부들(250XA, 250XB, 250Y, 250ZA, 250ZY)의 간격 및 폭은 후속 공정에서 형성되는 스페이서들의 폭과 간격을 결정하게 되므로, 이를 고려하여 패턴부들(250XA, 250XB, 250Y, 250ZA, 250ZY)의 간격 및 폭을 결정하는 것이 바람직하다.
다수의 제3 하드 마스크 패턴들(250P)은 큰 사이즈의 제3하드 마스크 패턴이 작은 사이즈의 제3 하드 마스크 패턴을 둘러싸는 형태로 배치된다.
도 4b 및 도 5b를 참조하면, 제3 하드 마스크 패턴(250P)의 측벽을 둘러싸는 스페이서(260)를 형성한다. 제3 하드 마스크 패턴(250P)의 측벽에 형성되는 스페이서(260)의 두께에 따라 스페이서들(260) 사이의 간격이 결정되므로, 이를 고려하여 스페이서(260)의 두께를 조절하는 것이 바람직하다.
도 4c 및 도 5c를 참조하면, 제3 하드 마스크 패턴(250P)을 제거한다. 그리고, 스페이서(260)를 식각 마스크로 사용하는 식각 공정으로 제2 하드 마스크막(240)을 식각하여 제2 하드 마스크 패턴(240P)을 형성한다. 즉, 제2 하드 마스크 패턴(240P)의 형태는 스페이서(260)의 형태에 따라 결정된다.
제2 하드 마스크 패턴(240P)의 형태도 제3 하드 마스크 패턴(250P)의 형태와 유사하다. 즉, 제2 하드 마스크 패턴들(240P)은 평행하게 배치된 제1 방향의 제1 라인 패턴부들(240XA, 240XB)과 한쌍의 제1 방향의 제1 라인 패턴부들(240XA, 240XB)의 일측 단부들을 연결하는 제2 방향의 제2 라인 패턴부들(240Y)을 포함한다. 또한, 제2 하드 마스크 패턴들(240P)은 제1 방향의 제1 라인 패턴부들(240XA, 240XB)의 일측 단부들로부터 제2 방향으로 연장되는 연장 패턴들(240ZA, 240ZB)을 더 포함할 수 있다. 여기서, 연장 패턴들(240ZA, 240ZB)은 제1 방향의 제1 라인 패턴부들(240XA, 240XB)의 일측 단부들로부터 주변 소자들(예, 셀 게이트들이 형성된 메모리 어레이)까지 연장될 수 있다. 다만, 모든 패턴부들(240XA, 240XB, 240Y, 240ZA, 240ZY)의 폭은 모두 동일하다. 제2 하드 마스크 패턴들(240P) 사이의 공간이 제3 하드 마스크 패턴들이 형성된 후 제거된 영역에 대응한다.
또한, 다수의 제2 하드 마스크 패턴들(240P)은 큰 사이즈의 제2 하드 마스크 패턴이 작은 사이즈의 제2 하드 마스크 패턴에 둘러싸는 형태로 배치된다.
도 4d 및 도 5d를 참조하면, 홀수번째(짝수번째로 변경 가능) 제2 하드 마스크 패턴들(240P)에서 제2 방향의 제2 라인 패턴부들(240Y)의 양쪽 가장자리를 각각 덮는 제1 콘택 패드 마스크 패턴들(270A)과, 짝수번째(홀수번째로 변경 가능) 제2 하드 마스크 패턴들(240P)에서 제2 라인 패턴부들(240Y)의 중앙을 덮는 제2 콘택 패드 마스크 패턴들(270B)을 형성한다.
구체적으로, 제1 콘택 마스크 패턴들(270A)은 제1 방향의 제1 라인 패턴부들(240XA, 240XB)의 단부로부터 제1 거리(D1)의 제2 라인 패턴부들(240Y) 상부와 측벽에 형성된다. 이러한 제1 콘택 마스크 패턴들(270A)은 제1 콘택 패드부들이 형성될 영역 상에 형성된다. 또한, 제2 콘택 마스크 패턴들(270B)은 제2 콘택 패드부들이 형성될 영역과 제2 콘택 패드부들 사이의 공간에 해당하는 영역 상에 형성된다.
도 4e 및 도 5e를 참조하면, 제2 하드 마스크 패턴(240P)을 식각 마스크로 사용하는 식각 공정으로 제1 하드 마스크막(230)을 식각하여 제1 하드 마스크 패턴(230P)을 형성한다.
제2 하드 마스크 패턴(240P)과 마찬가지로, 제1 하드 마스크 패턴(230P)은 평행하게 배치된 제1 방향의 제1 라인 패턴부들(230XA, 230XB)과 한쌍의 제1 방향의 제1 라인 패턴부들(230XA, 230XB)의 일측 단부들을 연결하는 제2 방향의 제2 라인 패턴부들(230Y)을 포함한다. 하지만, 제1 하드 마스크 패턴(230P)은 제1 콘택 패드부들(230PC1) 및 제2 콘택 패드부들(230PC2)을 더 포함한다.
제1 콘택 패드부들(230PC1)은 홀수번째(짝수번째로 변경 가능) 제2 라인 패턴부(230Y)의 양쪽 가장자리에 형성되는데, 구체적으로 제1 라인 패턴부들(230XA, 230XB)의 단부로부터 제1 거리(D1)의 제2 라인 패턴부(230Y)에 형성된다. 제2 콘택 패드부들(230PC2)은 짝수번째(홀수번째로 변경 가능) 제2 라인 패턴부들(240Y)의 중앙에 형성되는데, 구체적으로, 제1 콘택 패드부들(230PC1)과 제1 방향으로 제1 거리(D1) 떨어진 제2 라인 패턴부들(240Y)의 영역에 형성된다.
특히, 제2 방향으로 배열된 제2 콘택 패드부들(230PC2)은 제1 방향으로 갈수록 길이가 길어지며, 제1 콘택 패드부들(230PC2)의 길이보다 길다.
또한, 제1 하드 마스크 패턴들(230P)은 제1 방향의 제1 라인 패턴부들(230XA, 230XB)의 일측 단부들로부터 제2 방향으로 연장되는 연장 패턴들(230ZA, 230ZB)을 더 포함할 수 있다. 여기서, 연장 패턴들(230ZA, 230ZB)은 제1 방향의 제1 라인 패턴부들(230XA, 230XB)의 일측 단부들로부터 주변 소자들(예, 셀 게이트들이 형성된 메모리 어레이)까지 연장될 수 있다. 다만, 패턴부들(230XA, 230XB, 230Y, 230ZA, 230ZY)의 폭은 모두 동일하지만, 콘택 패드부들(230PC1, 230PC2)은 더 넓은 폭으로 형성된다.
다수의 제1 하드 마스크 패턴들(230P)은 큰 사이즈의 제1 하드 마스크 패턴이 작은 사이즈의 제1 하드 마스크 패턴에 둘러싸는 형태로 배치된다.
도 4f 및 도 5f를 참조하면, 제1 콘택 패드 마스크 패턴들(도 4d의 270A) 사이에 해당하는 영역과 제2 콘택 마스크 패턴들(도 4d의 270B)의 일부에 해당하는 영역의 제1 하드 마스크 패턴들(230P)을 노출시키는 식각 마스크(280)를 형성한다. 보다 바람직하게는, 제2 라인 패턴부들(230Y)의 중앙에 대응하는 영역과 제2 콘택 마스크 패턴(230PC2)들의 중앙에 대응하는 영역의 제1 하드 마스크 패턴들(230P)을 노출시키는 식각 마스크(280)를 형성한다.
도 4g 및 도 5g를 참조하면, 식각 마스크(280)를 통해 노출되는 제2 라인 패턴부들(230Y)의 중앙에 대응하는 영역과 제2 콘택 마스크 패턴(230PC2)들의 중앙에 대응하는 영역의 제1 하드 마스크 패턴들(230P)을 식각한다. 그 결과, 제2 방향의 라인 패턴부들(230Y)이 2개의 제2 방향의 라인 패턴부들(230YA, 230YB)로 각각 분할되고, 제2 콘택 패드부들(230PC2)이 2개의 콘택 패드부들로 각각 분할된다. 즉, 제1 하드 마스크 패턴들(230P)이 2개의 제1 하드 마스크 패턴들(230PA, 230PB)로 나뉜다.
분할된 제1 하드 마스크 패턴(230PA)은 제1 방향의 라인 패턴부(230XA)와 제1 방향의 라인 패턴부(230XA)의 단부로부터 제2 방향으로 연장되는 라인 패턴부(230YA)와 제2 방향의 라인 패턴부(230YA)에 형성되는 콘택 패드부(230PC1)를 포함한다. 다른 하나의 제1 하드 마스크 패턴(230PB)도 제1 방향의 라인 패턴부(230XB)와 제1 방향의 라인 패턴부(230XB)의 단부로부터 제2 방향으로 연장되는 라인 패턴부(230YB)와 제2 방향의 라인 패턴부(230YB)에 형성되는 콘택 패드부를 포함한다. 여기서, 패턴들(230XA, 230YA, 230PC1)은 패턴들(230XB, 230YB, 230PC1)과 대칭되는 형태로 형성된다. 또한, 콘택 패드부들(230PC2)도 대칭되는 형태로 형성된다. 서로 대칭되는 패턴들은 도 1에서와 같이 제1 그룹과 제2 그룹으로 구분될 수 있다.
상기와 같이, 콘택 패드부들(230PC2)이 연결된 상태에서 식각 공정으로 분리됨으로써, 공정의 재현성을 확보할 수 있다.
도 4h 및 도 5h를 참조하면, 제1 하드 마스크 패턴(230P)을 식각 마스크로 사용하는 식각 공정으로 피식각층(220)을 식각하여 피식각 패턴(220P)을 형성한다. 이로써, 피식각 패턴(220P)은 도 3에서 도시된 구조로 형성된다.
10A~10n, 220P : 미세 패턴, 피식각 패턴
10X1~10Xn, 220X1, 220X2, 220X : 제1 라인 패턴부
10Y1~10Yn, 220Y1, 220Y2, 220Y : 제2 라인 패턴부
10C1~10Cn, 220PC1, 220PC2 : 콘택 패드부
220Z : 연결 패턴부 G1, G2 : 미세 패턴 그룹
D1, D2, D3 : 간격 L1, L2 : 길이
210 : 기판 220 : 피식각층
230P, 240P, 250P : 하드 마스크 패턴
230, 240 : 하드 마스크막 260 : 스페이서
270 : 식각 마스크 패턴

Claims (19)

  1. 제1 방향으로 연장되는 제1 라인 패턴부와, 상기 제1 라인 패턴부의 단부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제3 라인 패턴부와, 상기 제1 라인 패턴부의 단부로부터 제1 거리의 상기 제3 라인 패턴부에 형성된 제1 콘택 패드부를 포함하는 제1 피식각 패턴; 및
    상기 제1 방향으로 연장되고 상기 제1 라인 패턴부를 사이에 두고 배치된 제2 라인 패턴부들과, 상기 제2 라인 패턴부들의 단부에서 상기 제2 방향으로 연장되고 상기 제3 라인 패턴을 사이에 두고 배치된 제4 라인 패턴부들과, 상기 제2 라인 패턴부들의 단부들로부터 상기 제1 거리보다 먼 거리의 상기 제4 라인 패턴부들에 형성된 제2 콘택 패드부들을 포함하는 제2 피식각 패턴들을 포함하고,
    상기 제1 콘택 패드부는 상기 제2 콘택 패드부들에 겹치지 않은 상기 제4 라인 패턴부들의 일부들 사이에 배치되고,
    상기 제2 콘택 패드부들은 상기 제1 콘택 패드부로부터 상기 제2 방향으로 서로 다른 거리로 이격되어 배치되고, 상기 제1 콘택 패드부보다 길게 형성된 반도체 장치.
  2. 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치되는 제1 및 제2 라인 패턴부들;
    상기 제1 및 제2 라인 패턴부들의 단부들로부터 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제3 및 제4 라인 패턴부들;
    상기 제1 라인 패턴부들의 단부들로부터 제1 거리의 상기 제3 라인 패턴부들에 각각 형성된 제1 콘택 패드부들; 및
    상기 제2 라인 패턴부들의 단부들로부터 상기 제1 거리보다 먼 거리의 상기 제4 라인 패턴부들에 각각 형성된 제2 콘택 패드부들을 포함하고,
    상기 제1 방향으로 서로 이웃하고 상기 제1 콘택 패드부들에 겹치지 않은 상기 제3 라인 패턴부들의 일부들 사이에 상기 제2 콘택 패드부들이 각각 배치되고,
    상기 제2 콘택 패드부들의 길이들은 상기 제1 방향으로 순차적으로 길어지는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 2 항에 있어서,
    상기 제1 거리는 상기 제1 콘택 패드부의 제1 길이와 동일한 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 2 항에 있어서,
    상기 제1 콘택 패드부와 상기 제2 콘택 패드부 사이의 상기 제2 방향의 거리는 상기 제1 콘택 패드부의 제1 길이와 동일한 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 2 항에 있어서,
    상기 제1 콘택 패드부와 상기 제2 콘택 패드부의 마주보는 측면들이 동일 선상에 위치하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제2 콘택 패드부들의 길이와 상기 제1 콘택 패드부의 길이가 다른 반도체 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 2 항에 있어서,
    상기 제2 콘택 패드부들의 단부들이 상기 제3 라인 패턴부의 단부와 동일 선상에 위치하는 반도체 장치.
  9. 반도체 기판 상에 피식각층을 형성하는 단계;
    상기 피식각층 상에 평행하게 배치된 제1 방향의 라인 패턴부들과 상기 제1 방향의 라인 패턴부들의 단부들로부터 각각 평행하게 연장되는 제2 방향의 라인 패턴부들과 상기 제1 방향의 라인 패턴부들의 단부들로부터 서로 다른 거리의 상기 제2 방향의 라인 패턴부들에 교대로 배치되는 콘택 패드부들을 포함하는 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정으로 상기 피식각층을 식각하여 피식각 패턴을 형성하는 단계를 포함하고,
    상기 콘택 패드부들 중 짝수번째 콘택 패드부들은, 상기 제2 방향의 라인 패턴부들 중 홀수번째 라인 패턴부들의 일부들 사이에 각각 배치되고, 상기 홀수번째 라인 패턴부들의 상기 일부들은 상기 콘택 패드부들에 겹치지 않은 부분들이고,
    상기 짝수번째 콘택 패드부들의 길이들 또는 상기 홀수번째 콘택 패드부들의 길이들은 상기 제1 방향으로 순차적으로 길어지는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에 피식각층을 형성하는 단계;
    상기 피식각층 상에 제1 하드 마스크막 및 제2 하드 마스크막을 형성하는 단계;
    상기 제2 하드 마스크막을 패터닝하여, 평행하게 배치된 제1 방향의 제1 라인 패턴부들과 한쌍의 상기 제1 방향의 제1 라인 패턴부들의 일측 단부들을 연결하는 제2 방향의 제2 라인 패턴부들을 각각 포함하는 제2 하드 마스크 패턴들을 형성하는 단계;
    상기 제2 라인 패턴부들 중 홀수번째 또는 짝수번째 제2 라인 패턴부들의 양쪽 가장자리를 각각 덮는 제1 콘택 패드 마스크 패턴들을 형성하고, 나머지 제2 라인 패턴부들의 중앙을 덮는 제2 콘택 패드 마스크 패턴들을 형성하는 단계;
    상기 제2 하드 마스크 패턴들, 상기 제1 및 제2 콘택 패드 마스크 패턴들을 하드 마스크로 사용하는 식각 공정으로 상기 제1 하드 마스크막을 식각하여 제1 하드 마스크 패턴들을 형성하는 단계;
    상기 제2 라인 패턴부들의 중앙에 대응하는 영역에서 상기 제1 콘택 패드 마스크 패턴들 사이에 해당하는 영역과, 상기 제2 콘택 패드 마스크 패턴들의 중앙에 대응하는 영역의 상기 제1 하드 마스크 패턴들을 식각하여, 상기 제1 하드 마스크 패턴들을 제1 그룹과 제2 그룹으로 분할하는 단계; 및
    상기 제1 및 제2 그룹들로 분할된 제1 하드 마스크 패턴들을 식각 마스크로 이용하는 식각 공정으로 상기 피식각층을 식각하여 피식각 패턴을 형성하는 단계를 포함하고,
    상기 제1 및 제2 그룹들 각각은 상기 피식각층 상에 평행하게 배치된 제1 방향의 라인 패턴부들과 상기 제1 방향의 라인 패턴부들의 단부들로부터 각각 평행하게 연장되는 제2 방향의 라인 패턴부들과 상기 제1 방향의 라인 패턴부들의 단부들로부터 서로 다른 거리의 상기 제2 방향의 라인 패턴부들에 교대로 배치되는 콘택 패드부들을 포함하고,
    상기 콘택 패드부들 중 짝수번째 콘택 패드부들은, 상기 제2 방향의 라인 패턴부들 중 홀수번째 라인 패턴부들의 일부들 사이에 각각 배치되고, 상기 홀수번째 라인 패턴부들의 상기 일부들은 상기 콘택 패드부들에 겹치지 않은 부분들인 반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제2 하드 마스크 패턴들은 상기 제1 방향의 제1 라인 패턴부들의 타측 단부들로부터 상기 제2 방향으로 연장되는 연장 패턴들을 더 포함하는 반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제2 하드 마스크 패턴들을 형성하는 단계는,
    상기 제2 하드 마스크막 상에 제3 하드 마스크막을 형성하는 단계;
    상기 제3 하드 마스크막을 패터닝하여, 평행하게 배치된 제1 방향의 제1 라인 보조 패턴부들과 한쌍의 상기 제1 방향의 제1 라인 보조 패턴부들의 일측 단부들을 연결하는 제2 방향의 제2 라인 보조 패턴부들을 각각 포함하는 제3 하드 마스크 패턴들을 형성하는 단계;
    상기 제3 하드 마스크 패턴들의 측벽을 둘러싸는 스페이서들을 형성하는 단계;
    상기 제3 하드 마스크 패턴들을 제거하는 단계; 및
    상기 스페이서들을 식각 마스크로 사용하는 식각 공정으로 상기 제2 하드 마스크막을 식각하여 상기 제2 하드 마스크 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제3 하드 마스크 패턴들은 상기 제1 라인 보조 패턴부들의 타측 단부들로부터 상기 제2 방향으로 연장되는 연장 보조 패턴들을 더 포함하는 반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 방향의 라인 패턴부들은 상기 제1 방향으로 평행하게 연장되고 단부들이 대각선 방향으로 배열되도록 교대로 배치되는 제1 및 제2 라인 패턴부들을 포함하고,
    상기 제2 방향의 라인 패턴부들은 상기 제1 및 제2 라인 패턴부들의 단부들로부터 상기 제2 방향으로 각각 연장되는 제3 및 제4 라인 패턴부들을 포함하고,
    상기 콘택 패드부들은 상기 제1 라인 패턴부들로부터 제1 거리의 상기 제3 라인 패턴부들에 각각 형성된 제1 콘택 패드부들과, 상기 제2 라인 패턴부들로부터 상기 제1 거리와 다른 제2 거리의 상기 제4 라인 패턴부들에 각각 형성된 제2 콘택 패드부들을 포함하는 반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 거리는 상기 제1 콘택 패드부의 길이와 동일한 반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 콘택 패드부와 상기 제2 콘택 패드부 사이의 상기 제2 방향의 거리는 상기 제1 콘택 패드부의 길이와 동일한 반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 콘택 패드부들의 마주보는 측면들이 동일 선상에 위치하는 반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 콘택 패드부들 중 상기 제2 방향으로 짝수번째 또는 홀수번째의 제1 콘택 패드부들의 길이보다 나머지 제2 콘택 패드부들의 길이가 더 긴 반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제2 콘택 패드부들의 단부가 상기 제1 콘택 패드부들이 형성된 상기 제2 방향의 라인 패턴부들의 단부들과 동일 선상에 위치하는 반도체 장치의 제조 방법.
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