CN113257664B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。所述制造方法包括在待蚀刻层的基底上形成至少一硬掩膜层与光刻胶，再利用一光掩膜进行曝光与显影，以使经图案化的光刻胶具有多个第一沟槽并露出硬掩膜层，其中每个第一沟槽的末端具有往端点逐渐缩小的宽度。以经图案化的所述光刻胶为蚀刻掩膜，去除露出的硬掩膜层，以使第一沟槽的图案转移至硬掩膜层，经图案化的硬掩膜层具有多个第二沟槽，且每个第二沟槽的末端也具有往端点逐渐缩小的宽度。然后在第二沟槽的内壁形成间隔物，移除硬掩膜层，并露出待蚀刻层。以所述间隔物为蚀刻掩膜，去除露出的待蚀刻层。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体技术，尤其涉及一种能改善直线末端容限(line endmargin)的半导体器件及其制造方法。
背景技术
在新一代半导体工艺的微缩下，对于单元区的直线的形成需仰赖更先进的工艺技术，目前已发展出可克服光刻工艺中光源解析度的限制的自对准双重图案(SelfAlignment Double Patterning，SADP)工艺，以实现器件微缩的设计，然而，利用SADP工艺形成的直线末端却容易发生断线(broken patterns)而无法封口的情况。这样的情况容易发生在定义有源区的位置，会导致器件操作失效。
发明内容
本发明提供一种半导体器件的制造方法，能改善直线末端容限，避免直线末端断线而无法封口的情况发生。
本发明另提供一种半导体器件，具有较宽且厚的直线末端。
本发明的半导体器件的制造方法包括在基底上先形成待蚀刻层，再形成至少一硬掩膜层。然后在所述硬掩膜层上形成光刻胶，并利用一光掩膜进行曝光与显影，使经图案化的光刻胶具有多个第一沟槽并露出硬掩膜层，其中每个第一沟槽的末端具有往端点逐渐缩小的宽度。所述光掩膜包括彼此平行排列的多个主要图案以及与每个主要图案的末端相距一距离的多个辅助图案，以缩减光掩膜在所述距离的宽度，其中所述距离为每个主要图案的第一宽度的1.5倍～2.5倍。以经图案化的光刻胶为蚀刻掩膜，去除露出的硬掩膜层，使第一沟槽的图案转移至硬掩膜层，因此经图案化的硬掩膜层具有多个第二沟槽，且每个第二沟槽的末端也具有往端点逐渐缩小的宽度。然后，在第二沟槽的内壁形成间隔物(spacer)，再将硬掩膜层移除，并露出待蚀刻层。以所述间隔物为蚀刻掩膜，去除露出的待蚀刻层。
在本发明的一实施例中，上述辅助图案的第二宽度是每个主要图案的所述第一宽度的0.4倍～0.6倍。
在本发明的一实施例中，上述光刻胶为正光刻胶。
本发明的另一种半导体器件的制造方法包括在基底上先形成待蚀刻层，再形成至少一硬掩膜层。然后在所述硬掩膜层上形成光刻胶，并利用一光掩膜进行曝光与显影，以使经图案化的光刻胶具有多个第一沟槽并露出硬掩膜层，其中每个第一沟槽的末端具有往端点逐渐缩小的宽度。所述光掩膜包括彼此平行于第一方向排列的多个第一主要图案、连接第一主要图案的末端的一个第二主要图案以及与每个第一主要图案的末端相距一距离的多个辅助图案，以增加第一主要图案在所述距离的宽度，其中所述距离为每个所述第一主要图案的第一宽度的1.5倍～2.5倍。以经图案化的光刻胶为蚀刻掩膜，去除露出的硬掩膜层，使第一沟槽的图案转移至硬掩膜层，因此经图案化的硬掩膜层具有多个第二沟槽，且每个第二沟槽的末端也具有往端点逐渐缩小的宽度。然后，在第二沟槽的内壁形成间隔物，再将硬掩膜层移除，并露出待蚀刻层。以所述间隔物为蚀刻掩膜，去除露出的待蚀刻层。
在本发明的另一实施例中，上述辅助图案的第三宽度是每个第一主要图案的所述第一宽度的1.4倍～1.6倍。
在本发明的另一实施例中，上述光刻胶为正光刻胶。
本发明的半导体器件是利用上述制造方法所形成的，其中所述半导体器件包括间隔物，且间隔物包括多条直线以及位于每两条直线末端的尖端部，其中所述尖端部具有往端点逐渐缩小的宽度，且所述尖端部的高度实质上等于每条直线的高度。
在本发明的再一实施例中，上述尖端部的长度大于1.8倍的宽度。
在本发明的再一实施例中，上述尖端部的长度小于2.4倍的宽度。
在本发明的再一实施例中，上述多条直线具有实质上相同的宽度。
基于上述，本发明采用具有特定辅助图案的光掩膜进行曝光显影，以使光刻胶(与硬掩膜层)内形成末端变尖的沟槽，因此能通过这样的形貌增加沟槽末端的内侧所形成的间隔物高度，以，解决直线末端断线问题(line end broken issue)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的一种半导体器件的上视示意图；
图2A至图2I是依照本发明的一实施例的一种半导体器件的制造流程剖面示意图；
图3A是图2B的步骤中所用的一种光掩膜图案的示意图；
图3B是图2B的步骤中所用的另一种光掩膜图案的示意图；
图3C是模拟使用图3B光掩膜进行曝光显影后的光刻胶的上视图；
图4是图2E的步骤所形成的硬掩膜层的立体示意图；
图5是比较例和实验例在工艺各阶段的扫描式电子显微镜(SEM)影像。
附图标号说明：
100:基底
102:间隔物
104:直线
106:尖端部
108、126a、306:端点
110:待蚀刻层
112、112a:硬掩膜层
114:碳层
116:氮氧化硅层
118:抗反射层
120:中间层
122:光刻胶
124:光掩膜
126:第二沟槽
128:材料层
300、308、310:主要图案
300a、304a、308a:末端
302、312:辅助图案
304:第一沟槽
d:距离
h:高度
L:长度
w1:宽度
w2:第一宽度
w3:第二宽度
w4:第三宽度
具体实施方式
图1是依照本发明的一实施例的一种半导体器件的上视示意图。
请参照图1，本实施例的半导体器件包括位于基底100上的间隔物102，且间隔物102包括多条直线104以及位于每两条直线104末端的尖端部106，且尖端部106具有往端点108逐渐缩小的宽度，而直线104例如具有实质上相同的宽度w1。在一实施例中，尖端部106的长度L大于1.8倍的宽度w1且小于2.4倍的宽度w1。关于图1中的间隔物102的制造方法以及利用此间隔物102进行定义(如有源区)的流程将在下文详述。
图2A至图2I是图1的半导体器件的制造流程剖面示意图，其中每个图的左半部是图1的I-I’线段的剖面，而每个图的右半部是图1的II-II’线段的剖面。也就是说，每个图的左半部是沿长度方向(第一方向)的剖面，右半部是沿宽度方向(第二方向)的剖面。
请先参照图2A，在基底100上先形成待蚀刻层110，再形成至少一硬掩膜层112，且可根据不同材料的蚀刻速率(即蚀刻选择比)，使用不同材料层堆叠形成硬掩膜层112。举例来说，若是要在基底100内定义有源区(未示出)，需要在基底100形成深的沟槽式隔离结构(未示出)，所以为了精确形成预定深度的沟槽，需要较厚的硬掩膜层112，如碳层114、氮氧化硅层116与抗反射层118所构成的硬掩膜层112，且于硬掩膜层112形成之前还可在待蚀刻层110上形成一中间层120，其可作为后续工艺中的蚀刻中止层。然而，本发明并不限于此。在另一实施例中，若不是用于形成深沟槽，硬掩膜层112也可为单一材料层，且省略中间层120。
然后，请参照图2B，在硬掩膜层112上形成光刻胶122，并利用一光掩膜124进行曝光与显影。在本实施例中，光掩膜124的图案及其搭配的光刻胶122种类如下。
图3A是光掩膜124的一种光掩膜图案的示意图，且这种光掩膜可搭配使用正光刻胶。图3A的光掩膜包括彼此平行排列的多个主要图案300以及与每个主要图案300的末端300a相距一距离d的多个辅助图案302，以缩减光掩膜在距离d的宽度，其中所述距离d例如是每个主要图案300的第一宽度w2的1.5倍～2.5倍。而辅助图案302的第二宽度w3例如是每个主要图案300的第一宽度w2的0.4倍～0.6倍。由于曝光工艺中的光学效应，将使得显影后的光刻胶122有多个第一沟槽304，如图3C所示的上视图，其中每个第一沟槽304的末端304a具有往端点306逐渐缩小的宽度。
图3B是光掩膜124的另一种光掩膜图案的示意图，且这种光掩膜可搭配使用正光刻胶。图3B的光掩膜包括彼此平行于第一方向排列的多个第一主要图案308、连接多个第一主要图案308的末端308a的一个第二主要图案310以及与每个第一主要图案308的末端308a相距一距离d的多个辅助图案312，以增加第一主要图案308在距离d的宽度，其中所述距离d为每个所述第一主要图案308的第一宽度w2的1.5倍～2.5倍。而辅助图案312的第三宽度w4是每个第一主要图案310的第一宽度w2的1.4倍～1.6倍。由于曝光工艺中的光学效应，将使得显影后的光刻胶如图3C所示，不再赘述。
之后，请参照图2C，以经图案化的光刻胶122为蚀刻掩膜，去除露出的硬掩膜层112。
然后，请参照图2D，第一沟槽(图2C的304)的图案会转移至硬掩膜层112，因此经图案化的硬掩膜层112也具有多个第二沟槽126，且每个第二沟槽126的末端也具有往端点126a逐渐缩小的宽度，其上视图与图3C相近。
接着，请参照图2E，由于硬掩膜层112a本身较厚，所以在未完全去除露出的硬掩膜层112a之前光刻胶(图2C的122)就可能消耗掉，所以后续蚀刻可通过不同材料的蚀刻速率，完成硬掩膜层112a的图案化，例如以氮氧化硅层116为蚀刻掩膜，去除露出的碳层114，直到露出中间层120。经由此步骤所形成的掩膜层112a的立体图如图4所示。
然后，请参照图2F，为了在第二沟槽126的内壁形成间隔物，可先在基底100上形成一材料层128，覆盖经图案化的硬掩膜层112a、第二沟槽126的内壁以及中间层120的表面。而且，因为第二沟槽126的末端具有往端点126a逐渐缩小的宽度，所以在端点126a部位会堆积较厚的材料层128。
接着，请参照图2G，回蚀刻材料层，而在第二沟槽126的内壁形成间隔物102，并露出中间层120。
然后，请参照图2H，将图2G的硬掩膜层112a移除，使得留下的间隔物102的高度h无论在长度方向或在宽度方向都相同，因此对照图1的尖端部106与直线104，这两个部位的间隔物102的高度实质上相同，所以能确保后续蚀刻工艺的直线末端(即尖端部106)容限。
随后，请参照图2I，可先图2H的间隔物102为蚀刻掩膜，去除露出的中间层120。之后，以中间层120为蚀刻掩膜，去除露出的待蚀刻层110。然而，本发明并不限于此。在另一实施例中，如是无中间层120的存在，而是直接在待蚀刻层110上形成硬掩膜层，则可直接以间隔物102为蚀刻掩膜，去除待蚀刻层110。
以下列举数个实验来验证本发明的实施效果，但本发明并不局限于以下的内容。在不逾越本发明范畴的情况下，可适当地改变光掩膜的图案线宽及比例。因此，不应根据下文所述的实验对本发明作出限制性的解释。
〈实验例1〉
根据图2A至图2H的制造流程进行间隔物的制作，然后进行SEM影像拍摄并显示于图5，其中曝光与显影的时候所使用的光掩膜如图3B，且光掩膜中彼此平行排列的第一主要图案的第一宽度w2是50nm、连接多个第一主要图案的末端的第二主要图案的第三宽度w4是76nm、辅助图案与第一主要图案的末端之间的距离d是100nm，所以d是w2的2倍，w4是w2的1.52倍。应注意的是，本发明的实验中所用的光掩膜尺寸为一倍的布局尺寸(layoutsize)，但是真实做成光掩膜会放大四倍。
随后，以所得到的间隔物进行图2I的步骤，并将得到的结构进行SEM影像拍摄再显示于图5。
〈实验例2〉
采用与实验例1相同的制造流程，差别只在所用的光掩膜中的第二主要图案的第三宽度w4改为80nm，所以w4是w2的1.6倍。然后将不同阶段的结构进行SEM影像拍摄并显示于图5。
〈比较例〉
采用与实验例1相同的制造流程，差别只在所用的光掩膜是只有主要图案(如图3A的300)，其中彼此平行排列的主要图案的第一宽度w2是50nm。然后将不同阶段的结构进行SEM影像拍摄并显示于图5。
从图5可得到，使用比较例的一般光掩膜进行SADP工艺，虽然所形成的间隔物在直线末端并没有断线的情况，但是以这样的间隔物进行后续蚀刻会发现，其下一层的结构(如图2I的待蚀刻层110)在直线末端明显有断线。相较之下，本发明的实验例1～2无论是间隔物或者后续蚀刻的结构层都没有直线末端断线的问题。
综上所述，本发明在对光刻胶曝光所用的光掩膜是具有特定辅助图案的光掩膜，所以显影后的光刻胶(与硬掩膜层)内会形成末端变尖的沟槽，即沟槽宽度往端点逐渐缩小，因此可通过上述硬掩膜层的形貌来增加沉积于沟槽末端的材料层的厚度，并将此材料层回蚀形成间隔物后，所得到的间隔物高度也会接近直线部分甚至高于直线部分，能确保后续蚀刻工艺的直线末端容限。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
在基底上形成待蚀刻层；
在待蚀刻层上形成至少一硬掩膜层；
在所述至少一硬掩膜层上形成光刻胶；
利用一光掩膜进行曝光与显影，以使经图案化的所述光刻胶具有多个第一沟槽并露出所述至少一硬掩膜层，且每个所述第一沟槽的末端具有往端点逐渐缩小的宽度，其中所述光掩膜包括彼此平行排列的多个主要图案以及与每个所述主要图案的末端相距一距离的多个辅助图案，每个所述主要图案的第一宽度大于每个所述辅助图案的第二宽度，因而缩减了所述光掩膜在所述辅助图案处的宽度，所述距离为每个所述主要图案的所述第一宽度的1.5倍～2.5倍；
以经图案化的所述光刻胶为蚀刻掩膜，去除露出的所述至少一硬掩膜层，以使所述多个第一沟槽的图案转移至所述至少一硬掩膜层，以使经图案化的所述至少一硬掩膜层具有多个第二沟槽，且每个所述第二沟槽的末端具有往端点逐渐缩小的宽度；
在所述多个第二沟槽的内壁形成间隔物；
移除经图案化的所述至少一硬掩膜层，并露出所述待蚀刻层；以及
以所述间隔物为蚀刻掩膜，去除露出的所述待蚀刻层。
2.根据权利要求1所述的半导体器件的制造方法，其中所述辅助图案的所述第二宽度是每个所述主要图案的所述第一宽度的0.4倍～0.6倍。
3.根据权利要求1所述的半导体器件的制造方法，其中所述光刻胶为正光刻胶。
4.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
在基底上形成待蚀刻层；
在待蚀刻层上形成至少一硬掩膜层；
在所述至少一硬掩膜层上形成光刻胶；
利用光掩膜进行曝光与显影，以使经图案化的所述光刻胶具有多个第一沟槽并露出所述至少一硬掩膜层，且每个所述第一沟槽的末端具有往端点逐渐缩小的宽度，其中所述光掩膜包括彼此平行排列的多个第一主要图案、连接所述多个第一主要图案的末端的一个第二主要图案以及与每个所述第一主要图案的末端相距一距离的多个辅助图案，每个所述第一主要图案的第一宽度小于每个所述辅助图案的第三宽度，因而增加了所述光掩膜在所述辅助图案处的宽度，所述距离为每个所述第一主要图案的所述第一宽度的1.5倍～2.5倍；
以经图案化的所述光刻胶为蚀刻掩膜，去除露出的所述至少一硬掩膜层，以使所述多个第一沟槽的图案转移至所述至少一硬掩膜层，以使经图案化的所述至少一硬掩膜层具有多个第二沟槽，且每个所述第二沟槽的末端具有往端点逐渐缩小的宽度；
在所述多个第二沟槽的内壁形成间隔物；
移除经图案化的所述至少一硬掩膜层，并露出所述待蚀刻层；以及
以所述间隔物为蚀刻掩膜，去除露出的所述待蚀刻层。
5.根据权利要求4所述的半导体器件的制造方法，其中所述辅助图案的所述第三宽度是每个所述第一主要图案的所述第一宽度的1.4倍～1.6倍。
6.根据权利要求5所述的半导体器件的制造方法，其中所述光刻胶为正光刻胶。
7.一种半导体器件，是以如权利要求1～6中任一所述的制造方法所形成的，且所述半导体器件包括间隔物，且所述间隔物包括多条直线以及位于每两条所述直线末端的尖端部，其中所述尖端部具有往端点逐渐缩小的宽度，且所述尖端部的厚度实质上等于每条所述直线的厚度。
8.根据权利要求7所述的半导体器件，其中所述尖端部的长度大于1.8倍的每条所述直线的宽度。
9.根据权利要求7所述的半导体器件，其中所述尖端部的长度小于2.4倍的每条所述直线的宽度。
10.根据权利要求7所述的半导体器件，其中所述多条直线具有实质上相同的宽度。
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