KR20090002807A - 반도체 고전압 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 고전압 소자 제조 방법에 관한 것으로, 반도체 기판 전면에 포토리소그래피 공정을 진행하여 질화막 스페이서 영역을 정의하는 제 1 포토레지스트 패턴을 형성하고, 제 1 포토레지스트 패턴을 따라 반도체 기판의 표면을 식각 처리한 후 제 1 포토레지스트 패턴을 제거하며, 식각 처리된 반도체 기판 상부에 질화막을 증착한 후 질화막을 에치백 처리하고, 에치백 처리된 질화막이 증착된 반도체 기판 전면에 하드 마스크를 형성한 후 하드 마스크 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 제 2 포토레지스트 패턴을 형성하며, 제 2 포토레지스트 패턴을 이용한 건식 식각 공정을 진행하여 하드 마스크를 패터닝한 후 질화막을 반도체 기판의 표면까지 패터닝하여 질화막 스페이서를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 깊은 트렌치 구조의 폴리실리콘 상부와 소스/드레인 영역이 동일한 평면에 위치함으로써 발생할 수 있는 게이트 산화막의 손실을 방지하기 때문에, 전류 경로의 변화, 폴리실리콘 상부와 소스/드레인 영역간의 누선전류 등의 현상을 방지하여 반도체 소자 특성을 개선할 수 있다.
고전압 소자, 수직 구조, 스페이서
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 고전압(High Voltage)을 사용하는 수직 구조(Vertical Structure)의 반도체 소자 제조 방법에 관한 것이다.
고전압 소자(High Voltage Device)는 일반적인 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해 높은 전압을 사용하기 때문에 수직 구조를 사용하는 경우가 빈번하다. 예컨대, CMOS의 제조에서는 대략 1.5V의 전압이 사용되지만, 고전압 소자의 제조에서는 10∼100V, 바람직하게는 30V의 전압이 사용된다.
수직적인 구조를 위해서는 깊은 트렌치(deep trench) 구조를 형성한 후 도핑된 폴리실리콘(doped poly-silicon)을 증착하여 수직 게이트 전극을 형성한다. 이때, 이러한 고전압 소자의 수직 구조의 경우, 그 소스(source) 영역과 폴리실리콘이 증착되어 있는 상측 경계면이 서로 동일한 평면상에 존재하게 되는데, 이로 인해 소스 영역에 전극을 형성한 후 동작시 소스 영역과 폴리실리콘 상측 경계면의 전류 도통을 방지할 필요가 있다.
도 1a 내지 도 1g는 이와 같은 반도체 고전압 소자를 제조하는 과정을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판 전면에 하드 마스크(102)로서 열적 산화막을 형성한다.
그리고 도 1b에서는 상기 하드 마스크(102) 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 패턴(104)을 형성한다.
도 1c 및 도 1d에서는 상기 포토레지스트 패턴(104)을 이용한 건식 식각 공정을 진행하여 하드 마스크(102)를 패터닝한 후 그 아래 반도체 기판(100)을 패터닝함으로써 깊은 트렌치(A)를 형성한다. 도 1c 및 도 1d에서 도면부호 100' 및 102'는 각각 패터닝 공정 이후의 반도체 기판 및 하드 마스크를 나타낸다.
이후, 도 1e에서는 패터닝 처리된 기판(100') 및 하드 마스크(102')에 대해 게이트 산화막(104)을 형성하고, 그 상부에 폴리실리콘(106)을 증착함으로써, 상기 게이트 산화막(104)이 형성된 트렌치(A)를 폴리실리콘(106)으로 충진한다.
도 1f에서는 상기 폴리실리콘(106)에 대해 에치백(etch-back) 공정을 진행하여 폴리실리콘(106)의 일부를 제거한다. 이때, 하드 마스크(102')의 일부도 함께 제거되며, 도 1f에서 도면부호 102'' 및 106'은 각각 에치백 공정 이후의 하드 마스크 및 폴리실리콘을 나타낸다.
끝으로 도 1g에서는 건식 식각 공정을 진행하여 상기 에치백 공정 이후의 잔여 하드 마스크(102'') 모두와 폴리실리콘(106')의 일부를 제거한다. 도 1g에서 도면부호 106''은 이와 같은 건식 식각 공정 이후의 폴리실리콘을 나타낸다.
이때, 건식 식각 공정에 의한 하드 마스크(102'')를 제거함에 있어서, 상기 트렌치(A) 내부의 게이트 산화막(104)의 일부도 함께 제거될 수 있다. 즉, 도 1g의 도면부호(L)에서 알 수 있듯이, 게이트 산화막(104)의 일부가 식각되어 손실(Loss)이 발생될 수 있는데, 그 이유는 하드 마스크(102'')와 게이트 산화막(104)이 모두 동일한 산화막 구조이기 때문이다.
이와 같이, 소스/드레인 영역과 폴리실리콘 영역을 격리(isolation)시키는 게이트 산화막의 식각으로 인해 누설전류(leakage current) 등의 현상이 발생될 수 있으며, 그에 따라 소자 특성이 악화되어 후속되는 소스/드레인 영역 형성 후에도 전류 경로(current path)가 변화되는 등의 문제가 발생될 수 있다.
이에 본 발명은, 트렌치 구조의 폴리실리콘 영역에 스페이서(spacer)를 형성하여 수직 트렌치 구조의 소자를 형성함에 있어 발생할 수 있는 격리 산화막의 식각을 방지함으로써 소자 특성 악화와 폴리실리콘 리세스에 의한 영향을 방지할 수 있는 반도체 고전압 소자 제조 방법을 제공하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 반도체 기판 전면에 포토리소그래피 공정을 진행하여 질화막 스페이서 영역을 정의하는 제 1 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴을 따라 상기 반도체 기판의 표면을 식각 처리한 후 상기 제 1 포토레지스트 패턴을 제거하는 단계 와, 상기 식각 처리된 반도체 기판 상부에 질화막을 증착한 후 상기 질화막을 에치백 처리하는 단계와, 상기 에치백 처리된 질화막이 증착된 반도체 기판 전면에 하드 마스크를 형성한 후 상기 하드 마스크 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 제 2 포토레지스트 패턴을 형성하는 단계와, 상기 제 2 포토레지스트 패턴을 이용한 건식 식각 공정을 진행하여 상기 하드 마스크를 패터닝한 후 상기 질화막을 상기 반도체 기판의 표면까지 패터닝하여 질화막 스페이서를 형성하는 단계를 포함하는 반도체 고전압 소자 제조 방법을 제공한다.
본 발명에 의하면, 깊은 트렌치 구조의 폴리실리콘 상부와 소스/드레인 영역이 동일한 평면에 위치함으로써 발생할 수 있는 게이트 산화막의 손실을 방지하기 때문에, 전류 경로의 변화, 폴리실리콘 상부와 소스/드레인 영역간의 누선전류 등의 현상을 방지하여 반도체 소자 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 반도체 고전압 소자를 제조하는 과정을 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(200)으로서 실리콘 기판 전면에 포토리소그래피 공정을 진행하여 제 1 포토레지스트 패턴(202)을 형성한다. 이러한 제 1 포토레지스트 패턴(202)은 본 실시예에 따른 질화막 스페이서 영역을 정 의하는 포토레지스트 패턴을 의미하는 것으로, 후술하는 제 2 포토레지스트 패턴의 패턴 폭보다 좁게 형성되는 것을 특징으로 한다.
도 2b에서는 상기 제 1 포토레지스트 패턴(202)을 따라 반도체 기판(200)의 표면을 식각 처리하며, 도 2b에서 도면부호 200'은 이러한 식각 처리 공정 이후의 반도체 기판을 나타낸다.
한편, 도 2c에서는 상기 제 1 포토레지스트 패턴(202)을 제거한 후 그 상부에 식각 방지막, 예컨대 질화막(204)을 증착한다. 상기 질화막(204)은 본 발명의 가장 주요한 구성으로서, 후속되는 질화막 스페이서를 형성하기 위한 필수 구성요소이다.
도 2d에서는 이와 같은 질화막(204)을 에치백 처리하여 반도체 기판(200')과 동일한 평면상에 위치하도록 한다. 도 2d에서 도면부호 204'는 에치백 처리 이후의 질화막을 나타낸다.
이후, 도 2e에 도시한 바와 같이, 상기 질화막(204')이 증착된 반도체 기판(200') 전면에 하드 마스크(206)로서 열적 산화막을 형성한다.
그리고 도 2f에서는 상기 하드 마스크(206) 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 제 2 포토레지스트 패턴(208)을 형성한다. 이때의 제 2 포토레지스트 패턴(208)은 일반적인 게이트 전극 영역을 정의하는 포토레지스트 패턴과 동일한 패턴 폭으로 형성, 바람직하게는 상기 제 1 포토레지스트 패턴(202)의 패턴 폭보다 넓게 형성되는 것을 특징으로 한다.
도 2g에서는 상기 제 2 포토레지스트 패턴(208)을 이용한 건식 식각 공정을 진행하여 하드 마스크(206')를 패터닝한 후 그 아래 질화막(204')을 반도체 기판(200') 표면까지 패터닝한다. 도 2g에서 도면부호 206' 및 204''는 패터닝 공정 이후의 하드 마스크 및 질화막을 각각 나타낸다. 즉, 도면부호 204''는 상기 에치백 처리된 질화막(204')에 대해 패터닝 처리하여 후속되는 트렌치 구조의 폴리실리콘 영역에 형성되는 것으로서, 이로 인해 본 실시예에 따른 스페이서(spacer) 역할을 하는 질화막, 즉 질화막 스페이서(204'')가 완성된다.
이후, 도 2h에서는 그 아래 반도체 기판(200')을 패터닝함으로써 깊은 트렌치(B)를 형성한다. 도 2h에서 도면부호 200''은 패터닝 공정 이후의 반도체 기판을 나타낸다.
도 2i에서는 패터닝 처리된 기판(200'') 및 하드 마스크(206')에 대해 게이트 산화막(210)을 형성하고, 그 상부에 폴리실리콘(212)을 증착함으로써, 상기 게이트 산화막(210)이 형성된 트렌치(B)를 폴리실리콘(212)으로 충진한다.
도 2j에서는 상기 폴리실리콘(212)에 대해 에치백(etch-back) 공정을 진행하여 폴리실리콘(212)의 일부를 제거한다. 이때, 하드 마스크(206')의 일부도 함께 제거되며, 도 2j에서 도면부호 206'' 및 212'은 각각 에치백 공정 이후의 하드 마스크 및 폴리실리콘을 나타낸다.
끝으로 도 2k에서는 건식 식각 공정을 진행하여 상기 에치백 공정 이후의 잔여 하드 마스크(206'') 모두와 폴리실리콘(212')의 일부를 제거한다. 도 2k에서 도면부호 212''은 이와 같은 건식 식각 공정 이후의 폴리실리콘을 나타낸다.
이때, 건식 식각 공정에 의한 하드 마스크(210'')를 제거함에 있어서, 본 실 시예에서는 상기 질화막 스페이서(204'')에 의해 상기 트렌치(B) 내부의 게이트 산화막(210)이 제거되는 현상이 발생하지 않기 때문에, 폴리실리콘 영역과 후속되는 소스/드레인 영역이 동일한 평면상에 존재함으로써 발생할 수 있는 누설전류를 방지할 수 있게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 고전압 소자를 제조함에 있어서 폴리실리콘 영역에 질화막 스페이서를 형성하고, 이 질화막 스페이서에 의해 게이트 옥사이드의 손실을 방지하도록 구현한 것이다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형으로도 운용 가능함은 물론이다.
도 1a 내지 도 1g는 종래의 반도체 고전압 소자 제조 과정을 나타낸 공정 단면도,
도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 반도체 고전압 소자 제조 과정을 나타낸 공정 단면도.
<도면의 주요 부호에 대한 간략한 설명>
200 : 반도체 기판 202 : 제 1 포토레지스트 패턴
204 : 질화막 206 : 하드 마스크
208 : 제 2 포토레지스트 패턴 210 : 게이트 산화막
212 : 폴리실리콘
Claims (7)
- 반도체 기판 전면에 포토리소그래피 공정을 진행하여 질화막 스페이서 영역을 정의하는 제 1 포토레지스트 패턴을 형성하는 단계와,상기 제 1 포토레지스트 패턴을 따라 상기 반도체 기판의 표면을 식각 처리한 후 상기 제 1 포토레지스트 패턴을 제거하는 단계와,상기 식각 처리된 반도체 기판 상부에 식각 방지막을 증착한 후 상기 식각 방지막을 에치백 처리하는 단계와,상기 에치백 처리된 식각 방지막이 증착된 반도체 기판 전면에 하드 마스크를 형성한 후 상기 하드 마스크 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 제 2 포토레지스트 패턴을 형성하는 단계와,상기 제 2 포토레지스트 패턴을 이용한 건식 식각 공정을 진행하여 상기 하드 마스크를 패터닝한 후 상기 식각 방지막을 상기 반도체 기판의 표면까지 패터닝하여 스페이서를 형성하는 단계를 포함하는 반도체 고전압 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 포토레지스트 패턴의 패턴 폭은 상기 제 1 포토레지스트 패턴의 패턴 폭을 포함하도록 형성되는 것을 특징으로 하는 반도체 고전압 소자 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막을 에치백 처리하여 상기 식각 방지막이 상기 반도체 기판과 동일한 평면상에 위치하도록 하는 것을 특징으로 하는 반도체 고전압 소자 제조 방법.
- 제 3 항에 있어서,상기 식각 방지막은 질화막인 것을 특징으로 하는 반도체 고전압 소자 제조 방법.
- 제 1 항에 있어서,상기 스페이서는, 상기 에치백 처리된 식각 방지막에 대해 패터닝 처리하여 트렌치 구조의 폴리실리콘 영역에 형성되는 것을 특징으로 하는 반도체 고전압 소자 제조 방법.
- 제 5 항에 있어서,상기 스페이서는 질화막 스페이서인 것을 특징으로 하는 반도체 고전압 소자 제조 방법.
- 제 1 항에 있어서,상기 방법은,상기 스페이서를 형성한 이후의 반도체 기판을 패터닝함으로써 깊은 트렌치를 형성하는 단계와,상기 패터닝 처리된 반도체 기판 및 하드 마스크에 대해 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상부에 폴리실리콘을 증착하여 상기 게이트 산화막이 형성된 트렌치를 충진하는 단계와,상기 폴리실리콘에 대해 에치백 공정을 진행하여 상기 폴리실리콘의 일부를 제거하는 단계와,상기 에치백 공정 이후의 잔여 하드 마스크 모두와 상기 폴리실리콘의 일부를 제거하는 단계를 더 포함하는 반도체 고전압 소자 제조 방법.
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