KR101233947B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조방법이 개시된다. 반도체 소자의 제조방법은 소자 영역 및 상기 소자 영역의 외곽에 외곽 영역이 정의되는 반도체 기판을 제공하는 단계; 상기 외곽 영역에 얼라인 트렌치 및 상기 소자 영역에 더미 트렌치를 형성하는 단계; 상기 반도체 기판의 상면 및 상기 더미 트렌치 내부에 에피층을 형성하는 단계; 상기 에피층에 전류 경로 변경부를 형성하는 단계; 및 상기 전류 경로 변경부 상에 게이트 전극을 형성하는 단계를 포함하고, 상기 에피층을 형성하는 단계에서, 상기 에피층에 상기 더미 트렌치에 대응하는 전류 경로 변경 트렌치가 형성되고, 상기 전류 경로 변경부는 상기 전류 경로 변경 트렌치 내부에 형성된다.

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATIG THE SAME}
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
고전압 소자는 자동차용 반도체 소자나, 네트워크용 또는 디스플레이 구동용 반도체 소자에 핵심 부품으로 사용되고 있다. 고전압 소자 중 예컨대, 15V급 양방향 고전압 소자는 저전압 소자와 동일한 칩 내에 집적하여 액정 디스플레이(LCD: Liquid Crystal Display)나 유기 광다이오드 (OLED: Organic Light Emitting Diode) 디스플레이 장치 등의 데이터 구동IC (Integrated Circuit) 소자의 출력단에 주로 사용한다.
특히 디스플레이용 구동 IC 소자는 하나의 출력단이 적게는 240단에서 많게는 640단으로 이루어져 있기 때문에, 이들 출력단의 균일성이 디스플레이의 화질 균일성에 직접적인 영향을 준다. 따라서, 구동 IC 소자의 출력단이 균일한 전기적 특성을 갖도록 하는 것이 매우 중요하다.
고전압 소자는 NMOS 트랜지스터이다. NMOS 트랜지스터는 기판에 형성된 P형 웰에 형성되며, N형 드리프트(drift) 영역에 각각 형성된 소스와 드레인 및 게이트 절연막 위에 놓인 게이트를 포함한다. 게이트의 측벽에는 스페이서(spacer)가 형성되어 있다. NMOS 트랜지스터는 층간절연막으로 절연된 소스 전극, 게이트 전극, 드레인 전극을 통해 외부와 전기적으로 연결된다.
종래 고전압 NMOS 소자의 제조 공정은 다음과 같다. 웨이퍼를 준비하고, 기판에 고전압(HV: high voltage)용 웰을 형성하기 위한 마스크 패턴을 형성하고 P형 불순물을 기판에 이온주입한다. 이온주입한 불순물이 기판 내부로 확산되도록 하고 반도체 소자의 항복전압(breakdown voltage)을 높이기 위해 고온(예컨대, 1200℃) 확산 공정(drive-in)을 하여 고전압용 P형 웰을 형성한다. 드리프트 영역을 형성하기 위한 또 다른 마스크 패턴을 형성하고, 이 패턴을 통해 N형 불순물을 기판에 이온주입한 다음, 항복전압을 높이기 위한 고온 확산 공정을 통해 고전압용 P형 웰 내에 N형 드리프트 영역을 형성한다.
이러한 공정을 통해 고전압 NMOS 소자를 위한 웰 영역과 드리프트 영역을 만든 다음, 동일한 웨이퍼에 저전압 소자를 제조하는 공정이 진행된다. 즉, 기판에 소자분리용 산화막을 예컨대, 국부산화(LOCOS: local oxidation of silicon) 공정으로 형성하고, 저전압용(LV: low voltage) 웰 패턴을 형성하고 이 패턴을 따라 기판에 이온주입을 하여 저전압용 웰을 형성한다.
특히, 고전압 소자는 최소의 채널 저항을 가지며 일정한 내압을 견뎌야 하는 목적을 갖는 소자로서, 현재는 저항 특성을 향상시키고, 항복 전압을 증가시키려는 연구가 많이 진행되고 있다.
첨부된 도 9 및 도 10에 도시한 바와 같이 항복전압을 증가시키기 위해 필드 플래이트(Field plate on oxide) 구조가 일반적으로 사용되고 있다. STI를 사용하여 이러한 구조를 형성하면 STI의 깊이로 인하여 전류 경로(current path)가 증가되어 온저항(Ron)이 증가되는 현상이 발생한다(도 9 참조).
한편 도 10에서 도시된 바와 같이 STI 보다 얇은 두께의 절연막을 이용하여 필드 플래이트 구조를 형성하는 것은 추가 공정이 더 소요되는 문제점이 있다.
실시예는 향상된 내압 특성 및 저항 특성을 가지고, 용이하게 제조될 수 있는 반도체 소자 및 이의 제조방법이 개시된다.
일 실시예에 따른 반도체 소자의 제조방법은 소자 영역 및 상기 소자 영역의 외곽에 외곽 영역이 정의되는 반도체 기판을 제공하는 단계; 상기 외곽 영역에 얼라인 트렌치 및 상기 소자 영역에 더미 트렌치를 형성하는 단계; 상기 반도체 기판의 상면 및 상기 더미 트렌치 내부에 에피층을 형성하는 단계; 상기 에피층에 전류 경로 변경부를 형성하는 단계; 및 상기 전류 경로 변경부 상에 게이트 전극을 형성하는 단계를 포함하고, 상기 에피층을 형성하는 단계에서, 상기 에피층에 상기 더미 트렌치에 대응하는 전류 경로 변경 트렌치가 형성되고, 상기 전류 경로 변경부는 상기 전류 경로 변경 트렌치 내부에 형성된다.
실시예에 따른 반도체 소자는 소자 영역 및 상기 소자 영역의 외곽에 외곽 영역이 정의되는 반도체 기판; 상기 반도체 기판 상에 배치되는 에피층; 상기 소자 영역에, 상기 에피층 내에 배치되는 전류 경로 변경부; 상기 외곽 영역에, 상기 에피층 내에 배치되는 얼라인부; 상기 전류 경로 변경부 상에 배치되는 게이트 전극; 상기 게이트 전극 옆에 배치되는 소스 영역; 및 상기 전류 경로 변경부 옆에 배치되는 드레인 영역을 포함한다.
실시예에 따른 반도체 소자는 상기 전류 경로 변경부를 사용하여, 소스 영역 및 드레인 영역 사이의 전류 경로를 변경시킬 수 있다. 특히, 상기 전류 경로 변경부는 게이트 전극의 아래, 더 자세하게, 게이트 절연막 아래에 배치되어, 채널에 흐르는 전류의 경로를 게이트 절연막으로부터 멀어지도록 변경될 수 있다. 이에 따라서, 실시예에 따른 반도체 소자는 높은 구동 전압에 의해서, 게이트 절연막 근처에서 발생되는 손상을 방지할 수 있고, 높은 항복 전압을 가질 수 있다.
이때, 실시예에 따른 반도체 소자의 제조방법은 상기 얼라인 트렌치를 형성하는 과정에서, 동시에, 상기 더미 트렌치를 형성하고, 상기 더미 트렌치를 사용하여, 상기 전류 경로 변경 트렌치를 형성한다. 결국, 상기 전류 경로 변경부는 상기 전류 경로 변경 트렌치 내부에 형성되고, 이를 위해서, 상기 얼라인 트렌치와 동일한 마스크가 사용된다.
이와 같이, 실시예에 따른 반도체 소자의 제조방법은 추가 공정을 적용하지 않고, 원하는 깊이로 상기 전류 경로 변경부를 형성할 수 있다.
따라서, 실시예에 따른 반도체 소자의 제조방법은 상기 전류 경로 변경부를 원하는 깊이로 형성하여, 전류 경로를 최대한 감소시키면서, 동시에, 항복 전압을 향상시키는 반도체 소자를 용이하게 제공할 수 있다.
도 1 내지 도 8은 실시예에 따른 고전압 트랜지스터를 제조하는 과정을 도시한 도면들이다.
도 9 및 도 10은 종래의 고전압 소자의 일 단면을 도시한 도면들이다.
실시 예의 설명에 있어서, 각 기판, 층, 막 또는 전극 등이 각 기판, 층, 막, 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1 내지 도 8은 실시예에 따른 고전압 트랜지스터를 제조하는 과정을 도시한 도면들이다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체 기판(100)은 다수 개의 칩 영역들(CR)을 포함할 수 있다. 상기 칩 영역들(CR)은 상기 반도체 기판(100)이 매트릭스 형태로 구분되어 형성될 수 있다. 이에 따라서, 상기 칩 영역들(CR)은 직사각형 또는 정사각형 형상을 가질 수 있다.
각각의 칩 영역(CR)은 소자 영역(DR) 및 외곽 영역(OR)을 포함한다. 상기 소자 영역(DR)은 상기 칩 영역(CR)의 중앙 부분에 정의된다. 또한, 상기 소자 영역(DR)은 상기 칩 영역(CR)의 거의 대부분을 차지한다.
상기 반도체 기판(100)은 p형 불순물을 포함할 수 있다. 즉, 상기 반도체 기판(100)은 p형 실리콘 기판일 수 있다.
도 2를 참조하면, 상기 반도체 기판(100)에 제 1 얼라인 트렌치(120) 및 더미 트렌치(130)가 형성된다. 상기 제 1 얼라인 트렌치(120) 및 상기 더미 트렌치(130)는 동시에 형성될 수 있다. 즉, 상기 제 1 얼라인 트렌치(120) 및 상기 더미 트렌치(130)는 동일한 마스크를 사용하여, 동일한 공정을 통하여 형성될 수 있다.
상기 제 1 얼라인 트렌치(120)는 상기 외곽 영역(OR)에 형성된다. 상기 제 1 얼라인 트렌치(120)는 이후의 공정에서, 마스크 패턴을 얼라인 하기 위한 수단일 수 있다. 즉, 상기 제 1 얼라인 트렌치(120)는 이후의 공정에서, 포토레지스트 패턴을 얼라인하는 기능을 수행할 수 있다. 상기 제 1 얼라인 트렌치(120)의 깊이(D1)는 약 3000Å 내지 약 4000Å일 수 있다.
상기 더미 트렌치(130)는 상기 소자 영역(DR)에 형성된다. 상기 더미 트렌치(130)의 깊이(D2)는 상기 제 1 얼라인 트렌치(120)의 깊이(D1)에 대응될 수 있다. 즉, 상기 더미 트렌치(130)의 깊이(D2)는 상기 제 1 얼라인 트렌치(120)의 깊이(D1)와 실질적으로 동일할 수 있다. 즉, 상기 더미 트렌치(130)의 깊이(D2)는 당업자 수준의 오차(예를 들어, 2%이내)를 감안하여, 상기 제 1 얼라인 트렌치(120)의 깊이(D1)와 동일할 수 있다. 상기 더미 트렌치(130)의 깊이(D2)는 약 3000Å 내지 약 4000Å일 수 있다.
도 3을 참조하면, 상기 반도체 기판(100)에 고농도의 n형 불순물이 주입되고, 확산되어, 매립층(110)이 형성된다. 더 자세하게, 상기 n형 불순물은 상기 반도체 기판(100)의 상부에 주입된다. 상기 n형 불순물은 상기 더미 트렌치(130) 아래에도 주입될 수 있다.
이에 따라서, 상기 매립층(110)은 상기 더미 트렌치(130) 아래에 형성된다. 또한, 상기 매립층(110)은 상기 더미 트렌치(130)에 의해서, 구부러진 형상을 가질 수 있다. 즉, 상기 매립층(110)에서, 상기 더미 트렌치(130)에 대응되는 부분은 하방으로 돌출된 형상을 가질 수 있다.
상기 매립층(110)은 고농도의 n형 불순물을 포함하기 때문에, 소자 분리 기능을 수행할 수 있다.
도 4를 참조하면, 상기 반도체 기판(100) 상에 에피층(200)이 형성된다. 상기 에피층(200)은 상기 제 1 얼라인 트렌치(120) 및 상기 더미 트렌치(130)의 내부에도 형성된다. 즉, 상기 에피층(200)은 상기 제 1 얼라인 트렌치(120) 및 상기 더미 트렌치(130)의 내부에도 채워진다.
또한, 상기 에피층(200)은 상기 반도체 기판(100)의 상면, 상기 제 1 얼라인 트렌치(120)의 내부면 및 상기 더미 트렌치(130)의 내부면에서, 에피텍셜 공정에 의해서 성장된다. 상기 에피층(200)은 예를 들어, P형 불순물을 포함하는 기상에피택시(vapor phase epitaxy;VPE) 공정 또는 액상에피택시(liquid phase epitaxy;LPE) 공정에 의해서 형성될 수 있다. 또한, 상기 제 1 얼라인 트렌치(120)의 내부면 및 상기 더미 트렌치(130)의 내부면에서 측방 및 상방으로 상기 에피층(200)이 성장된다. 이에 따라서, 상기 에피층(200)에는 상기 제 1 얼라인 트렌치(120)보다 더 작은 크기를 가지는 제 2 얼라인 트렌치(201)가 형성된다 상기 제 2 얼라인 트렌치(201)는 상기 제 1 얼라인 트렌치(120)에 대응하는 위치에 형성된다. 또한, 상기 에피층(200)에는 상기 더미 트렌치(130)보다 더 작은 크기를 가지는 전류 경로 변경 트렌치(202)가 형성된다. 상기 전류 경로 변경 트렌치(202)는 상기 더미 트렌치(130)에 대응된다.
특히, 상기 더미 트렌치(130)의 측면 및 바닥면으로부터, 상기 에피층(200)이 성장된다. 이에 따라서, 상기 전류 경로 변경 트렌치(202)의 모서리 부분은 만곡될 수 있다. 즉, 상기 전류 경로 변경 트렌치(202)의 측면(203) 및 바닥면(204)이 만나는 부분(R)은 만곡될 수 있다. 또한, 상기 전류 경로 변경 트렌치(202)의 측면(203)은 완만한 경사를 가질 수 있다.
또한, 상기 제 2 얼라인 트렌치(201)의 깊이(D3)는 상기 제 1 얼라인 트렌치(120)의 깊이(D1)보다 더 작다. 또한, 상기 전류 경로 변경 트렌치(202)의 깊이(D4)는 상기 더미 트렌치(130)의 깊이(D2)보다 더 작다. 상기 제 2 얼라인 트렌치(201)의 깊이(D3)는 약 2000Å 내지 약 2500Å일 수 있다. 또한, 상기 전류 경로 변경 트렌치(202)의 깊이(D4)는 약 2000Å 내지 약 2500Å일 수 있다.
또한, 상기 제 2 얼라인 트렌치(201)의 깊이(D3)는 상기 전류 경로 변경 트렌치(202)의 깊이(D4)에 대응될 수 있다. 즉, 상기 전류 경로 변경 트렌치(202)의 깊이(D4)는 상기 제 2 얼라인 트렌치(201)의 깊이(D3)와 실질적으로 동일할 수 있다.
도 5를 참조하면, 상기 에피층(200) 상에 산화막(310) 및 질화막(320)이 차례로 형성된다. 이때, 상기 산화막(310) 및 상기 질화막(320)은 상기 제 2 얼라인 트렌치(201)의 내부 및 상기 전류 경로 변경 트렌치(202)의 내부에도 차례로 형성될 수 있다.
이후, 상기 에피층(200)에 소자 분리 트렌치(301)가 형성된다. 상기 소자 분리 트렌치(301)의 깊이는 상기 전류 경로 변경 트렌치(202)의 깊이(D4)보다 더 크다.
도 6을 참조하면, 상기 제 2 얼라인 트렌치(201)의 내부, 상기 전류 경로 변경 트렌치(202)의 내부 및 상기 소자 분리 트렌치(301)의 내부에 제 1 절연부(340), 제 2 절연부(350) 및 소자 분리막(300)이 형성된다.
상기 제 1 절연부(340), 상기 제 2 절연부(350) 및 상기 소자 분리막(300)이 형성되기 위해서, 상기 에피층(200) 상에 전체적으로 절연 물질이 증착된다. 이때, 상기 절연 물질은 상기 제 2 얼라인 트렌치(201) 내부, 상기 전류 경로 변경 트렌치(202) 내부 및 상기 소자 분리 트렌치(301) 내부에 채워진다.
이후, 상기 에피층(200)의 상면 상에 배치되는 절연 물질은 화학적 기계적 연마 공정에 의해서, 제거된다. 즉, 상기 CMP공정에 의해서, 상기 에피층(200)의 상면은 평탄해질 수 있다.
이에 따라서, 상기 제 2 얼라인 트렌치(201) 내부에 얼라인부(400)가 형성되고, 상기 전류 경로 변경 트렌치(202) 내부에 전류 경로 변경부(500)가 형성된다. 상기 얼라인부(400)는 산화막(310), 질화막(320) 및 상기 제 1 절연부(340)를 포함한다. 또한, 상기 전류 경로 변경부(500)는 산화막(310), 질화막(320) 및 상기 제 2 절연부(350)를 포함한다.
상기 전류 경로 변경부(500)는 상기 CMP 공정에 의해서 형성되므로, 상기 전류 경로 변경부(500)의 상면 및 상기 에피층(200)의 상면은 서로 동일한 평면에 배치될 수 있다.
도 7을 참조하면, 상기 에피층(200)에 p형 불순물이 저농도로 주입되어, p형 바디(210)가 형성된다. 또한, 상기 에피층(200)에 n형 불순물이 저농도로 주입되어, n형 드리프트 영역(220)이 형성된다. 이때, 열처리에 의해서, 상기 불순물들을 확산시키기 위한 공정이 추가될 수 있다. 상기 게이트 전극(610)은 상기 p형 바디(210) 및 상기 n형 드리프트 영역(220) 사이에 위치된다.
이후, 상기 에피층(200) 상에 게이트 절연막(611)이 형성되고, 상기 게이트 절연막(611) 상에 게이트 전극(610)이 형성된다. 상기 게이트 전극(610)은 상기 전류 경로 변경부(500) 상에 형성된다. 이때, 상기 게이트 전극(610)은 상기 전류 경로 변경부(500)와 중첩될 수 있다.
이후, 상기 게이트 전극(610)에 스페이서(612)가 형성된다. 상기 스페이서(612)는 에치백 공정 등에 의해서 형성될 수 있다.
이후, 상기 게이트 전극(610)의 양 측에 고농도의 n형 불순물이 주입되어, 소스 영역(630) 및 드레인 영역(620)이 형성된다. 상기 드레인 영역(620)은 상기 전류 경로 변경부(500) 옆에 형성된다. 상기 전류 경로 변경부(500)는 상기 소스 영역(630) 및 상기 드레인 영역(620) 사이에 배치된다.
또한, 상기 소스 영역(630) 옆에, 상기 p형 바디(210) 내에 고농도의 p형 불순물이 주입되어, 바디 컨택(640)이 형성될 수 있다.
도 7 및 8에 도시된 바와 같이, 상기 얼라인부(400)의 높이(H1), 즉, 상기 얼라인부(400)의 상면으로부터 상기 얼라인부(400)의 하면까지의 거리(H1)는 상기 전류 경로 변경부(500)의 높이(H2)와 실질적으로 같다. 즉, 상기 에피층(200)의 상면으로부터 상기 얼라인부(400)의 하면까지의 거리(H1)는 상기 에피층(200)의 상면으로부터 상기 전류 경로 변경부(500)의 하면까지의 거리(H2)에 대응될 수 있다.
이때, 상기 에피층(200)의 상면으로부터 상기 전류 경로 변경부(500)의 하면까지의 거리(H2)는 약 2000Å 내지 약 2500Å일 수 있다.
또한, 상기 전류 경로 변경부(500)의 측면(501) 및 하면(502)이 서로 만나는 부분(503)은 만곡될 수 있다. 결국, 상기 전류 경로 변경부(500)는 전체적으로 완만한 형상을 가질 수 있다.
이에 따라서, 상기 드레인 영역(620)을 통하여, 인가되는 전류는 상기 전류 경로 변경부(500)의 측면(501) 및 하면(502)을 따라서 용이하게 흐를 수 있다. 따라서, 실시예에 따른 고전압 트랜지스터는 온-저항(Ron)을 감소시킬 수 있다.
또한, 상기 더미 트렌치(130)에 의해서, 상기 전류 경로 변경 트렌치(202)가 형성된다. 따라서, 상기 더미 트렌치(130)는 상기 전류 경로 변경부(500)에 대응된다. 즉, 탑측에서 보았을 때, 상기 전류 경로 변경부(500)의 위치는 상기 더미 트렌치(130)의 위치와 일치할 수 있다.
실시예에 따른 고전압 트랜지스터는 상기 전류 경로 변경부(500)를 사용하여, 상기 소스 영역(630) 및 상기 드레인 영역(620) 사이의 전류 경로를 변경시킬 수 있다. 특히, 상기 전류 경로 변경부(500)는 상기 게이트 전극(610)의 아래, 더 자세하게, 상기 게이트 절연막(620) 아래에 배치되어, 채널에 흐르는 전류의 경로를 상기 게이트 절연막(620)으로부터 멀어지도록 변경될 수 있다. 이에 따라서, 실시예에 따른 고전압 트랜지스터는 높은 구동 전압에 의해서, 상기 게이트 절연막(620) 근처에 발생되는 손상을 방지할 수 있고, 높은 항복 전압을 가질 수 있다.
또한, 실시예에 따른 고전압 트랜지스터의 제조방법은 상기 얼라인 트렌치를 형성하는 과정에서, 동시에, 상기 더미 트렌치(130)를 형성하고, 상기 더미 트렌치(130)를 사용하여, 상기 전류 경로 변경 트렌치(202)를 형성한다. 결국, 상기 전류 경로 변경부(500)는 상기 전류 경로 변경 트렌치(202) 내부에 형성되고, 이를 위해서, 상기 제 1 얼라인 트렌치(120)와 동일한 마스크가 사용된다.
이와 같이, 실시예에 따른 고전압 트랜지스터의 제조방법은 추가 공정을 적용하지 않고, 원하는 깊이로 상기 전류 경로 변경부(500)를 형성할 수 있다.
따라서, 실시예에 따른 고전압 트랜지스터의 제조방법은 상기 전류 경로 변경부(500)를 원하는 깊이로 형성하여, 전류 경로를 최대한 감소시키면서, 동시에, 항복 전압을 최대한 향상시키는 반도체 소자를 용이하게 제공할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 소자 영역 및 상기 소자 영역의 외곽에 외곽 영역이 정의되는 반도체 기판을 제공하는 단계;
    상기 외곽 영역에 얼라인 트렌치 및 상기 소자 영역에 더미 트렌치를 형성하는 단계;
    상기 반도체 기판의 상면 및 상기 더미 트렌치 내부에 에피층을 형성하는 단계;
    상기 에피층에 전류 경로 변경부를 형성하는 단계; 및
    상기 전류 경로 변경부 상에 게이트 전극을 형성하는 단계를 포함하고,
    상기 에피층을 형성하는 단계에서, 상기 에피층에 상기 더미 트렌치에 대응하는 전류 경로 변경 트렌치가 형성되고, 상기 전류 경로 변경부는 상기 전류 경로 변경 트렌치 내부에 형성되는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 에피층을 형성하는 단계에서,
    상기 전류 경로 변경 트렌치의 바닥면 및 측면이 만나는 부분이 만곡되는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 에피층을 형성하는 단계에서,
    상기 얼라인 트렌치 내부에 상기 에피층이 형성되는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 소자 영역에 매립층을 형성하는 단계를 더 포함하고,
    상기 매립층을 형성하는 단계는
    상기 반도체 기판의 상부 및 상기 전류 경로 변경 트렌치 아래에 도전형 불순물을 주입하는 단계; 및
    상기 도전형 불순물을 확산시키는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 전류 경로 변경부 옆에 드레인 영역을 형성하는 단계; 및
    상기 게이트 전극 옆에 소스 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  6. 소자 영역 및 상기 소자 영역의 외곽에 외곽 영역이 정의되는 반도체 기판;
    상기 반도체 기판 상에 배치되는 에피층;
    상기 소자 영역에, 상기 에피층 내에 배치되는 전류 경로 변경부;
    상기 외곽 영역에, 상기 에피층 내에 배치되는 얼라인부;
    상기 전류 경로 변경부 상에 배치되는 게이트 전극;
    상기 게이트 전극 옆에 배치되는 소스 영역; 및
    상기 전류 경로 변경부 옆에 배치되는 드레인 영역을 포함하는 반도체 소자.
  7. 제 6 항에 있어서, 상기 에피층의 상면으로부터 상기 전류 경로 변경부의 하면까지의 거리는 상기 에피층의 상면으로부터 상기 얼라인부의 하면까지의 거리에 대응되는 반도체 소자.
  8. 제 7 항에 있어서, 상기 에피층의 상면으로부터 상기 전류 경로 변경부의 하면까지의 거리는 2000Å 내지 2500Å인 반도체 소자.
  9. 제 6 항에 있어서, 상기 전류 경로 변경부의 상면은 상기 에피층의 상면과 동일한 평면에 배치되고,
    상기 전류 경로 변경부의 측면 및 상기 전류 경로 변경부의 하면이 서로 만나는 부분은 만곡되는 반도체 소자.
  10. 제 6 항에 있어서, 상기 반도체 기판에, 상기 전류 경로 변경부에 대응되는 더미 트렌치가 형성되는 반도체 소자.
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